JP2016133348A - 半導体素子試験用コンタクタ - Google Patents

Abstract

【課題】短時間で正確に半導体素子の試験を行う半導体素子試験用コンタクタの提供。【解決手段】第１の電極端子２１０を含む試験基板２００と、試験基板に配置の第１の導体膜４０と、第１の導体膜上に配置の中間絶縁膜５０と、中間絶縁膜上に配置の第２の導体膜６０と、第１の導体膜、中間絶縁膜及び第２の導体膜に、第１の電極端子位置に対応配置の貫通穴９０と、貫通穴内部に設置のプローブピン１００、を有し、プローブピンは、導体筒部１２０と導体筒部の内側に設置されたプランジャとを有しており、導体筒部の外側に、導体を含むリング部１２２が形成され、半導体素子３００が設置されていない状態では、プローブピンにおけるリング部は、第１の導体膜及び第２の導体膜と接触し、半導体素子が設置されている状態では、半導体素子の第２の電極端子によりプローブピンが押され、プローブピンにおけるリング部は、第１の導体膜又は第２の導体膜と接触しない。【選択図】図１

Description

本発明は、半導体素子試験用コンタクタに関するものである。

近年、携帯機器（電話、カメラ、パーソナルコンピューター等）の小型化、薄型化、軽量化が進んでおり、これに伴い、内部の電子回路に使用される半導体素子であるＩＣ（integrated circuit）も小型化、高集積化している。このようなＩＣのパッケージ形態としては、小型化や高集積化に伴う省スペースのために、電極端子間におけるピッチの狭いＢＧＡ（Ball Grid Array）が多く用いられており、また、多数の入出力及び電源用の電極端子が必要であるため、多ピン化の傾向にある。従って、現在のＩＣの多くは、限られたスペースに数多くの電極端子が配置されている。

このようなＩＣを製造する際、製造工程の一つとして、出荷前に行われる良品選別試験の最終試験（ＦＴ試験）や加速試験であるバーンイン試験（ＢＩ試験）がある。これらの試験は、ＩＣの電極端子と試験基板における電極端子とを半導体素子試験用コンタクタを介して、電気的に接続した状態で行われる。しかしながら、製造されるＩＣは、製造規格を満たしていても、高集積化や多ピン化のため、ＩＣパッケージの反りや電極端子の長さ等の製造バラツキが生じる場合がある。このように製造されたＩＣに製造バラツキがあると、ＩＣの試験を行う際に、ＩＣの電極端子と半導体素子試験用コンタクタに設置されているプローブピンとの間において接触不良が生じ、正常な試験を行うことができない場合がある。

尚、最終試験は、一般的には、ＩＣの電極端子ごとに、試験装置におけるＩＳＶＭ（I Source V Measure）ユニットに接続することにより行われる。また、バーンイン試験は、ＩＣの加速試験であり、高温環境下でＩＣを動作させて行うものであり、一般的には、試験コストを考慮して試験基板に複数のＩＣを搭載して行われる。

特開平３−１２９８４７号公報 特開２００８−１５１５５１号公報

このため、ＩＣの試験を行う場合には、ＩＣの電極端子と半導体素子試験用コンタクタに設置されているプローブピンとが確実にしている状態において行うことが求められる。従って、最初に、ＩＣの電極端子と半導体素子試験用コンタクタに設置されているプローブピンとが接触していることを確認した後、各々の試験が行われるが、この場合、試験を行う際の工程数が増え、また、試験時間も長くなる。よって、工程数が少なく、短時間に正確な行うことのできる半導体素子試験用コンタクタが求められている。

本実施の形態の一観点によれば、第１の電極端子を含む試験基板と、前記試験基板に配置された第１の導体膜と、前記第１の導体膜の上に配置された中間絶縁膜と、前記中間絶縁膜の上に配置された第２の導体膜と、前記第１の導体膜、前記中間絶縁膜及び前記第２の導体膜に、前記第１の電極端子の位置に対応して配置された貫通穴と、前記貫通穴の内部に設置されたプローブピンと、を有し、前記プローブピンは、導体を含む導体筒部と前記導体筒部の内側に設置されたプランジャとを有しており、前記導体筒部の外側には、導体を含むリング部が形成されており、半導体素子が設置されていない状態においては、前記プローブピンにおける前記リング部は、前記第１の導体膜及び前記第２の導体膜と接触しており、半導体素子が設置されている状態においては、前記半導体素子の第２の電極端子により前記プローブピンが押され、前記プローブピンにおける前記リング部は、前記第１の導体膜又は前記第２の導体膜と接触していないことを特徴とする。

開示の半導体素子試験用コンタクタによれば、短時間で正確に半導体素子の試験を行うことができる。

第１の実施の形態における半導体素子試験用コンタクタの断面図 第１の実施の形態におけるプローブピンの断面図 第１の実施の形態における半導体素子試験用コンタクタの説明図（１） 第１の実施の形態における半導体素子試験用コンタクタの説明図（２） 第１の実施の形態における試験基板の説明図（１） 第１の実施の形態における試験基板の説明図（２） 第１の実施の形態における半導体素子試験用コンタクタの製造方法の工程図（１） 第１の実施の形態における半導体素子試験用コンタクタの製造方法の工程図（２） 第１の実施の形態における半導体素子試験用コンタクタの製造方法の工程図（３） 第２の実施の形態におけるプローブピンの断面図 第２の実施の形態における半導体素子試験用コンタクタの断面図

実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。

〔第１の実施の形態〕
第１の実施の形態における半導体素子試験用コンタクタについて、図１に基づき説明する。本実施の形態における半導体素子試験用コンタクタ１０は、下部絶縁体基板２０、下部絶縁部材３０、第１の導体膜４０、中間絶縁膜５０、第２の導体膜６０、上部絶縁部材７０、上部枠部８０が積層されており、複数の貫通穴９０が形成されている。貫通穴９０は、２次元状に形成されており、半導体素子試験用コンタクタ１０における下部絶縁部材３０、第１の導体膜４０、中間絶縁膜５０、第２の導体膜６０、上部絶縁部材７０等の積層面に対し垂直に形成されている。各々の貫通穴９０には、プローブピン１００が設置されており、第１の導体膜４０及び第２の導体膜６０の一部は、貫通穴９０の内側に張り出している。具体的には、第１の導体膜４０における第１の導体膜張り出し部４１が、貫通穴９０の内側に張り出しており、第２の導体膜６０における第２の導体膜張り出し部６１が、貫通穴９０の内側に張り出している。貫通穴９０内においては、第１の導体膜張り出し部４１と第２の導体膜張り出し部６１は、対向する位置に設けられていてもよい。

下部絶縁体基板２０、下部絶縁部材３０、中間絶縁膜５０、上部絶縁部材７０、上部枠部８０は、絶縁体材料により形成されており、例えば、絶縁性の樹脂材料等により形成されている。第１の導体膜４０及び第２の導体膜６０は、導電性を有する導体、具体的には、Ｃｕ等を含む金属膜により形成されている。中間絶縁膜５０は、膜厚が０．１ｍｍ〜０．３ｍｍとなるように形成されており、第１の導体膜４０及び第２の導体膜６０は、膜厚が０．１ｍｍ〜０．３ｍｍとなるように形成されている。本実施の形態においては、中間絶縁膜５０の膜厚が約０．１ｍｍ、第１の導体膜４０及び第２の導体膜６０の膜厚が約０．１ｍｍとなるように形成されている。

本実施の形態における半導体素子試験用コンタクタ１０は、下部絶縁体基板２０側に、複数の電極端子２１０を有する試験基板２００に取り付けられている。半導体素子３００は、上部枠部８０内に半導体素子３００を入れることにより設置される。半導体素子試験用コンタクタ１０に試験基板２００を取り付ける際には、試験基板２００における電極端子２１０の位置と、貫通穴９０に設置されているプローブピン１００との位置が一致するように位置合わせを行った後、取り付けネジ２２０により取り付けられる。従って、本実施の形態においては、半導体素子試験用コンタクタにおける下部絶縁体基板２０、下部絶縁部材３０、第１の導体膜４０、中間絶縁膜５０、第２の導体膜６０、上部絶縁部材７０は、試験基板２００の基板面と略平行に設置されている。また、下部絶縁体基板２０、下部絶縁部材３０、第１の導体膜４０、中間絶縁膜５０、第２の導体膜６０、上部絶縁部材７０に形成された貫通穴９０は、試験基板２００の基板面に対し略垂直に形成されている。

次に、図２に基づきプローブピン１００について説明する。プローブピン１００は、プランジャ１１０と円筒状に形成された導体筒部１２０とを有しており、プランジャ１１０は、導体筒部１２０の内側に設置されている。具体的には、導体筒部１２０の内部において、導体筒部１２０とプランジャ１１０とはコイルバネ１３０により接続されている。プランジャ１１０、導体筒部１２０は、導体である金属材料、具体的には、銅等を含む材料により形成されている。コイルバネ１３０は、導体であって弾性を有する金属材料により形成されている。従って、プランジャ１１０と導体筒部１２０とは、コイルバネ１３０により電気的に接続されている。

プランジャ１１０は、導体筒部１２０の一方の端より一部が出ており、このように一部出ている部分のプランジャ１１０の一方の端が、プローブピン１００の一方の端子部１０１となっている。また、導体筒部１２０において、プランジャ１１０が出ているプローブピン１００の一方の端子部１０１とは反対の他方の端が、プローブピン１００の他方の端子部１０２となっている。プローブピン１００の一方の端子部１０１は、プランジャ１１０の一方の端を尖らせることにより形成されており、プローブピン１００の他方の端子部１０２は、導体筒部１２０の他方の端に凹凸を設けることにより形成されている。

導体筒部１２０の外側には、外側に出っ張った第１のリング部１２１及び第２のリング部１２２が設けられている。導体筒部１２０においては、第１のリング部１２１及び第２のリング部１２２が形成されている部分は、第１のリング部１２１及び第２のリング部１２２が形成されていない部分の径よりも広くなっている。また、第２のリング部１２２は、第１のリング部１２１が設けられている位置よりも、プローブピン１００の一方の端子部１０１に近い位置に設けられている。本実施の形態においては、第１のリング部１２１及び第２のリング部１２２は導体筒部１２０と同じ材料により形成されている。尚、プローブピン１００は、一方の端子部１０１と他方の端子部１０２との間に力を加えると、コイルバネ１３０が縮み、プランジャ１１０の一部が導体筒部１２０の内部に入り込み、プローブピン１００が縮む。

本実施の形態における半導体素子試験用コンタクタ１０においては、図１に示されるように、プローブピン１００の導体筒部１２０の第１のリング部１２１と、第１の導体膜４０及び第２の導体膜６０とが同じ高さとなるように貫通穴９０内に設置されている。即ち、プローブピン１００の他方の端子部１０２に力が加わっていない状態では、プローブピン１００の導体筒部１２０の第１のリング部１２１と、第１の導体膜４０及び第２の導体膜６０とが同じ高さとなるように貫通穴９０にプローブピン１００が設置されている。従って、この状態においては、プローブピン１００の導体筒部１２０の第１のリング部１２１は、第１の導体膜４０における第１の導体膜張り出し部４１とが接触するとともに、第２の導体膜６０における第２の導体膜張り出し部６１とも接触している。尚、半導体素子試験用コンタクタの貫通穴９０にプローブピン１００が設置されている状態においては、貫通穴９０における下部絶縁体基板２０とプローブピン１００の第２のリング部１２２との間にコイルバネ９１が設置されている。

本実施の形態における半導体素子試験用コンタクタ１０を使用する際には、第１の導体膜４０と第２の導体膜６０との間に、約０．１Ｖの電圧が印加される。従って、半導体素子試験用コンタクタに半導体素子３００が設置されていない状態、即ち、プローブピン１００の他方の端子部１０２に力が加わっていない状態では、第１のリング部１２１を介し第１の導体膜４０と第２の導体膜６０との間に電流が流れる。

（半導体素子の設置）
次に、本実施の形態における半導体素子試験用コンタクタ１０に、半導体素子３００を設置する場合について説明する。図１は、本実施の形態における半導体素子試験用コンタクタ１０に、半導体素子３００を設置する前の状態を示している。この状態においては、第１のリング部１２１が第１の導体膜４０及び第２の導体膜６０と接触しているため、第１の導体膜４０と第２の導体膜６０との間に電圧が印加すると電流が流れる。即ち、この状態においては、すべてのプローブピン１００の第１のリング部１２１は、第１の導体膜４０における第１の導体膜張り出し部４１と接触するとともに、第２の導体膜６０における第２の導体膜張り出し部６１とも接触している。従って、第１のリング部１２１を介し第１の導体膜４０と第２の導体膜６０との間において電流が流れる。

図３は、本実施の形態における半導体素子試験用コンタクタに、半導体素子３００が正常に設置されている状態を示す。半導体素子３００は、半導体素子試験用コンタクタの上部枠部８０に合わせて設置される。この状態においては、貫通穴９０内に設置されているプローブピン１００の他方の端子部１０２は、半導体素子３００の電極端子３１０と接触し、半導体素子３００の電極端子３１０により押されている。これにより、コイルバネ９１が縮み、試験基板２００における電極端子２１０とプローブピン１００における一方の端子部１０１とが接触するとともに、プローブピン１００も縮み、導体筒部１２０の全体が下がるため、第１のリング部１２１が下がる。

従って、この状態においては、半導体素子３００におけるすべての電極端子３１０は、各々プローブピン１００を介し、試験基板２００における対応する電極端子２１０と、電気的に接続される。これに伴い、すべてのプローブピン１００における第１のリング部１２１は、第１の導体膜４０における第１の導体膜張り出し部４１と離れるとともに、第２の導体膜６０における第２の導体膜張り出し部６１からも離れる。即ち、全てのプローブピン１００における第１のリング部１２１は、第１の導体膜４０における第１の導体膜張り出し部４１及び第２の導体膜６０における第２の導体膜張り出し部６１と接触していない状態となる。このため、第１の導体膜４０と第２の導体膜６０との間においては、電流は流れない。

言い換えるならば、第１の導体膜４０と第２の導体膜６０との間において電流が流れていない状態では、半導体素子３００のすべての電極端子３１０は、試験基板２００の対応する電極端子２１０と、各々プローブピン１００を介し電気的に接続されている。

図４は、本実施の形態における半導体素子試験用コンタクタ１０に、半導体素子３００が正常に設置されていない状態、具体的には、半導体素子３００が傾いて設置されており、左側が下がり、右側が上がっている状態を示す。この状態においては、半導体素子３００の電極端子３１０の左側の一部は、試験基板２００の対応する電極端子２１０と各々プローブピン１００を介し電気的に接続されるが、電極端子３１０の右側の一部は、試験基板２００の電極端子２１０とは接続されていない。

具体的には、図４に示されるように、貫通穴９０内に設置されているプローブピン１００の左側の一部（例えば、プローブピン１００ａ）は、他方の端子部１０２が半導体素子３００の電極端子３１０と接触しており、更に、電極端子３１０により押されている。これにより、コイルバネ９１が縮み、試験基板２００における電極端子２１０とプローブピン１００ａにおける一方の端子部１０１とが接触するとともに、プローブピン１００ａも縮み、導体筒部１２０の全体が下がるため、第１のリング部１２１が下がる。従って、半導体素子３００における電極端子３１０の左側の一部は、試験基板２００における対応する電極端子２１０と、プローブピン１００ａを介し電気的に接続される。

この状態においては、左側の一部のプローブピン１００ａにおける第１のリング部１２１は、第１の導体膜４０における第１の導体膜張り出し部４１及び第２の導体膜６０における第２の導体膜張り出し部６１から離れる。即ち、左側の一部のプローブピン１００ａにおける第１のリング部１２１は、第１の導体膜４０における第１の導体膜張り出し部４１及び第２の導体膜６０における第２の導体膜張り出し部６１と接触していない。

一方、貫通穴９０内に設置されているプローブピン１００の右側の一部（例えば、プローブピン１００ｂ）は、他方の端子部１０２は半導体素子３００の電極端子３１０と接触していない。このため、プローブピン１００ｂの一方の端子部１０１は、電極端子２１０と接触していない。よって、半導体素子３００における電極端子３１０の右側の一部は、試験基板２００における対応する電極端子２１０とは電気的に接続されてはいない。

この状態においては、右側の一部のプローブピン１００ｂにおける第１のリング部１２１は、第１の導体膜４０における第１の導体膜張り出し部４１及び第２の導体膜６０における第２の導体膜張り出し部６１と接触している。このため、右側の一部のプローブピン１００ｂにおける第１のリング部１２１を介し、第１の導体膜４０と第２の導体膜６０との間に電圧を印加した場合、電流が流れる。

即ち、本実施の形態においては、第１の導体膜４０と第２の導体膜６０との間において電流が流れている状態は、半導体素子３００における電極端子３１０が、試験基板２００の対応する電極端子２１０と、一部又は全部が接続されていない。従って、第１の導体膜４０と第２の導体膜６０との間において電流が流れている状態では、本実施の形態における半導体素子試験用コンタクタ１０に、半導体素子３００が正常に設置されていないため、半導体素子３００の正確な試験を行うことができない。

以上のように、本実施の形態においては、第１の導体膜４０と第２の導体膜６０との間において、電流が流れるか否かを検出することにより、半導体素子試験用コンタクタに正常な状態で半導体素子３００が設置されているか否かを判断することができる。

尚、図３に示されるように、本実施の形態においては、半導体素子試験用コンタクタに正常な状態で半導体素子３００が設置されている場合には、プローブピン１００における第１のリング部１２１は、第１の導体膜４０及び第２の導体膜６０と接触していない。従って、第１の導体膜４０及び第２の導体膜６０に電圧が印加されていたとしても、プローブピン１００には、これらの電圧は印加されないため、プローブピン１００が第１の導体膜４０及び第２の導体膜６０に印加されている電圧の影響を受けることはない。

（試験基板）
次に、本実施の形態における試験基板について図５に基づき説明する。本実施の形態における試験基板２００は、バーンイン試験等を行うものであり、半導体素子試験用コンタクタ１０が複数設置されている。試験基板２００には、不図示のバーンイン装置と接続するための電極端子４１０が複数設けられている。本実施の形態においては、電極端子４１０のうち、電極端子４１１を介しバーンイン装置より信号が入力される。また、各々の半導体素子試験用コンタクタ１０と電極端子４１１との間には抵抗４２０が設けられており、各々の半導体素子試験用コンタクタ１０が相互に干渉することを抑制している。また、試験基板２００には、各々の半導体素子試験用コンタクタ１０に半導体素子３００が正常な状態で設置されているか否かを表示するためのＬＥＤ（light emitting diode）４３０が、半導体素子試験用コンタクタ１０の各々に対応して設けられている。

次に、本実施の形態における試験基板２００において、半導体素子試験用コンタクタ１０に半導体素子３００が正常な状態で設置されているか否かを検出する方法について説明する。図６は、本実施の形態における試験基板２００に搭載されている半導体素子試験用コンタクタ１０の一部を模式的に示したものであり、例示として、半導体素子試験用コンタクタ１０ａ、１０ｂを示す。

試験基板２００においては、各々の電極端子２１０のうち、一部の電極端子は抵抗４２１を介し接地電位に接続されており、他の一部の電極端子は抵抗４２２を介し電源電位Ｖｃｃに接続されており、更に他の一部の電極端子には信号が入力されている。

また、半導体素子試験用コンタクタ１０ａ、１０ｂの第１の導体膜４０は、電源４４０の正極に接続されており、第２の導体膜６０は、抵抗４５０を介し負極に接続されている。電源４４０の電圧は０．１Ｖである。第２の導体膜６０は、コンパレータ４６０の非反転入力に接続されており、コンパレータ４６０の反転入力は０．０５Ｖの電位に接続されている。コンパレータ４６０の出力はＬＥＤ４３０のカソードに接続されており、ＬＥＤ４３０のアノードは電源電位Ｖｃｃに接続されている。

図６における半導体素子試験用コンタクタ１０ａは、半導体素子３００が正常に設置されている状態を示している。半導体素子試験用コンタクタ１０ａに、半導体素子３００が正常に設置されている状態では、半導体素子試験用コンタクタ１０ａにおけるすべてのプローブピン１００の他方の端子部１０２は、半導体素子３００の電極端子３１０により押されている。これにより、半導体素子試験用コンタクタ１０ａにおけるすべてのプローブピン１００の第１のリング部１２１が下がり、すべてのプローブピン１００における第１のリング部１２１と第１の導体膜４０及び第２の導体膜６０とが接触していない状態となる。従って、第１の導体膜４０と第２の導体膜６０との間において電流が流れることはなく、第１の導体膜４０の電位は０Ｖとなり、コンパレータ４６０の出力からＬ出力（例えば、接地電位の出力）される。よって、ＬＥＤ４３０には電流が流れ、ＬＥＤ４３０が発光する。

図６における半導体素子試験用コンタクタ１０ｂは、半導体素子３００が正常に設置されていない状態を示している。半導体素子試験用コンタクタ１０ｂに半導体素子３００が正常に設置されていない状態では、半導体素子試験用コンタクタ１０ｂのプローブピン１００のうち一部のプローブピン１００ａの他方の端子部１０２は、半導体素子３００の電極端子３１０により押される。しかしながら、半導体素子試験用コンタクタ１０ｂのプローブピン１００のうち他の一部のプローブピン１００ｂの他方の端子部１０２は、半導体素子３００の電極端子３１０によって十分には押されていない。このため、半導体素子試験用コンタクタ１０ａにおける他の一部のプローブピン１００ｂの第１のリング部１２１は十分に下がりきらない。よって、他の一部のプローブピン１００ｂにおける第１のリング部１２１と第１の導体膜４０及び第２の導体膜６０が接触している状態となる。従って、第１の導体膜４０と第２の導体膜６０との間において電流が流れ、第１の導体膜４０の電位は０．１Ｖとなり、コンパレータ４６０の出力からＨ出力（例えば、電源電位Ｖｃｃの出力）される。よって、ＬＥＤ４３０には電流が流れないため、ＬＥＤ４３０が発光しない。

以上のように、半導体素子試験用コンタクタ１０に半導体素子３００が正常に設置されている場合にはＬＥＤ４３０は発光し、半導体素子３００が正常に設置されていない場合にはＬＥＤ４３０は発光しない。このように、本実施の形態においては、ＬＥＤ４３０が発光しているか否かにより、半導体素子試験用コンタクタ１０に半導体素子３００が正常に設置されているか否かを表示することができる。

（半導体素子試験用コンタクタの製造方法）
次に、本実施の形態における半導体素子試験用コンタクタの製造方法について、図７から図９に基づき説明する。

最初に、図７に示すように、第１の導体膜４０、中間絶縁膜５０、第２の導体膜６０を順に重ねる。第１の導体膜４０、中間絶縁膜５０及び第２の導体膜６０は、半導体素子３００の形状に対応して四角形のシート状に形成されている。第１の導体膜４０には、貫通穴９０に対応する貫通穴４０ａが複数形成されており、第１の導体膜４０の４隅には第１の導体膜４０を貫通するネジ穴４０ｂが形成されている。中間絶縁膜５０には、貫通穴９０に対応する貫通穴５０ａが複数形成されており、中間絶縁膜５０の４隅には中間絶縁膜５０を貫通するネジ穴５０ｂが形成されている。第２の導体膜６０には、貫通穴９０に対応する貫通穴６０ａが複数形成されており、第２の導体膜６０の４隅には第２の導体膜６０を貫通するネジ穴６０ｂが形成されている。

本実施の形態においては、ネジ穴４０ｂ、ネジ穴５０ｂ、ネジ穴６０ｂの位置が略一致するように、第１の導体膜４０、中間絶縁膜５０、第２の導体膜６０を順に重ねる。このように重ねることにより、第１の導体膜４０が貫通穴９０の内側に張り出した部分が第１の導体膜張り出し部４１となり、第２の導体膜６０が貫通穴９０の内側に張り出した部分が第２の導体膜張り出し部６１となる。

次に、図８に示すように、下部絶縁体基板２０の上に、下部絶縁部材３０を重ね、下部絶縁部材３０の上に、図７に示す工程で作製した第１の導体膜４０、中間絶縁膜５０及び第２の導体膜６０を重ねたものを重ねる。第１の導体膜４０、中間絶縁膜５０及び第２の導体膜６０を重ねたものの第２の導体膜６０の上には、上部絶縁部材７０を重ねる。即ち、下部絶縁体基板２０、下部絶縁部材３０、第１の導体膜４０、中間絶縁膜５０、第２の導体膜６０、上部絶縁部材７０の順に重ねる。この際、下部絶縁体基板２０と下部絶縁部材３０との間において貫通穴９０が形成される部分には、コイルバネ９１を設置し、各々の貫通穴９０に、プローブピン１００を設置する。

下部絶縁体基板２０、下部絶縁部材３０及び上部絶縁部材７０は、半導体素子３００の形状に対応して四角形の板状に形成されている。下部絶縁体基板２０には、貫通穴９０に対応する貫通穴２０ａが複数形成されており、下部絶縁体基板２０の４隅には下部絶縁体基板２０を貫通するネジ穴２０ｂが形成されている。下部絶縁部材３０には、貫通穴９０に対応する貫通穴３０ａが複数形成されており、下部絶縁部材３０の４隅には下部絶縁部材３０を貫通するネジ穴３０ｂが形成されている。上部絶縁部材７０には、貫通穴９０に対応する貫通穴７０ａが複数形成されており、上部絶縁部材７０の４隅には上部絶縁部材７０を貫通するネジ穴７０ｂが形成されている。

本実施の形態においては、ネジ穴２０ｂ、ネジ穴３０ｂ、ネジ穴４０ｂ、ネジ穴５０ｂ、ネジ穴６０ｂ、ネジ穴７０ｂの位置が一致するように重ねる。このように重ねることにより、貫通穴２０ａ、貫通穴３０ａ、貫通穴４０ａ、貫通穴５０ａ、貫通穴６０ａ、貫通穴７０ａにより貫通穴９０が形成される。

次に、図９に示すように、下部絶縁体基板２０、下部絶縁部材３０、第１の導体膜４０、中間絶縁膜５０、第２の導体膜６０及び上部絶縁部材７０を重ねたものの下部絶縁体基板２０側を試験基板２００の上に載せ、上部絶縁部材７０の上に上部枠部８０を載せる。

試験基板２００には、貫通穴９０に対応する位置に電極端子２１０が複数形成されており、試験基板２００を貫通するネジ穴２００ｂが形成されている。上部枠部８０には、半導体素子３００の形状に対応した開口部８１が形成されている。

本実施の形態においては、試験基板２００、下部絶縁体基板２０、下部絶縁部材３０、第１の導体膜４０、中間絶縁膜５０、第２の導体膜６０、上部絶縁部材７０、上部枠部８０を順に重ねたものを４本の取り付けネジ２２０により固定している。具体的には、取り付けネジ２２０は、試験基板２００側より、ネジ穴２００ｂ、ネジ穴２０ｂ、ネジ穴３０ｂ、ネジ穴４０ｂ、ネジ穴５０ｂ、ネジ穴６０ｂ、ネジ穴７０ｂを通し、上部枠部８０にネジ留めすることにより固定している。

以上により、本実施の形態における半導体素子試験用コンタクタを製造することができる。

〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、図１０及び図１１に示されるように、プローブピンの構造が第１の実施の形態と異なる半導体素子試験用コンタクタである。尚、図１０（ａ）は、本実施の形態におけるプローブピン５００の側面図であり、図１０（ｂ）は、第１のリング部５２１の斜視図であり、図１０（ｃ）は、第１のリング部５２１の断面図である。図１１は、本実施の形態における半導体素子試験用コンタクタの断面図である。本実施の形態における半導体素子試験用コンタクタにおいては、複数の貫通穴９０には、各々プローブピン５００が設置されている。

本実施の形態におけるプローブピン５００は、第１のリング部５２１が、外側が導体により形成された外側導体リング部５２１ａ、内側が絶縁体により形成された内側絶縁体リング部５２１ｂにより形成されている。従って、第１のリング部５２１の内側には、内側絶縁体リング部５２１ｂが形成されているため、導体筒部５２０の本体部分５２２と第１のリング部５２１の外側導体リング部５２１ａとは、内側絶縁体リング部５２１ｂにより絶縁されている。尚、本実施の形態においては、外側導体リング部５２１ａ及び本体部分５２２は、導電性を有する金属材料により形成されている。

よって、第１のリング部５２１が第１の導体膜４０及び第２の導体膜６０と接触している場合、第１の導体膜４０と第２の導体膜６０との間に電圧を印加すると、第１のリング部５２１の外側導体リング部５２１ａを介して電流は流れる。しかしながら、第１のリング部５２１の内側には、内側絶縁体リング部５２１ｂが形成されているため、導体筒部５２０の本体部分５２２には、電流は流れない。

ところで、第１の実施の形態において、第１のリング部１２１が第２の導体膜６０とは接触してはいないが、第１の導体膜４０と接触している場合、第２の導体膜６０と第１の導体膜４０との間で電流は流れることはない。このため、半導体素子３００は正常に設置されていると判断される。しかしながら、第１のリング部１２１が第２の導体膜６０とは接触していないが、第１の導体膜４０と接触していると、第１の導体膜４０に印加されている電位が第１のリング部１２１に印加される。このように、プローブピン１００に第１の導体膜４０に印加されていた電位が印加されると、この印加された電位の影響をプローブピン１００が受けるため、半導体素子３００の試験に悪影響を及ぼす場合がある。

本実施の形態においては、プローブピン５００が、外側導体リング部５２１ａと本体部分５２２とは、内側絶縁体リング部５２１ｂにより絶縁されている。よって、プローブピン５００の第１のリング部５２１の外側導体リング部５２１ａに、第１の導体膜４０に印加されている電位が印加されても、この影響を本体部分５２２が受けることはなく、試験に影響を与えることはない。従って、より正確な試験を行うことができる。

尚、上記以外の内容については、第２の実施の形態と同様である。

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

上記の説明に関し、更に以下の付記を開示する。
（付記１）
第１の電極端子を含む試験基板と、
前記試験基板に配置された第１の導体膜と、
前記第１の導体膜の上に配置された中間絶縁膜と、
前記中間絶縁膜の上に配置された第２の導体膜と、
前記第１の導体膜、前記中間絶縁膜及び前記第２の導体膜に、前記第１の電極端子の位置に対応して配置された貫通穴と、
前記貫通穴の内部に設置されたプローブピンと、
を有し、
前記プローブピンは、導体を含む導体筒部と前記導体筒部の内側に設置されたプランジャとを有しており、
前記導体筒部の外側には、導体を含むリング部が形成されており、
半導体素子が設置されていない状態においては、前記プローブピンにおける前記リング部は、前記第１の導体膜及び前記第２の導体膜と接触しており、
半導体素子が設置されている状態においては、前記半導体素子の第２の電極端子により前記プローブピンが押され、前記プローブピンにおける前記リング部は、前記第１の導体膜又は前記第２の導体膜と接触していないことを特徴とする半導体素子試験用コンタクタ。
（付記２）
前記半導体素子が設置されている状態においては、前記第１の導体膜及び前記第２の導体膜と接触していないことを特徴とする付記１に記載の半導体素子試験用コンタクタ。
（付記３）
前記リング部は外側の導体を含む外側導体リング部と、内側が絶縁体を含む内側絶縁体リング部とを有し、
前記リング部は、前記導体筒部の外側が内側絶縁体リング部と接するように設置され、前記導体筒部と外側導体リング部とは内側絶縁体リング部により絶縁されていることを特徴とする付記１に記載の半導体素子試験用コンタクタ。
（付記４）
前記半導体素子が設置されている状態においては、
前記第１の電極端子が、前記プローブピンにおける一方の端子部と接触し、
前記第２の電極端子が、前記プローブピンにおける他方の端子部と接触し、
前記プローブピンを介して、対応する前記第１の電極端子と前記第２の電極端子とが各々電気的に接続されることを特徴とする付記１から３のいずれかに記載の半導体素子試験用コンタクタ。
（付記５）
前記第１の導体膜は、前記貫通穴の内部に張り出した第１の導体膜張り出し部を有し、
前記第２の導体膜は、前記貫通穴の内部に張り出した第２の導体膜張り出し部を有し、
前記半導体素子が設置されていない状態においては、前記プローブピンにおける前記リング部は、前記第１の導体膜における前記第１の導体膜張り出し部及び前記第２の導体膜における前記第２の導体膜張り出し部と接触していることを特徴とする付記１から４のいずれかに記載の半導体素子試験用コンタクタ。
（付記６）
前記第１の導体膜張り出し部と前記第２の導体膜張り出し部は、前記貫通穴において対向する位置に設けられていることを特徴とする付記５に記載の半導体素子試験用コンタクタ。
（付記７）
前記試験基板により前記半導体素子の試験が行われている間において、前記第１の導体膜と前記第２の導体膜との間には電圧が印加されていることを特徴とする付記１から６のいずれかに記載の半導体素子試験用コンタクタ。

１０ 半導体素子試験用コンタクタ
２０ 下部絶縁体基板
３０ 下部絶縁部材
４０ 第１の導体膜
４１ 第１の導体膜張り出し部
５０ 中間絶縁膜
６０ 第２の導体膜
６１ 第２の導体膜張り出し部
７０ 上部絶縁部材
８０ 上部枠部
９０ 貫通穴
９１ コイルバネ
１００ プローブピン
１０１ 一方の端子部
１０２ 他方の端子部
１１０ プランジャ
１２０ 導体筒部
１３０ コイルバネ
２００ 試験基板
２１０ 電極端子
２２０ 取り付けネジ
３００ 半導体素子
３１０ 電極端子

Claims (7)

1. 第１の電極端子を含む試験基板と、
   前記試験基板に配置された第１の導体膜と、
   前記第１の導体膜の上に配置された中間絶縁膜と、
   前記中間絶縁膜の上に配置された第２の導体膜と、
   前記第１の導体膜、前記中間絶縁膜及び前記第２の導体膜に、前記第１の電極端子の位置に対応して配置された貫通穴と、
   前記貫通穴の内部に設置されたプローブピンと、
   を有し、
   前記プローブピンは、導体を含む導体筒部と前記導体筒部の内側に設置されたプランジャとを有しており、
   前記導体筒部の外側には、導体を含むリング部が形成されており、
   半導体素子が設置されていない状態においては、前記プローブピンにおける前記リング部は、前記第１の導体膜及び前記第２の導体膜と接触しており、
   半導体素子が設置されている状態においては、前記半導体素子の第２の電極端子により前記プローブピンが押され、前記プローブピンにおける前記リング部は、前記第１の導体膜又は前記第２の導体膜と接触していないことを特徴とする半導体素子試験用コンタクタ。
2. 前記半導体素子が設置されている状態においては、前記第１の導体膜及び前記第２の導体膜と接触していないことを特徴とする請求項１に記載の半導体素子試験用コンタクタ。
3. 前記リング部は外側の導体を含む外側導体リング部と、内側が絶縁体を含む内側絶縁体リング部とを有し、
   前記リング部は、前記導体筒部の外側が内側絶縁体リング部と接するように設置され、前記導体筒部と外側導体リング部とは内側絶縁体リング部により絶縁されていることを特徴とする請求項１に記載の半導体素子試験用コンタクタ。
4. 前記半導体素子が設置されている状態においては、
   前記第１の電極端子が、前記プローブピンにおける一方の端子部と接触し、
   前記第２の電極端子が、前記プローブピンにおける他方の端子部と接触し、
   前記プローブピンを介して、対応する前記第１の電極端子と前記第２の電極端子とが各々電気的に接続されることを特徴とする請求項１から３のいずれかに記載の半導体素子試験用コンタクタ。
5. 前記第１の導体膜は、前記貫通穴の内部に張り出した第１の導体膜張り出し部を有し、
   前記第２の導体膜は、前記貫通穴の内部に張り出した第２の導体膜張り出し部を有し、
   前記半導体素子が設置されていない状態においては、前記プローブピンにおける前記リング部は、前記第１の導体膜における前記第１の導体膜張り出し部及び前記第２の導体膜における前記第２の導体膜張り出し部と接触していることを特徴とする請求項１から４のいずれかに記載の半導体素子試験用コンタクタ。
6. 前記第１の導体膜張り出し部と前記第２の導体膜張り出し部は、前記貫通穴において対向する位置に設けられていることを特徴とする請求項５に記載の半導体素子試験用コンタクタ。
7. 前記試験基板により前記半導体素子の試験が行われている間において、前記第１の導体膜と前記第２の導体膜との間には電圧が印加されていることを特徴とする請求項１から６のいずれかに記載の半導体素子試験用コンタクタ。

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