JP2016122135A - 表示装置 - Google Patents

Abstract

【課題】高精細化を図ることのできる表示装置を提供する。
【解決手段】表示装置は、第１信号線Ｓ１と、第２信号線Ｓ２と、第１スイッチング素子ＳＷＲ１と、第２スイッチング素子ＳＷＧ２と、絶縁膜と、第１コンタクトホールＣＨ１と、第２コンタクトホールＣＨ２と、第１画素電極ＰＥＲ１と、第２画素電極ＰＥＧ２と、を備える。絶縁膜は、第１スイッチング素子ＳＷＲ１、第２スイッチング素子ＳＷＧ２、第１信号線Ｓ１及び第２信号線Ｓ２の上方に設けられている。第１コンタクトホールＣＨ１は、上記絶縁膜に形成され、第１信号線Ｓ１と第２信号線Ｓ２との間に位置している。第２コンタクトホールＣＨ２は、上記絶縁膜に形成され、第２信号線Ｓ２に対して第１コンタクトホールＣＨ１の反対側に位置し、第１方向Ｘに第１コンタクトホールＣＨ１と並んでいる。
【選択図】図６

Description

本発明の実施形態は、表示装置に関する。

近年、スマートフォンやタブレット向けの表示装置では、さらなる高解像度化及び高開口率化の要求が高まっている。高解像度化に伴って画素サイズが小さくなると、画素面積に対する信号線や遮光層の比率が高まるため、開口率が低くなる。特許文献１によれば、高解像度を実現しながら、開口率を確保する技術の一例として、第１色の光を放出する第１副画素及び第２色の光を放出する第２副画素を同一の列に配置し、第３色の光を放出する第３副画素を第１副画素及び第２副画素が配置された列と隣接した列に配置した有機電界発光表示装置が開示されている。

特開２０１１−２４９３３４号公報

本実施形態は、高精細化を図ることのできる表示装置を提供する。

一実施形態に係る表示装置は、
第１信号線と、
前記第１信号線に間隔を置いて位置した第２信号線と、
前記第１信号線に接続された第１スイッチング素子と、
前記第２信号線に接続された第２スイッチング素子と、
前記第１スイッチング素子、前記第２スイッチング素子、前記第１信号線及び前記第２信号線の上方に設けられた絶縁膜と、
前記絶縁膜に形成され、前記第１信号線と前記第２信号線との間に位置した第１コンタクトホールと、
前記絶縁膜に形成され、前記第２信号線に対して前記第１コンタクトホールの反対側に位置し第１方向に前記第１コンタクトホールと並んだ第２コンタクトホールと、
前記絶縁膜の上方に形成され、前記第１コンタクトホールを通って前記第１スイッチング素子に電気的に接続された第１画素電極と、
前記絶縁膜の上方に形成され、前記第２コンタクトホールを通って前記第２スイッチング素子に電気的に接続され、前記第１方向に直交する第２方向に前記第１画素電極と対向した第２画素電極と、を備える。

図１は、一実施形態に係る液晶表示装置の構成を概略的に示す斜視図である。 図２は、図１に示した液晶表示パネルを示す概略断面図である。 図３は、図１及び図２に示した液晶表示パネルにおける画素配列の一例を示す図である。 図４は、図１及び図２に示したアレイ基板の概略構成を示す平面図である。 図５は、上記液晶表示パネルの単位画素を示す概略構成図であり、走査線、信号線、スイッチング素子及び画素電極の電気的な接続関係を示す図である。 図６は、図５に示した単位画素の一部を示す拡大平面図である。 図７は、図６の線ＶＩＩ−ＶＩＩに沿ったアレイ基板を示す概略断面図である。 図８は、図６の線ＶＩＩＩ−ＶＩＩＩに沿った液晶表示パネルを示す概略断面図である。 図９は、上記アレイ基板の一部を示す概略構成図であり、信号線、コンタクトホール及び画素電極を示す図である。 図１０は、上記実施形態の変形例１に係る液晶表示装置のアレイ基板の一部を示す概略構成図であり、信号線、コンタクトホール及び画素電極を示す図である。 図１１は、上記実施形態の変形例２に係る液晶表示装置のアレイ基板の一部を示す概略構成図であり、信号線、コンタクトホール及び画素電極を示す図である。 図１２は、上記実施形態の変形例３に係る液晶表示装置のアレイ基板の一部を示す概略構成図であり、信号線、コンタクトホール及び画素電極を示す図である。 図１３は、図１２に示した単位画素の一部を示す拡大平面図である。

以下に、本発明の実施の形態及び変形例について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

まず、一実施形態に係る表示装置について詳細に説明する。
本実施形態においては、表示装置の一例として、液晶表示装置を開示する。この液晶表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器等の種々の装置に用いることができる。なお、本実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置などにも適用可能である。

図１は、液晶表示装置ＤＳＰの構成を概略的に示す斜視図である。本実施形態では、第１方向Ｘ及び第２方向Ｙは、互いに直交しているが、９０°以外の角度で交差していてもよい。第３方向Ｚは、第１方向Ｘ及び第２方向Ｙのそれぞれと互いに直交している。
液晶表示装置ＤＳＰは、アクティブマトリックス型の液晶表示パネルＰＮＬ、液晶表示パネルＰＮＬを駆動する駆動ＩＣチップＩＣ、液晶表示パネルＰＮＬを照明するバックライトユニットＢＬ、制御モジュールＣＭ、フレキシブル配線基板ＦＰＣ１、ＦＰＣ２などを備えている。

液晶表示パネルＰＮＬは、アレイ基板ＡＲと、アレイ基板ＡＲに対向配置された対向基板ＣＴとを備えている。本実施形態において、アレイ基板ＡＲは第１基板として機能し、対向基板ＣＴは第２基板として機能している。液晶表示パネルＰＮＬは、画像を表示する表示領域ＤＡと、表示領域ＤＡを囲む額縁状の非表示領域ＮＤＡと、を備えている。液晶表示パネルＰＮＬは、表示領域ＤＡにおいて第１方向Ｘ及び第２方向Ｙにマトリクス状に配列された複数の主画素ＭＰＸを備えている。主画素ＭＰＸは、後述する３個の副画素のグループに相当する。

バックライトユニットＢＬは、アレイ基板ＡＲの背面に配置されている。このようなバックライトユニットＢＬとしては、種々の形態が適用可能であるが、詳細な構造については説明を省略する。駆動ＩＣチップＩＣは、アレイ基板ＡＲに実装されている。フレキシブル配線基板ＦＰＣ１は、液晶表示パネルＰＮＬと制御モジュールＣＭとを接続している。フレキシブル配線基板ＦＰＣ２は、バックライトユニットＢＬと制御モジュールＣＭとを接続している。

このような構成の液晶表示装置ＤＳＰは、バックライトユニットＢＬから液晶表示パネルＰＮＬに入射する光を各副画素で選択的に透過することによって画像を表示する、いわゆる透過型の液晶表示装置に相当する。但し、液晶表示装置ＤＳＰは、外部から液晶表示パネルＰＮＬに向かって入射する外光を各副画素で選択的に反射することによって画像を表示する反射型の液晶表示装置であっても良いし、透過型及び反射型の双方の機能を備えた半透過型の液晶表示装置であっても良い。

図２は、液晶表示パネルＰＮＬを示す概略断面図である。
図２に示すように、液晶表示パネルＰＮＬは、アレイ基板ＡＲ、対向基板ＣＴ、液晶層ＬＱ、シール材ＳＥ、第１光学素子ＯＤ１、第２光学素子ＯＤ２などを備えている。アレイ基板ＡＲ及び対向基板ＣＴの詳細については後述する。

シール材ＳＥは、非表示領域ＮＤＡに配置され、アレイ基板ＡＲと対向基板ＣＴとを貼り合わせている。液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に保持されている。第１光学素子ＯＤ１は、アレイ基板ＡＲの液晶層ＬＱに接する面の反対側に配置されている。第２光学素子ＯＤ２は、対向基板ＣＴの液晶層ＬＱに接する面の反対側に配置されている。第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、それぞれ偏光板を備えている。なお、第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、位相差板などの他の光学素子を含んでいても良い。

図３は、液晶表示パネルＰＮＬの表示領域ＤＡにおける画素配列の一例を示す図である。図３には、２種類の単位画素ＵＰＸ１及び単位画素ＵＰＸ２を示している。
図３に示すように、液晶表示パネルＰＮＬは、２種類の単位画素を有している。単位画素としては、単位画素ＵＰＸ１及び単位画素ＵＰＸ２を挙げることができる。単位画素ＵＰＸ１及び単位画素ＵＰＸ２は、それぞれカラー画像を表示するための最小単位に相当する。これらの単位画素ＵＰＸ１及び単位画素ＵＰＸ２は、いずれも、副画素ＰＸＧ１、副画素ＰＸＲ１、副画素ＰＸＢ、副画素ＰＸＧ２、副画素ＰＸＲ２、及び、副画素ＰＸＷを含んでいる。

副画素ＰＸＧ１及び副画素ＰＸＧ２は、第１色を表示する画素であり、第１色のカラーフィルタＣＦ１を備えている。副画素ＰＸＲ１及び副画素ＰＸＲ２は、第１色とは異なる第２色を表示する画素であり、第２色のカラーフィルタＣＦ２を備えている。副画素ＰＸＢは、第１色及び第２色とは異なる第３色を表示する画素であり、第３色のカラーフィルタＣＦ３を備えている。副画素ＰＸＷは、第１色乃至第３色のそれぞれとは異なる第４色を表示する画素であり、第４色のカラーフィルタＣＦ４を備えている。一例では、第１色が緑色であり、第２色が赤色であり、第３色が青色であり、第４色が白色あるいは実質的に透明である。カラーフィルタＣＦ１乃至ＣＦ３は、それぞれ着色された樹脂材料によって形成されている。カラーフィルタＣＦ４は、透明な樹脂材料、あるいは薄く色付いた樹脂材料によって形成されている。このため、カラーフィルタＣＦ４を無着色フィルタと称した方が適当な場合があり得る。

但し、単位画素ＵＰＸ１及び単位画素ＵＰＸ２は、緑色、赤色、青色、白色以外の色を表示する副画素を含んでいてもよいし、白色の副画素を省略して緑色、赤色、青色の３色の副画素によって構成されていてもよい。また、単位画素の構成次第では、表示領域ＤＡには、１種類の単位画素ＵＰＸのみ（つまり、単位画素ＵＰＸ１のみ、又は、単位画素ＵＰＸ２のみ）が配列されてもよいし、３種類以上の単位画素ＵＰＸ（つまり、単位画素ＵＰＸ１及び単位画素ＵＰＸ２に加えて、単位画素ＵＰＸ１及び単位画素ＵＰＸ２とは異なる構成の単位画素）が配列されていてもよい。

本明細書では、一例として、３８０ｎｍ乃至７８０ｎｍの波長範囲の光を「可視光」として定義する。「青色」は、３８０ｎｍ以上４９０ｎｍ未満の第１波長範囲内に透過率ピークを有する色と定義する。「緑色」は、４９０ｎｍ以上５９０ｎｍ未満の第２波長範囲内に透過率ピークを有する色と定義する。「赤色」は、５９０ｎｍ以上７８０ｎｍ以下の第３波長範囲内に透過率ピークを有する色と定義する。「実質的に透明」とは、無着色である場合に加えて、可視光におけるいずれかの色に薄く着色された場合も包含する。

単位画素ＵＰＸ１は、第２方向Ｙに沿って繰り返し配置されている。同様に、単位画素ＵＰＸ２は、第２方向Ｙに沿って繰り返し配置されている。第２方向Ｙに並ぶ単位画素ＵＰＸ１の列と、第２方向Ｙに並ぶ単位画素ＵＰＸ２の列は、第１方向Ｘに沿って交互に繰り返し配置されている。

単位画素ＵＰＸ１及び単位画素ＵＰＸ２において、副画素ＰＸＧ１及び副画素ＰＸＲ１は第２方向Ｙに隣り合い、副画素ＰＸＧ２及び副画素ＰＸＲ２は第２方向Ｙに隣り合い、副画素ＰＸＲ１及び副画素ＰＸＧ２も第２方向Ｙに隣り合う。単位画素ＵＰＸ１において、副画素ＰＸＧ１及び副画素ＰＸＲ１は副画素ＰＸＢと第１方向Ｘに隣り合い、副画素ＰＸＧ２及び副画素ＰＸＲ２は副画素ＰＸＷと第１方向Ｘに隣り合う。単位画素ＵＰＸ２において、副画素ＰＸＧ１及び副画素ＰＸＲ１は副画素ＰＸＷと第１方向Ｘに隣り合い、副画素ＰＸＧ２及び副画素ＰＸＲ２は副画素ＰＸＢと第１方向Ｘに隣り合う。また、単位画素ＵＰＸ１における副画素ＰＸＢは、単位画素ＵＰＸ２における副画素ＰＸＧ１及び副画素ＰＸＲ１と第１方向Ｘに隣り合う。また、単位画素ＵＰＸ１における副画素ＰＸＷは、単位画素ＵＰＸ２における副画素ＰＸＧ２及び副画素ＰＸＲ２と第１方向Ｘに隣り合う。

図３に示す例では、単位画素ＵＰＸ１及び単位画素ＵＰＸ２の何れにおいても、副画素ＰＸＧ１、副画素ＰＸＧ２、副画素ＰＸＲ１、副画素ＰＸＲ２は、ほぼ同一の第１面積を有し、副画素ＰＸＢ及び副画素ＰＸＷは第１面積よりも大きい第２面積を有している。例えば、第２面積は第１面積の約２倍である。例えば、副画素ＰＸＧ１、副画素ＰＸＧ２、副画素ＰＸＲ１、副画素ＰＸＲ２、副画素ＰＸＢ、及び、副画素ＰＸＷの第１方向Ｘにおける幅は略同一であり、副画素ＰＸＢ及び副画素ＰＸＷの第２方向Ｙにおける幅は副画素ＰＸＧ１、副画素ＰＸＧ２、副画素ＰＸＲ１、及び、副画素ＰＸＲ２の第２方向Ｙにおける幅の約２倍である。すなわち、青色の副画素ＰＸＢ及び白色の副画素ＰＸＷは、そのサイズが赤色の副画素ＰＸＲ１及び副画素ＰＸＲ２、及び、緑色の副画素ＰＸＧ１及び副画素ＰＸＧ２のそれぞれのサイズよりも大きく、且つその数を少なくしたことで、実効的な解像度を落とすことなく単位画素ＵＰＸ１及び単位画素ＵＰＸ２の開口率を向上することが可能となる。

なお、副画素ＰＸＢは、副画素ＰＸＷとは異なる面積を有していてもよい。また、副画素ＰＸＧ１、副画素ＰＸＧ２、副画素ＰＸＲ１、及び、副画素ＰＸＲ２は、互いに異なる面積を有していてもよい。

カラーフィルタＣＦ１乃至ＣＦ４については、それぞれ上記の副画素のレイアウトに従って配置され、また、それぞれの副画素のサイズに応じた面積を有している。すなわち、カラーフィルタＣＦ１及びカラーフィルタＣＦ２は、それぞれ島状に形成され、第２方向Ｙに交互に並んでいる。カラーフィルタＣＦ１及びカラーフィルタＣＦ２は、ほぼ同一の第１面積を有している。カラーフィルタＣＦ３及びカラーフィルタＣＦ４は、それぞれ島状に形成され、第２方向Ｙに交互に並んでいる。カラーフィルタＣＦ３及びカラーフィルタＣＦ４は、第１面積よりも大きく、ほぼ同一の第２面積を有している。例えば、第２面積は第１面積の約２倍である。

また、上記の副画素の形状は、図示したような略平行四辺形の例に限らず、正方形や例えば第２方向Ｙに延在した長方形などであってもよい。
例えば、副画素の形状が図示したような略平行四辺形の場合、単位画素ＵＰＸ１及び単位画素ＵＰＸ２の２個の単位画素を組み合わせることにより、副画素ＰＸＢ及び副画素ＰＸＷのそれぞれに関しても多くのドメインを形成することが可能となり、視野角特性に関して補償することができる。このため、視野角特性に注目すると、単位画素ＵＰＸ１及び単位画素ＵＰＸ２の組み合わせ（２個の単位画素）が、カラー画像を表示するための最小単位に相当する。

なお、単位画素ＵＰＸ１及び単位画素ＵＰＸ２は、それぞれ２個の主画素ＭＰＸで形成されている。単位画素ＵＰＸ１のうち、一方の主画素ＭＰＸは副画素ＰＸＧ１、副画素ＰＸＲ１及び副画素ＰＸＢの隣り合う３個の副画素で形成され、他方の主画素ＭＰＸは副画素ＰＸＧ２、副画素ＰＸＲ２及び副画素ＰＸＷの隣り合う３個の副画素で形成されている。単位画素ＵＰＸ２のうち、一方の主画素ＭＰＸは副画素ＰＸＧ１、副画素ＰＸＲ１及び副画素ＰＸＷの隣り合う３個の副画素で形成され、他方の主画素ＭＰＸは副画素ＰＸＧ２、副画素ＰＸＲ２及び副画素ＰＸＢの隣り合う３個の副画素で形成されている。

図４は、アレイ基板ＡＲの概略構成を示す平面図である。
図４に示すように、アレイ基板ＡＲは、走査線Ｇ、信号線Ｓ、画素電極ＰＥ、スイッチング素子ＳＷ、第１駆動回路ＤＲ１、第２駆動回路ＤＲ２などを備えている。

複数の走査線Ｇは、表示領域ＤＡにおいて、第１方向Ｘに延出し、第２方向Ｙに間隔を置いて並んでいる。この実施形態において、走査線Ｇは、第１方向Ｘに直線的に延在している。複数の信号線Ｓは、表示領域ＤＡにおいて、第２方向Ｙに延在し、複数の走査線Ｇと交差し、第１方向Ｘに間隔を置いて並んでいる。なお、信号線Ｓは、必ずしも直線的に延出していなくてもよく、一部が屈曲していたり、第１方向Ｘ及び第２方向Ｙに交差する方向に延出していたりしてもよい。画素電極ＰＥ及びスイッチング素子ＳＷは、各副画素ＰＸに配置されている。スイッチング素子ＳＷは、走査線Ｇ及び信号線Ｓと電気的に接続されている。画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続されている。

図示した例において、単位画素ＵＰＸ２は、副画素ＰＸＧ１、副画素ＰＸＲ１、副画素ＰＸＷ、副画素ＰＸＧ２、副画素ＰＸＲ２及び副画素ＰＸＢを含んでいる。このような６個の副画素を含む単位画素ＵＰＸ２には、３本の信号線Ｓと、３本の走査線Ｇとが割り当てられている。

第１駆動回路ＤＲ１及び第２駆動回路ＤＲ２は、非表示領域ＮＤＡに配置されている。第１駆動回路ＤＲ１は、非表示領域ＮＤＡに引き出された走査線Ｇと電気的に接続されている。第２駆動回路ＤＲ２は、非表示領域ＮＤＡに引き出された信号線Ｓと電気的に接続されている。第１駆動回路ＤＲ１は、各走査線Ｇに制御信号を出力する。第２駆動回路ＤＲ２は、各信号線Ｓに画像信号（例えば、映像信号）を出力する。

図５は、液晶表示パネルＰＮＬの単位画素ＵＰＸ１を示す概略構成図である。図５では、走査線Ｇ、信号線Ｓ、スイッチング素子ＳＷ及び画素電極ＰＥの電気的な接続関係も示している。
なお、図示した例では、単位画素ＵＰＸ１は、表示モードとしてＦＦＳ（Fringe Field Switching）モードに対応した構成を有しているが、共通電極の図示は省略している。走査線Ｇ１乃至Ｇ３、信号線Ｓ１乃至Ｓ４は、上記のアレイ基板に形成される一方で、遮光層ＳＨは、上記の対向基板に形成される。なお、遮光層ＳＨは、図中に二点鎖線で示されている。

図５に示すように、副画素ＰＸ、走査線Ｇ及び信号線Ｓに注目すると、副画素ＰＸＧ１、副画素ＰＸＲ１、副画素ＰＸＧ２、及び副画素ＰＸＲ２は、信号線（第１信号線）Ｓ１と信号線（第２信号線）Ｓ２との間に形成されている。副画素ＰＸＧ１及び副画素ＰＸＲ１は、何れの走査線も介在することなく第２方向Ｙに隣り合う。副画素ＰＸＲ１及び副画素ＰＸＧ２は、走査線Ｇ２を挟んで第２方向Ｙに隣り合う。副画素ＰＸＧ２及び副画素ＰＸＲ２は、何れの走査線も介在することなく第２方向Ｙに隣り合う。副画素ＰＸＢ及び副画素ＰＸＷは、信号線（第３信号線）Ｓ３と信号線（第４信号線）Ｓ４との間に形成されている。副画素ＰＸＢ及び副画素ＰＸＷは、走査線Ｇ２を挟んで第２方向Ｙに隣り合う。走査線Ｇ１乃至Ｇ３は、何れの副画素も横切ることなく形成されている。副画素ＰＸＢは、信号線Ｓ２及び信号線Ｓ３を挟んで、副画素ＰＸＧ１及び副画素ＰＸＲ１と第１方向Ｘに隣り合う。副画素ＰＸＷは、信号線Ｓ２及び信号線Ｓ３を挟んで、副画素ＰＸＧ２及び副画素ＰＸＲ２と第１方向Ｘに隣り合う。

副画素ＰＸＧ１は、信号線Ｓ２及び走査線Ｇ１と電気的に接続されたスイッチング素子ＳＷＧ１と、スイッチング素子ＳＷＧ１と電気的に接続された画素電極ＰＥＧ１と、を備えている。
副画素ＰＸＲ１は、信号線Ｓ１及び走査線Ｇ２と電気的に接続されたスイッチング素子ＳＷＲ１と、スイッチング素子ＳＷＲ１と電気的に接続された画素電極ＰＥＲ１と、を備えている。
副画素ＰＸＧ２は、信号線Ｓ２及び走査線Ｇ２と電気的に接続されたスイッチング素子ＳＷＧ２と、スイッチング素子ＳＷＧ２と電気的に接続された画素電極ＰＥＧ２と、を備えている。
副画素ＰＸＲ２は、信号線Ｓ１及び走査線Ｇ３と電気的に接続されたスイッチング素子ＳＷＲ２と、スイッチング素子ＳＷＲ２と電気的に接続された画素電極ＰＥＲ２と、を備えている。
副画素ＰＸＢは、信号線Ｓ３及び走査線Ｇ２と電気的に接続されたスイッチング素子ＳＷＢと、スイッチング素子ＳＷＢと電気的に接続された画素電極ＰＥＢと、を備えている。
副画素ＰＸＷは、信号線Ｓ３及び走査線Ｇ３と電気的に接続されたスイッチング素子ＳＷＷと、スイッチング素子ＳＷＷと電気的に接続された画素電極ＰＥＷと、を備えている。

一方、画素電極ＰＥ、走査線Ｇ及び信号線Ｓに注目すると、画素電極ＰＥＧ１、画素電極ＰＥＲ１、画素電極ＰＥＧ２、及び、画素電極ＰＥＲ２は、信号線Ｓ１と信号線Ｓ２との間に位置している。画素電極ＰＥＧ１及び画素電極ＰＥＲ１は、何れの走査線も介在することなく第２方向Ｙに隣り合う。画素電極ＰＥＲ１及び画素電極ＰＥＧ２は、走査線Ｇ２を挟んで第２方向Ｙに隣り合う。画素電極ＰＥＧ２及び画素電極ＰＥＲ２は、何れの走査線も介在することなく第２方向Ｙに隣り合う。画素電極ＰＥＢ及び画素電極ＰＥＷは、信号線Ｓ３と信号線Ｓ４との間に位置している。画素電極ＰＥＢ及び画素電極ＰＥＷは、走査線Ｇ２を挟んで第２方向Ｙに隣り合う。走査線Ｇ１乃至Ｇ３は、何れの副画素も横切ることなく形成されている。画素電極ＰＥＢは、信号線Ｓ２及び信号線Ｓ３を挟んで、画素電極ＰＥＧ１及び画素電極ＰＥＲ１と第１方向Ｘに隣り合う。画素電極ＰＥＷは、信号線Ｓ２及び信号線Ｓ３を挟んで、画素電極ＰＥＧ２及び画素電極ＰＥ２と第１方向Ｘに隣り合う。

遮光層ＳＨは、副画素ＰＸの境界に沿った形状を有し、複数の帯状の延出部で形成されている。遮光層ＳＨは、走査線Ｇ１乃至Ｇ３と、信号線Ｓ１乃至Ｓ４と対向している。また、簡略化して図示した各スイッチング素子についても、遮光層ＳＨと対向している。このような遮光層ＳＨによって囲まれた領域は、表示に寄与する領域となる。遮光層ＳＨにおいて、信号線Ｓ２及びＳ３と対向する位置の第１方向Ｘの幅は、信号線Ｓ１と対向する位置の第１方向Ｘの幅、あるいは、信号線Ｓ４と対向する位置の第１方向Ｘの幅よりも大きい。また、遮光層ＳＨにおいて、走査線Ｇ１、走査線Ｇ２又は走査線Ｇ３と対向する位置の第２方向Ｙの幅は、副画素ＰＸＧ１と副画素ＰＸＲ１との間の第２方向Ｙの幅、又は、副画素ＰＸＧ２と副画素ＰＸＲ２との間の第２方向Ｙの幅よりも大きい。

また、本実施形態において、画素電極ＰＥＲ１、画素電極ＰＥＧ２及び画素電極ＰＥＢは、走査線Ｇ２に電気的に接続されているため、画素電極ＰＥＲ１は第１画素電極として機能し、画素電極ＰＥＧ２は第２画素電極として機能し、画素電極ＰＥＢは第３画素電極として機能する。このため、第３画素電極は、第１方向Ｘに第１画素電極と対向する。
なお、本実施形態と異なり、画素電極ＰＥＢがスイッチング素子ＳＷＢを介して走査線Ｇ１に電気的に接続され、画素電極ＰＥＷがスイッチング素子ＳＷＷを介して走査線Ｇ２に電気的に接続されている場合、画素電極ＰＥＷが画素電極ＰＥＢの替わりに第３画素電極として機能する。この場合、第３画素電極は、第１方向Ｘに第２画素電極と対向する。何れにしても、第３画素電極は、第１方向Ｘに第１画素電極及び第２画素電極の何れか一方と対向する。

図６は、図５に示した単位画素ＵＰＸ１の一部を示す拡大平面図である。
図６に示すように、各副画素ＰＸは導電層ＣＬを備えている。副画素ＰＸＲ１は、信号線Ｓ１と信号線Ｓ２との間に位置した導電層（第１導電層）ＣＬ１を備えている。副画素ＰＸＧ２は、信号線Ｓ２と信号線Ｓ３との間に位置した導電層（第２導電層）ＣＬ２を備えている。副画素ＰＸＢは、信号線Ｓ３と信号線Ｓ４との間に位置した導電層（第３導電層）ＣＬ３を備えている。導電層ＣＬ１乃至ＣＬ３は、第１方向Ｘに並んでいる。第１方向Ｘに導電層ＣＬ１乃至ＣＬ３と交差する一直線上において、信号線Ｓ及び導電層ＣＬは交互に位置している。

ここで、画素電極（第１画素電極）ＰＥＲ１は、コンタクトホール（第１コンタクトホール）ＣＨ１を通って導電層ＣＬ１に接し、スイッチング素子（第１スイッチング素子）ＳＷＲ１に電気的に接続されている。
画素電極（第２画素電極）ＰＥＧ２は、コンタクトホール（第２コンタクトホール）ＣＨ２を通って導電層ＣＬ２に接し、スイッチング素子（第２スイッチング素子）ＳＷＧ２に電気的に接続されている。
画素電極（第３画素電極）ＰＥＢは、コンタクトホール（第３コンタクトホール）ＣＨ３を通って導電層ＣＬ３に接し、スイッチング素子（第３スイッチング素子）ＳＷＢに電気的に接続されている。
導電層ＣＬ１乃至ＣＬ３と同様に、コンタクトホールＣＨ１乃至ＣＨ３は、第１方向Ｘに並んでいる。第１方向ＸにコンタクトホールＣＨ１乃至ＣＨ３と交差する一直線上において、信号線Ｓ及びコンタクトホールＣＨは交互に位置している。

各スイッチング素子ＳＷは半導体層ＳＣを備えている。
スイッチング素子ＳＷＲ１は、半導体層（第１半導体層）ＳＣ１を有している。半導体層ＳＣ１は、信号線Ｓ１に電気的に接続された第１領域Ｒ１と、導電層ＣＬ１を介して画素電極ＰＥＲ１に電気的に接続された第２領域Ｒ２と、第１領域Ｒ１と第２領域Ｒ２との間に位置した第３領域Ｒ３と、を有している。
スイッチング素子ＳＷＧ２は、半導体層（第２半導体層）ＳＣ２を有している。半導体層ＳＣ２は、信号線Ｓ２に電気的に接続された第４領域Ｒ４と、導電層ＣＬ２を介して画素電極ＰＥＧ２に電気的に接続された第５領域Ｒ５と、第４領域Ｒ４と第５領域Ｒ５との間に位置した第６領域Ｒ６と、を有している。

スイッチング素子ＳＷＢは、半導体層（第３半導体層）ＳＣ３を有している。半導体層ＳＣ３は、信号線Ｓ３に電気的に接続された第７領域Ｒ７と、導電層ＣＬ３を介して画素電極ＰＥＢに電気的に接続された第８領域Ｒ８と、第７領域Ｒ７と第８領域Ｒ８との間に位置した第９領域Ｒ９と、を有している。

本実施形態において、副画素ＰＸＲ１及び副画素ＰＸＢが上側、副画素ＰＸＧ２及び副画素ＰＸＷが下側となるＸ−Ｙ平面視において、第３、第６及び第９領域Ｒ３，Ｒ６及びＲ９は、それぞれ、Ｕ字の形状に形成され、走査線Ｇ２と２個所で交差している。このため、スイッチング素子ＳＷは、それぞれダブルゲート型の薄膜トランジスタで形成されている。

画素電極ＰＥＲ１は、櫛歯電極ＴＲ１を有している。画素電極ＰＥＧ２は、櫛歯電極ＴＧ２を有している。画素電極ＰＥＢは、櫛歯電極ＴＢを有している。画素電極ＰＥＷは、櫛歯電極ＴＷを有している。櫛歯電極ＴＲ１及び櫛歯電極ＴＢは、互いに平行に延出し、図示した例では、第２方向Ｙに対して時計回りに鋭角に交差する方向に延出している。櫛歯電極ＴＧ２及び櫛歯電極ＴＷは、互いに平行に延出し、図示した例では、第２方向Ｙに対して反時計回りに鋭角に交差する方向に延出している。これらの櫛歯電極ＴＲ１，ＴＧ２，ＴＢ，ＴＷは、何れも走査線Ｇ２から離れる側に向かって延出している。
信号線Ｓ２は、導電層ＣＬ２及びコンタクトホールＣＨ２を迂回して形成され、導電層ＣＬ２及びコンタクトホールＣＨ２に間隔を置いて位置している。

第１方向Ｘにおける信号線Ｓ１と信号線Ｓ２との間の間隔のうち、コンタクトホールＣＨ１と交差する位置における間隔（第１特異間隔）をＤａ１、櫛歯電極ＴＲ１（画素電極ＰＥＲ１）と交差する位置における間隔（第１正規間隔）をＤｂ１、櫛歯電極ＴＧ２（画素電極ＰＥＧ２）と交差する位置における間隔（第２正規間隔）をＤｂ１、とする。
第１方向Ｘにおける信号線Ｓ２と信号線Ｓ３との間の間隔のうち、コンタクトホールＣＨ２と交差する位置における間隔（第２特異間隔）をＤａ２、とする。
第１方向Ｘにおける信号線Ｓ３と信号線Ｓ４との間の間隔のうち、コンタクトホールＣＨ３と交差する位置における間隔（第３特異間隔）をＤａ３、櫛歯電極ＴＢ（画素電極ＰＥＢ）と交差する位置における間隔（第３正規間隔）をＤｂ３、櫛歯電極ＴＷ（画素電極ＰＥＷ）と交差する位置における間隔（第４正規間隔）をＤｂ４、とする。

本実施形態において、間隔Ｄａ１は、間隔Ｄｂ１及び間隔Ｄｂ２の各々より小さい（Ｄａ１＜Ｄｂ１，Ｄａ１＜Ｄｂ２）。間隔Ｄａ２は、間隔Ｄｂ１及び間隔Ｄｂ２の各々より小さい（Ｄａ２＜Ｄｂ１，Ｄａ２＜Ｄｂ２）。間隔Ｄａ３は、間隔Ｄｂ３と同一（Ｄａ３＝Ｄｂ３）、又は間隔Ｄｂ３と略同一である。
間隔Ｄａ１と間隔Ｄａ２とは略同一である。第１方向Ｘに、導電層ＣＬ１，ＣＬ２、コンタクトホールＣＨ１，ＣＨ２及び信号線Ｓ１，Ｓ２，Ｓ３をスペース効率よく設けることができる。このため、第１方向Ｘの副画素ＰＸＲ１及び副画素ＰＸＧ２等の副画素のサイズの縮小に寄与することができる。間隔Ｄａ１と間隔Ｄａ２とが同一である場合（Ｄａ１＝Ｄａ２）、第１方向Ｘに、導電層ＣＬ１，ＣＬ２、コンタクトホールＣＨ１，ＣＨ２及び信号線Ｓ１，Ｓ２，Ｓ３を最もスペース効率よく設けることができる。なぜなら、第１方向Ｘにて、信号線Ｓ１と導電層ＣＬ１との間の間隔と、導電層ＣＬ１と信号線Ｓ２との間の間隔と、信号線Ｓ２と導電層ＣＬ２との間の間隔と、導電層ＣＬ２と信号線Ｓ３との間の間隔と、を同一にすることができるためである。

図７は、図６の線ＶＩＩ−ＶＩＩに沿ったアレイ基板ＡＲを示す概略断面図である。
図７に示すように、アレイ基板ＡＲは、ガラス基板や樹脂基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。アレイ基板ＡＲは、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第５絶縁膜１５、スイッチング素子ＳＷＲ１、画素電極ＰＥＲ１，ＰＥＧ２、共通電極ＣＥ、第１配向膜ＡＬ１などを備えている。図示した例では、スイッチング素子ＳＷＲ１は、トップゲート構造であるが、ボトムゲート構造であってもよい。

第１絶縁膜１１は、第１絶縁基板１０の上に形成されている。スイッチング素子ＳＷＧ１の半導体層ＳＣ１は、第１絶縁膜１１の上に形成されている。半導体層ＳＣ１は、例えば、多結晶シリコンによって形成されているが、非晶質シリコンや、酸化物半導体などによって形成されていてもよい。

第２絶縁膜１２は、第１絶縁膜１１及び半導体層ＳＣ１の上に形成されている。走査線Ｇ２は、第２絶縁膜１２上に形成され、その２個所で半導体層ＳＣ１と対向している。第３絶縁膜１３は、走査線Ｇ２及び第２絶縁膜１２の上に形成されている。信号線Ｓ１及び導電層ＣＬ１は、第３絶縁膜１３の上に形成されている。信号線Ｓ１は、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールを通って半導体層ＳＣ１にコンタクトしている。導電層ＣＬ１は、第２絶縁膜１２及び第３絶縁膜１３を貫通する他のコンタクトホールを通って半導体層ＳＣ１にコンタクトしている。

第４絶縁膜１４は、第３絶縁膜１３、信号線Ｓ１及び導電層ＣＬ１の上に形成されている。共通電極ＣＥは、第４絶縁膜１４の上に形成されている。第５絶縁膜１５は、第４絶縁膜１４及び共通電極ＣＥの上に形成されている。第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、及び、第５絶縁膜１５は、例えばシリコン窒化物（ＳｉＮ）やシリコン酸化物（ＳｉＯ）などの無機材料によって形成されている。第４絶縁膜１４は、例えばアクリル樹脂などの有機材料によって形成されている。

画素電極ＰＥＲ１，ＰＥＧ２は、第５絶縁膜１５の上に形成されている。画素電極ＰＥＲ１は、第４絶縁膜１４及び第５絶縁膜１５を貫通するコンタクトホールＣＨ１を通って導電層ＣＬ１にコンタクトしている。共通電極ＣＥ及び画素電極ＰＥＧ１は、導電材料で形成されている。例えば、共通電極ＣＥ及び画素電極ＰＥＧ１は、インジウム・ジンク・オキサイド（ＩＺＯ）やインジウム・ティン・オキサイド（ＩＴＯ）などの透明導電材料によって形成されている。第１配向膜ＡＬ１は、第５絶縁膜１５及び画素電極ＰＥＲ１，ＰＥＧ２の上に形成されている。第１配向膜ＡＬ１は、例えば、水平配向性を示す材料によって形成されている。

図８は、図６の線ＶＩＩＩ−ＶＩＩＩに沿った液晶表示パネルＰＮＬを示す概略断面図である。
図８に示すように、アレイ基板ＡＲにおいて、走査線Ｇ２は、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。信号線Ｓ１乃至Ｓ３は、第３絶縁膜１３の上に形成され、第４絶縁膜１４によって覆われている。共通電極ＣＥは、第４絶縁膜１４の上に形成され、第５絶縁膜１５によって覆われている。なお、図示した例では、共通電極ＣＥは、走査線Ｇ２及び信号線Ｓ１乃至Ｓ３と対向する位置にも延在している。画素電極ＰＥＲ１、画素電極ＰＥＧ２、画素電極ＰＥＢ及び画素電極ＰＥＷは、第５絶縁膜１５の上に形成され、第１配向膜ＡＬ１によって覆われている。画素電極ＰＥＲ１及び画素電極ＰＥＧ２は、信号線Ｓ１と信号線Ｓ２との間において、共通電極ＣＥと対向している。

対向基板ＣＴは、ガラス基板や樹脂基板などの光透過性を有する第２絶縁基板２０を用いて形成されている。対向基板ＣＴは、遮光層ＳＨ、カラーフィルタＣＦ１乃至ＣＦ４、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。

遮光層ＳＨは、第２絶縁基板２０のアレイ基板ＡＲと対向する側に形成されている。遮光層ＳＨは、走査線Ｇ２及び信号線Ｓ１乃至Ｓ３と対向する位置に形成されている。カラーフィルタＣＦ１は、画素電極ＰＥＧ２と対向している。カラーフィルタＣＦ２は、画素電極ＰＥＲ１と対向している。カラーフィルタＣＦ３は、画素電極ＰＥＢと対向している。カラーフィルタＣＦ４は、画素電極ＰＥＷと対向している。カラーフィルタＣＦ１乃至ＣＦ４のそれぞれの端部は、遮光層ＳＨと重なっている。上記の通り、例えばカラーフィルタＣＦ１は緑色のカラーフィルタであり、カラーフィルタＣＦ２は赤色のカラーフィルタであり、カラーフィルタＣＦ３は青色のカラーフィルタであり、カラーフィルタＣＦ４は無着色フィルタである。オーバーコート層ＯＣは、透明な樹脂材料によって形成され、カラーフィルタＣＦ１乃至ＣＦ４を覆っている。第２配向膜ＡＬ２は、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
なお、図示した例では、カラーフィルタＣＦ１乃至ＣＦ４は、対向基板ＣＴに形成されたが、アレイ基板ＡＲに形成されていてもよい。

図９は、アレイ基板ＡＲの一部を示す概略構成図であり、信号線Ｓ、コンタクトホールＣＨ及び画素電極ＰＥを示す図である。
図９に示すように、信号線Ｓ１乃至Ｓ３は、第２方向Ｙに並んだ複数の単位画素ＵＰＸ１で共用されている。信号線Ｓ４乃至Ｓ６は、第２方向Ｙに並んだ複数の単位画素ＵＰＸ２で共用されている。本実施形態において、信号線Ｓ２及び信号線Ｓ５は、それぞれ複数のコンタクトホールＣＨを迂回しつつ第２方向Ｙに延在している。

以上のように構成された一実施形態に係る表示装置によれば、液晶表示装置ＤＳＰは、信号線Ｓ１，Ｓ２と、スイッチング素子ＳＷＲ１，ＳＷＧ２と、絶縁膜（第４絶縁膜１４及び第５絶縁膜１５）と、コンタクトホールＣＨ１，ＣＨ２と、画素電極ＰＥＲ１，ＰＥＧ２と、を備えている。第４絶縁膜１４及び第５絶縁膜１５は、スイッチング素子ＳＷＲ１，ＳＷＧ２及び信号線Ｓ１，Ｓ２の上方に設けられている。コンタクトホールＣＨ１は、第４絶縁膜１４及び第５絶縁膜１５に形成され、信号線Ｓ１と信号線Ｓ２との間に位置している。コンタクトホールＣＨ２は、第４絶縁膜１４及び第５絶縁膜１５に形成され、信号線Ｓ２に対してコンタクトホールＣＨ１の反対側に位置し、第１方向ＸにコンタクトホールＣＨ１と並んでいる。画素電極ＰＥＲ１及び画素電極ＰＥＧ２は、第４絶縁膜１４の上方に形成され、第２方向Ｙに対向している。

第１方向ＸにコンタクトホールＣＨ１，ＣＨ２を並べる場合、特定値以上の間隔を置いてコンタクトホールＣＨ１，ＣＨ２を並べる必要がある。そこで、コンタクトホールＣＨ２を迂回するように信号線Ｓ２を形成し、コンタクトホールＣＨ１とコンタクトホールＣＨ２との間のスペースに信号線Ｓ２を配線し、コンタクトホールＣＨ１とコンタクトホールＣＨ２との間のスペースを有効に利用している。これにより、信号線Ｓ１と信号線Ｓ２との間にて第１方向Ｘに２個のコンタクトホール（コンタクトホールＣＨ１及びコンタクトホールＣＨ２）を並べる場合と比べて、第１方向Ｘの副画素ＰＸＲ１及び副画素ＰＸＧ２等の副画素のピッチを小さくすることができる。また、カラーバランスを考慮すると、副画素ＰＸＲ１及び副画素ＰＸＧ２等の副画素のピッチに対応付けて、副画素ＰＸＢ等の副画素のピッチを小さくすることもできる。上記のことから、単位画素ＵＰＸの小型化を図ることができ、ひいては高精細化に寄与することができる。

また、第１方向ＸにコンタクトホールＣＨ１とコンタクトホールＣＨ２とが並んでいない（コンタクトホールＣＨ１とコンタクトホールＣＨ２とが第２方向Ｙにずれて位置している）場合と比べて、走査線Ｇ２、コンタクトホールＣＨ１，ＣＨ２及び導電層ＣＬ１，ＣＬ２と対向する遮光層ＳＨの第２方向Ｙの幅を小さくすることができる。したがって、高精細化を図った場合であっても、各副画素の開口率（表示に寄与する面積の割合）の低下を抑制することができる。４００ｐｐｉ以上、さらには６００ｐｐｉクラスの高解像度の表示装置においても、各副画素の、開口率の低下を抑制することができる。ここで、上記ｐｐｉは、pixels per inch であるが、本実施形態においては１インチあたりの主画素ＭＰＸの数を表している。つまり、上記pixelsは、複数の主画素ＭＰＸに相当している。
上述したことから、本実施形態において、高精細化を図ることのできる表示装置を得ることができる。

次に、上記実施形態の変形例１に係る液晶表示装置ＤＳＰについて説明する。
図１０は、変形例１に係る液晶表示装置ＤＳＰのアレイ基板ＡＲの一部を示す概略構成図であり、信号線Ｓ、コンタクトホールＣＨ及び画素電極ＰＥを示す図である。
図１０に示すように、全ての信号線Ｓが、コンタクトホールＣＨを迂回しつつ第２方向Ｙに延在していてもよい。本変形例１において、各信号線Ｓは、第２方向Ｙに並んだコンタクトホールＣＨを１つ置きに迂回している。なお、本変形例１においても、第１方向Ｘに複数のコンタクトホールＣＨが並べられ、第１方向ＸにコンタクトホールＣＨと交差する一直線上において信号線Ｓ及びコンタクトホールＣＨは交互に位置している。
上述したことから、本変形例１においても、上記実施形態と同様の効果を得ることができる。また、全ての信号線ＳがコンタクトホールＣＨを迂回して形成されているため、信号線Ｓに関する配線抵抗の均一化を図ることができる。

次に、上記実施形態の変形例２に係る液晶表示装置ＤＳＰについて説明する。
図１１は、変形例２に係る液晶表示装置ＤＳＰのアレイ基板ＡＲの一部を示す概略構成図であり、信号線Ｓ、コンタクトホールＣＨ及び画素電極ＰＥを示す図である。
図１１に示すように、単位画素ＵＰＸ１において、画素電極（第３画素電極）ＰＥＢは、第１方向Ｘに、画素電極（第１画素電極）ＰＥＧ１及び画素電極（第２画素電極）ＰＥＲ１の両方と対向している。単位画素ＵＰＸ１において、画素電極（第３画素電極）ＰＥＷは、第１方向Ｘに、画素電極（第１画素電極）ＰＥＧ２及び画素電極（第２画素電極）ＰＥＲ２の両方と対向している。単位画素ＵＰＸ２において、画素電極（第３画素電極）ＰＥＷは、第１方向Ｘに、画素電極（第１画素電極）ＰＥＧ１及び画素電極（第２画素電極）ＰＥＲ１の両方と対向している。単位画素ＵＰＸ２において、画素電極（第３画素電極）ＰＥＢは、第１方向Ｘに、画素電極（第１画素電極）ＰＥＧ２及び画素電極（第２画素電極）ＰＥＲ２の両方と対向している。

なお、本変形例２においても、第１方向Ｘに複数のコンタクトホールＣＨが並べられ、第１方向ＸにコンタクトホールＣＨと交差する一直線上において信号線Ｓ及びコンタクトホールＣＨは交互に位置している。
上述したことから、本変形例２においても、上記実施形態と同様の効果を得ることができる。

次に、上記実施形態の変形例３に係る液晶表示装置ＤＳＰについて説明する。
図１２は、変形例３に係る液晶表示装置ＤＳＰのアレイ基板ＡＲの一部を示す概略構成図であり、信号線Ｓ、コンタクトホールＣＨ及び画素電極ＰＥを示す図である。
図１２に示すように、液晶表示パネルＰＮＬは、マトリクス状に配置された複数の単位画素ＵＰＸを有している。単位画素ＵＰＸは、１個の主画素ＭＰＸで形成されている。単位画素ＵＰＸは、上記第２色を表示する副画素ＰＸＲ、上記第４色を表示する副画素ＰＸＷ、上記第１色を表示する副画素ＰＸＧ及び上記第３色を表示する副画素ＰＸＢの隣り合う４個の副画素で形成されている。

液晶表示パネルＰＮＬは、信号線Ｓ１乃至Ｓ４を有している。信号線Ｓ１乃至Ｓ４は、第２方向Ｙに並んだ複数の単位画素ＵＰＸで共用されている。第１方向Ｘに複数のコンタクトホールＣＨが並べられている。信号線Ｓ２，Ｓ４は、第２方向Ｙに並んだコンタクトホールＣＨを迂回し、第２方向Ｙに延在している。このため、第１方向ＸにコンタクトホールＣＨと交差する一直線上において信号線Ｓ及びコンタクトホールＣＨは交互に位置している。

図１３は、図１２に示した単位画素ＵＰＸの一部を示す拡大平面図である。
図１３に示すように、副画素ＰＸＲは、信号線Ｓ１と信号線Ｓ２との間に位置した導電層（第１導電層）ＣＬ１を備えている。副画素ＰＸＷは、信号線Ｓ２と信号線Ｓ３との間に位置した導電層（第２導電層）ＣＬ２を備えている。副画素ＰＸＧは、信号線Ｓ３と信号線Ｓ４との間に位置した導電層（第３導電層）ＣＬ３を備えている。副画素ＰＸＢは、信号線Ｓ４と信号線Ｓ１との間に位置した導電層（第４導電層）ＣＬ４を備えている。導電層ＣＬ１乃至ＣＬ４は、第１方向Ｘに並んでいる。第１方向Ｘに導電層ＣＬ１乃至ＣＬ４と交差する一直線上において、信号線Ｓ及び導電層ＣＬは交互に位置している。

ここで、画素電極（第１画素電極）ＰＥＲは、コンタクトホール（第１コンタクトホール）ＣＨ１を通って導電層ＣＬ１に接し、スイッチング素子（第１スイッチング素子）ＳＷＲに電気的に接続されている。
画素電極（第２画素電極）ＰＥＷは、コンタクトホール（第２コンタクトホール）ＣＨ２を通って導電層ＣＬ２に接し、スイッチング素子（第２スイッチング素子）ＳＷＷに電気的に接続されている。
画素電極（第３画素電極）ＰＥＧは、コンタクトホール（第３コンタクトホール）ＣＨ３を通って導電層ＣＬ３に接し、スイッチング素子（第３スイッチング素子）ＳＷＧに電気的に接続されている。
画素電極（第４画素電極）ＰＥＢは、コンタクトホール（第４コンタクトホール）ＣＨ４を通って導電層ＣＬ４に接し、スイッチング素子（第４スイッチング素子）ＳＷＢに電気的に接続されている。
導電層ＣＬ１乃至ＣＬ４と同様に、コンタクトホールＣＨ１乃至ＣＨ４は、第１方向Ｘに並んでいる。第１方向ＸにコンタクトホールＣＨ１乃至ＣＨ４と交差する一直線上において、信号線Ｓ及びコンタクトホールＣＨは交互に位置している。

スイッチング素子ＳＷＲは、半導体層（第１半導体層）ＳＣ１を有している。半導体層ＳＣ１は、信号線Ｓ１に電気的に接続された第１領域Ｒ１と、導電層ＣＬ１を介して画素電極ＰＥＲに電気的に接続された第２領域Ｒ２と、第１領域Ｒ１と第２領域Ｒ２との間に位置した第３領域Ｒ３と、を有している。
スイッチング素子ＳＷＷは、半導体層（第２半導体層）ＳＣ２を有している。半導体層ＳＣ２は、信号線Ｓ２に電気的に接続された第４領域Ｒ４と、導電層ＣＬ２を介して画素電極ＰＥＷに電気的に接続された第５領域Ｒ５と、第４領域Ｒ４と第５領域Ｒ５との間に位置した第６領域Ｒ６と、を有している。

スイッチング素子ＳＷＧは、半導体層（第３半導体層）ＳＣ３を有している。半導体層ＳＣ３は、信号線Ｓ３に電気的に接続された第７領域Ｒ７と、導電層ＣＬ３を介して画素電極ＰＥＧに電気的に接続された第８領域Ｒ８と、第７領域Ｒ７と第８領域Ｒ８との間に位置した第９領域Ｒ９と、を有している。

スイッチング素子ＳＷＢは、半導体層（第４半導体層）ＳＣ４を有している。半導体層ＳＣ４は、信号線Ｓ４に電気的に接続された第１０領域Ｒ１０と、導電層ＣＬ４を介して画素電極ＰＥＢに電気的に接続された第１１領域Ｒ１１と、第１０領域Ｒ１０と第１１領域Ｒ１１との間に位置した第１２領域Ｒ１２と、を有している。

本実施形態において、副画素ＰＸＲ及び副画素ＰＸＧが上側、副画素ＰＸＷ及び副画素ＰＸＢが下側となるＸ−Ｙ平面視において、第３、第６、第９及び第１２領域Ｒ３，Ｒ６，Ｒ９及びＲ１２は、それぞれ、Ｕ字の形状に形成され、走査線Ｇと２個所で交差している。このため、スイッチング素子ＳＷは、それぞれダブルゲート型の薄膜トランジスタで形成されている。

信号線Ｓ２は、導電層ＣＬ２及びコンタクトホールＣＨ２を迂回して形成され、導電層ＣＬ２及びコンタクトホールＣＨ２に間隔を置いて位置している。信号線Ｓ４は、導電層ＣＬ４及びコンタクトホールＣＨ４を迂回して形成され、導電層ＣＬ４及びコンタクトホールＣＨ４に間隔を置いて位置している。

なお、本変形例３においても、第１方向Ｘに複数のコンタクトホールＣＨが並べられ、第１方向ＸにコンタクトホールＣＨと交差する一直線上において信号線Ｓ及びコンタクトホールＣＨは交互に位置している。
上述したことから、本変形例３においても、上記実施形態と同様の効果を得ることができる。

本発明の実施形態を説明したが、上記の実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記の新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。上記の実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、上述した実施形態に係る液晶表示パネルＰＮＬは、表示モードとしてＦＦＳモードに対応した構成を有しているが、他の表示モードに対応した構成を有していてもよい。例えば、液晶表示パネルＰＮＬは、ＦＦＳモード等の主として基板主面に略平行な横電界を利用するＩＰＳ（In-Plane Switching）モードに対応した構成を有していてもよい。横電界を利用する表示モードでは、例えばアレイ基板ＡＲに画素電極ＰＥ及び共通電極ＣＥの双方が備えられた構成が適用可能である。又は、液晶表示パネルＰＮＬは、ＴＮ（Twisted Nematic）モード、ＯＣＢ（Optically Compensated Bend）モード、ＶＡ（Vertical Aligned）モード等の主として基板主面に略垂直な縦電界を利用するモードに対応した構成を有していてもよい。縦電界を利用する表示モードでは、例えばアレイ基板ＡＲに画素電極ＰＥが備えられ、対向基板ＣＴに共通電極ＣＥが備えられた構成が適用可能である。なお、ここでの基板主面とは、互いに直交する第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面と平行な面である。

上記スイッチング素子ＳＷは、ダブルゲート型の薄膜トランジスタではなく、シングルゲート型の薄膜トランジスタによって形成されていてもよい。
本発明の実施形態は、上述した液晶表示装置に限定されるものではなく、各種の表示装置に適用可能である。なお、上述した実施形態は、中小型の表示装置から大型の表示装置まで、特に限定することなく適用が可能であることは言うまでもない。

ＤＳＰ…液晶表示装置、ＰＮＬ…液晶表示パネル、ＡＲ…アレイ基板、ＣＴ…対向基板、ＬＱ…液晶層、ＵＰＸ，ＵＰＸ１，ＵＰＸ２…単位画素、ＭＰＸ…主画素、ＰＸ，ＰＸＲ，ＰＸＲ１，ＰＸＲ２，ＰＸＧ，ＰＸＧ１，ＰＸＧ２，ＰＸＢ，ＰＸＷ…副画素、Ｇ，Ｇ１，Ｇ２，Ｇ３…走査線、Ｓ，Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６…信号線、ＣＬ，ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４…導電層、ＳＷ，ＳＷＲ，ＳＷＲ１，ＳＷＲ２，ＳＷＧ，ＳＷＧ１，ＳＷＧ２，ＳＷＷ，ＳＷＢ…スイッチング素子、ＳＣ，ＳＣ１，ＳＣ２，ＳＣ３，Ｓ４…半導体層、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２…領域、１４…第４絶縁膜、１５…第５絶縁膜、ＣＨ，ＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４…コンタクトホール、ＰＥ，ＰＥＲ，ＰＥＲ１，ＰＥＲ２，ＰＥＧ，ＰＥＧ１，ＰＥＧ２，ＰＥＷ，ＰＥＢ…画素電極、Ｄａ１，Ｄａ２，Ｄａ３，Ｄｂ１，Ｄｂ２…間隔、Ｘ…第１方向、Ｙ…第２方向

Claims (8)

1. 第１信号線と、
   前記第１信号線に間隔を置いて位置した第２信号線と、
   前記第１信号線に接続された第１スイッチング素子と、
   前記第２信号線に接続された第２スイッチング素子と、
   前記第１スイッチング素子、前記第２スイッチング素子、前記第１信号線及び前記第２信号線の上方に設けられた絶縁膜と、
   前記絶縁膜に形成され、前記第１信号線と前記第２信号線との間に位置した第１コンタクトホールと、
   前記絶縁膜に形成され、前記第２信号線に対して前記第１コンタクトホールの反対側に位置し第１方向に前記第１コンタクトホールと並んだ第２コンタクトホールと、
   前記絶縁膜の上方に形成され、前記第１コンタクトホールを通って前記第１スイッチング素子に電気的に接続された第１画素電極と、
   前記絶縁膜の上方に形成され、前記第２コンタクトホールを通って前記第２スイッチング素子に電気的に接続され、前記第１方向に直交する第２方向に前記第１画素電極と対向した第２画素電極と、を備える表示装置。
2. 前記第１方向における前記第１信号線と前記第２信号線との間の間隔のうち、前記第１コンタクトホールと交差する第１特異間隔は、前記第１画素電極と交差する第１正規間隔、及び前記第２画素電極と交差する第２正規間隔より小さい、請求項１に記載の表示装置。
3. 前記第１信号線と前記第２信号線との間に位置した第１導電層と、
   前記第２信号線に対して前記第１導電層の反対側に位置し前記第１方向に前記第１導電層と並んだ第２導電層と、をさらに備え、
   前記絶縁膜は、前記第１信号線、前記第２信号線、前記第１導電層及び前記第２導電層の上に設けられ、
   前記第１画素電極は、前記第１導電層を介して前記第１スイッチング素子に電気的に接続され、
   前記第２画素電極は、前記第２導電層を介して前記第２スイッチング素子に電気的に接続されている、請求項１に記載の表示装置。
4. 前記第１画素電極及び前記第２画素電極は、前記第１信号線と前記第２信号線との間に位置している、請求項１に記載の表示装置。
5. 前記第１スイッチング素子は、前記第１信号線に電気的に接続された第１領域と、前記第１画素電極に電気的に接続された第２領域と、前記第１領域と前記第２領域との間に位置した第３領域と、を有した第１半導体層を備えた薄膜トランジスタで形成され、
   前記第２スイッチング素子は、前記第２信号線に電気的に接続された第４領域と、前記第２画素電極に電気的に接続された第５領域と、前記第４領域と前記第５領域との間に位置した第６領域と、を有した第２半導体層を備えた薄膜トランジスタで形成される、請求項１に記載の表示装置。
6. 前記絶縁膜の下方に設けられ、前記第２信号線及び前記第２コンタクトホールに対して前記第１信号線の反対側に位置し前記第２信号線に間隔を置いて位置した第３信号線と、
   前記絶縁膜の下方に設けられ、前記第３信号線に接続された第３スイッチング素子と、
   前記絶縁膜に形成され、前記第３信号線に対して前記第２コンタクトホールの反対側に位置し、前記第１方向に前記第１コンタクトホール及び前記第２コンタクトホールと並んだ第３コンタクトホールと、
   前記絶縁膜の上方に形成され、前記第３コンタクトホールを通って前記第３スイッチング素子に電気的に接続され、前記第１方向に前記第１画素電極及び前記第２画素電極の少なくとも一方と対向した第３画素電極と、をさらに備える請求項１に記載の表示装置。
7. 前記第１方向において、前記第１コンタクトホールと交差する前記第１信号線と前記第２信号線との間の第１特異間隔と、前記第２コンタクトホールと交差する前記第２信号線と前記第３信号線との間の第２特異間隔とは、同一である、請求項６に記載の表示装置。
8. 前記絶縁膜の下方に設けられ、前記第２信号線及び前記第２コンタクトホールに対して前記第１信号線の反対側に位置し前記第２信号線に間隔を置いて位置した第３信号線と、
   前記絶縁膜の下方に設けられ、前記第３信号線に対して前記第２信号線の反対側に位置し前記第３信号線に間隔を置いて位置した第４信号線と、
   前記絶縁膜の下方に設けられ、前記第３信号線に接続された第３スイッチング素子と、
   前記絶縁膜の下方に設けられ、前記第４信号線に接続された第４スイッチング素子と、
   前記絶縁膜に形成され、前記第３信号線と前記第４信号線との間に位置し、前記第１方向に前記第１コンタクトホール及び前記第２コンタクトホールと並んだ第３コンタクトホールと、
   前記絶縁膜に形成され、前記第４信号線に対して前記第３コンタクトホールの反対側に位置し、前記第１方向に前記第１コンタクトホール、前記第２コンタクトホール及び前記第３コンタクトホールと並んだ第４コンタクトホールと、
   前記絶縁膜の上方に形成され、前記第３コンタクトホールを通って前記第３スイッチング素子に電気的に接続され、前記第１方向に前記第１画素電極と対向した第３画素電極と、
   前記絶縁膜の上方に形成され、前記第４コンタクトホールを通って前記第４スイッチング素子に電気的に接続され、前記第１方向に前記第２画素電極と対向し、前記第２方向に前記第３画素電極の両方と対向した第４画素電極と、をさらに備える請求項１に記載の表示装置。

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