JP2016058570A - Photo-triac element - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To allow for quality stabilization and chip reduction.SOLUTION: A photo-triac element includes one semiconductor chip with which first and second photothyristor parts (12a and 12b) are formed on a surface of a semiconductor substrate (11) while being spaced apart from each other. Each of the photothyristor parts includes a PNPN part and further includes one bonding pad that is electrically connected with an anode diffusion region (13) and a cathode diffusion region (15) and insulated from a gate diffusion region (14), on the other hand. The PNPN parts of the first and second photothyristor parts (12a and 12b) are disposed substantially in point symmetry with respect to a center of the semiconductor chip or substantially in line symmetry with respect to a line segment that passes the center and is in parallel with one side. A bonding pad (18a) of the first photothyristor part (12a) and a bonding pad (18b) of the second photothyristor part (12b) are disposed while being separated from each other at one end side and the other end side in an extension direction of the line segment.SELECTED DRAWING: Figure 1

Description

この発明は、フォトトライアック素子に関する。   The present invention relates to a phototriac element.

従来、フォトトライアック素子として、特開平１０‐２０９４３１号公報(特許文献１)に開示されたプレーナ型半導体素子がある。   Conventionally, as a phototriac element, there is a planar type semiconductor element disclosed in Japanese Patent Laid-Open No. 10-209431 (Patent Document 1).

このプレーナ型半導体素子は、矩形のチャネルストッパ領域内における基板の両側に２つのアノード領域,２つのゲート領域,２つのカソード領域および２つの抵抗領域からなる２つのチャネルを有している。その場合、上記夫々のアノード領域は上記チャネルストッパ領域寄り(つまりチャネルストッパ領域内の外側に)、上記夫々のゲート領域は上記各アノード領域と上記基板の中央側との間に形成し、上記夫々のカソード領域は上記ゲート領域内における光信号の入光領域外に形成されている。   This planar type semiconductor device has two channels consisting of two anode regions, two gate regions, two cathode regions, and two resistance regions on both sides of the substrate in a rectangular channel stopper region. In that case, each of the anode regions is close to the channel stopper region (that is, outside the channel stopper region), and each of the gate regions is formed between each of the anode regions and the center side of the substrate. The cathode region is formed outside the light signal incident region in the gate region.

そして、上記２つのチャネルのうちの一方における上記アノード領域上のボンディングパッド(以下、単にパッドと言う)と、上記２つのチャネルのうちの他方における上記カソード領域上のパッドとの夫々が、ワイヤボンドによって同一の第１リードフレームに接続される。同様に、上記一方のチャネルにおける上記カソード領域上のパッドと、上記他方のチャネルにおける上記アノード領域上のパッドとの夫々が、ワイヤボンドによって同一の第２リードフレームに接続される。   A bonding pad on the anode region in one of the two channels (hereinafter simply referred to as a pad) and a pad on the cathode region in the other of the two channels are each connected to a wire bond. Are connected to the same first lead frame. Similarly, the pad on the cathode region in the one channel and the pad on the anode region in the other channel are connected to the same second lead frame by wire bonding.

しかしながら、上記プレーナ型半導体素子においては、各チャネル当たり２個、合計１チップ当たり４個のパッドを形成する必要があり、上記パッドと上記パッドとの間の距離が短く、上記パッドの大きさが制限されて、ボンディングマージンが取り難いという問題がある。   However, in the planar semiconductor device, it is necessary to form two pads for each channel, for a total of four pads per chip. The distance between the pads and the pads is short, and the size of the pads is small. There is a problem that it is limited and it is difficult to obtain a bonding margin.

そこで、フォトトライアック素子においては、２チャネル２パッド構造が一般的になって来ている。この２チャネル２パッド構造とは、フォトトライアック素子を構成する２つのチャネルの夫々当たり一個のパッド、合計２パッドを設ける。そして、各チャネルの上記アノード領域および上記カソード領域と上記パッドとを、内部配線で接続する構成である。   Therefore, a two-channel two-pad structure has become common in phototriac elements. In this 2-channel 2-pad structure, one pad is provided for each of the two channels constituting the phototriac element, for a total of 2 pads. The anode region and the cathode region of each channel are connected to the pad by internal wiring.

図５に、一般的な２チャネル２パッドのフォトトライアックの平面構造を示す。平面的には、図５に示すように、中心線Ａ‐Ａ’とこの中心線に直交する線分Ｂ‐Ｂ’との交点に対して１８０度の回転対称に、つまり上記交点に対して略点対称のパターンを有している。以下、中心線Ａ‐Ａ’に対して図中左側のフォトサイリスタをＣＨ(チャネル)1のフォトサイリスタと称する一方、右側のフォトサイリスタをＣＨ2のフォトサイリスタと称する。   FIG. 5 shows a planar structure of a general 2-channel 2-pad phototriac. In a plan view, as shown in FIG. 5, the rotational symmetry is 180 degrees with respect to the intersection between the center line AA ′ and the line segment BB ′ perpendicular to the center line, that is, with respect to the intersection. It has a substantially point-symmetric pattern. Hereinafter, the photothyristor on the left side of the figure with respect to the center line A-A ′ is referred to as a CH (channel) 1 photothyristor, while the right photothyristor is referred to as a CH2 photothyristor.

上記従来の２チャネル２パッドのフォトトライアックにおいては、Ｎ型シリコン基板１の表面に、互いに離間して形成されたＣＨ1の第１フォトサイリスタ２aとＣＨ2の第２フォトサイリスタ２bとで構成されている。   The conventional two-channel two-pad phototriac is composed of the first photothyristor 2a of CH1 and the second photothyristor 2b of CH2 formed on the surface of the N-type silicon substrate 1 so as to be separated from each other. .

上記第１フォトサイリスタ２aおよび第２フォトサイリスタ２bは、夫々、Ｐ型のアノード拡散領域３と、このアノード拡散領域３に対して中心線Ａ‐Ａ’の延在方向に対向するＰ型のゲート拡散領域４と、このゲート拡散領域４内にアノード拡散領域３に対して中心線Ａ‐Ａ’の延在方向に対向して形成されたＮ型のカソード拡散領域５とを有している。こうして、アノード拡散領域３からカソード拡散領域５に向かってＰＮＰＮ部が形成される。尚、６は、誤動作防止用の高抵抗パターンである。   The first photothyristor 2a and the second photothyristor 2b are each composed of a P-type anode diffusion region 3 and a P-type gate facing the anode diffusion region 3 in the extending direction of the center line AA ′. A diffusion region 4 and an N-type cathode diffusion region 5 formed in the gate diffusion region 4 so as to face the anode diffusion region 3 in the extending direction of the center line AA ′ are provided. Thus, a PNPN portion is formed from the anode diffusion region 3 toward the cathode diffusion region 5. Reference numeral 6 denotes a high resistance pattern for preventing malfunction.

また、チップの周辺に沿って、Ｎ型シリコン基板１の表面側に、チャネルストッパとしての高濃度Ｎ型拡散領域(図示せず)が形成されている。そして、上記Ｎ型シリコン基板１上にはＳiＯ2膜(図示せず)が形成されており、このＳiＯ2膜におけるアノード拡散領域３およびカソード拡散領域５上の部分に開口が設けられている。また、ＣＨ1の第１フォトサイリスタ２aとＣＨ2の第２フォトサイリスタ２bとの上記ＳiＯ2膜上に、アノード拡散領域３およびゲート拡散領域４を覆うように上記内部配線としてのＡl電極７が形成されている。 Further, along the periphery of the chip, a high concentration N type diffusion region (not shown) as a channel stopper is formed on the surface side of the N type silicon substrate 1. A SiO 2 film (not shown) is formed on the N-type silicon substrate 1, and openings are provided in portions of the SiO 2 film on the anode diffusion region 3 and the cathode diffusion region 5. On the SiO 2 film of the first photothyristor 2a of CH1 and the second photothyristor 2b of CH2, an Al electrode 7 as the internal wiring is formed so as to cover the anode diffusion region 3 and the gate diffusion region 4. ing.

そして、上記ＣＨ1の第１フォトサイリスタ２aにおける図中左下の隅におけるＡl電極７直上には略矩形を成すパッド８aが形成されて、Ａl電極７を介してアノード拡散領域３およびカソード拡散領域５と接続されている。同様に、ＣＨ2の第２フォトサイリスタ２bにおける図中左下の隅におけるＡl電極７直上には略矩形を成すパッド８bが形成されて、Ａl電極７を介してアノード拡散領域３およびカソード拡散領域５と接続されている。その際に、ゲート拡散領域４とパッド８a,８bとの間は、上記ＳiＯ2膜によって絶縁されている。 A pad 8a having a substantially rectangular shape is formed immediately above the Al electrode 7 in the lower left corner of the first photothyristor 2a of the CH1 in the figure, and the anode diffusion region 3 and the cathode diffusion region 5 are formed via the Al electrode 7. It is connected. Similarly, a pad 8b having a substantially rectangular shape is formed immediately above the Al electrode 7 in the lower left corner of the second photothyristor 2b of CH2, and the anode diffusion region 3 and the cathode diffusion region 5 are formed via the Al electrode 7. It is connected. At that time, the gate diffusion region 4 and the pads 8a and 8b are insulated by the SiO 2 film.

そして、上記ＣＨ1用のパッド８aとリードフレームＴ2(図示せず)とが、Ａuワイヤ９aを用いたワイヤボンドによって接続されている。同様に、上記ＣＨ2用のパッド８bとリードフレームＴ1(図示せず)とが、Ａuワイヤ９bを用いたワイヤボンドによって接続されている。   The CH1 pad 8a and the lead frame T2 (not shown) are connected by wire bonding using an Au wire 9a. Similarly, the CH2 pad 8b and the lead frame T1 (not shown) are connected by wire bonding using an Au wire 9b.

上記構成を有するフォトトライアックにおいては、上記リードフレームＴ2‐リードフレームＴ1間に素子のオン電圧より高い電圧の電源電圧がバイアスされている条件下で、先ず、リードフレームＴ2側がリードフレームＴ1側よりも正電位にある場合には、ＬＥＤ等からの光が入射すると、ＣＨ1側のカソード拡散領域５およびゲート拡散領域４とシリコン基板１とで構成される図５中上側のＮＰＮトランジスタがオン状態となる。そうすると、ＣＨ2側のアノード拡散領域３とシリコン基板１とＣＨ1側のゲート拡散領域４とで構成される上記上側のＰＮＰトランジスタのベース電流が引き出されることになり、このＰＮＰトランジスタがオンする。続いて、上記上側のＰＮＰトランジスタのコレクタ電流によって上記上側のＮＰＮトランジスタにベース電流が供給され、正帰還によって上記上側のＰＮＰＮ部がオンして、実線の矢印で示すように、リードフレームＴ1からリードフレームＴ2へ交流回路の負荷に応じたオン電流が流れる。その場合に、図５中下側では、バイアス印加の向きが逆であるからＰＮＰＮ部の正帰還が起こらず、１次光電流のみが流れる。   In the phototriac having the above-described configuration, first, the lead frame T2 side is higher than the lead frame T1 side under the condition that a power supply voltage higher than the ON voltage of the element is biased between the lead frame T2 and the lead frame T1. In the case of a positive potential, when light from an LED or the like enters, the upper NPN transistor in FIG. 5 composed of the cathode diffusion region 5 and gate diffusion region 4 on the CH1 side and the silicon substrate 1 is turned on. . Then, the base current of the upper PNP transistor constituted by the anode diffusion region 3 on the CH2 side, the silicon substrate 1 and the gate diffusion region 4 on the CH1 side is drawn, and the PNP transistor is turned on. Subsequently, the base current is supplied to the upper NPN transistor by the collector current of the upper PNP transistor, and the upper PNPN section is turned on by positive feedback, and the lead frame T1 is read from the lead frame T1, as indicated by the solid line arrow. An on-current according to the load of the AC circuit flows to the frame T2. In that case, on the lower side in FIG. 5, since the direction of bias application is reversed, positive feedback of the PNPN portion does not occur, and only the primary photocurrent flows.

一方、上記リードフレームＴ1側がリードフレームＴ2側よりも正電位にある場合には、上記下側のＰＮＰＮ部が、上述の場合と全く同様に正帰還動作してオンして破線の矢印で示すようなオン電流が流れ、上記上側では１次光電流のみが流れる。   On the other hand, when the lead frame T1 side is at a positive potential relative to the lead frame T2 side, the lower PNPN unit is turned on by performing a positive feedback operation in the same manner as described above, as indicated by the dashed arrow. On-state current flows, and only the primary photocurrent flows on the upper side.

こうして、上記リードフレームＴ2‐リードフレームＴ1間において、パッド８aおよびパッド８bを介して、双方向に、回路の負荷に応じたオン電流が流れる。   Thus, an on-current according to the load of the circuit flows bidirectionally between the lead frame T2 and the lead frame T1 via the pad 8a and the pad 8b.

特開平１０‐２０９４３１号公報JP-A-10-209431

しかしながら、上記従来の２チャネル２パッドのフォトトライアックにおいては、以下のような問題がある。   However, the conventional 2-channel 2-pad phototriac has the following problems.

すなわち、図５に示すような上記２チャネル２パッドのフォトトライアック構造において、パッド８aおよびパッド８bがフォトトライアック素子のチップにおける同一辺に沿って配置されているために、以下のような不具合の発生が懸念される。尚、パッド８aおよびパッド８bをチップの同一辺に沿って配置している理由は、パット形成用のフレーム構造を変更する必要がないためである。   That is, in the two-channel two-pad phototriac structure as shown in FIG. 5, since the pads 8a and 8b are arranged along the same side of the chip of the phototriac element, the following problems occur. Is concerned. The reason why the pads 8a and 8b are arranged along the same side of the chip is that there is no need to change the frame structure for pad formation.

（１）上記パッド８aとパッド８bとの間の距離が短く、ウェハーテストの一つである耐圧テストにおいて放電してしまう。したがって、パッド８aとパッド８bとの間の距離の拡大が必要となり、チップサイズの拡大を伴う。
（２）パッド８aおよびパッド８bの大きさ、特にカソード拡散領域５の横に形成されているＣＨ2用のパッド８bの大きさが制限されるため、ボンディングマージンが少ない。そこで、パッド８aおよびパッド８bの大きさを広げれば、チップサイズが大きくなる。
（３）上記ＣＨ2用のパッド８bに接続されたＡuワイヤ９bのごとく、特にカソード拡散領域５を含む受光領域にリード線が掛かる可能性があり、受光感度に影響する場合がある。
（４）上記(３)の影響によって、更なるチップの縮小も難しい。
（５）上記ＣＨ1の第１フォトサイリスタ２a側とＣＨ2の第２フォトサイリスタ２b側とにおいて、アノード拡散領域３,ゲート拡散領域４およびカソード拡散領域５に対するパッド８aとパッド８bとの相対位置が異なるため、ＣＨ1の第１フォトサイリスタ２aとＣＨ2の第２フォトサイリスタ２bとの受光感度がアンバランスになり、それに起因して最小トリガ電流ＩＦＴや保持電流ＩＨやターンオン時間ｔon等がアンバランスになる。 (1) The distance between the pad 8a and the pad 8b is short, and discharge occurs in a withstand voltage test which is one of wafer tests. Therefore, it is necessary to increase the distance between the pad 8a and the pad 8b, which increases the chip size.
(2) Since the size of the pad 8a and the pad 8b, particularly the size of the CH2 pad 8b formed beside the cathode diffusion region 5, is limited, the bonding margin is small. Therefore, if the size of the pad 8a and the pad 8b is increased, the chip size is increased.
(3) Like the Au wire 9b connected to the CH2 pad 8b, there is a possibility that a lead wire may be placed on the light receiving region including the cathode diffusion region 5, which may affect the light receiving sensitivity.
(4) Due to the effect of (3), it is difficult to further reduce the chip.
(5) The relative positions of the pad 8a and the pad 8b with respect to the anode diffusion region 3, the gate diffusion region 4 and the cathode diffusion region 5 are different between the first photothyristor 2a side of CH1 and the second photothyristor 2b side of CH2. Therefore, the light receiving sensitivity of the first photothyristor 2a of CH1 and the second photothyristor 2b of CH2 becomes unbalanced, and as a result, the minimum trigger current IFT, the holding current IH, the turn-on time ton, etc. become unbalanced.

そこで、この発明の課題は、品質安定化およびチップ縮小が可能なフォトトライアック素子を提供することにある。   Accordingly, an object of the present invention is to provide a phototriac element capable of stabilizing the quality and reducing the chip.

上記課題を解決するため、この発明のフォトトライアック素子は、
Ｎ型またはＰ型のうちの一方の導電型を有する半導体基板の表面に、第１フォトサイリスタ部と第２フォトサイリスタ部とが互いに離間して形成された、１つの半導体チップを備え、
上記各フォトサイリスタ部は、Ｎ型またはＰ型のうちの他方の導電型を有するアノード拡散領域と、上記アノード拡散領域に対向する上記他方の導電型を有するゲート拡散領域と、このゲート拡散領域内に上記アノード拡散領域に対向して形成されると共に上記一方の導電型を有するカソード拡散領域とを含むＰＮＰＮ部を有しており、
上記各フォトサイリスタ部は、さらに、上記各拡散領域より上層に形成されると共に、上記アノード拡散領域および上記カソード拡散領域と電気的に接続される一方、上記ゲート拡散領域とは電気的に絶縁された１つのパッドを有しており、
上記第１フォトサイリスタ部の上記ＰＮＰＮ部と上記第２フォトサイリスタ部の上記ＰＮＰＮ部とは、上記半導体チップの中心に対して略点対称に、または、上記半導体チップの中心を通り且つ上記半導体チップの一辺に平行な線分に対して略線対称に配置されており、
上記第１フォトサイリスタ部の上記パッドと上記第２フォトサイリスタ部の上記パッドとは、上記線分の延在方向の一端側と他端側とに互いに離間して配置されている
ことを特徴としている。 In order to solve the above problems, the phototriac element of the present invention is
A semiconductor chip having a first photothyristor portion and a second photothyristor portion formed on a surface of a semiconductor substrate having one of N-type and P-type conductivity;
Each of the photothyristor portions includes an anode diffusion region having the other conductivity type of N-type or P-type, a gate diffusion region having the other conductivity type facing the anode diffusion region, and a gate diffusion region in the gate diffusion region. And a PNPN portion formed opposite to the anode diffusion region and including the cathode diffusion region having the one conductivity type,
Each of the photothyristor portions is further formed in a layer above each of the diffusion regions, and is electrically connected to the anode diffusion region and the cathode diffusion region, while being electrically insulated from the gate diffusion region. One pad,
The PNPN portion of the first photothyristor portion and the PNPN portion of the second photothyristor portion are substantially point-symmetric with respect to the center of the semiconductor chip or pass through the center of the semiconductor chip and the semiconductor chip. Are arranged substantially symmetrically with respect to a line segment parallel to one side,
The pad of the first photothyristor section and the pad of the second photothyristor section are arranged to be separated from each other on one end side and the other end side in the extending direction of the line segment. Yes.

また、一実施の形態のフォトトライアック素子では、
上記第１フォトサイリスタ部の上記パッドと上記第２フォトサイリスタ部の上記パッドとは、上記半導体チップの中心に対して略点対称に配置されることによって、上記線分の延在方向の一端側と他端側とに互いに離間して配置されている。 In the phototriac element of one embodiment,
The pad of the first photothyristor part and the pad of the second photothyristor part are arranged substantially symmetrically with respect to the center of the semiconductor chip, so that one end side in the extending direction of the line segment And the other end side are spaced apart from each other.

また、一実施の形態のフォトトライアック素子では、
上記第１フォトサイリスタ部の上記ＰＮＰＮ部と上記第２フォトサイリスタ部の上記ＰＮＰＮ部とは、上記半導体チップの中心に対して略点対称に配置されており、
上記第１フォトサイリスタ部の上記パッドと上記第２フォトサイリスタ部の上記パッドとは、上記半導体チップの中心に対して略点対称に配置されることによって、上記線分の延在方向の一端側と他端側とに互いに離間して配置されている。 In the phototriac element of one embodiment,
The PNPN part of the first photothyristor part and the PNPN part of the second photothyristor part are arranged substantially symmetrical with respect to the center of the semiconductor chip,
The pad of the first photothyristor part and the pad of the second photothyristor part are arranged substantially symmetrically with respect to the center of the semiconductor chip, so that one end side in the extending direction of the line segment And the other end side are spaced apart from each other.

また、一実施の形態のフォトトライアック素子では、
上記第１フォトサイリスタ部の上記ＰＮＰＮ部と上記第２フォトサイリスタ部の上記ＰＮＰＮ部とは、上記半導体チップの中心を通り且つ上記半導体チップの一辺に平行な線分に対して略線対称に配置されており、
上記第１フォトサイリスタ部の上記パッドと上記第２フォトサイリスタ部の上記パッドとは、上記半導体チップの中心に対して略点対称に配置されることによって、上記線分の延在方向の一端側と他端側とに互いに離間して配置されている。 In the phototriac element of one embodiment,
The PNPN portion of the first photothyristor portion and the PNPN portion of the second photothyristor portion are arranged substantially symmetrically with respect to a line segment passing through the center of the semiconductor chip and parallel to one side of the semiconductor chip. Has been
The pad of the first photothyristor part and the pad of the second photothyristor part are arranged substantially symmetrically with respect to the center of the semiconductor chip, so that one end side in the extending direction of the line segment And the other end side are spaced apart from each other.

また、一実施の形態のフォトトライアック素子では、
上記第１フォトサイリスタ部の上記パッドと上記第２フォトサイリスタ部の上記パッドとは、接続された金属ワイヤが点弧用の光の受光領域を覆う割合を低下させる位置に配置されて、上記第１フォトサイリスタ部と上記第２フォトサイリスタ部とにおける上記光の受光面積を略同一に合わせるようになっている。 In the phototriac element of one embodiment,
The pad of the first photothyristor section and the pad of the second photothyristor section are arranged at positions where the connected metal wires reduce the ratio of covering the light receiving region for starting light. The light receiving areas of the light in one photothyristor section and the second photothyristor section are set to be substantially the same.

以上より明らかなように、この発明のフォトトライアック素子は、上記第１フォトサイリスタ部の上記パッドと上記第２フォトサイリスタ部の上記パッドとを、上記線分の延在方向の一端側と他端側とに互いに離間して配置している。したがって、上記両パッド間の距離を、放電による耐圧が６００Ｖ以上必要なデバイスの最小パット間距離である２００μmよりも広く設定することができ、必要な耐圧を確保することが可能になる。   As is clear from the above, the phototriac element of the present invention is configured such that the pad of the first photothyristor portion and the pad of the second photothyristor portion are connected to one end side and the other end in the extending direction of the line segment. Are spaced apart from each other. Therefore, the distance between the two pads can be set wider than 200 μm, which is the minimum inter-pad distance of a device that requires a breakdown voltage of 600 V or more, and the required breakdown voltage can be secured.

さらに、上記第１フォトサイリスタ部の上記ＰＮＰＮ部と上記第２フォトサイリスタ部の上記ＰＮＰＮ部とは、上記半導体チップの中心に対して略点対称に、または、上記半導体チップの中心を通り且つ上記半導体チップの一辺に平行な線分に対して略線対称に配置されている。   Further, the PNPN portion of the first photothyristor portion and the PNPN portion of the second photothyristor portion are substantially point-symmetric with respect to the center of the semiconductor chip or pass through the center of the semiconductor chip and The semiconductor chip is arranged substantially symmetrically with respect to a line segment parallel to one side.

したがって、上記第１フォトサイリスタ部および上記第２フォトサイリスタ部の上記パッドに接続された金属ワイヤが、点弧用の光の受光領域を覆う割合を、低下させることができる。その結果、上記光の受光感度を必要感度内に保つ範囲で受光面積を小さくして、更なるチップの縮小を図ることが可能になる。   Therefore, the ratio of the metal wires connected to the pads of the first photothyristor portion and the second photothyristor portion covering the light receiving region for starting light can be reduced. As a result, it is possible to further reduce the chip by reducing the light receiving area within a range that keeps the light receiving sensitivity within the required sensitivity.

すなわち、この発明によれば、工程数を増やすことなく、上記パッド形成用のマスクのみの変更で、上述した各不具合を安価に解消することが可能となる。   That is, according to the present invention, it is possible to solve the above-described problems at low cost by changing only the pad forming mask without increasing the number of steps.

この発明のフォトトライアック素子における第１実施の形態の概略パターンレイアウトを示す図である。It is a figure which shows the schematic pattern layout of 1st Embodiment in the phototriac element of this invention. 第２実施の形態の概略パターンレイアウトを示す図である。It is a figure which shows the schematic pattern layout of 2nd Embodiment. 第３実施の形態を説明するための図である。It is a figure for demonstrating 3rd Embodiment. 第４実施の形態を説明するための図である。It is a figure for demonstrating 4th Embodiment. 一般的な２チャネル２パッドのフォトトライアックの平面構造を示す図である。It is a figure which shows the planar structure of a common 2 channel 2 pad phototriac.

以下、この発明を図示の実施の形態により詳細に説明する。   Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.

・第１実施の形態
本実施の形態におけるフォトトライアック素子は、図５に示すフォトトライアック素子と同様に、点対象型のフォトトライアック素子である。 First Embodiment The phototriac element in the present embodiment is a point target type phototriac element like the phototriac element shown in FIG.

図１は、本実施の形態のフォトトライアック素子における概略パターンレイアウトを示す。図１に示すように、平面的に、中心線Ｃ‐Ｃ’とこの中心線に直交する線分Ｄ‐Ｄ’との交点に対して１８０度の回転対称に、つまり上記交点に対して略点対称のパターンを有している。以下、中心線Ｃ‐Ｃ’に対して図中左側のフォトサイリスタをＣＨ1のフォトサイリスタと称する一方、右側のフォトサイリスタをＣＨ2のフォトサイリスタと称する。   FIG. 1 shows a schematic pattern layout in the phototriac element of the present embodiment. As shown in FIG. 1, in a plane, it is 180 degrees rotationally symmetric with respect to the intersection of the center line CC ′ and the line segment DD ′ orthogonal to the center line, that is, approximately the above intersection. It has a point-symmetric pattern. Hereinafter, the photothyristor on the left side in the figure with respect to the center line C-C 'is referred to as a CH1 photothyristor, while the right photothyristor is referred to as a CH2 photothyristor.

本フォトトライアック素子においては、Ｎ型シリコン基板１１の表面に、互いに離間して形成されたＣＨ1の第１フォトサイリスタ１２aとＣＨ2の第２フォトサイリスタ１２bとで構成されている。   This phototriac element is composed of a first photothyristor 12a of CH1 and a second photothyristor 12b of CH2 formed on the surface of an N-type silicon substrate 11 so as to be separated from each other.

上記第１フォトサイリスタ１２aおよび第２フォトサイリスタ１２bは、夫々、中心線Ｃ‐Ｃ’の延在方向一端側に形成されたＰ型のアノード拡散領域１３と、このアノード拡散領域１３に対して中心線Ｃ‐Ｃ’の延在方向に対向して形成されたＰ型のゲート拡散領域１４と、このゲート拡散領域１４内にアノード拡散領域１３に対して中心線Ｃ‐Ｃ’の延在方向に対向して形成されたＮ型のカソード拡散領域１５とを有している。このようにして、アノード拡散領域１３からカソード拡散領域１５に向かってＰＮＰＮ部が形成されている。尚、１６は、誤動作防止用の高抵抗パターンである。   The first photothyristor 12a and the second photothyristor 12b each have a P-type anode diffusion region 13 formed on one end side in the extending direction of the center line CC ′ and the center with respect to the anode diffusion region 13. A P-type gate diffusion region 14 formed opposite to the extending direction of the line CC ′, and an extending direction of the center line CC ′ with respect to the anode diffusion region 13 in the gate diffusion region 14 And an N-type cathode diffusion region 15 formed to face each other. In this manner, a PNPN portion is formed from the anode diffusion region 13 toward the cathode diffusion region 15. Reference numeral 16 denotes a high resistance pattern for preventing malfunction.

また、チップの周辺に沿って、Ｎ型シリコン基板１１の表面側に、チャネルストッパとしての高濃度Ｎ型拡散領域(図示せず)が形成されている。また、Ｎ型シリコン基板１１上にはＳiＯ2膜(図示せず)が形成されており、ＣＨ1の第１フォトサイリスタ１２aとＣＨ2の第２フォトサイリスタ１２bとの上記ＳiＯ2膜上に、アノード拡散領域１３およびゲート拡散領域１４を覆うようにＡl電極１７が形成されている。そして、Ａl電極１７とアノード拡散領域１３およびカソード拡散領域１５とは、上記ＳiＯ2膜に設けられた開口を介して接続されている。 Further, along the periphery of the chip, a high-concentration N-type diffusion region (not shown) as a channel stopper is formed on the surface side of the N-type silicon substrate 11. An SiO 2 film (not shown) is formed on the N-type silicon substrate 11, and anode diffusion is performed on the SiO 2 film of the first photothyristor 12a of CH1 and the second photothyristor 12b of CH2. An Al electrode 17 is formed so as to cover the region 13 and the gate diffusion region 14. The Al electrode 17 is connected to the anode diffusion region 13 and the cathode diffusion region 15 through an opening provided in the SiO 2 film.

以上の構成は、図５に示す従来のフォトトライアック素子と、全く同様である。以下、本実施の形態の特徴であるパットの配置位置について述べる。   The above configuration is exactly the same as that of the conventional phototriac element shown in FIG. Hereinafter, the arrangement position of the pad, which is a feature of the present embodiment, will be described.

図１において、上記ＣＨ1の第１フォトサイリスタ１２aにおける図中左下の隅におけるＡl電極１７直上には略矩形を成すパッド１８aが形成されて、Ａl電極１７を介してアノード拡散領域１３およびカソード拡散領域１５と接続されている。これに対して、上記ＣＨ2用のパッド１８bは、ＣＨ2の第２フォトサイリスタ１２bの図中右上の隅におけるＡl電極１７直上に略矩形の形状に形成されて、Ａl電極１７を介してアノード拡散領域１３およびカソード拡散領域１５と接続されている。その際に、ゲート拡散領域１４とパッド１８a,１８bとの間は、上記ＳiＯ2膜によって絶縁されている。すなわち、本実施の形態においては、上記ＣＨ2用のパッド１８bを、上記ＣＨ1用のパッド１８aに対して上記交点に対して略点対称に形成しているのである。 In FIG. 1, a pad 18a having a substantially rectangular shape is formed immediately above the Al electrode 17 in the lower left corner of the first photothyristor 12a of CH1, and the anode diffusion region 13 and the cathode diffusion region are formed via the Al electrode 17. 15 is connected. On the other hand, the CH2 pad 18b is formed in a substantially rectangular shape directly above the Al electrode 17 in the upper right corner of the second photothyristor 12b of CH2, and the anode diffusion region is interposed via the Al electrode 17. 13 and the cathode diffusion region 15. At that time, the gate diffusion region 14 and the pads 18a and 18b are insulated by the SiO 2 film. That is, in the present embodiment, the CH2 pad 18b is formed substantially symmetrical with respect to the intersection point with respect to the CH1 pad 18a.

そして、上記ＣＨ1用のパッド１８aとリードフレームＴ2(図示せず)とが、Ａuワイヤ１９aを用いたワイヤボンドによって接続されている。同様に、上記ＣＨ2用のパッド１８bとリードフレームＴ1(図示せず)とが、Ａuワイヤ１９bを用いたワイヤボンドによって接続されている。   The CH1 pad 18a and the lead frame T2 (not shown) are connected by wire bonding using an Au wire 19a. Similarly, the CH2 pad 18b and the lead frame T1 (not shown) are connected by wire bonding using an Au wire 19b.

上記構成を有するフォトトライアック素子においては、図５に示すフォトトライアック素子の場合と同様に動作する。すなわち、上記リードフレームＴ2‐リードフレームＴ1間に素子のオン電圧より高い電圧の電源電圧がバイアスされている条件下で、先ず、上記リードフレームＴ2側が上記リードフレームＴ1側よりも正電位にある場合には、ＬＥＤ等からの光が入射すると、正帰還動作によって図１中上側のＰＮＰＮ部がオンして、実線の矢印で示すように、リードフレームＴ1からリードフレームＴ2へオン電流が流れる。その場合に、図１中下側では、バイアス印加の向きが逆であるからＰＮＰＮ部の正帰還が起こらず、１次光電流のみが流れる。   The phototriac element having the above configuration operates in the same manner as the phototriac element shown in FIG. That is, when the power supply voltage higher than the ON voltage of the element is biased between the lead frame T2 and the lead frame T1, first, the lead frame T2 side is more positive than the lead frame T1 side. When light from an LED or the like enters, the PNPN portion on the upper side in FIG. 1 is turned on by a positive feedback operation, and an on-current flows from the lead frame T1 to the lead frame T2 as indicated by the solid line arrow. In that case, on the lower side in FIG. 1, since the direction of bias application is reverse, positive feedback of the PNPN portion does not occur and only the primary photocurrent flows.

一方、上記リードフレームＴ1側が上記リードフレームＴ2側よりも正電位にある場合には、上記下側のＰＮＰＮ部が上述の場合と全く同様に正帰還動作してオンし、破線の矢印で示すようなオン電流が流れ、上記上側では１次光電流のみが流れる。   On the other hand, when the lead frame T1 side is more positive than the lead frame T2 side, the lower PNPN section is turned on by positive feedback operation in the same manner as described above, as indicated by the dashed arrow. On-state current flows, and only the primary photocurrent flows on the upper side.

さらに、本実施の形態においては、上記ＣＨ1用のパッド１８aとＣＨ2用のパッド１８bとを上記交点に対して略点対称の位置であって、アノード拡散領域１３における高抵抗パターン１６の接続位置の上部に形成している。つまり、本フォトトライアック素子チップの対角位置に設けている。   Further, in the present embodiment, the CH1 pad 18a and the CH2 pad 18b are substantially point-symmetric with respect to the intersection point, and the connection position of the high resistance pattern 16 in the anode diffusion region 13 is the same. It is formed at the top. That is, it is provided at a diagonal position of the phototriac element chip.

一般に、空中放電は３Ｖ(e)/μmであり、放電による耐圧が６００Ｖ以上必要なデバイスをウェハテストする場合にはパッドとパッドの間を２００μm以上あける必要がある。本実施の形態におけるフォトトライアック素子においては、ＣＨ1用のパッド１８aとＣＨ2用のパッド１８bとを本フォトトライアック素子チップの対角位置に設けているため、パッド１８aとＣＨ2用のパッド１８bとの間の距離を３４０μmにすることができる。したがって、耐圧が６００Ｖ以上必要なデバイスの最小パット間距離である２００μmよりも広く設定することができ、必要な耐圧を確保することが可能になる。   In general, air discharge is 3 V (e) / μm, and when a wafer test is performed on a device that requires a breakdown voltage of 600 V or more by discharge, it is necessary to leave 200 μm or more between pads. In the phototriac element according to the present embodiment, the CH1 pad 18a and the CH2 pad 18b are provided at diagonal positions of the phototriac element chip, and therefore, between the pad 18a and the CH2 pad 18b. Can be set to 340 μm. Therefore, it can be set wider than 200 μm, which is the minimum inter-pad distance of a device that requires a withstand voltage of 600 V or more, and the necessary withstand voltage can be secured.

また、上記パッド１８aとパッド１８bとを、共にアノード拡散領域１３における高抵抗パターン１６の接続位置の上部に形成している。したがって、受光領域となるカソード拡散領域５の横に設けられてはおらず、必要なボンディングマージンを得るための大きさを確保することが可能になる。さらに、パッド１８aとパッド１８bとは、受光領域となるカソード拡散領域１５の横に設けられていないため、上記受光領域にＡuワイヤ１９a,１９bが掛かる可能性は低く、受光感度に影響することを無くすことができる。そのために、ＬＥＤ等からの光の受光感度を必要感度内に保つ範囲で、更なるチップの縮小を図ることが可能になる。   Both the pad 18a and the pad 18b are formed above the connection position of the high resistance pattern 16 in the anode diffusion region 13. Therefore, it is not provided beside the cathode diffusion region 5 serving as a light receiving region, and a size for obtaining a necessary bonding margin can be secured. Further, since the pad 18a and the pad 18b are not provided beside the cathode diffusion region 15 that is a light receiving region, the possibility that the Au wires 19a and 19b are hung on the light receiving region is low, which affects the light receiving sensitivity. It can be lost. Therefore, it is possible to further reduce the chip within a range in which the light receiving sensitivity from the LED or the like is kept within the required sensitivity.

また、上記第１フォトサイリスタ１２aおよび第２フォトサイリスタ１２bにおけるアノード拡散領域１３,ゲート拡散領域１４およびカソード拡散領域１５のパターンを、中心線Ｃ‐Ｃ’とこの中心線に直交する線分Ｄ‐Ｄ’との交点に対して略点対称に形成している。さらに、パッド１８aとパッド１８bとを上記交点に対して略点対称の位置に形成している。したがって、ＣＨ1の第１フォトサイリスタ１２a側とＣＨ2の第２フォトサイリスタ１２b側とで、アノード拡散領域１３,ゲート拡散領域１４およびカソード拡散領域１５に対するパッド１８aとパッド１８bとの相対位置を同じにすることができる。そのため、ＣＨ1の第１フォトサイリスタ１２aとＣＨ2の第２フォトサイリスタ１２bとの受光感度がアンバランスになり、それに起因して最小トリガ電流ＩＦＴや保持電流ＩＨやターンオン時間ｔon等がアンバランスになることを防止可能になる。   Further, the patterns of the anode diffusion region 13, the gate diffusion region 14 and the cathode diffusion region 15 in the first photothyristor 12a and the second photothyristor 12b are represented by a center line CC ′ and a line segment D− perpendicular to the center line. It is formed substantially symmetrical with respect to the intersection with D ′. Further, the pad 18a and the pad 18b are formed at positions substantially symmetrical with respect to the intersection point. Therefore, the relative positions of the pad 18a and the pad 18b with respect to the anode diffusion region 13, the gate diffusion region 14, and the cathode diffusion region 15 are the same on the first photothyristor 12a side of CH1 and the second photothyristor 12b side of CH2. be able to. Therefore, the light receiving sensitivity of the first photothyristor 12a of CH1 and the second photothyristor 12b of CH2 becomes unbalanced, and as a result, the minimum trigger current IFT, the holding current IH, the turn-on time ton, etc. become unbalanced. Can be prevented.

すなわち、本実施の形態によれば、工程数を増やすことなく、上記パッド形成用のマスクのみの変更で、上述した各不具合を安価に解消することが可能になるのである。   That is, according to the present embodiment, it is possible to solve the above-described problems at low cost by changing only the pad forming mask without increasing the number of steps.

・第２実施の形態
本実施の形態におけるフォトトライアック素子は、線対象型のフォトトライアック素子である。 Second Embodiment The phototriac element in the present embodiment is a line target type phototriac element.

図２は、本実施の形態のフォトトライアック素子における概略パターンレイアウトを示す。図２に示すように、平面的には、中心線Ｅ‐Ｅ’に対して略線対称のパターンを有している。以下、中心線Ｅ‐Ｅ’に対して図中左側のフォトサイリスタをＣＨ1のフォトサイリスタと称する一方、右側のフォトサイリスタをＣＨ2のフォトサイリスタと称する。   FIG. 2 shows a schematic pattern layout in the phototriac element of this embodiment. As shown in FIG. 2, in a plan view, the pattern has a substantially line symmetry with respect to the center line E-E ′. Hereinafter, the left photothyristor in the figure with respect to the center line E-E 'is referred to as a CH1 photothyristor, while the right photothyristor is referred to as a CH2 photothyristor.

本フォトトライアック素子においては、Ｎ型シリコン基板２１の表面に、互いに離間して形成されたＣＨ1の第１フォトサイリスタ２２aとＣＨ2の第２フォトサイリスタ２２bとで構成されている。   This phototriac element is composed of a first photothyristor 22a of CH1 and a second photothyristor 22b of CH2 formed on the surface of an N-type silicon substrate 21 so as to be separated from each other.

上記第１フォトサイリスタ２２aおよび第２フォトサイリスタ２２bは、夫々、中心線Ｅ‐Ｅ’側に中心線Ｅ‐Ｅ’に沿って形成されたＰ型のアノード拡散領域２３と、このアノード拡散領域２３に対して中心線Ｅ‐Ｅ’の延在方向と直交する方向に対向して形成されたＰ型のゲート拡散領域２４と、このゲート拡散領域２４内にアノード拡散領域２３に対して中心線Ｃ‐Ｃ’の延在方向と直交する方向に対向して形成されたＮ型のカソード拡散領域２５とを有している。このようにして、アノード拡散領域２３からカソード拡散領域２５に向かってＰＮＰＮ部が形成されている。尚、２６は、誤動作防止用の高抵抗パターンである。   The first photothyristor 22a and the second photothyristor 22b include a P-type anode diffusion region 23 formed along the center line EE ′ on the center line EE ′ side, and the anode diffusion region 23, respectively. P-type gate diffusion region 24 formed opposite to the direction perpendicular to the extending direction of center line EE ′, and center line C to anode diffusion region 23 in gate diffusion region 24 -N 'cathode diffusion region 25 formed opposite to the direction orthogonal to the extending direction of C'. In this way, a PNPN portion is formed from the anode diffusion region 23 toward the cathode diffusion region 25. Reference numeral 26 denotes a high resistance pattern for preventing malfunction.

チップの周辺に沿って、Ｎ型シリコン基板２１の表面側に、チャネルストッパとしてＮ型拡散領域(図示せず)が形成されている。そして、Ｎ型シリコン基板２１の表面にはＳiＯ2膜(図示せず)が形成されており、このＳiＯ2膜におけるアノード拡散領域２３およびカソード拡散領域２５上の部分に開口が設けられている。また、ＣＨ1の第１フォトサイリスタ２２aとＣＨ2の第２フォトサイリスタ２２bとの上記ＳiＯ2膜上に、アノード拡散領域２３およびゲート拡散領域２４を覆うようにＡl電極２７が形成されている。 An N-type diffusion region (not shown) is formed as a channel stopper on the surface side of the N-type silicon substrate 21 along the periphery of the chip. A SiO 2 film (not shown) is formed on the surface of the N-type silicon substrate 21, and openings are provided in portions of the SiO 2 film on the anode diffusion region 23 and the cathode diffusion region 25. An Al electrode 27 is formed on the SiO 2 film of the first photothyristor 22a of CH1 and the second photothyristor 22b of CH2 so as to cover the anode diffusion region 23 and the gate diffusion region 24.

そして、上記ＣＨ1の第１フォトサイリスタ２２aにおける図中右下の隅におけるＡl電極２７直上には略矩形を成すパッド２８aが形成されて、Ａl電極２７を介してアノード拡散領域２３およびカソード拡散領域２５と接続されている。これに対して、上記ＣＨ2用のパッド２８bは、ＣＨ2の第２フォトサイリスタ２２bの図中左上の隅におけるＡl電極２７直上に略矩形の形状に形成されて、Ａl電極２７を介してアノード拡散領域２３およびカソード拡散領域２５と接続されている。その際に、ゲート拡散領域２４とパッド２８a,２８bとの間は、上記ＳiＯ2膜によって絶縁されている。すなわち、本実施の形態においては、上記ＣＨ2用のパッド２８bと上記ＣＨ1用のパッド２８aとを、中心線Ｅ‐Ｅ’とこれに直交する線分との交点に対して略点対称に形成しているのである。 A pad 28a having a substantially rectangular shape is formed immediately above the Al electrode 27 in the lower right corner of the first photothyristor 22a of the CH1, and the anode diffusion region 23 and the cathode diffusion region 25 are interposed via the Al electrode 27. Connected with. On the other hand, the CH2 pad 28b is formed in a substantially rectangular shape immediately above the Al electrode 27 in the upper left corner of the second photothyristor 22b of CH2 in the figure, and is connected to the anode diffusion region via the Al electrode 27. 23 and the cathode diffusion region 25. At this time, the gate diffusion region 24 and the pads 28a and 28b are insulated by the SiO 2 film. That is, in the present embodiment, the CH2 pad 28b and the CH1 pad 28a are formed so as to be substantially point-symmetric with respect to the intersection of the center line EE ′ and the line segment perpendicular thereto. -ing

そして、上記ＣＨ1用のパッド２８aとリードフレームＴ2(図示せず)とが、Ａuワイヤ２９aを用いたワイヤボンドによって接続されている。同様に、上記ＣＨ2用のパッド２８bとリードフレームＴ1(図示せず)とが、Ａuワイヤ２９bを用いたワイヤボンドによって接続されている。   The CH1 pad 28a and the lead frame T2 (not shown) are connected by wire bonding using an Au wire 29a. Similarly, the CH2 pad 28b and the lead frame T1 (not shown) are connected by wire bonding using an Au wire 29b.

上記構成を有するフォトトライアック素子においては、上記第１実施の形態おけるフォトトライアック素子の場合と同様に動作する。すなわち、上記リードフレームＴ2‐リードフレームＴ1間に素子のオン電圧より高い電圧の電源電圧がバイアスされている条件下で、上記リードフレームＴ2側が上記リードフレームＴ1側よりも正電位にある場合には、ＬＥＤ等からの光が入射すると、ＣＨ2の第２フォトサイリスタ２２bのアノード拡散領域２３と、Ｎ型シリコン基板２１と、ＣＨ1の第１フォトサイリスタ２２aのゲート拡散領域２４およびカソード拡散領域２５で成るＰＮＰＮ部が正帰還動作してオンし、実線の矢印で示すように、リードフレームＴ1からリードフレームＴ2へオン電流が流れる。   The phototriac element having the above configuration operates in the same manner as the phototriac element in the first embodiment. That is, when the lead frame T2 side is more positive than the lead frame T1 side under the condition that the power supply voltage higher than the ON voltage of the element is biased between the lead frame T2 and the lead frame T1, When light from an LED or the like enters, the anode diffusion region 23 of the second photothyristor 22b of CH2, the N-type silicon substrate 21, the gate diffusion region 24 and the cathode diffusion region 25 of the first photothyristor 22a of CH1 are formed. The PNPN section is turned on by a positive feedback operation, and an on-current flows from the lead frame T1 to the lead frame T2, as indicated by a solid arrow.

一方、上記リードフレームＴ1側が上記リードフレームＴ2側よりも正電位にある場合には、ＣＨ1の第１フォトサイリスタ２２aのアノード拡散領域２３と、Ｎ型シリコン基板２１と、ＣＨ2の第２フォトサイリスタ２２bのゲート拡散領域２４およびカソード拡散領域２５で成るＰＮＰＮ部が正帰還動作してオンし、破線の矢印で示すようなオン電流が流れる。   On the other hand, when the lead frame T1 side is more positive than the lead frame T2 side, the anode diffusion region 23 of the first photothyristor 22a of CH1, the N-type silicon substrate 21, and the second photothyristor 22b of CH2. The PNPN portion composed of the gate diffusion region 24 and the cathode diffusion region 25 is turned on by a positive feedback operation, and an on-current as indicated by a dashed arrow flows.

さらに、本実施の形態においては、上記ＣＨ1用のパッド２８aとＣＨ2用のパッド２８bとを上記交点に対して略点対称の位置であって、アノード拡散領域２３とゲート拡散領域２４との間に形成している。したがって、パッド２８aとパッド２８bとの間の距離を２１０μmにすることができる。すなわち、耐圧が６００Ｖ以上必要なデバイスの最小パット間距離である２００μmよりも広く設定することができ、必要な耐圧を確保することが可能になる。   Further, in the present embodiment, the CH1 pad 28a and the CH2 pad 28b are substantially point-symmetric with respect to the intersection point, and between the anode diffusion region 23 and the gate diffusion region 24. Forming. Therefore, the distance between the pad 28a and the pad 28b can be 210 μm. That is, it can be set wider than 200 μm, which is the minimum inter-pad distance of a device that requires a withstand voltage of 600 V or more, and the necessary withstand voltage can be secured.

また、受光領域となるカソード拡散領域２５は、中心線Ｅ‐Ｅ’に沿って長く形成されているため、上記受光領域にＡuワイヤ２９a,２９bが掛かる割合は低く、受光感度に影響する比率を低くすことができる。そのために、ＬＥＤ等からの光の受光感度を必要感度内に保つ範囲で受光面積を小さくして、更なるチップの縮小を図ることが可能になる。   Further, since the cathode diffusion region 25 serving as the light receiving region is formed long along the center line EE ′, the ratio of the Au wires 29a and 29b being applied to the light receiving region is low, and the ratio affecting the light receiving sensitivity is set. Can be lowered. Therefore, it is possible to further reduce the chip by reducing the light receiving area within a range in which the light receiving sensitivity from the LED or the like is kept within the required sensitivity.

・第３実施の形態
本実施の形態におけるフォトトライアック素子は、上記第１実施の形態の場合と同様の点対象型のフォトトライアック素子である。 Third Embodiment The phototriac element in the present embodiment is a point target type phototriac element similar to that in the first embodiment.

図３は、本実施の形態のフォトトライアック素子におけるパターンレイアウトを示す。図３において、Ｎ型シリコン基板３１、ＣＨ1の第１フォトサイリスタ３２a、ＣＨ2の第２フォトサイリスタ３２b、Ｐ型のアノード拡散領域３３、Ｐ型のゲート拡散領域３４、Ｎ型のカソード拡散領域３５、高抵抗パターン３６、Ａl電極３７、パッド３８a,３８b、Ａuワイヤ４０a,４０bは、上記第１実施の形態におけるＮ型シリコン基板１１、ＣＨ1の第１フォトサイリスタ１２a、ＣＨ2の第２フォトサイリスタ１２b、Ｐ型のアノード拡散領域１３、Ｐ型のゲート拡散領域１４、Ｎ型のカソード拡散領域１５、高抵抗パターン１６、Ａl電極１７、パッド１８a,１８b、Ａuワイヤ１９a,１９bと、全く同じである。   FIG. 3 shows a pattern layout in the phototriac element of the present embodiment. In FIG. 3, an N-type silicon substrate 31, a CH1 first photothyristor 32a, a CH2 second photothyristor 32b, a P-type anode diffusion region 33, a P-type gate diffusion region 34, an N-type cathode diffusion region 35, The high resistance pattern 36, the Al electrode 37, the pads 38a and 38b, and the Au wires 40a and 40b are the N-type silicon substrate 11 in the first embodiment, the first photothyristor 12a of CH1, the second photothyristor 12b of CH2, The P-type anode diffusion region 13, the P-type gate diffusion region 14, the N-type cathode diffusion region 15, the high resistance pattern 16, the Al electrode 17, the pads 18a and 18b, and the Au wires 19a and 19b are exactly the same.

また、本実施の形態のフォトトライアック素子の動作も、上記第１実施の形態の場合と全く同様である。   The operation of the phototriac element according to the present embodiment is exactly the same as that of the first embodiment.

本実施の形態におけるフォトトライアック素子は点対象型のフォトトライアック素子であり、図５に示すフォトトライアック素子と同様である。   The phototriac element in this embodiment is a point target type phototriac element, which is the same as the phototriac element shown in FIG.

図５に示すフォトトライアック素子の場合には、ＣＨ1用のパッド８aとＣＨ2用のパッド８bとがフォトトライアック素子のチップにおける同一辺に沿って配置されている。そのために、特に受光領域を含むカソード拡散領域５の近傍に形成されているＣＨ2用のパッド８bは、拡大すると上記受光領域に掛かるため受光感度の低下となる。したがって、ＣＨ2用のパッドの大きさには制限があり、そのためにボンディングマージンが少ない。   In the case of the phototriac element shown in FIG. 5, the CH1 pad 8a and the CH2 pad 8b are arranged along the same side of the chip of the phototriac element. For this reason, the CH2 pad 8b formed particularly in the vicinity of the cathode diffusion region 5 including the light receiving region is applied to the light receiving region when enlarged, resulting in a decrease in light receiving sensitivity. Therefore, the size of the pad for CH2 is limited, so that the bonding margin is small.

これに対し、本実施の形態におけるフォトトライアック素子においては、ＣＨ1用のパッド３８aとＣＨ2用のパッド３８bとを、上記第１実施の形態の場合と同様に、チップの中心線とこの中心線に直交する線分との交点に対して略点対称の位置に配置している。したがって、ＣＨ2用のパッド３８bは、ＣＨ1用のパッド３８aと同様に、アノード拡散領域３３における高抵抗パターン３６の接続位置に形成されている。その結果、ＣＨ1用のパッド３８aおよびＣＨ2用のパッド３８bは共に、拡大しても上記受光領域に掛かることがなく、受光感度(特性)の低下への影響は少ない。   On the other hand, in the phototriac element according to the present embodiment, the CH1 pad 38a and the CH2 pad 38b are connected to the center line of the chip and the center line as in the case of the first embodiment. They are arranged at substantially point-symmetrical positions with respect to the intersections with the orthogonal line segments. Therefore, the pad 38b for CH2 is formed at the connection position of the high resistance pattern 36 in the anode diffusion region 33, like the pad 38a for CH1. As a result, even if both the CH1 pad 38a and the CH2 pad 38b are enlarged, the CH1 pad 38a does not enter the light receiving region, and the light receiving sensitivity (characteristic) is less affected.

したがって、本実施の形態においては、上記ＣＨ1用のパッド３８aとＣＨ2用のパッド３８bとを、その周囲に描かれた矩形のマーク３９a,３９bの位置まで拡大することが可能になる。その結果、パッドサイズ拡大により、ボンディングマージンの拡大を図ることが可能になる。   Therefore, in the present embodiment, the CH1 pad 38a and the CH2 pad 38b can be expanded to the positions of rectangular marks 39a and 39b drawn around the pad. As a result, it is possible to increase the bonding margin by increasing the pad size.

・第４実施の形態
上記ＣＨ1側とＣＨ2側とで各拡散領域のパターンに対するパッドの相対位置が異なるために生ずるＣＨアンバランスの改善に関するものである。 Fourth Embodiment The fourth embodiment relates to improvement of CH imbalance that occurs because the relative position of the pad with respect to the pattern of each diffusion region is different between the CH1 side and the CH2 side.

本実施の形態におけるフォトトライアック素子は、上記第１実施の形態の場合と同様の点対象型のフォトトライアック素子である。   The phototriac element in the present embodiment is a point target type phototriac element similar to that in the first embodiment.

図４は、本実施の形態のフォトトライアック素子における概略パターンレイアウトを示す。図４において、Ｎ型シリコン基板４１、ＣＨ1の第１フォトサイリスタ４２a、ＣＨ2の第２フォトサイリスタ４２b、Ｐ型のアノード拡散領域４３、Ｐ型のゲート拡散領域４４、Ｎ型のカソード拡散領域４５、高抵抗パターン４６、Ａl電極４７、パッド４８a,４８b、Ａuワイヤ４９a,４９bは、上記第１実施の形態におけるＮ型シリコン基板１１、ＣＨ1の第１フォトサイリスタ１２a、ＣＨ2の第２フォトサイリスタ１２b、Ｐ型のアノード拡散領域１３、Ｐ型のゲート拡散領域１４、Ｎ型のカソード拡散領域１５、高抵抗パターン１６、Ａl電極１７、パッド１８a,１８b、Ａuワイヤ１９a,１９bと、全く同じである。   FIG. 4 shows a schematic pattern layout in the phototriac element of this embodiment. In FIG. 4, an N-type silicon substrate 41, a CH1 first photothyristor 42a, a CH2 second photothyristor 42b, a P-type anode diffusion region 43, a P-type gate diffusion region 44, an N-type cathode diffusion region 45, The high resistance pattern 46, the Al electrode 47, the pads 48a and 48b, and the Au wires 49a and 49b are the N-type silicon substrate 11 in the first embodiment, the first photothyristor 12a of CH1, the second photothyristor 12b of CH2, The P-type anode diffusion region 13, the P-type gate diffusion region 14, the N-type cathode diffusion region 15, the high resistance pattern 16, the Al electrode 17, the pads 18a and 18b, and the Au wires 19a and 19b are exactly the same.

また、本実施の形態のフォトトライアック素子の動作も、上記第１実施の形態の場合と全く同様である。   The operation of the phototriac element according to the present embodiment is exactly the same as that of the first embodiment.

本実施の形態におけるフォトトライアック素子は点対象型のフォトトライアック素子であり、図５に示すフォトトライアック素子と同様である。   The phototriac element in this embodiment is a point target type phototriac element, which is the same as the phototriac element shown in FIG.

図５に示すフォトトライアック素子の場合には、ＣＨ1用のパッド８aとＣＨ2用のパッド８bとがチップの同一辺に沿って配置されている。これに対し、ＣＨ1の第１フォトサイリスタ２aとＣＨ2の第２フォトサイリスタ２bとにおけるアノード拡散領域３とゲート拡散領域４とカソード拡散領域５は、線Ａ‐Ａ’とこの中心線に直交する線分Ｂ‐Ｂ’との交点に対して略点対称に配置されている。そのため、各拡散領域３,４,５に対するパッド８a,８bの相対位置がＣＨ1側とＣＨ2側とで異なり、ＣＨ1とＣＨ2とで種々のアンバランスが生ずる。   In the case of the phototriac element shown in FIG. 5, a pad 8a for CH1 and a pad 8b for CH2 are arranged along the same side of the chip. On the other hand, the anode diffusion region 3, the gate diffusion region 4 and the cathode diffusion region 5 in the first photothyristor 2a of CH1 and the second photothyristor 2b of CH2 are a line AA 'and a line orthogonal to the center line. It is arranged substantially symmetrical with respect to the intersection with the minute BB ′. Therefore, the relative positions of the pads 8a and 8b with respect to the respective diffusion regions 3, 4, and 5 are different between the CH1 side and the CH2 side, and various imbalances occur between the CH1 and CH2.

例えば、上記ＣＨ2用のパッド８bは、平面視において、受光領域を含むカソード拡散領域５の横に形成されているため、パッド８bに接続されているＡuワイヤ９bが受光領域を含むカソード拡散領域５上を横切っている。そのため、上記受光領域にＡuワイヤ９bが掛かることによって実質的な受光面積が狭くなり、ＣＨ1側とＣＨ2側とで受光感度にアンバランスが生じている。   For example, the pad 8b for CH2 is formed beside the cathode diffusion region 5 including the light receiving region in plan view, so that the Au wire 9b connected to the pad 8b includes the cathode diffusion region 5 including the light receiving region. Crossing over. For this reason, when the Au wire 9b is applied to the light receiving region, the substantial light receiving area is narrowed, and the light receiving sensitivity is unbalanced between the CH1 side and the CH2 side.

これに対し、本実施の形態におけるフォトトライアック素子においては、ＣＨ1用のパッド３８aとＣＨ2用のパッド３８bとを、上記第１実施の形態の場合と同様に、チップの中心線とこの中心線に直交する線分との交点に対して略点対称の位置に配置している。このように、ＣＨ1側のアノード拡散領域４３とゲート拡散領域４４とカソード拡散領域４５とパッド４８aに対して、ＣＨ2側のアノード拡散領域４３とゲート拡散領域４４とカソード拡散領域４５とパッド４８bを、上記交点に対して略点対称に配置することにより、各拡散領域３,４,５に対するパッド８a,８bの相対位置をＣＨ1側とＣＨ2側とで同じにすることができる。   On the other hand, in the phototriac element according to the present embodiment, the CH1 pad 38a and the CH2 pad 38b are connected to the center line of the chip and the center line as in the case of the first embodiment. They are arranged at substantially point-symmetrical positions with respect to the intersections with the orthogonal line segments. Thus, the anode diffusion region 43, the gate diffusion region 44, the cathode diffusion region 45, and the pad 48b on the CH2 side are compared with the anode diffusion region 43, the gate diffusion region 44, the cathode diffusion region 45, and the pad 48a on the CH1 side. By disposing substantially symmetrical with respect to the intersection point, the relative positions of the pads 8a and 8b with respect to the diffusion regions 3, 4, and 5 can be made the same on the CH1 side and the CH2 side.

したがって、
（イ）ＣＨ1側とＣＨ2側との何れの受光領域にもＡuワイヤ４９a,４９bが掛からないようにして、ＣＨ1側とＣＨ2側との実質的な受光面積を同じにすることができる。すなわち、ＣＨ1側とＣＨ2側とにおける受光感度のアンバランスを改善することができる。
（ロ）上記(イ)の際に、本フォトトライアック素子におけるＣＨ1側とＣＨ2側との受光感度を、図５に示すフォトトライアック素子においてＡuワイヤ９bが上記受光領域上を横切っているため低下しているＣＨ2側の受光感度(正常範囲内の受光感度)にまで、下げることが可能になる。結果的に、ＣＨ1側とＣＨ2側との受光面積を縮小して、チップサイズを縮小することが可能になる。 Therefore,
(A) It is possible to make the substantial light receiving areas of the CH1 side and the CH2 side the same by preventing the Au wires 49a and 49b from being applied to any light receiving region on the CH1 side and the CH2 side. That is, it is possible to improve the imbalance of the light receiving sensitivity between the CH1 side and the CH2 side.
(B) In the case of (b) above, the photosensitivity of the phototriac element in the CH1 side and the CH2 side is lowered because the Au wire 9b crosses the light receiving area in the phototriac element shown in FIG. It is possible to reduce the light receiving sensitivity on the CH2 side (light receiving sensitivity within the normal range). As a result, the light receiving area on the CH1 side and the CH2 side can be reduced to reduce the chip size.

すなわち、この実施の形態によれば、上記ＣＨ1側とＣＨ2側とにおける受光感度のアンバランスを改善すると共に、受光感度(特性)へ影響を及ぼすことなくチップサイズの縮小を図ることができる。   That is, according to this embodiment, it is possible to improve the unbalance of the light receiving sensitivity between the CH1 side and the CH2 side, and to reduce the chip size without affecting the light receiving sensitivity (characteristic).

尚、この発明は、上記各実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内で適宜変形を行っても差し支えない。例えば、各半導体の導電型は、上記各実施の形態とは逆であっても差し支えない。また、材料も、上述した機能や効果を奏する範囲内で適宜選択してもよい。また、Ａl電極１７,２７,３７,４７も、Ａlに限定されるものではなく、電極として機能できる金属であればよい。   In addition, this invention is not limited to said each embodiment, You may change suitably in the range described in the claim. For example, the conductivity type of each semiconductor may be the opposite of the above embodiments. In addition, the material may be appropriately selected within the range where the above-described functions and effects are achieved. Further, the Al electrodes 17, 27, 37, and 47 are not limited to Al, and may be any metal that can function as an electrode.

以上、纏めると、この発明のフォトトライアック素子は、
Ｎ型またはＰ型のうちの一方の導電型を有する半導体基板１１,２１,３１,４１の表面に、第１フォトサイリスタ部１２a,２２a,３２a,４２aと第２フォトサイリスタ部１２b,２２b,３２b,４２bとが互いに離間して形成された、１つの半導体チップを備え、
上記各フォトサイリスタ部は、Ｎ型またはＰ型のうちの他方の導電型を有するアノード拡散領域１３,２３,３３,４３と、上記アノード拡散領域１３,２３,３３,４３に対向する上記他方の導電型を有するゲート拡散領域１４,２４,３４,４４と、このゲート拡散領域１４,２４,３４,４４内に上記アノード拡散領域１３,２３,３３,４３に対向して形成されると共に上記一方の導電型を有するカソード拡散領域１５,２５,３５,４５とを含むＰＮＰＮ部を有しており、
上記各フォトサイリスタ部は、さらに、上記各拡散領域より上層に形成されると共に、上記アノード拡散領域１３,２３,３３,４３および上記カソード拡散領域１５,２５,３５,４５と電気的に接続される一方、上記ゲート拡散領域１４,２４,３４,４４とは電気的に絶縁された１つのパッドを有しており、
上記第１フォトサイリスタ部１２a,２２a,３２a,４２aの上記ＰＮＰＮ部と上記第２フォトサイリスタ部１２b,２２b,３２b,４２bの上記ＰＮＰＮ部とは、上記半導体チップの中心に対して略点対称に、または、上記半導体チップの中心を通り且つ上記半導体チップの一辺に平行な線分に対して略線対称に配置されており、
上記第１フォトサイリスタ部１２a,２２a,３２a,４２aの上記パッド１８a,２８a,３８a,４８aと上記第２フォトサイリスタ部１２b,２２b,３２b,４２bの上記パッド１８b,２８b,３８b,４８bとは、上記線分の延在方向の一端側と他端側とに互いに離間して配置されている
ことを特徴としている。 In summary, the phototriac element of the present invention is
The first photothyristor portions 12a, 22a, 32a, 42a and the second photothyristor portions 12b, 22b, 32b are formed on the surface of the semiconductor substrate 11, 21, 31, 41 having one of the N-type or P-type conductivity. , 42b are formed so as to be spaced apart from each other,
Each of the photothyristor portions includes anode diffusion regions 13, 23, 33, and 43 having the other conductivity type of N type or P type, and the other of the anode diffusion regions 13, 23, 33, and 43 facing the anode diffusion regions. Gate diffusion regions 14, 24, 34, 44 having conductivity type, and formed in the gate diffusion regions 14, 24, 34, 44 facing the anode diffusion regions 13, 23, 33, 43 and the one A PNPN portion including cathode diffusion regions 15, 25, 35, and 45 having the following conductivity type:
Each of the photothyristor portions is further formed in an upper layer than each of the diffusion regions and is electrically connected to the anode diffusion regions 13, 23, 33, 43 and the cathode diffusion regions 15, 25, 35, 45. On the other hand, it has one pad electrically insulated from the gate diffusion regions 14, 24, 34, 44.
The PNPN portions of the first photothyristor portions 12a, 22a, 32a, and 42a and the PNPN portions of the second photothyristor portions 12b, 22b, 32b, and 42b are substantially point-symmetric with respect to the center of the semiconductor chip. Or arranged substantially symmetrically with respect to a line segment passing through the center of the semiconductor chip and parallel to one side of the semiconductor chip,
The pads 18a, 28a, 38a, 48a of the first photothyristor portions 12a, 22a, 32a, 42a and the pads 18b, 28b, 38b, 48b of the second photothyristor portions 12b, 22b, 32b, 42b are: It is characterized by being spaced apart from each other on one end side and the other end side in the extending direction of the line segment.

上記構成によれば、上記第１フォトサイリスタ部１２a,２２a,３２a,４２aの上記パッド１８a,２８a,３８a,４８aと上記第２フォトサイリスタ部１２b,２２b,３２b,４２bの上記パッド１８b,２８b,３８b,４８bとは、上記線分の延在方向の一端側と他端側とに互いに離間して配置されている。したがって、上記両パッド間の距離を、放電による耐圧が６００Ｖ以上必要なデバイスの最小パット間距離である２００μmよりも広く設定することができ、必要な耐圧を確保することが可能になる。   According to the above configuration, the pads 18a, 28a, 38a, 48a of the first photothyristor portions 12a, 22a, 32a, 42a and the pads 18b, 28b, of the second photothyristor portions 12b, 22b, 32b, 42b, 38b and 48b are spaced apart from each other on one end side and the other end side in the extending direction of the line segment. Therefore, the distance between the two pads can be set wider than 200 μm, which is the minimum inter-pad distance of a device that requires a breakdown voltage of 600 V or more, and the required breakdown voltage can be secured.

さらに、上記第１フォトサイリスタ部１２a,２２a,３２a,４２aの上記ＰＮＰＮ部と上記第２フォトサイリスタ部１２b,２２b,３２b,４２bの上記ＰＮＰＮ部とは、上記半導体チップの中心に対して略点対称に、または、上記半導体チップの中心を通り且つ上記半導体チップの一辺に平行な線分に対して略線対称に配置されている。   Further, the PNPN portions of the first photothyristor portions 12a, 22a, 32a, and 42a and the PNPN portions of the second photothyristor portions 12b, 22b, 32b, and 42b are substantially points with respect to the center of the semiconductor chip. They are arranged symmetrically or substantially line-symmetrically with respect to a line segment passing through the center of the semiconductor chip and parallel to one side of the semiconductor chip.

したがって、上記第１フォトサイリスタ部１２a,２２a,３２a,４２aの上記パッド１８a,２８a,３８a,４８aおよび上記第２フォトサイリスタ部１２b,２２b,３２b,４２bの上記パッド１８b,２８b,３８b,４８bに接続された金属ワイヤが、点弧用の光の受光領域を覆う割合を低下させることができる。その結果、受光領域を覆う割合を低下させる分だけ受光面積を小さくすることができ、上記光の受光感度を必要感度内に保つ範囲で受光面積を小さくして、更なるチップの縮小を図ることが可能になる。   Therefore, the pads 18a, 28a, 38a, 48a of the first photothyristor portions 12a, 22a, 32a, 42a and the pads 18b, 28b, 38b, 48b of the second photothyristor portions 12b, 22b, 32b, 42b It is possible to reduce the rate at which the connected metal wire covers the light receiving region for the light for firing. As a result, the light receiving area can be reduced by an amount corresponding to a reduction in the ratio of covering the light receiving area, and the light receiving area can be reduced within a range that keeps the light receiving sensitivity within the required sensitivity, thereby further reducing the chip. Is possible.

また、一実施の形態のフォトトライアック素子では、
上記第１フォトサイリスタ部１２a,２２a,３２a,４２aの上記パッド１８a,２８a,３８a,４８aと、上記第２フォトサイリスタ部１２b,２２b,３２b,４２bの上記パッド１８b,２８b,３８b,４８bとは、上記半導体チップの中心に対して略点対称に配置されることによって、上記線分の延在方向の一端側と他端側とに互いに離間して配置されている。 In the phototriac element of one embodiment,
The pads 18a, 28a, 38a, 48a of the first photothyristor portions 12a, 22a, 32a, 42a and the pads 18b, 28b, 38b, 48b of the second photothyristor portions 12b, 22b, 32b, 42b By being arranged substantially point-symmetrically with respect to the center of the semiconductor chip, they are arranged apart from each other on one end side and the other end side in the extending direction of the line segment.

この実施の形態によれば、上記第１フォトサイリスタ部１２a,２２a,３２a,４２aの上記パッド１８a,２８a,３８a,４８aおよび上記第２フォトサイリスタ部１２b,２２b,３２b,４２bの上記パッド１８b,２８b,３８b,４８bは、上記半導体チップの中心に対して略点対称に配置されている。したがって、上記両パッドを、上記半導体チップの対角位置に設けることが可能になり、上記両パッド間の距離を略最大値まで広げることが可能になる。すなわち、さらに耐圧を上げることができるのである。   According to this embodiment, the pads 18a, 28a, 38a, 48a of the first photothyristor portions 12a, 22a, 32a, 42a and the pads 18b of the second photothyristor portions 12b, 22b, 32b, 42b, 28b, 38b, and 48b are disposed substantially symmetrically with respect to the center of the semiconductor chip. Therefore, both the pads can be provided at diagonal positions of the semiconductor chip, and the distance between the two pads can be increased to a substantially maximum value. That is, the breakdown voltage can be further increased.

また、一実施の形態のフォトトライアック素子では、
上記第１フォトサイリスタ部１２a,３２a,４２aの上記ＰＮＰＮ部と上記第２フォトサイリスタ部１２b,３２b,４２bの上記ＰＮＰＮ部とは、上記半導体チップの中心に対して略点対称に配置されており、
上記第１フォトサイリスタ部１２a,２２a,３２a,４２aの上記パッド１８a,２８a,３８a,４８aと、上記第２フォトサイリスタ部１２b,２２b,３２b,４２bの上記パッド１８b,２８b,３８b,４８bとは、上記半導体チップの中心に対して略点対称に配置されることによって、上記線分の延在方向の一端側と他端側とに互いに離間して配置されている。 In the phototriac element of one embodiment,
The PNPN portions of the first photothyristor portions 12a, 32a, and 42a and the PNPN portions of the second photothyristor portions 12b, 32b, and 42b are disposed substantially symmetrically with respect to the center of the semiconductor chip. ,
The pads 18a, 28a, 38a, 48a of the first photothyristor portions 12a, 22a, 32a, 42a and the pads 18b, 28b, 38b, 48b of the second photothyristor portions 12b, 22b, 32b, 42b By being arranged substantially point-symmetrically with respect to the center of the semiconductor chip, they are arranged apart from each other on one end side and the other end side in the extending direction of the line segment.

この実施の形態によれば、上記第１フォトサイリスタ部１２a,３２a,４２aの上記ＰＮＰＮ部および上記パッド１８a,３８a,４８aと、上記第２フォトサイリスタ部１２b,３２b,４２bの上記ＰＮＰＮ部および上記パッド１８b,３８b,４８bとが、上記半導体チップの中心に対して略点対称に配置されている。したがって、上記第１フォトサイリスタ部１２a,３２a,４２aの上記パッド１８a,３８a,４８aと上記第２フォトサイリスタ部１２b,３２b,４２bの上記パッド１８b,３８b,４８bとのうちの一方を、上記金属ワイヤが上記受光領域を覆う割合の低い位置に配置することによって、他方の上記パッドに接続された金属ワイヤが上記受光領域を覆う割合を低くすることができる。   According to this embodiment, the PNPN portion and the pads 18a, 38a, and 48a of the first photothyristor portions 12a, 32a, and 42a, the PNPN portion of the second photothyristor portions 12b, 32b, and 42b, and the above-described The pads 18b, 38b, and 48b are arranged substantially symmetrical with respect to the center of the semiconductor chip. Therefore, one of the pads 18a, 38a, 48a of the first photothyristor portions 12a, 32a, 42a and the pads 18b, 38b, 48b of the second photothyristor portions 12b, 32b, 42b is replaced with the metal. By disposing the wire at a position where the ratio of covering the light receiving area is low, the ratio of the metal wire connected to the other pad covering the light receiving area can be lowered.

また、一実施の形態のフォトトライアック素子では、
上記第１フォトサイリスタ部２２aの上記ＰＮＰＮ部と上記第２フォトサイリスタ部２２bの上記ＰＮＰＮ部とは、上記半導体チップの中心を通り且つ上記半導体チップの一辺に平行な線分に対して略線対称に配置されており、
上記第１フォトサイリスタ部１２a,２２a,３２a,４２aの上記パッド１８a,２８a,３８a,４８aと、上記第２フォトサイリスタ部１２b,２２b,３２b,４２bの上記パッド１８b,２８b,３８b,４８bとは、上記半導体チップの中心に対して略点対称に配置されることによって、上記線分の延在方向の一端側と他端側とに互いに離間して配置されている。 In the phototriac element of one embodiment,
The PNPN portion of the first photothyristor portion 22a and the PNPN portion of the second photothyristor portion 22b are substantially line symmetric with respect to a line segment passing through the center of the semiconductor chip and parallel to one side of the semiconductor chip. Are located in
The pads 18a, 28a, 38a, 48a of the first photothyristor portions 12a, 22a, 32a, 42a and the pads 18b, 28b, 38b, 48b of the second photothyristor portions 12b, 22b, 32b, 42b By being arranged substantially point-symmetrically with respect to the center of the semiconductor chip, they are arranged apart from each other on one end side and the other end side in the extending direction of the line segment.

この実施の形態によれば、上記第１フォトサイリスタ部２２aの上記ＰＮＰＮ部と上記第２フォトサイリスタ部２２bの上記ＰＮＰＮ部とを、上記半導体チップの中心を通り且つ上記半導体チップの一辺に平行な線分に対して略線対称に配置している。したがって、上記受光領域を含む上記カソード拡散領域２５は上記線分に沿って長く形成されている。そのために、上記受光領域に上記金属ワイヤが掛かる割合は低く、上記金属ワイヤが受光感度に影響する比率を低くすことができる。   According to this embodiment, the PNPN portion of the first photothyristor portion 22a and the PNPN portion of the second photothyristor portion 22b pass through the center of the semiconductor chip and parallel to one side of the semiconductor chip. They are arranged substantially symmetrically with respect to the line segment. Therefore, the cathode diffusion region 25 including the light receiving region is formed long along the line segment. Therefore, the rate at which the metal wire is applied to the light receiving region is low, and the rate at which the metal wire affects the light receiving sensitivity can be reduced.

その結果、上記光の受光感度を必要感度内に保つ範囲で受光面積を小さくして、更なる上記半導体チップの縮小を図ることが可能になる。   As a result, it is possible to further reduce the semiconductor chip by reducing the light receiving area within a range in which the light receiving sensitivity of the light is kept within the required sensitivity.

また、一実施の形態のフォトトライアック素子では、
上記第１フォトサイリスタ部１２a,２２a,３２a,４２aの上記パッド１８a,２８a,３８a,４８aと上記第２フォトサイリスタ部１２b,２２b,３２b,４２bの上記パッド１８b,２８b,３８b,４８bとは、接続された金属ワイヤが点弧用の光の受光領域を覆う割合を低下させる位置に配置されて、上記第１フォトサイリスタ部１２a,２２a,３２a,４２aと上記第２フォトサイリスタ部１２b,２２b,３２b,４２bとにおける上記光の受光面積を略同一に合わせるようになっている。 In the phototriac element of one embodiment,
The pads 18a, 28a, 38a, 48a of the first photothyristor portions 12a, 22a, 32a, 42a and the pads 18b, 28b, 38b, 48b of the second photothyristor portions 12b, 22b, 32b, 42b are: The connected metal wire is disposed at a position to reduce the ratio of covering the light receiving area of the starting light, and the first photothyristor portions 12a, 22a, 32a, 42a and the second photothyristor portions 12b, 22b, The light receiving areas of the light beams 32b and 42b are set to be substantially the same.

この実施の形態によれば、上記第１フォトサイリスタ部１２a,２２a,３２a,４２aと上記第２フォトサイリスタ部１２b,２２b,３２b,４２bとにおける上記光の受光面積を略同一に合わせることにより、上記第１フォトサイリスタ部１２a,２２a,３２a,４２aと上記第２フォトサイリスタ部１２b,２２b,３２b,４２bとにおける受光感度のアンバランスを改善することができる。   According to this embodiment, the light receiving areas of the light in the first photothyristor portions 12a, 22a, 32a, and 42a and the second photothyristor portions 12b, 22b, 32b, and 42b are made substantially the same, It is possible to improve the imbalance of the light receiving sensitivity between the first photothyristor parts 12a, 22a, 32a, 42a and the second photothyristor parts 12b, 22b, 32b, 42b.

また、その際に、上記金属ワイヤが上記受光領域を覆う割合が低い分だけ、受光感度を正常範囲内で下げることが可能になる。結果的に、上記第１フォトサイリスタ部１２a,２２a,３２a,４２aと上記第２フォトサイリスタ部１２b,２２b,３２b,４２bとの受光面積を縮小して、上記半導体チップのチップサイズを縮小することが可能になる。   At this time, the light receiving sensitivity can be lowered within the normal range by the amount of the metal wire covering the light receiving region being low. As a result, the light receiving areas of the first photothyristor portions 12a, 22a, 32a, and 42a and the second photothyristor portions 12b, 22b, 32b, and 42b are reduced to reduce the chip size of the semiconductor chip. Is possible.

１１,２１,３１,４１…Ｎ型シリコン基板
１２a,２２a,３２a,４２a…第１フォトサイリスタ
１２b,２２b,３２b,４２b…第２フォトサイリスタ
１３,２３,３３,４３…Ｐ型アノード拡散領域
１４,２４,３４,４４…Ｐ型ゲート拡散領域
１５,２５,３５,４５…Ｎ型カソード拡散領域
１６,２６,３６,４６…高抵抗パターン
１７,２７,３７,４７…Ａl電極
１８a,２８a,３８a,４８a…ＣＨ1のパッド
１８b,２８b,３８b,４８b…ＣＨ2のパッド
１９a,２９a,４０a,４９a…ＣＨ1のＡuワイヤ
１９b,２９b,４０b,４９b…ＣＨ2のＡuワイヤ
３９a…ＣＨ1の拡大位置マーク
３９b…ＣＨ2の拡大位置マーク 11, 21, 31, 41 ... N-type silicon substrates 12a, 22a, 32a, 42a ... First photothyristors 12b, 22b, 32b, 42b ... Second photothyristors 13, 23, 33, 43 ... P-type anode diffusion region 14 , 24, 34, 44 ... P-type gate diffusion regions 15, 25, 35, 45 ... N-type cathode diffusion regions 16, 26, 36, 46 ... High resistance patterns 17, 27, 37, 47 ... Al electrodes 18a, 28a, 38a, 48a ... CH1 pads 18b, 28b, 38b, 48b ... CH2 pads 19a, 29a, 40a, 49a ... CH1 Au wires 19b, 29b, 40b, 49b ... CH2 Au wires 39a ... CH1 enlarged position marks 39b ... CH2 expansion position mark

Claims (5)

Ｎ型またはＰ型のうちの一方の導電型を有する半導体基板の表面に、第１フォトサイリスタ部と第２フォトサイリスタ部とが互いに離間して形成された、１つの半導体チップを備え、
上記各フォトサイリスタ部は、Ｎ型またはＰ型のうちの他方の導電型を有するアノード拡散領域と、上記アノード拡散領域に対向する上記他方の導電型を有するゲート拡散領域と、このゲート拡散領域内に上記アノード拡散領域に対向して形成されると共に上記一方の導電型を有するカソード拡散領域とを含むＰＮＰＮ部を有しており、
上記各フォトサイリスタ部は、さらに、上記各拡散領域より上層に形成されると共に、上記アノード拡散領域および上記カソード拡散領域と電気的に接続される一方、上記ゲート拡散領域とは電気的に絶縁された１つのボンディングパッドを有しており、
上記第１フォトサイリスタ部の上記ＰＮＰＮ部と上記第２フォトサイリスタ部の上記ＰＮＰＮ部とは、上記半導体チップの中心に対して略点対称に、または、上記半導体チップの中心を通り且つ上記半導体チップの一辺に平行な線分に対して略線対称に配置されており、
上記第１フォトサイリスタ部の上記ボンディングパッドと上記第２フォトサイリスタ部の上記ボンディングパッドとは、上記線分の延在方向の一端側と他端側とに互いに離間して配置されている
ことを特徴とするフォトトライアック素子。 A semiconductor chip having a first photothyristor portion and a second photothyristor portion formed on a surface of a semiconductor substrate having one of N-type and P-type conductivity;
Each of the photothyristor portions includes an anode diffusion region having the other conductivity type of N-type or P-type, a gate diffusion region having the other conductivity type facing the anode diffusion region, and a gate diffusion region in the gate diffusion region. And a PNPN portion formed opposite to the anode diffusion region and including the cathode diffusion region having the one conductivity type,
Each of the photothyristor portions is further formed in a layer above each of the diffusion regions, and is electrically connected to the anode diffusion region and the cathode diffusion region, while being electrically insulated from the gate diffusion region. Have one bonding pad,
The PNPN portion of the first photothyristor portion and the PNPN portion of the second photothyristor portion are substantially point-symmetric with respect to the center of the semiconductor chip or pass through the center of the semiconductor chip and the semiconductor chip. Are arranged substantially symmetrically with respect to a line segment parallel to one side,
The bonding pad of the first photothyristor part and the bonding pad of the second photothyristor part are arranged to be separated from each other on one end side and the other end side in the extending direction of the line segment. A characteristic phototriac element. 請求項１に記載のフォトトライアック素子において、
上記第１フォトサイリスタ部の上記ボンディングパッドと上記第２フォトサイリスタ部の上記ボンディングパッドとは、上記半導体チップの中心に対して略点対称に配置されることによって、上記線分の延在方向の一端側と他端側とに互いに離間して配置されている
ことを特徴とするフォトトライアック素子。 The phototriac element according to claim 1,
The bonding pad of the first photothyristor part and the bonding pad of the second photothyristor part are arranged substantially point-symmetrically with respect to the center of the semiconductor chip, thereby extending the line segment in the extending direction. A phototriac element, wherein the phototriac element is disposed on one end side and the other end side so as to be separated from each other. 請求項１または請求項２に記載のフォトトライアック素子において、
上記第１フォトサイリスタ部の上記ＰＮＰＮ部と上記第２フォトサイリスタ部の上記ＰＮＰＮ部とは、上記半導体チップの中心に対して略点対称に配置されており、
上記第１フォトサイリスタ部の上記ボンディングパッドと上記第２フォトサイリスタ部の上記ボンディングパッドとは、上記半導体チップの中心に対して略点対称に配置されることによって、上記線分の延在方向の一端側と他端側とに互いに離間して配置されている
ことを特徴とするフォトトライアック素子。 The phototriac element according to claim 1 or 2,
The PNPN part of the first photothyristor part and the PNPN part of the second photothyristor part are arranged substantially symmetrical with respect to the center of the semiconductor chip,
The bonding pad of the first photothyristor part and the bonding pad of the second photothyristor part are arranged substantially point-symmetrically with respect to the center of the semiconductor chip, thereby extending the line segment in the extending direction. A phototriac element, wherein the phototriac element is disposed on one end side and the other end side so as to be separated from each other. 請求項１または請求項２に記載のフォトトライアック素子において、
上記第１フォトサイリスタ部の上記ＰＮＰＮ部と上記第２フォトサイリスタ部の上記ＰＮＰＮ部とは、上記半導体チップの中心を通り且つ上記半導体チップの一辺に平行な線分に対して略線対称に配置されており、
上記第１フォトサイリスタ部の上記ボンディングパッドと上記第２フォトサイリスタ部の上記ボンディングパッドとは、上記半導体チップの中心に対して略点対称に配置されることによって、上記線分の延在方向の一端側と他端側とに互いに離間して配置されている
ことを特徴とするフォトトライアック素子。 The phototriac element according to claim 1 or 2,
The PNPN portion of the first photothyristor portion and the PNPN portion of the second photothyristor portion are arranged substantially symmetrically with respect to a line segment passing through the center of the semiconductor chip and parallel to one side of the semiconductor chip. Has been
The bonding pad of the first photothyristor part and the bonding pad of the second photothyristor part are arranged substantially point-symmetrically with respect to the center of the semiconductor chip, thereby extending the line segment in the extending direction. A phototriac element, wherein the phototriac element is disposed on one end side and the other end side so as to be separated from each other. 請求項１から請求項４までの何れか一つに記載のフォトトライアック素子において、
上記第１フォトサイリスタ部の上記ボンディングパッドと上記第２フォトサイリスタ部の上記ボンディングパッドとは、接続された金属ワイヤが点弧用の光の受光領域を覆う割合を低下させる位置に配置されて、上記第１フォトサイリスタ部と上記第２フォトサイリスタ部とにおける上記光の受光面積を略同一に合わせるようになっている
ことを特徴とするフォトトライアック素子。 In the phototriac element according to any one of claims 1 to 4,
The bonding pad of the first photothyristor part and the bonding pad of the second photothyristor part are arranged at a position where the connected metal wire reduces the ratio of covering the light receiving region of the starting light, A phototriac element characterized in that the light receiving areas of the light in the first photothyristor section and the second photothyristor section are made to be substantially the same.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897403A (en) * 1994-09-22 1996-04-12 Sharp Corp Light-activated pnpn switch
JPH09139521A (en) * 1995-09-11 1997-05-27 Sharp Corp Semiconductor integrated circuit provided with thyristor
JPH09223791A (en) * 1996-02-15 1997-08-26 Toshiba Corp Semiconductor device
JPH1070292A (en) * 1996-08-27 1998-03-10 Sharp Corp Semiconductor integrated circuit with thyristor and optical drive circuit
JP2004200380A (en) * 2002-12-18 2004-07-15 Sharp Corp Bidirectional photothyristor chip

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268377A (en) * 2004-03-17 2005-09-29 Sharp Corp Bidirectional photo-thyristor chip, optical ignition coupler, and solid-state relay

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897403A (en) * 1994-09-22 1996-04-12 Sharp Corp Light-activated pnpn switch
JPH09139521A (en) * 1995-09-11 1997-05-27 Sharp Corp Semiconductor integrated circuit provided with thyristor
JPH09223791A (en) * 1996-02-15 1997-08-26 Toshiba Corp Semiconductor device
JPH1070292A (en) * 1996-08-27 1998-03-10 Sharp Corp Semiconductor integrated circuit with thyristor and optical drive circuit
JP2004200380A (en) * 2002-12-18 2004-07-15 Sharp Corp Bidirectional photothyristor chip

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