JP2016025182A - Through electrode substrate, wiring board and semiconductor device - Google Patents
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Abstract
Description
本発明は貫通電極が形成された基板に関する。 The present invention relates to a substrate on which a through electrode is formed.
集積回路を形成した半導体チップを垂直に積層した三次元実装技術が用いられている。この技術においては、上下のチップを効率よく接続して実装後の専有面積を小さくする必要がある。そのため、半導体チップに貫通孔を設けて、貫通孔の内部に導電層を充填して、半導体チップの両面を電気的に接続することが行われている(例えば、特許文献1)。 A three-dimensional mounting technique in which semiconductor chips forming integrated circuits are vertically stacked is used. In this technology, it is necessary to efficiently connect the upper and lower chips to reduce the occupied area after mounting. For this reason, a through hole is provided in a semiconductor chip, a conductive layer is filled in the through hole, and both surfaces of the semiconductor chip are electrically connected (for example, Patent Document 1).
複数の貫通電極基板を積層することにより、小さい専有面積で複雑な配線経路を形成することが可能となる。これによって、貫通電極基板を様々な用途に適用することが可能となる一方、複雑な配線経路が必要となるほど、基板における多層配線化、基板の積層数の増加、専有面積の増加等の対応が必要となる。そこで、このような対応をできるだけ少なくしつつ、さらに適用可能な用途の範囲を拡大することも望まれている。 By laminating a plurality of through electrode substrates, it is possible to form a complicated wiring path with a small exclusive area. While this makes it possible to apply the through electrode substrate to various applications, the more complicated wiring paths are required, the more the multilayer wiring in the substrate, the increase in the number of stacked layers, the increase in the exclusive area, etc. Necessary. Therefore, it is also desired to further expand the range of applicable applications while minimizing such correspondence.
本発明は、様々な用途に適用する際の設計の自由度を増加させる貫通電極基板を提供することを目的とする。 An object of this invention is to provide the penetration electrode board | substrate which increases the freedom degree of the design at the time of applying to various uses.
本発明の一実施形態によると、互いに対向し厚さ方向に離隔する第1面および第2面を少なくとも有する基板と、前記基板を貫通する電極であって、前記第1面と前記第2面との距離よりも前記厚さ方向の長さが短い第1貫通電極および第2貫通電極と、を備え、前記第2貫通電極は、前記第1貫通電極より前記第1面の近くに配置され、前記第1貫通電極は、前記第2貫通電極より前記第2面の近くに配置されることを特徴とする貫通電極基板が提供される。これによれば、様々な用途に適用する際の設計の自由度を増加させる貫通電極基板を提供することができる。 According to an embodiment of the present invention, a substrate having at least a first surface and a second surface facing each other and spaced apart in a thickness direction, and an electrode penetrating the substrate, the first surface and the second surface A first through electrode and a second through electrode having a length in the thickness direction shorter than the distance between the first through electrode, and the second through electrode is disposed closer to the first surface than the first through electrode. The first through electrode is disposed closer to the second surface than the second through electrode. A through electrode substrate is provided. According to this, the through-electrode board | substrate which increases the freedom degree of the design at the time of applying to various uses can be provided.
前記基板は、前記第1面から窪んだ第1窪み部と、前記第2面から窪んだ第2窪み部と、を有し、前記第1貫通電極が前記第1窪み部に配置され、前記第2貫通電極が前記第2窪み部に配置されてもよい。これによれば、第1貫通電極および第2貫通電極の一端を窪み部に配置して基板表面に到達させないようにすることができる。 The substrate has a first dent portion recessed from the first surface and a second dent portion recessed from the second surface, and the first through electrode is disposed in the first recess portion, A second through electrode may be disposed in the second recess. According to this, one end of the first through electrode and the second through electrode can be arranged in the recess so as not to reach the substrate surface.
また、本発明の一実施形態によると、互いに対向する第1面および第2面と、前記第1面から窪んだ第1窪み部と、および前記第2面から窪んだ第2窪み部とを有する基板と、前記第2面側から前記第1窪み部に前記基板を貫通する第1貫通電極と、前記第1面側から前記第2窪み部に前記基板を貫通する第2貫通電極と、を有することを特徴とする貫通電極基板を提供する。これによれば、様々な用途に適用可能な貫通電極基板が提供される。 According to an embodiment of the present invention, the first surface and the second surface facing each other, the first recess portion recessed from the first surface, and the second recess portion recessed from the second surface. A substrate having a first through electrode penetrating the substrate from the second surface side to the first depression, a second through electrode penetrating the substrate from the first surface to the second depression, A through electrode substrate is provided. According to this, the penetration electrode substrate applicable to various uses is provided.
1つの前記第1窪み部には、複数の第1貫通電極が配置されていてもよい。これによれば、1つの第1窪み部に異なる電圧が印加された電極を形成することができる。 A plurality of first through electrodes may be arranged in one of the first depressions. According to this, an electrode in which a different voltage is applied to one first recess can be formed.
前記第1窪み部は直線または曲線に沿って配置されていてもよい。これによれば、第1窪み部を流体の経路として用いることもできる。 The first recess may be arranged along a straight line or a curve. According to this, a 1st hollow part can also be used as a path | route of a fluid.
前記第1窪み部において前記第1貫通電極と電気的に接続された配線が配置され、当該配線が前記第1面まで延在していてもよい。これによれば、他の基板を積層したときに第1窪み部に形成される空間に対応する部分に他の基板の導電層が形成されても、第1貫通電極を他の基板から絶縁することができる。 A wiring electrically connected to the first through electrode may be disposed in the first recess, and the wiring may extend to the first surface. According to this, even when the conductive layer of the other substrate is formed in the portion corresponding to the space formed in the first depression when the other substrate is laminated, the first through electrode is insulated from the other substrate. be able to.
本発明の一実施形態によると、上記のいずれかに記載の貫通電極基板と、第1窪み部を覆う第2基板と、を有し、前記第1窪み部と前記第2基板との間に空間が配置され、前記第2基板には、前記空間に面した配線が配置され、前記第1窪み部に配置された第1貫通電極と前記第2基板に配置された配線とは、前記空間を介して絶縁されていることを特徴とする配線基板が提供される。これによれば、第2基板の最表面に配線が形成され、その配線の面が貫通電極基板と接する構成であっても、空間を利用して第1貫通電極と第2基板に配置された配線とを絶縁することできる。 According to one embodiment of the present invention, the penetration electrode substrate according to any one of the above and a second substrate that covers the first depression portion, the gap between the first depression portion and the second substrate. A space is disposed, wiring facing the space is disposed on the second substrate, and the first through electrode disposed in the first recess and the wiring disposed on the second substrate are the space. There is provided a wiring board characterized in that the wiring board is insulated via the wiring. According to this, even if the wiring is formed on the outermost surface of the second substrate and the surface of the wiring is in contact with the through electrode substrate, the wiring is arranged on the first through electrode and the second substrate using the space. The wiring can be insulated.
前記第1窪み部には、前記第1貫通電極と接続された配線が配置され、前記第1窪み部に配置された配線と前記第2基板に配置された配線とは、前記空間を介して絶縁されていてもよい。これによれば、第2基板の最表面に配線が形成され、その配線の面が貫通電極基板と接する構成であっても、空間を利用して第1貫通電極に接続された配線と第2基板に配置された配線とを絶縁することできる。 A wiring connected to the first through electrode is arranged in the first depression, and the wiring arranged in the first depression and the wiring arranged in the second substrate are arranged via the space. It may be insulated. According to this, even if the wiring is formed on the outermost surface of the second substrate and the surface of the wiring is in contact with the through electrode substrate, the wiring connected to the first through electrode using the space and the second The wiring arranged on the substrate can be insulated.
本発明の一実施形態によると、上記のいずれかに記載の貫通電極基板と、前記第1窪み部を覆う第2基板と、を有し、前記第1窪み部と前記第2基板との間に液体または固体の絶縁材料が配置され、前記第2基板には、前記絶縁材料に面した配線が配置され、前記第1窪み部に配置された第1貫通電極と前記第2基板に配置された配線とは、前記絶縁材料を介して絶縁されていることを特徴とする配線基板が提供される。これによれば、第2基板の最表面に配線が形成され、その配線の面が貫通電極基板と接する構成であっても、ポリイミド膜等の絶縁材料を利用して第1貫通電極と第2基板に配置された配線とを絶縁することできる。 According to an embodiment of the present invention, the penetration electrode substrate according to any one of the above and a second substrate that covers the first recess portion, and between the first recess portion and the second substrate. A liquid or solid insulating material is disposed on the second substrate, wiring facing the insulating material is disposed on the second substrate, and the first through electrode disposed in the first recess and the second substrate are disposed on the second substrate. A wiring board is provided in which the wiring is insulated through the insulating material. According to this, even if the wiring is formed on the outermost surface of the second substrate and the surface of the wiring is in contact with the through-electrode substrate, the first through-electrode and the second through the insulating material such as polyimide film. The wiring arranged on the substrate can be insulated.
前記第1窪み部には、前記第1貫通電極と接続された配線が配置され、前記第1窪み部に配置された配線と前記第2基板に配置された配線とは、前記絶縁材料を介して絶縁されていてもよい。これによれば、第2基板の最表面に配線が形成され、その配線の面が貫通電極基板と接する構成であっても、絶縁材料を利用して第1貫通電極に接続された配線と第2基板に配置された配線とを絶縁することできる。 A wiring connected to the first through electrode is arranged in the first depression, and the wiring arranged in the first depression and the wiring arranged in the second substrate are interposed via the insulating material. May be insulated. According to this, even if the wiring is formed on the outermost surface of the second substrate and the surface of the wiring is in contact with the through electrode substrate, the wiring connected to the first through electrode using the insulating material and the first It is possible to insulate the wiring arranged on the two substrates.
前記第2基板に配置された配線は、前記第2貫通電極に電気的に接続されていてもよい。これによれば、第2基板の最表面に形成された配線を第1貫通電極とは絶縁しつつも第2貫通電極と接続することができる。 The wiring arranged on the second substrate may be electrically connected to the second through electrode. According to this, the wiring formed on the outermost surface of the second substrate can be connected to the second through electrode while being insulated from the first through electrode.
また、本発明の一実施形態によると、上記のいずれかに記載の配線基板と、前記配線基板に配置されたいずれかの配線と電気的に接続され、前記第1窪み部と前記第2基板との間に配置された半導体素子と、を有する半導体装置が提供される。これによれば、第1窪み部と前記第2基板との間の領域を利用して配線基板に半導体素子が備える機能を付与することができる。 According to one embodiment of the present invention, the wiring board according to any one of the above, and any wiring arranged on the wiring board are electrically connected, and the first recess and the second board are connected. And a semiconductor device disposed between the semiconductor device and the semiconductor device. According to this, the function with which a semiconductor element is provided to a wiring board can be provided using the area | region between a 1st hollow part and the said 2nd board | substrate.
また、本発明の一実施形態によると、上記のいずれかに記載の配線基板と、前記配線基板に積層され、前記配線基板と電気的に接続された半導体チップとを有することを特徴とする半導体装置が提供される。これによれば、配線基板の複雑な配線経路を用いることで半導体チップと配線基板とを効率的に接続することができる。 According to one embodiment of the present invention, a semiconductor comprising the wiring board according to any one of the above and a semiconductor chip stacked on the wiring board and electrically connected to the wiring board. An apparatus is provided. According to this, the semiconductor chip and the wiring board can be efficiently connected by using a complicated wiring path of the wiring board.
本発明によると、様々な用途に適用可能な貫通電極基板を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the penetration electrode substrate applicable to various uses can be provided.
以下、本発明の各実施形態に係る貫通電極基板およびこれを利用した配線基板等について、図面を参照しながら詳細に説明する。なお、以下に示す各実施形態は本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。なお、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号(数字の後にA、B等を付しただけの符号)を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なったり、構成の一部が図面から省略されたりする場合がある。 Hereinafter, a through electrode substrate according to each embodiment of the present invention and a wiring substrate using the same will be described in detail with reference to the drawings. In addition, each embodiment shown below is an example of embodiment of this invention, Comprising: This invention is limited to these embodiment and is not interpreted. Note that in the drawings referred to in the present embodiment, the same portion or a portion having a similar function is denoted by the same reference symbol or a similar reference symbol (a reference symbol simply including A, B, etc. after a number) and repeated. The description of may be omitted. In addition, the dimensional ratio in the drawing may be different from the actual ratio for convenience of explanation, or a part of the configuration may be omitted from the drawing.
<第1実施形態>
[貫通電極基板10の構成]
図1は、本発明の第1実施形態に係る貫通電極基板の構造を説明する図である。図1(a)は基板100の第1面101側から見た図であり、図1(c)は基板100の第1面101に対向する第2面102側から見た図である。図1(b)は、貫通電極基板10の断面構造を説明する図であり、図1(a)、(c)における断面線A−A’の断面に対応する図である。
<First Embodiment>
[Configuration of Through Electrode Substrate 10]
FIG. 1 is a view for explaining the structure of the through electrode substrate according to the first embodiment of the present invention. FIG. 1A is a diagram viewed from the
貫通電極基板10は、基板100、第1貫通電極151、第2貫通電極152、および配線211、212、221、222を備える。基板100は、例えば、ガラス基板である。また、基板100には、第1面101から窪んだ第1窪み部191が配置され、第2面102から窪んだ第2窪み部192が配置されている。
The through
第1貫通電極151は、充填部1511と、充填部1511とガラス基板100との間のシード層1512とを含む。第2貫通電極152についても第1貫通電極151と同様に、充填部1521と、充填部1521とガラス基板100との間のシード層1522とを含む。シード層1512、1522は、電解めっきを行う際のシードとなる層である。電解めっきによって成長させた電極が充填部1511、1512となる。
The first through
以下の説明では、充填部1511とシード層1512とを区別せず、全体として第1貫通電極151と表現する場合がある。また、充填部1521とシード層1522とを区別せず、全体として第2貫通電極152と表現する場合がある。また、第1貫通電極151と第2貫通電極152とを区別せずに説明する場合には、単に貫通電極という場合がある。
In the following description, the filling
第1貫通電極151は、第2面102側から第1窪み部191に基板100を貫通する。この例では、第1貫通電極151は、第2面102および第1窪み部191に到達するように配置されている。
The first through
第2貫通電極152は、第1面101側から第2窪み部192に基板100を貫通する。この例では、第2貫通電極152は、第1面101および第2窪み部192に到達するように配置されている。
The second through
そのため、第1貫通電極151および第2貫通電極152の基板100の厚さ方向の長さは、基板100の厚さ、すなわち第1面101と第2面102との距離よりも短い。この例では、第1貫通電極151および第2貫通電極152は、同じ長さであるが、異なる長さであってもよい。そして、第1貫通電極151は、第2貫通電極152よりも基板100の第2面102側に近い。また、第2貫通電極152は、第1貫通電極151よりも基板100の第1面101側に近い。
Therefore, the lengths of the first through
なお、第1窪み部191および第2窪み部192に対応する部分に貫通電極が存在しなくてもよい。すなわち、貫通電極とは関係なく第1面101または第2面102から窪んだ部分が存在してもよい。
Note that the through electrode does not have to exist in portions corresponding to the
配線211は、第1窪み部191および基板100の第1面101に形成され、第1貫通電極151と電気的に接続している。配線212は、基板100の第2面102に形成され、第1貫通電極151と電気的に接続している。そのため、配線211と配線212とは、第1貫通電極151を介して電気的に接続されている。
The
配線221は、基板100の第1面101に形成され、第2貫通電極152と電気的に接続している。配線222は、第2窪み部192および基板100の第2面102に形成され、第2貫通電極152と電気的に接続している。そのため、配線221と配線222とは、第2貫通電極152を介して電気的に接続されている。配線211、212、221、222をそれぞれ区別せずに説明する場合には、単に配線という場合がある。
The
[配線基板20の構成]
貫通電極基板10を積層することにより、複雑な配線経路を形成することができる。貫通電極基板10を積層したものを、配線基板20という。以下、配線基板20の構造を説明する。
[Configuration of Wiring Board 20]
By laminating the through
図2は、本発明の第1実施形態に係る配線基板の構造を説明する図である。配線基板20は、貫通電極基板10の第1面101側に貫通電極基板10Aが貼り合わされて積層した構造を有する。貫通電極基板10は、図1において説明した構造を有する。貫通電極基板10Aは、この例では、基板100Aを貫通した貫通電極を有し、貫通電極基板10と同様の構造を有しているが、配線経路、貫通電極の位置等は異なっている。なお、貫通電極基板10Aは、窪み部を有しない公知の貫通電極基板であってもよいし、配線を有する一方貫通電極を有しない基板であってもよい。すなわち、第1窪み部191に蓋をして以下に説明する空間1910を形成できる基板であればよい。
FIG. 2 is a view for explaining the structure of the wiring board according to the first embodiment of the present invention. The
貫通電極基板10と貫通電極基板10Aとが貼り合わされることにより、貫通電極151Aと配線221とが電気的に接続される。そのため、配線211Aは、貫通電極151A、配線221、および第2貫通電極152を介して配線222と電気的に接続される。なお、貫通電極基板10Aは、貫通電極151Aの貫通電極基板10側において配線が形成されていてもよい。この場合には、この配線と配線221とが電気的に接続される。
By bonding the through
貫通電極基板10と貫通電極基板10Aとが貼り合わされると、第1窪み部191は貫通電極基板10Aに蓋をされた状態なる。その結果、第1窪み部191の領域は、空間1910が形成される。なお、第1窪み部191に蓋をする貫通電極基板10Aの部分に、窪みが形成されていてもよい。
When the through
この例では、空間1910には、気体が存在しているが、空間の一部または全体に液体が存在してもよいし、固体が存在してもよい。気体、液体等の流体が空間1910に存在する場合には、この空間1910を直線または曲線に沿って配置すること(例えば、図6参照)により、流体の流路として用いられてもよい。なお、この例のように、空間1910に面する部分に配線230Aが存在する場合には、空間1910に存在する液体または固体は、絶縁材料である。一方、配線211と交差する配線230Aが存在しない場合、または配線230Aが存在しても配線211と絶縁をする必要が無い場合には、空間1910に存在する液体または固体は、絶縁材料でなくてもよい。
In this example, a gas is present in the
貫通電極基板10Aは、空間1910に面する部分に配置されている配線230Aを備えている。配線230Aは、図2の奥行き方向に延在している。配線230Aと配線211とは交差しているが、空間1910によって互いに絶縁されている。これらの配線が交差する部分(領域CA)の構造を図3〜5を用いて、より詳細に説明する。
The through-
図3は、本発明の第1実施形態に係る配線基板の配線が交差する部分の構造を説明する図である。図3では、図2で示した領域CAにおいて、配線211、230Aおよび第1窪み部191(空間1910)の三次元での位置関係がわかるように、斜視図で示した。また、図4は、図3における断面線B−B’の断面を説明する図である。図5は、図3における断面線C−C’の断面を説明する図である。
FIG. 3 is a view for explaining the structure of a portion where wiring lines of the wiring board according to the first embodiment of the present invention intersect. In FIG. 3, in the area CA shown in FIG. 2, a perspective view is shown so that the three-dimensional positional relationship between the
図3から図5に示すように、配線211は第1窪み部191の形状に沿って配置される一方、配線230Aは基板100A表面に沿って形成され、第1窪み部191の部分で、配線211と交差するようになっている。配線211と配線230Aとは、これらの交差している部分において、空間1910によって離隔されている。したがって、配線211と配線230Aとは、これらの交差部分においている部分において、絶縁されている。
As shown in FIG. 3 to FIG. 5, the
従来、空間1910に相当する構成が存在しなかったため、配線211と配線230Aとを交差させるためには、これらの間に絶縁層を形成する必要があった。したがって、貫通電極基板の表面に配線を露出することができる部分が限られていた。または、配線211と配線230Aとが交差しないように配置される必要があった。
Conventionally, since there is no configuration corresponding to the
一方、本実施形態で示すように、貫通電極基板の表面に配線が露出した貫通電極基板を貼り合わせるとき、一方の貫通電極基板の表面に他方の貫通電極基板の表面が接触するような構成であっても、その表面から窪んだ部分を利用して形成される空間の部分で配線を交差させることで、交差する配線を互いに絶縁することができる。 On the other hand, as shown in the present embodiment, when the through electrode substrate with the wiring exposed is bonded to the surface of the through electrode substrate, the surface of one through electrode substrate is in contact with the surface of the other through electrode substrate. Even in such a case, the intersecting wirings can be insulated from each other by intersecting the wirings in the space formed by using the recessed portion from the surface.
貫通電極基板を積層したときに形成される空間1910の形状(第1窪み部191の形状)は、様々に取り得る。第1窪み部191の近傍における配線パターンについても様々に取り得る。空間が直線に沿った形状である場合の様々な配線パターンの一例を、以下の第2実施形態から第5実施形態において説明する。なお、第1窪み部191に対応して形成される空間1910について説明しているが、第2窪み部192など、他の窪み部であても同様である。
The shape of the
<第2実施形態>
図6は、本発明の第2実施形態に係る配線基板の配線が交差する部分の構造を説明する図である。図6では、図3に対応する斜視図である。また、図7は、図6における断面線D−D’の断面を説明する図である。図8は、図6における断面線E−E’の断面を説明する図である。
Second Embodiment
FIG. 6 is a view for explaining the structure of a portion where wiring lines of a wiring board according to the second embodiment of the present invention intersect. 6 is a perspective view corresponding to FIG. FIG. 7 is a diagram for explaining a cross section taken along a cross-sectional line DD ′ in FIG. 6. FIG. 8 is a diagram for explaining a cross section taken along a cross sectional line EE ′ in FIG.
図6から図8に示すように、第1窪み部191(空間1910)が延在する方向に沿って、第1貫通電極151が並んで配置されている。そして、配線211は、第1貫通電極151から第1面101に延在するように配置されている。配線230Aは、基板100Aにおいて、第1窪み部191(空間1910)が延在する方向に沿って配置されている。この場合でも、配線211と配線230Aとは、これらの交差部分において、空間1910によって絶縁されている。したがって、このように配置した第2実施形態においても、第1実施形態と同様の効果を奏する。
As shown in FIGS. 6 to 8, the first through
<第3実施形態>
図9は、本発明の第3実施形態に係る配線基板の配線が交差する部分の構造を説明する図である。図9では、図3、6に対応する斜視図である。また、図10は、図6における断面線F−F’の断面を説明する図である。図8は、図6における断面線G−G’の断面を説明する図である。
<Third Embodiment>
FIG. 9 is a view for explaining the structure of a portion where wiring lines of a wiring board according to the third embodiment of the present invention intersect. FIG. 9 is a perspective view corresponding to FIGS. FIG. 10 is a diagram for explaining a cross section taken along a cross-sectional line FF ′ in FIG. 6. FIG. 8 is a diagram for explaining a cross section taken along a cross sectional line GG ′ in FIG. 6.
図9から図11に示すように、第1貫通電極151から第1窪み部191(空間1910)が延在する方向に沿って、配線211が配置されている。配線230Aは基板100Aの表面に沿って配置され、第1窪み部191の部分で、配線211と交差するようになっている。配線211と配線230Aとは、これらの交差している部分において、空間1910によって離隔されている。したがって、配線211と配線230Aとは、これらの交差部分においている部分において、絶縁されている。したがって、このように配置した第3実施形態においても、第1実施形態と同様の効果を奏する。
As shown in FIGS. 9 to 11, the
<第4実施形態>
図12は、本発明の第4実施形態に係る配線基板の配線が交差する部分の構造を説明する図である。図12では、図3、6、9に対応する斜視図である。図12に示すように、配線211は、第2実施形態のような配線211において、さらに、第1窪み部191(空間1910)が延在する方向に沿って、配線211が延在している構成である。このように、配線211は、一方向に延在する場合に限らず、複数方向に枝分かれして延在してもよい。また、枝分かれする場所は貫通電極が存在する部分に限られない。
<Fourth embodiment>
FIG. 12 is a view for explaining the structure of a portion where wiring lines of a wiring board according to the fourth embodiment of the present invention intersect. FIG. 12 is a perspective view corresponding to FIGS. As shown in FIG. 12, the
配線230Aは、基板100Aにおいて、第1窪み部191(空間1910)が延在する方向に沿って配置されている。この場合でも、配線211と配線230Aとは、これらの交差部分において、空間1910によって絶縁されている。したがって、このように配置した第4実施形態においても、第1実施形態と同様の効果を奏する。なお、図12においては、第1貫通電極151が複数ではなく一つになっている例を示している。
The
<第5実施形態>
図13は、本発明の第5実施形態に係る配線基板の配線が交差する部分の構造を説明する図である。図13では、図3、6、9、12に対応する斜視図である。図13に示すように、第5実施形態においては、第2実施形態のように第1貫通電極151から第1表面101に延在する配線211のうち、第1窪み部191(空間1910)の内部のみで延在し、第1面101においては延在していない場合の例である。
<Fifth Embodiment>
FIG. 13 is a view for explaining the structure of a portion where wiring lines of a wiring board according to the fifth embodiment of the present invention intersect. FIG. 13 is a perspective view corresponding to FIGS. As shown in FIG. 13, in the fifth embodiment, of the
配線230Aについて、図13においては記載していないが、存在してもよい。配線211は、第1窪み部191(空間1910)に存在し、第1面101では存在していない。したがって、配線230Aが存在する場合、貫通電極基板10Aにおいて配線230Aがどのようなパターンで配置されても、配線211と配線230Aとは、これらの交差部分において、空間1910によって絶縁されることになる。このような構造は、空間1910に流体を配置することによって、いわゆるマイクロ流路として用いるのに適当である。そして、配線211については、マイクロ流路において電気浸透流を発生させるために用いればよい。
The
<第1実施形態の貫通電極基板の製造方法>
続いて、第1実施形態の貫通電極基板10を製造する方法について、図14、図15を用いて説明する。
<The manufacturing method of the penetration electrode substrate of a 1st embodiment>
Next, a method for manufacturing the through
図14は、本発明の第1実施形態に係る貫通電極基板の製造方法を説明する図である。図15は、図14に続く貫通電極基板の製造方法を説明する図である。 FIG. 14 is a view for explaining the method of manufacturing the through electrode substrate according to the first embodiment of the present invention. FIG. 15 is a view for explaining a method for manufacturing the through electrode substrate subsequent to FIG. 14.
まず、第1面101および第2面102を有する基板100を準備する(図14(a))。基板100は、例えば、ガラス基板である。なお、基板100は、ガラス基板に限らず、サファイア等絶縁性基板を用いてもよいし、シリコン等の高抵抗半導体基板を用いてもよい。基板100の厚さは、例えば、100μm〜800μmであるが、さらに薄くてもよいし、厚くてもよい。
First, the
続いて、基板100の第1面101および第2面102に有底孔150を形成する(図14(b))。基板100の第1面101側の有底孔150は、第2面102まで到達していない。また、基板100の第2面102側の有底孔150は、第1面101まで到達していない。
Subsequently, a bottomed
有底孔150は、基板100の表面にマスクを形成してRIE(Reactive Ion Etching)、DRIE(Deep Reactive Ion Etching)等のドライエッチング、サンドブラスト加工等によって形成されてもよいし、レーザ加工によって形成されてもよい。このとき、ウエットエッチングを用いてもよい。また、この例では、有底孔150の直径は10μm〜100μmであるが、さらに小さくてもよいし、大きくてもよい。有底孔150の形状について制限はないが、例えば円形以外にも矩形や多角形であってもよい。貫通電極基板10の用途にもよるが、有底孔150のアスペクト比は5以上であることが好ましい。第1面101側の有底孔150の深さと第2面102側の有底孔150の深さとが同じであるが、異なっていてもよい。各図では、有底孔150は基板100の厚さ方向にストレートな形状を示しているが、これに限らず、テーパー形状、曲面形状、あるいはこれらを組み合わせた形状などであってもよい。
The bottomed
なお、基板100がガラス基板ではなく、半導体基板等であって導電性を有する場合には、図14(b)の形状の基板100の表面(有底孔150の表面を含む)に絶縁層が形成される。本実施形態のようにガラス基板100であっても絶縁層が形成されてもよい。
Note that in the case where the
続いて、基板100の第1面101、第2面102および有底孔150の表面にシード層1532を形成し、電解めっき法によりシード層1532上にめっき層1531を形成する(図14(c))。このとき、めっき層1531は、有底孔150を充填するように形成される。
Subsequently, a
シード層1532は、めっき層1531を形成するためのシードとなる層である。シード層1532は、例えば、銅、チタン、タンタル、タングステン等の金属またはこれらを用いた合金の単層膜または積層膜であり、PVD法(蒸着法およびスパッタリング法等)、CVD法等により形成される。めっき層1531は金属材料で形成される。金属材料は、例えば、銅、金、銀、白金、ロジウム、スズ、アルミニウム、ニッケル、クロム等の金属またはこれらを用いた合金などから選択される。
The
続いて、基板100の第1面101および第2面102に形成されたシード層1532およびめっき層1531を除去する。シード層1532およびめっき層1531は、例えば、CMP(Chemical Mechanical Polishing)を用いて除去される。その結果、基板100の第1面101および第2面102が露出される。そして、有底孔150にシード層1512および充填層1511を含む第1貫通電極151およびシード層1522および充填層1521を含む第2貫通電極152が形成される(図14(d))。この段階では、第1貫通電極151は、第2面102側に露出する一方、第1面101側には露出していない。また、第2貫通電極152は、第1面101側に露出する一方、第2面102側には露出していない。
Subsequently, the
続いて、貫通電極が露出されていない側の基板100をエッチングする。このエッチングを行うために、まず、基板100の第1面101側および第2面102側にレジストマスク390を形成する(図15(a))。レジストマスク390は、第1貫通電極151の第1面101側に開口部391が形成され、第2貫通電極152の第2面102側に開口部392が形成されている。
Subsequently, the
レジストマスク390が形成された基板100をフッ化水素酸に曝し、基板100に対してウエットエッチングをすると、開口部391、392の形状に対応した第1窪み部191および第2窪み部192が形成される(図15(b))。このとき、エッチング時間を調整して、第1貫通電極151が第1窪み部191から露出するようにし、また、第2貫通電極152が第2窪み部192から露出するようにする。なお、第1面101側と第2面102側とを一括でエッチングする場合に限らず、別々にエッチングするようにしてもよい。第1貫通電極151と第2貫通電極152との長さが異なる場合に特に有効である。また、第1貫通電極151と第2貫通電極152との露出量(窪み部の表面からの突出量)を変えたい場合にも有効である。この場合には、エッチングされないようにする面は、全面にレジストマスク390を形成しておけばよい。
When the
第1窪み部191および第2窪み部192をエッチングし、第1貫通電極151と第2貫通電極152とを露出させた後に、レジストマスク390を除去する(図15(c))。
After the
なお、図15(c)における貫通電極基板10の構造において、貫通電極と基板100との位置関係が、この図とは異なる関係になっていてもよい。貫通電極基板10の他の構造について、図16〜図18に示すような構造を例示する。
In the structure of the through
図16は、図15(c)における構造に関し、他の構造の第1の例を説明する図である。図16に示す例では、第1窪み部191Bおよび第2窪み部192Bが図15(c)の第1窪み部191および第2窪み部192よりも深く形成されている。
FIG. 16 is a diagram illustrating a first example of another structure with respect to the structure in FIG. In the example shown in FIG. 16, the
これによって、第1貫通電極151が第1窪み部191Bから突出し、第2貫通電極152が第2窪み部192Bから突出している構造になっている。なお、第1窪み部191Bおよび第2窪み部192Bが図15(c)の場合と同じであっても、有底孔150の深さが図14(b)の場合よりも深く形成されていれば、貫通電極基板10が図16と同様な構造になる。
Accordingly, the first through
図17は、図15(c)における構造に関し、他の構造の第2の例を説明する図である。図17に示す例では、第1窪み部191Cおよび第2窪み部192Cの形状が、図15(c)の第1窪み部191および第2窪み部192と異なっている。
FIG. 17 is a diagram illustrating a second example of another structure with respect to the structure in FIG. In the example shown in FIG. 17, the shape of the 1st
具体的には、第1窪み部191Cは、基板表面側の窪み部1911と基板内部側の窪み部1912とで形成されている。第2窪み部192Cは、基板表面側の窪み部1921と基板内部側の窪み部1922とで形成されている。基板表面側の窪み部1911、1921は、図15(c)の第1窪み部191および第2窪み部192と同様な方法で形成されるが、この例では、貫通電極を露出させないように形成される。
Specifically, the
その後、再び、貫通電極の一部領域を露出させるように、残存した基板100をさらにエッチングする。このエッチングの際には、新たにレジストマスクを形成して、エッチングマスクとして用いればよい。これによって第1貫通電極151の第1窪み部191C側の面は、その面の周縁部が基板100に覆われ、その面の一部領域が露出されることになる。第2貫通電極152の第2窪み部192C側の面も同様に、その面の周縁部が基板100に覆われ、その面の一部領域が露出されることになる。
Thereafter, the remaining
図18は、図15(c)における構造に関し、他の構造の第3の例を説明する図である。図18に示す例では、貫通電極の基板表面側の構造が、図15(c)と異なっている。図18(a)に示す例では、基板100の第2面102側の第1貫通電極151の端部が、基板100の内部側に存在し、基板100の第1面101側の第2貫通電極152の端部が、基板100の内部側に存在する。また、図18(b)に示す例では、第1貫通電極151の端部が、基板100の第2面102から突出し、第2貫通電極152の端部が、基板100の第1面101側から突出している。
FIG. 18 is a diagram illustrating a third example of another structure with respect to the structure in FIG. In the example shown in FIG. 18, the structure of the through electrode on the substrate surface side is different from that in FIG. In the example shown in FIG. 18A, the end of the first through
このような構造は、例えば、図14(c)から図14(d)に至る製造工程において、シード層1532およびめっき層1531を除去する際の方法および条件を調整することで形成されればよい。
Such a structure may be formed by adjusting the method and conditions for removing the
図15に戻って説明を続ける。 Returning to FIG. 15, the description will be continued.
図15(c)に示すようにレジストマスク390を除去した後、基板100の第1面101側および第2面102側に導電層200を形成する(図15(d))。この際、導電層200は、第1窪み部191および第2窪み部192の内面にも形成される。導電層200は、例えば、銅、チタン、タンタル、タングステン、アルミニウム等の金属またはこれらを用いた合金の単層膜または積層膜であり、PVD法、CVD法等により形成される。
After removing the resist
この導電層200に対してフォトリソグラフィによるパターニングが行われると、図1(b)に示すような配線211、212、221、222が形成される。この際のフォトリソグラフィによるパターニングのレジストコートには、スプレーコーティングまたはドライフィルムレジストを採用することが望ましい。本実施形態のように最表面に段差を有する構造である場合には、一般的なスピンコートでは、この段差部分をきっかけとしてレジストの塗布不良を生じる場合がある。レジストの塗布不良としては、例えば、この段差部分から筋を引いたように塗布されない部分が生じる不良、塗布されてもレジスト膜厚が非常に薄い部分が生じる不良がある。
When the
なお、配線211、212、221、222が形成された後、第1窪み部191および第2窪み部192の少なくとも一方を絶縁材料で埋めるようにしてもよい。絶縁材料としては、ポリイミド等の有機樹脂であることが望ましく、さらに無機絶縁層が積層されていてもよい。このようにすると、配線基板20に配置される空間1910において、上述したように固体の絶縁材料を充填することができる。この配線基板20の用途によっては温度変化による膨張収縮が生じ、空間1910に気体が充填されていると、その影響が大きくなる場合がある。また、交差する配線間に高電位差が生じる用途である場合、気体での絶縁では放電が発生する場合も考えられる。そのため、固体の絶縁材料が充填されていると、様々な用途において好ましい。
In addition, after the
また、これらの配線上にコンタクトホールを有する絶縁膜を形成し、コンタクトホールを介して配線と電気的に接続する導電層を積層することによって、多層配線化してもよい。この場合には、第1窪み部191および第2窪み部192がこの絶縁層等によって埋め込まれないようにしてもよい。以上が、貫通電極基板10の製造方法である。
Alternatively, an insulating film having a contact hole may be formed over these wirings, and a conductive layer that is electrically connected to the wirings through the contact holes may be stacked to form a multilayer wiring. In this case, the
このようにして製造された貫通電極基板10が他の基板と貼り合わされることにより、図2に示すような配線基板20が形成される。
The through
<第6実施形態>
上述した配線基板20において配置された空間1910の利用例として、上記実施形態では、交差する配線の絶縁に用いられる例、流体の経路とする例について説明した。第6実施形態では、空間1910を他の用途で用いる例について説明する。他の用途として、第6実施形態では、半導体素子を配置する例を説明する。
<Sixth Embodiment>
As examples of use of the
図19は、本発明の第6実施形態に係る配線基板に形成される空間に半導体素子を配置した場合の第1の例を説明する図である。図19に示す例では、配線基板20Sは、貫通電極基板10Sと貫通電極基板10SAとの間に形成される空間1910Sに配置された半導体素子300Sを有している。半導体素子300Sは、第1貫通電極151Sに接続された配線211Sに対向して配置され、貫通電極基板10SAに配置された配線230S1と配線230S2とに接続されている。
FIG. 19 is a view for explaining a first example when semiconductor elements are arranged in a space formed in the wiring board according to the sixth embodiment of the present invention. In the example illustrated in FIG. 19, the
半導体素子300Sは、貫通電極基板10Sと貫通電極基板10SAとが貼り合わされる前に、配線230S1と配線230S2とに接続されて、貫通電極基板10SAにマウントされる。
The
図20は、本発明の第6実施形態に係る配線基板に形成される空間に半導体素子を配置した場合の第2の例を説明する図である。図20に示す例では、配線基板20Rは、貫通電極基板10Rと貫通電極基板10RAとの間に形成される空間1910Rに配置された半導体素子300Rを有している。半導体素子300Rは、貫通電極基板10RAに配置された配線230Rに対向して配置され、第1貫通電極151R1に接続された配線211R1と、第1貫通電極151R2に接続された配線211R2とに接続されている。
FIG. 20 is a view for explaining a second example when semiconductor elements are arranged in a space formed in the wiring board according to the sixth embodiment of the present invention. In the example shown in FIG. 20, the wiring board 20R includes a
半導体素子300Rは、貫通電極基板10Rと貫通電極基板10RAとが貼り合わされる前に、配線211R1と配線211R2とに接続されて、貫通電極基板10Rにマウントされる。
The
上述した半導体素子300S、300Rは、例えば、センサ等の受動素子を含んでいてもよいし、トランジスタ等のスイッチング素子を含んでいてもよい。また、空間1910を流体経路とする場合には、半導体素子300S、300Rは、その流体に対して作用する機能を有していてもよいし、その流体からの作用によって半導体素子300S、300Rの動作が変化する機能を有していてもよい。また、この流体が半導体素子300S、300Rの冷却に用いられてもよい。このように、配線基板20S、20Rは、単なる配線を有する基板という用途だけでなく、様々な機能を実現する用途に用いることもできる。その結果、本来、配線基板20S、20Rに接続される他の基板で実現されていた機能の一部を配線基板20S、20Rで実現することができるため、全体として設計の自由度を向上させることもできる。
The
<第7実施形態>
上述した実施形態における貫通電極基板の製造工程においては、有底孔150の内部をめっき層1531で充填していたが、有底孔150の内部が金属材料で充填されないようにしてもよい。この場合の例を第7実施形態として説明する。
<Seventh embodiment>
In the manufacturing process of the through electrode substrate in the above-described embodiment, the inside of the bottomed
図21は、本発明の第7実施形態に係る貫通電極基板の製造方法を説明する図である。図14(b)のように有底孔150が形成された後、導電層1531Dを形成する(図21(a))。導電層1531Dは、上述したシード層1532と同様に、例えば、銅、チタン、タンタル、タングステン等の金属またはこれらを用いた合金の単層膜または積層膜であり、PVD法(蒸着法およびスパッタリング法等)、CVD法等により形成される。
FIG. 21 is a diagram for explaining a method for manufacturing the through electrode substrate according to the seventh embodiment of the present invention. After the bottomed
図14(c)に示す場合と異なり、有底孔150の内部は、図21(a)で示すように金属材料で充填されずに有底孔150の表面に沿って形成され、空間が残されている。そして、フォトリソグラフィによるパターニングで第1貫通電極151Dおよび第2貫通電極152Dが形成される(図21(b))。このとき貫通電極だけでなく、配線パターンが形成されてもよい。
Unlike the case shown in FIG. 14C, the inside of the bottomed
図15(a)〜図15(c)において説明した工程で、第1窪み部191および第2窪み部192を形成する(図21(c))。第1窪み部191および第2窪み部192を形成する前または後に、第1貫通電極151Dおよび第2貫通電極152Dに囲まれた有底孔150の内部空間を有機樹脂等の絶縁膜で充填してもよい。
In the steps described with reference to FIGS. 15A to 15C, the
ここでは、有底孔150の内部空間を有機樹脂膜161、162で充填し、図15(d)に示す工程と同様に導電層を形成してフォトリソグラフィによるパターニングを実施し、配線211D、212D、221D、222Dを形成する(図21(d))。なお、有底孔150の内部空間を有機樹脂層161、162で充填しない場合には、配線211D、212D、221D、222Dを形成する導電層が、その内部空間の少なくとも一部に形成されてもよい。
Here, the inner space of the bottomed
有底孔150の内部をめっき層で充填しようとすると、有底孔150の大きさによっては充填に時間がかかる場合がある。また、基板100の表面に形成された不必要なめっき層をCMPで除去する必要がある。本実施形態のようにして貫通電極を形成すると、貫通孔全体を金属材料で充填することにならないため、製造工程にかかる時間を低減することができる。
When filling the inside of the bottomed
<第8実施形態>
第8実施形態においては、上述した各実施形態における貫通電極基板または配線基板を用いて製造される半導体装置について説明する。
<Eighth Embodiment>
In the eighth embodiment, a semiconductor device manufactured using the through electrode substrate or the wiring substrate in each of the above-described embodiments will be described.
図22は、本発明の第8実施形態に係る半導体装置を示す図である。半導体装置1000は、3つの基板60(60−1、60−2、60−3)が積層され、LSI(Large Scale Integrated Circuit)基板70に接続されている。基板60−1、60−2は、上述した各実施形態の貫通電極基板または配線基板である。いずれか一方は、上述した各実施形態の貫通電極基板または配線基板ではなく、従来から存在する貫通電極基板(単に、基板両面を電気的に接続する貫通電極を有する基板)であってもよい。これらの基板60のうちシリコン基板を用いた貫通電極基板が存在する場合には、その貫通電極基板にDRAM等の半導体素子が形成されてもよい。
FIG. 22 is a diagram showing a semiconductor device according to the eighth embodiment of the present invention. In the
それぞれの基板60−1、60−2、60−3には、バンプと接続するための接続端子が配置されている。接続端子は、同じ基板に配置された配線と接続されている。基板60−1の接続端子81−1は、LSI基板70の接続端子80とバンプ90−1により接続されている。基板60−1の接続端子82−1は、基板60−2の接続端子81−2とバンプ90−2により接続されている。基板60−2の接続端子82−2と、基板60−3の接続端子83−1とについても、接続端子がバンプ90−3により接続されている。バンプ90−1、90−2、90−3は、例えば、インジウム、銅、金等の金属を用いる。
Connection terminals for connecting to the bumps are disposed on the respective substrates 60-1, 60-2, 60-3. The connection terminal is connected to the wiring arranged on the same substrate. The connection terminal 81-1 of the substrate 60-1 is connected to the
なお、基板60を積層する場合には、3層に限らず、2層であってもよいし、さらに4層以上であってもよい。また、基板60と他の基板との接続においては、バンプによるものに限らず、共晶接合など、他の接合技術を用いてもよい。また、ポリイミド、エポキシ樹脂等を塗布、焼成して、基板60と他の基板とを接着してもよい。
In addition, when laminating | stacking the board |
図23は、本発明の第8実施形態に係る半導体装置の別の例を示す図である。図22に示す半導体装置1000は、MEMSデバイス、CPU、メモリ等の半導体チップ(LSIチップ)71−1、71−2、および配線基板20が積層され、LSI基板70に接続されている。
FIG. 23 is a diagram showing another example of the semiconductor device according to the eighth embodiment of the present invention. A
半導体チップ71−1と半導体チップ71−2との間に、基板60が配置され、バンプ90−1、90−2により接続されている。基板60は、上述した各実施形態の貫通電極基板または配線基板である。
A
LSI基板70上に半導体チップ71−1が載置されている。LSI基板70と半導体チップ71−2とは、ワイヤ95により接続されている。この例では、基板60は、複数の半導体チップを積層して3次元実装するためのインターポーザとしても用いられ、それぞれ機能の異なる複数の半導体チップを積層することで、多機能の半導体装置を製造することができる。例えば、半導体チップ71−1を3軸加速度センサとし、半導体チップ71−2を2軸磁気センサとすることによって、5軸モーションセンサを1つのモジュールで実現した半導体装置を製造することができる。なお、基板60として第5実施形態で説明した配線基板20S、20Rを用いれば、半導体素子300S、300Rによって、さらに多機能な半導体装置を製造することもできる。
A semiconductor chip 71-1 is mounted on the
半導体チップがMEMSデバイスにより形成されたセンサなどである場合には、センシング結果がアナログ信号により出力されるようなときがある。この場合には、ローパスフィルタ、アンプ等についても半導体チップまたは配線基板20S、20Rに形成してもよい。配線基板20S、20Rに形成する場合には、半導体素子300S、300Rがこれらの機能を有するようにすればよい。
When the semiconductor chip is a sensor formed by a MEMS device, the sensing result may be output as an analog signal. In this case, a low-pass filter, an amplifier, and the like may be formed on the semiconductor chip or the wiring boards 20S and 20R. When forming on the wiring boards 20S and 20R, the
図24は、本発明の第8実施形態に係る半導体装置のさらに別の例を示す図である。上記2つの例(図22、図23)は、3次元実装であったが、この例では、2.5次元実装に適用した例である。図24に示す例では、LSI基板70には、6つの基板60(60−1〜60−6)が積層されて接続されている。ただし、全ての基板60が積層して配置されているだけでなく、基板面内方向にも並んで配置されている。基板60の少なくとも一つは、上述した各実施形態の貫通電極基板または配線基板である。
FIG. 24 is a diagram showing still another example of the semiconductor device according to the eighth embodiment of the present invention. The above two examples (FIGS. 22 and 23) are three-dimensional mounting, but in this example, the example is applied to 2.5-dimensional mounting. In the example shown in FIG. 24, six substrates 60 (60-1 to 60-6) are stacked and connected to the
図24の例では、LSI基板70上に基板60−1、60−5が接続され、基板60−1上に基板60−2、60−4が接続され、基板60−2上に基板60−3が接続され、基板60−5上に基板60−6が接続されている。なお、図23に示す例のように、基板60を複数の半導体チップを接続するためのインターポーザとして用いても、このような2.5次元実装が可能である。例えば、基板60−3、60−4、60−6などが半導体チップに置き換えられてもよい。
In the example of FIG. 24, the substrates 60-1 and 60-5 are connected to the
上述した各実施形態における配線基板は、複雑な配線経路を形成することができるため、半導体チップ等、配線基板と接続される基板の設計の自由度を向上させることができる。したがって、上述した各実施形態の貫通電極基板およびこれを用いた配線基板は、他の基板との効率的な接続が可能となり、様々な用途に適用しやすくなる。 Since the wiring board in each embodiment described above can form a complicated wiring path, the degree of freedom in designing a board connected to the wiring board, such as a semiconductor chip, can be improved. Therefore, the through electrode substrate of each embodiment described above and the wiring substrate using the same can be efficiently connected to other substrates and can be easily applied to various applications.
上述のように製造された半導体装置1000は、例えば、携帯端末(携帯電話、スマートフォンおよびノート型パーソナルコンピュータ等)、情報処理装置(デスクトップ型パーソナルコンピュータ、サーバ、カーナビゲーション等)、家電等、様々な電気機器に搭載される。
The
図25は、本発明の第7実施形態に係る半導体装置を用いた電子機器を示す図である。
半導体装置1000が搭載された電気機器の例として、図25(a)にはスマートフォン5000を示し、図25(b)にはノート型パーソナルコンピュータ6000を示した。これらの電気機器は、アプリケーションプログラムを実行して各種機能を実現するCPU等で構成される制御部1100を有する。各種機能には、半導体装置1000からの出力信号を用いる機能が含まれる。
FIG. 25 is a diagram showing an electronic apparatus using the semiconductor device according to the seventh embodiment of the present invention.
As an example of an electric device in which the
10,10A,10S,10R,10SA,10RA…貫通電極基板、20,20S,20R…配線基板、60…基板、70…LSI基板、71…半導体チップ、80,81,82…接続端子、90…バンプ、95…ワイヤ、100,100A…基板、101…第1面、102…第2面、150…有底孔、151,151A,151D,151S,151R1,151R2…第1貫通電極、152,152D…第2貫通電極、1531…めっき層、1531D…導電層、1532…シード層、161,162…有機樹脂層、191,191B,191C…第1窪み部、192,192B,192C…第2窪み部、200…導電層、211,212,221,222,211A,211D,211S,211R1,211R2,212D,221D,222D,230A,230S1,230S2,230R…配線、300S,300R…半導体素子、390…レジストマスク、391,392…開口部、1000…半導体装置、1100…制御部、1511,1521…充填部、1512,1522…シード層、1910,1910S,1910R…空間、1911,1921…基板表面側の窪み部、1912,1922…基板内部側の窪み部、5000…スマートフォン、6000…ノート型パーソナルコンピュータ 10, 10A, 10S, 10R, 10SA, 10RA ... through electrode substrate, 20, 20S, 20R ... wiring substrate, 60 ... substrate, 70 ... LSI substrate, 71 ... semiconductor chip, 80, 81, 82 ... connection terminal, 90 ... Bump, 95 ... wire, 100, 100A ... substrate, 101 ... first surface, 102 ... second surface, 150 ... bottom hole, 151, 151A, 151D, 151S, 151R1, 151R2 ... first through electrode, 152, 152D ... 2nd penetration electrode, 1531 ... plating layer, 1531D ... conductive layer, 1532 ... seed layer, 161, 162 ... organic resin layer, 191, 191B, 191C ... 1st hollow part, 192, 192B, 192C ... 2nd hollow part , 200... Conductive layer, 211, 212, 221, 222, 211A, 211D, 211S, 211R1, 211R2, 212D, 22 D, 222D, 230A, 230S1, 230S2, 230R ... wiring, 300S, 300R ... semiconductor element, 390 ... resist mask, 391, 392 ... opening, 1000 ... semiconductor device, 1100 ... control unit, 1511, 1521 ... filling unit, 1512, 1522 ... seed layer, 1910, 1910S, 1910R ... space, 1911, 1921 ... depression on the substrate surface side, 1912, 1922 ... depression on the substrate inner side, 5000 ... smartphone, 6000 ... notebook personal computer
Claims (13)
前記基板を貫通する電極であって、前記第1面と前記第2面との距離よりも前記厚さ方向の長さが短い第1貫通電極および第2貫通電極と、を備え、
前記第2貫通電極は、前記第1貫通電極より前記第1面の近くに配置され、
前記第1貫通電極は、前記第2貫通電極より前記第2面の近くに配置されることを特徴とする貫通電極基板。 A substrate having at least a first surface and a second surface facing each other and spaced apart in the thickness direction;
A first penetrating electrode and a second penetrating electrode that penetrate through the substrate and have a length in the thickness direction shorter than a distance between the first surface and the second surface;
The second through electrode is disposed closer to the first surface than the first through electrode,
The through electrode substrate, wherein the first through electrode is disposed closer to the second surface than the second through electrode.
前記第1貫通電極が前記第1窪み部に配置され、
前記第2貫通電極が前記第2窪み部に配置されることを特徴とする請求項1に記載の貫通電極基板。 The substrate has a first indented portion recessed from the first surface and a second indented portion recessed from the second surface,
The first through electrode is disposed in the first recess;
The through electrode substrate according to claim 1, wherein the second through electrode is disposed in the second recess.
前記第2面側から前記第1窪み部に前記基板を貫通する第1貫通電極と、
前記第1面側から前記第2窪み部に前記基板を貫通する第2貫通電極と、
を有することを特徴とする貫通電極基板。 A substrate having a first surface and a second surface facing each other, a first recess portion recessed from the first surface, and a second recess portion recessed from the second surface;
A first through electrode penetrating the substrate from the second surface side to the first recess,
A second through electrode penetrating the substrate from the first surface side to the second depression,
A through electrode substrate comprising:
前記第1窪み部を覆う第2基板と、
を有し、
前記第1窪み部と前記第2基板との間に空間が配置され、
前記第2基板には、前記空間に面した配線が配置され、
前記第1窪み部に配置された第1貫通電極と前記第2基板に配置された配線とは、前記空間を介して絶縁されていることを特徴とする配線基板。 The through electrode substrate according to any one of claims 2 to 6,
A second substrate covering the first depression,
Have
A space is disposed between the first recess and the second substrate;
On the second substrate, wiring facing the space is arranged,
The wiring substrate, wherein the first through electrode disposed in the first recess and the wiring disposed in the second substrate are insulated through the space.
前記第1窪み部に配置された配線と前記第2基板に配置された配線とは、前記空間を介して絶縁されていることを特徴とする請求項7に記載の配線基板。 In the first depression, a wiring connected to the first through electrode is disposed,
The wiring board according to claim 7, wherein the wiring arranged in the first recess and the wiring arranged in the second substrate are insulated through the space.
前記第1窪み部を覆う第2基板と、
を有し、
前記第1窪み部と前記第2基板との間に液体または固体の絶縁材料が配置され、
前記第2基板には、前記絶縁材料に面した配線が配置され、
前記第1窪み部に配置された第1貫通電極と前記第2基板に配置された配線とは、前記絶縁材料を介して絶縁されていることを特徴とする配線基板。 The through electrode substrate according to any one of claims 2 to 6,
A second substrate covering the first depression,
Have
A liquid or solid insulating material is disposed between the first recess and the second substrate,
A wiring facing the insulating material is disposed on the second substrate,
The wiring substrate, wherein the first through electrode disposed in the first recess and the wiring disposed in the second substrate are insulated via the insulating material.
前記第1窪み部に配置された配線と前記第2基板に配置された配線とは、前記絶縁材料を介して絶縁されていることを特徴とする請求項7に記載の配線基板。 In the first depression, a wiring connected to the first through electrode is disposed,
The wiring board according to claim 7, wherein the wiring arranged in the first recess and the wiring arranged in the second substrate are insulated via the insulating material.
前記配線基板に配置されたいずれかの配線と電気的に接続され、前記第1窪み部と前記第2基板との間に配置された半導体素子と、
を有する半導体装置。 A wiring board according to any one of claims 7 to 11,
A semiconductor element that is electrically connected to any wiring disposed on the wiring substrate and disposed between the first recess and the second substrate;
A semiconductor device.
前記配線基板に積層され、前記配線基板と電気的に接続された半導体チップとを有することを特徴とする半導体装置。 A wiring board according to any one of claims 7 to 11,
A semiconductor device comprising: a semiconductor chip stacked on the wiring board and electrically connected to the wiring board.
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Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03136395A (en) * | 1989-10-23 | 1991-06-11 | Shinko Electric Ind Co Ltd | Insulating board using wiring circuit |
JP2006229162A (en) * | 2005-02-21 | 2006-08-31 | Daisho Denshi:Kk | Substrate and method of producing same |
JP2007067215A (en) * | 2005-08-31 | 2007-03-15 | Sanyo Electric Co Ltd | Circuit board, method of manufacturing circuit board and circuit device |
JP2007194591A (en) * | 2006-01-16 | 2007-08-02 | Samsung Electronics Co Ltd | Wafer level packaging cap and its manufacturing method |
JP2008060334A (en) * | 2006-08-31 | 2008-03-13 | Honda Motor Co Ltd | Circuit board, and manufacturing method thereof |
JP2009117536A (en) * | 2007-11-05 | 2009-05-28 | Towa Corp | Resin-sealed light emitter, and manufacturing method thereof |
JP2010219364A (en) * | 2009-03-18 | 2010-09-30 | Nec Corp | Method of modifying printed wiring board, and modified printed wiring board |
JP2012028623A (en) * | 2010-07-26 | 2012-02-09 | Panasonic Electric Works Co Ltd | Three-dimensional substrate manufacturing method and three-dimensional substrate |
-
2014
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03136395A (en) * | 1989-10-23 | 1991-06-11 | Shinko Electric Ind Co Ltd | Insulating board using wiring circuit |
JP2006229162A (en) * | 2005-02-21 | 2006-08-31 | Daisho Denshi:Kk | Substrate and method of producing same |
JP2007067215A (en) * | 2005-08-31 | 2007-03-15 | Sanyo Electric Co Ltd | Circuit board, method of manufacturing circuit board and circuit device |
JP2007194591A (en) * | 2006-01-16 | 2007-08-02 | Samsung Electronics Co Ltd | Wafer level packaging cap and its manufacturing method |
JP2008060334A (en) * | 2006-08-31 | 2008-03-13 | Honda Motor Co Ltd | Circuit board, and manufacturing method thereof |
JP2009117536A (en) * | 2007-11-05 | 2009-05-28 | Towa Corp | Resin-sealed light emitter, and manufacturing method thereof |
JP2010219364A (en) * | 2009-03-18 | 2010-09-30 | Nec Corp | Method of modifying printed wiring board, and modified printed wiring board |
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