JP2016009713A - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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Abstract

【課題】炭化珪素基板が割れることを抑制可能な炭化珪素半導体装置の製造方法を提供する。
【解決手段】第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する炭化珪素基板１０が準備される。炭化珪素基板１０の第１の主面１０ａに接して表面電極５０が形成される。表面電極５０を覆うように表面電極上に粘着テープ１が貼り付けられる。大気圧よりも低い第１の圧力において、粘着テープ１が表面電極５０上に貼り付いた状態で炭化珪素基板１０が加熱される。炭化珪素基板１０が加熱された後、炭化珪素基板１０の第２の主面１０ｂが研削される。第２の主面１０ｂを研削する工程後、大気圧よりも低い第２の圧力において、粘着テープ１が表面電極５０上に貼り付いた状態で炭化珪素基板１０の第２の主面１０ｂに対して処理が行われる。
【選択図】図１

Description

本発明は、炭化珪素半導体装置の製造方法に関するものであり、特定的には、炭化珪素基板を加熱する工程を有する炭化珪素半導体装置の製造方法に関するものである。
近年、半導体装置の高耐圧化、低損失化などを可能とするため、半導体装置を構成する材料としての炭化珪素の採用が進められている。炭化珪素は、従来より半導体装置を構成する材料として広く用いられている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
たとえば、特開２０１４−１１２２４号（特許文献１）には、粘着テープを用いた炭化珪素半導体装置の製造方法が記載されている。上記炭化珪素半導体装置の製造方法によれば、炭化珪素基板が粘着テープに固定された状態で、炭化珪素基板の裏面が研削される。炭化珪素基板の裏面が研削された後、粘着テープを１００℃以上に加熱することにより、粘着テープに付着または含有している水分を蒸発させることができる。
特開２０１４−１１２２４号
しかしながら、上記炭化珪素半導体装置の製造方法によれば、炭化珪素基板の裏面が研削されて薄くなった後に、高真空条件下において炭化珪素基板の主面に対して処理を行う際に、粘着テープと炭化珪素基板との間に閉じ込められていた空気または水蒸気などの気体が、粘着テープと炭化珪素基板とに囲まれた空間から外部に放出される。気体が当該空間から外部に放出される際に炭化珪素基板に強い応力が加わることで、炭化珪素基板が割れる場合があった。
本発明の一形態の目的は、炭化珪素基板が割れることを抑制可能な炭化珪素半導体装置の製造方法を提供することである。
本発明の一形態に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。第１の主面と、第１の主面と反対側の第２の主面とを有する炭化珪素基板が準備される。炭化珪素基板の第１の主面に接して表面電極が形成される。表面電極を覆うように表面電極上に粘着テープが貼り付けられる。大気圧よりも低い第１の圧力において、粘着テープが表面電極上に貼り付いた状態で炭化珪素基板が加熱される。炭化珪素基板が加熱された後、炭化珪素基板の第２の主面が研削される。第２の主面を研削する工程後、大気圧よりも低い第２の圧力において、粘着テープが表面電極上に貼り付いた状態で炭化珪素基板の第２の主面に対して処理が行われる。
本発明の一形態によれば、炭化珪素基板が割れることを抑制可能な炭化珪素半導体装置の製造方法を提供することができる。
本発明の一実施の形態に係る炭化珪素半導体装置の構成を概略的に示す断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の脱ガス加熱処理工程を概略的に示すフロー図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の上面素子構造形成工程を概略的に示すフロー図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第３の工程を概略的説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第６の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第７の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第８の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第８の工程を概略的に説明するための斜視模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第９の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１０の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１１の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１２の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１３の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１４の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１５の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１６の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造装置の構成を概略的に示す模式図である。
［本発明の実施形態の説明］
（１）本発明の一形態に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する炭化珪素基板１０が準備される。炭化珪素基板１０の第１の主面１０ａに接して表面電極５０が形成される。表面電極を覆うように表面電極上に粘着テープ１が貼り付けられる。大気圧よりも低い第１の圧力において、粘着テープ１が表面電極５０上に貼り付いた状態で炭化珪素基板１０が加熱される。炭化珪素基板１０が加熱された後、炭化珪素基板１０の第２の主面１０ｂが研削される。第２の主面１０ｂを研削する工程後、大気圧よりも低い第２の圧力において、粘着テープ１が表面電極５０上に貼り付いた状態で炭化珪素基板１０の第２の主面１０ｂに対して処理が行われる。
上記（１）に係る炭化珪素半導体装置の製造方法によれば、炭化珪素基板１０の第２の主面１０ｂが研削される前に、粘着テープ１が表面電極５０上に貼り付いた状態で炭化珪素基板１０が加熱される。これにより、粘着テープ１と表面電極５０との間の空間に閉じ込められた気体の大部分を、当該空間の外部に排出することができる。炭化珪素基板１０の第２の主面１０ｂが研削されて炭化珪素基板が薄くなっている場合と比較して、炭化珪素基板１０の厚みが大きいので、炭化珪素基板１０が加熱される際に、炭化珪素基板１０が割れることを抑制することができる。また第２の主面１０ｂを研削する工程後、大気圧よりも低い第２の圧力において、粘着テープ１が表面電極５０上に貼り付いた状態で炭化珪素基板１０の第２の主面１０ｂに対して処理が行われる。炭化珪素基板１０の第２の主面１０ｂを研削する前に、粘着テープ１と表面電極５０との間の空間に閉じ込められた気体の大部分が、当該空間の外部に排出されているので、炭化珪素基板１０の第２の主面１０ｂに対して研削が行われた後においては、粘着テープ１と表面電極５０との間の空間には、ほとんど気体が残っていない。そのため、大気圧よりも低い第２の圧力において、炭化珪素基板１０の第２の主面１０ｂに対して処理が行われる場合において、炭化珪素基板１０が割れること効果的に抑制することができる。また炭化珪素基板は珪素基板と比較して固く割れやすいので、基板の割れを防止する方策がより必要とされる。
（２）上記（１）に係る炭化珪素半導体装置の製造方法において好ましくは、第１の圧力は、１×１０−５Ｐａ以上１×１０−２Ｐａ以下である。第１の圧力を１×１０−５Ｐａ以上とすることにより、特別な高真空設備や長時間の真空引きを実施することなく容易に処理することができる。第１の圧力を１×１０−２Ｐａ以下とすることにより、粘着テープ１と表面電極５０との間に閉じ込められた気体を効果的に排出することができる。
（３）上記（１）または（２）に係る炭化珪素半導体装置の製造方法において好ましくは、第１の圧力は、第２の圧力以下である。これにより、研削前において、粘着テープ１と表面電極５０との間に閉じ込められた気体を十分排出することができるため、研削後において炭化珪素基板１０が割れることを効果的に抑制することができる。
（４）上記（１）〜（３）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板を加熱する工程における炭化珪素基板１０の温度は、１００℃以上２００℃以下である。炭化珪素基板１０を１００℃以上とすることにより、粘着テープ１と表面電極５０との間の空間に閉じ込められていた水を蒸発させて水蒸気とし、当該水蒸気を当該空間から効果的に排出することができる。炭化珪素基板１０を２００℃以下とすることにより、粘着テープ１に対してダメージを与えることを効果的に防止することができる。
（５）上記（１）〜（４）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板１０の第２の主面１０ｂに対して処理を行う工程は、第２の主面１０ｂを研削する工程において第２の主面１０ｂに形成された加工変質層１０ｃをプラズマエッチングにより除去する工程を含む。粘着テープ１と表面電極５０との間の空間に気体が残っていると、加工変質層１０ｃをプラズマエッチングにより除去する工程において、気体が粘着テープ１と表面電極５０との間から外部に放出される際に局所的な圧力変動が起こることで異常放電が発生し、粘着テープ１が炭化珪素基板１０に焼き付いてしまい、粘着テープ１を剥がすことが困難となる。そのため、プラズマエッチングの前に粘着テープ１と表面電極５０との間の空間に存在する気体を排出することにより、プラズマエッチング中に異常放電が発生することを抑制することができる。
（６）上記（１）〜（５）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板１０の第２の主面１０ｂに対して処理を行う工程は、炭化珪素基板１０の第２の主面１０ｂに裏面電極１５を形成する工程を含む。粘着テープ１と表面電極５０との間の空間に水蒸気などの気体が残っていると、第２の主面１０ｂに裏面電極１５を形成する際に、水蒸気などの気体が発生して、裏面電極１５の膜質が低下する場合がある。裏面電極１５を形成する前に粘着テープ１と表面電極５０との間の空間に存在する気体を排出することにより、裏面電極１５の膜質が低下することを抑制することができる。
（７）上記（６）に係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板１０の第２の主面１０ｂに対して処理を行う工程は、裏面電極１５に対してレーザーアニールを行う工程を含む。レーザーアニールで裏面電極１５を局所的に加熱するため、粘着テープ１が高温になって粘着テープ１と表面電極５０との間の空間に閉じ込められた気体が発生することを効果的に抑制することができる。
（８）上記（１）〜（７）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板１０の第１の主面１０ａの最大径は、１００ｍｍ以上である。炭化珪素基板の第１の主面１０ａの最大径が大きくなると、粘着テープ１を表面電極５０上に貼り付ける際に、粘着テープ１と表面電極５０との間に気体が残りやすくなる。上記炭化珪素半導体装置の製造方法は、炭化珪素基板１０の第１の主面１０ａの最大径が１００ｍｍ以上である場合においてより好適に用いられる。
（９）上記（１）〜（８）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板の第２の主面を研削する工程後において、炭化珪素基板１０の厚みＴは、５０μｍ以上２００μｍ以下である。炭化珪素基板１０の厚みが小さくなると、炭化珪素基板１０が割れやすくなる。上記炭化珪素半導体装置の製造方法は、炭化珪素基板１０の厚みが５０μｍ以上２００μｍ以下である場合においてより好適に用いられる。
（１０）上記（１）〜（９）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板１０の第２の主面１０ｂに対して処理を行う工程後、粘着テープ１を表面電極５０上から除去する工程をさらに備えている。これにより、粘着テープ１が炭化珪素基板１０から剥離される。
（１１）上記（１）〜（１０）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板を加熱する工程は、加熱部３ｂを含む基板保持部３から炭化珪素基板１０が離間した状態で炭化珪素基板１０を加熱する工程を含む。それゆえ、比較的柔らかい粘着テープが膨らみやすくなることで、粘着テープ１と表面電極５０との間から気体を排出することができる。結果として、炭化珪素基板１０が割れることを効果的に抑制することができる。
（１２）上記（１）〜（１１）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、炭化珪素基板を加熱する工程は、基板保持部３から炭化珪素基板１０が離間した状態で炭化珪素基板１０を加熱する工程後、炭化珪素基板１０が基板保持部３に接触した状態で炭化珪素基板１０を加熱する工程をさらに含む。炭化珪素基板１０が基板保持部３に押し付けられることにより、粘着テープ１と表面電極５０との間に残っていた気体が押し出されて排出される。
［本発明の実施形態の詳細］
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
まず、本発明の一実施の形態に係る製造方法によって製造される半導体装置１００の一例としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構成について説明する。
図１を参照して、実施の形態に係るＭＯＳＦＥＴ１００は、炭化珪素基板１０と、上面素子構造８０と、ドレイン電極１５と、裏面保護電極１７とを主に有している。基板１０は、たとえば炭化珪素からなる炭化珪素基板１０である。炭化珪素基板１０は、たとえば炭化珪素単結晶基板１１と、炭化珪素エピタキシャル層２０とを有している。炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素単結晶からなる。炭化珪素単結晶基板１１は、たとえば窒素などの不純物を含んでおり、ｎ型（第１導電型）の導電型を有する。
炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａとは反対側の第２の主面１０ｂとを有している。炭化珪素基板１０の第１の主面１０ａは、｛０００１｝面または｛０００１｝面から８°以下程度オフした面である。好ましくは、炭化珪素基板１０の第１の主面１０ａは、（０００１）面または（０００１）面から８°以下程度オフした面であり、かつ裏面は（０００−１）面または（０００−１）面から８°以下程度オフした面である。炭化珪素単結晶基板１１は、炭化珪素基板１０の第２の主面１０ｂを構成し、かつ炭化珪素エピタキシャル層２０は、炭化珪素基板１０の第１の主面１０ａを構成する。
炭化珪素エピタキシャル層２０は、炭化珪素単結晶基板１１上に設けられ、炭化珪素から構成される。炭化珪素エピタキシャル層２０は、ドリフト領域２１と、ボディ領域２２と、ソース領域２３と、コンタクト領域２４とを有している。ドリフト領域２１は、たとえば窒素などの不純物を含んでおり、導電型がｎ型の領域である。ドリフト領域２１における不純物濃度は、炭化珪素単結晶基板１１の不純物濃度よりも低い。ボディ領域２２はｐ型（第２導電型）の導電型を有する。ボディ領域２２に含まれる不純物は、たとえばＡｌ（アルミニウム）またはＢ（ホウ素）などである。ボディ領域２２が含むアルミニウムなどの不純物濃度は、たとえば１×１０17ｃｍ-3である。
ソース領域２３はｎ型の導電型を有する。ソース領域２３は、ボディ領域２２によってドリフト領域２１と隔てられている。ソース領域２３は、炭化珪素基板１０の第１の主面１０ａの一部を形成し、かつボディ領域２２に取り囲まれるように設けられている。ソース領域２３は、たとえばＰ（リン）などの不純物を含んでいる。ソース領域２３の不純物濃度は、ドリフト領域２１の不純物濃度よりも高い。ソース領域２３が含むリンなどの不純物の濃度は、たとえば１×１０20ｃｍ-3である。
コンタクト領域２４はｐ型の導電型を有する。コンタクト領域２４は、ソース領域２３を貫通して炭化珪素基板１０の第１の主面１０ａおよびボディ領域２２の双方に接するように設けられている。コンタクト領域２４は、たとえばＡｌまたはＢなどの不純物を含んでいる。コンタクト領域２４の不純物濃度は、ボディ領域２２の不純物濃度よりも高い。コンタクト領域２４が含むＡｌまたはＢなどの不純物の濃度は、たとえば１×１０20ｃｍ-3である。
上面素子構造８０は、ゲート酸化膜３０と、ゲート電極４０と、表面電極５０と、層間絶縁膜６０とを主に有している。ゲート酸化膜３０は、一方のソース領域２３の上部表面から他方のソース領域２３の上部表面にまで延在するように炭化珪素基板１０の第１の主面１０ａ上に形成されている。ゲート酸化膜３０は、ソース領域２３、ボディ領域２２およびドリフト領域２１の各々に接して形成されている。ゲート酸化膜３０は、たとえば二酸化珪素から構成されている。
ゲート電極４０は、一方のソース領域２３上から他方のソース領域２３上にまで延在するように、ゲート酸化膜３０に接触して配置されている。ゲート電極４０は、ソース領域２３、ボディ領域２２およびドリフト領域２１の各々に対向する位置においてゲート酸化膜３０と接して設けられている。ゲート電極４０は、不純物が導入されたポリシリコンまたはＡｌなどの導電体からなっている。
表面電極５０は、ソース電極５０ａと、ソース電極５０ａ上に設けられた表面保護電極５０ｂとを含む。ソース電極５０ａは、炭化珪素基板１０の第１の主面１０ａにおいて、ソース領域２３およびコンタクト領域２４に接して設けられている。ソース電極５０ａは、ゲート酸化膜３０に接し、かつゲート酸化膜３０から離れる向きにコンタクト領域２４上にまで延在するように設けられている。ソース電極５０ａは、たとえばＴｉ、ＡｌおよびＳｉを含む材料からなり、炭化珪素基板１０のソース領域２３とオーミック接合している。表面保護電極５０ｂは、たとえばＡｌを含む材料から構成されており、ソース電極５０ａと電気的に接続されている。
層間絶縁膜６０は、ゲート電極４０を覆うように、ゲート電極４０およびゲート酸化膜３０と接して設けられている。層間絶縁膜６０は、ゲート電極４０とソース電極５０ａとを電気的に絶縁している。表面保護電極５０ｂは、層間絶縁膜６０を覆い、かつソース電極５０ａに接して設けられている。
ドレイン電極１５は、炭化珪素基板１０の第２の主面１０ｂに接して設けられている。ドレイン電極１５は、たとえばＮｉＳｉを含む材料からなり、炭化珪素単結晶基板１１とオーミック接合している。ドレイン電極１５は、炭化珪素単結晶基板１１と電気的に接続されている。裏面保護電極１７は、炭化珪素単結晶基板１１とは反対側のドレイン電極１５の主面に接して形成されている。裏面保護電極１７は、たとえばＡｌを含む材料により構成されている。裏面保護電極１７は、ドレイン電極１５と電気的に接続されている。
次に、本発明の一実施の形態に係るＭＯＳＦＥＴの製造方法について説明する。
まず、基板準備工程（Ｓ１０：図２）が実施される。具体的には、たとえばポリタイプ４Ｈを有する炭化珪素単結晶からなるインゴット（図示しない）をスライスすることにより、六方晶炭化珪素単結晶からなり、かつ導電型がｎ型の炭化珪素単結晶基板１１が準備される。次に、炭化珪素単結晶基板１１上にエピタキシャル成長によりｎ型の炭化珪素エピタキシャル層２０が形成される。炭化珪素エピタキシャル層２０にはたとえば窒素イオンなどの不純物が含まれている。炭化珪素基板１０の第１の主面１０ａの最大径は１００ｍｍ以上であり、好ましくは１５０ｍｍ以上であり、より好ましくは２００ｍｍ以上である。炭化珪素基板１０の第１の主面１０ａは、たとえば｛０００１｝面または｛０００１｝面から８°以下程度オフした面であってもよい。炭化珪素単結晶基板１１は、炭化珪素基板１０の第２の主面１０ｂを構成し、かつ炭化珪素エピタキシャル層２０は、炭化珪素基板１０の第１の主面１０ａを構成する（図５参照）。
次に、上面素子構造形成工程（Ｓ２０：図２）が実施される。上面素子構造は、たとえば以下の工程を実施することにより行われる。
まず、イオン注入工程（Ｓ２１：図４）が実施される。図６を参照して、まず、たとえばＡｌ（アルミニウム）イオンが、炭化珪素基板１０の第１の主面１０ａに対して注入されることにより、炭化珪素エピタキシャル層２０内に導電型がｐ型のボディ領域２２が形成される。次に、たとえばＰ（リン）イオンが、上記Ａｌイオンの注入深さよりも浅い深さでボディ領域２２内に注入されることにより、導電型がｎ型のソース領域２３が形成される。次に、たとえばＡｌイオンが、ソース領域２３に対してさらに注入されることにより、ソース領域２３を貫通してボディ領域２２に達し、かつ導電型がｐ型のコンタクト領域２４が形成される。炭化珪素エピタキシャル層２０において、ボディ領域２２、ソース領域２３およびコンタクト領域２４のいずれも形成されない領域は、ドリフト領域２１となる。
次に、活性化アニール工程（Ｓ２２：図４）が実施される。具体的には、炭化珪素基板１０を、たとえば１７００℃の温度下で３０分間程度加熱することにより、イオン注入工程（Ｓ２１：図４）にて導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。
次に、ゲート酸化膜形成工程（Ｓ２３：図４）が実施される。図７を参照して、たとえば酸素を含む雰囲気中において炭化珪素基板１０を加熱することにより、炭化珪素基板１０の第１の主面１０ａに接して二酸化珪素からなるゲート酸化膜３０が形成される。炭化珪素基板１０は、たとえば１３００℃程度の温度下において６０分程度加熱される。ゲート酸化膜３０は、炭化珪素基板１０の第１の主面１０ａにおいて、ドリフト領域２１、ボディ領域２２、ソース領域２３およびコンタクト領域２４の各々と接するように形成される。
次に、ゲート電極形成工程（Ｓ２４：図４）が実施される。図８を参照して、たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート酸化膜３０上に不純物を含むポリシリコンからなるゲート電極４０が形成される。ゲート電極４０は、ゲート酸化膜３０を介してソース領域２３、ボディ領域２２およびドリフト領域２１の各々と対向する位置に形成される。
次に、層間絶縁膜形成工程（Ｓ２５：図４）が実施される。図９を参照して、たとえばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート電極４０を覆い、かつゲート酸化膜３０に接する層間絶縁膜６０が形成される。層間絶縁膜６０は、たとえば二酸化珪素を含む材料から構成される。
次に、表面電極形成工程（Ｓ２６：図４）が実施される。具体的には、たとえばエッチングにより、ソース電極５０ａを形成すべき領域における層間絶縁膜６０およびゲート酸化膜３０が除去され、ソース領域２３およびコンタクト領域２４が露出した領域が形成される。次に、図１０を参照して、たとえばスパッタリングにより、ソース領域２３およびコンタクト領域２４が露出した領域において、たとえばＴｉＡｌＳｉ（チタンアルミニウムシリコン）を含む金属層が形成される。上記金属層がたとえば１０００℃程度に加熱されることにより、上記金属層の少なくとも一部がシリサイド化し、ソース領域２３とオーミック接合するソース電極５０ａが形成される。
次に、表面保護電極形成工程（Ｓ２７：図４）が実施される。具体的には、たとえばスパッタリング法により、ソース電極５０ａに接し、かつ層間絶縁膜６０を覆うように表面保護電極５０ｂが形成される。表面保護電極５０ｂは、たとえばアルミニウムを含む材料から構成される。以上により、ソース電極５０ａと、表面保護電極５０ｂとを含み、かつ炭化珪素基板１０の第１の主面１０ａに接する表面電極５０が形成される。
次に、パッシベーション膜形成工程（Ｓ２８：図４）が実施される。具体的には、たとえばＣＶＤ法により、表面保護電極５０ｂの一部を覆うようにパッシベーション膜（図示せず）が形成される。パッシベーション膜は、たとえば二酸化珪素からなる。以上により、上面素子構造形成工程（Ｓ２０：図２）が完了する。これにより、第３の主面１６ａおよび第３の主面１６ａと反対側の第２の主面１０ｂと有する中間基板１６が準備される。中間基板１６は、炭化珪素基板１０と、炭化珪素基板１０上に設けられた上面素子構造８０とを含む（図１１参照）。上面素子構造８０は、中間基板１６の第３の主面１６ａを構成する。
次に、粘着テープ貼付け工程（Ｓ３０：図２）が実施される。粘着テープ１は、第４の主面１ａと、第４の主面１ａと反対側の第５の主面１ｂとを有している。粘着テープ１は、たとえば、第４の主面１ａを構成する粘着部と、第５の主面１ｂを構成するベース部とを含んでいる。粘着部としては、たとえば、粘着性を有するアクリル粘着剤が使用可能である。ベース部としては、たとえばポリエステルなどの有機化合物が使用可能である。粘着部として、紫外線などのエネルギー線を照射することにより粘着力が低下する材料が用いられる。紫外線などのエネルギー線を照射することにより粘着力が低下する材料としては、たとえば紫外線硬化型樹脂が挙げられる。また、粘着部として、加熱されることにより粘着力が低下する材料が用いられても構わない。加熱されることにより粘着力が低下する材料としては、たとえば熱硬化型樹脂が挙げられる。
次に、図１２および図１３を参照して、中間基板１６の上面素子構造８０側の第３の主面１６ａが粘着テープ１の第４の主面１ａに貼り付けられることにより、中間基板１６が粘着テープ１によって支持される。粘着テープ１は、たとえば３０Ｐａ以上１００Ｐａ以下程度の圧力可において、中間基板１６の第３の主面１６ａに貼り付けられる。粘着テープ１は、表面電極５０を覆うように表面電極５０上に貼り付けられる。粘着テープ１と、表面電極５０との間の一部に、パッシベーション膜などが配置されていてもよい。粘着テープ１は、表面電極５０と、パッシベーション膜との双方に接していてもよいし、表面電極５０の一部が粘着テープ１と離間し、かつ粘着テープ１がパッシベーション膜と接した状態で、粘着テープ１が表面電極５０の上方に配置されていてもよい。好ましくは、粘着テープ１は、炭化珪素基板１０の第１の主面１０ａの全面を覆うように表面電極５０上に貼り付けられる。粘着テープ１の第４の主面１ａに上面素子構造８０側の第３の主面１６ａが接触するように中間基板１６が粘着テープ１に貼り付けられる。表面電極５０は、第３の主面１６ａの少なくとも一部を構成している。以上のようにして、中間基板１６の第３の主面１６ａが粘着テープ１の第４の主面１ａに固定される。なお、中間基板１６の第３の主面１６ａには、表面電極５０およびパッシベーション膜などが露出している。そのため、中間基板１６の第３の主面１６ａは、凹凸を有しているので、粘着テープ１を表面電極５０上に貼り付ける際に、粘着テープ１と表面電極５０との間に気体が閉じ込められやすい。
次に、脱ガス加熱処理工程（Ｓ４０：図２）が実施される。第１の脱ガス加熱処理工程（Ｓ４０：図２）は、離間加熱処理工程（Ｓ４１：図３）と、接触加熱処理工程（Ｓ４２：図３）とを含んでいる。
まず、離間加熱処理工程（Ｓ４１：図３）が実施される。具体的には、図２２を参照して、粘着テープ１の第４の主面１ａに固定された中間基板１６が収容室３１内に配置される。収容室３１にはたとえば真空ポンプが接続されており、収容室３１内は真空状態になっている。真空状態を保ちながら、粘着テープ１が貼り付いた中間基板１６が、接続部３３を通って加熱処理室３２に移動される。
図１４を参照して、粘着テープ１の第５の主面１ｂと、基板保持部３との間に隙間を設けた状態で、粘着テープ１の第４の主面１ａに固定された中間基板１６が基板保持部３の基板保持面３ａに対向して配置される。基板保持部３は、中間基板１６および粘着テープ１を昇温可能に設けられた加熱部３ｂを含む。加熱部３ｂを起動することにより、粘着テープ１の第５の主面１ｂと、基板保持部３との間に隙間を設けた状態で、中間基板１６および粘着テープ１の温度を１００℃以上に保持しながら加熱処理室３２が排気される。隙間ｔは、たとえば１ｍｍ程度である。好ましくは、隙間ｔは、０．５ｍｍ以上２．０ｍｍ以下程度に維持される。中間基板１６が含む炭化珪素基板１０の温度は、たとえば放射温度計により測定可能である。
加熱処理室３２において、粘着テープ１が貼り付けられた中間基板１６は、たとえば基板保持部３の内部に配置された加熱部３ｂによって１００℃以上に加熱される。好ましくは、加熱処理室３２内の圧力（第１の圧力）はたとえば１．５×１０-4Ｐａ以下まで低減される。炭化珪素基板１を加熱する工程における加熱処理室３２内の第１の圧力は、1×１０−５Ｐａ以上１×１０−２Ｐａ以下であり、さらに好ましくは1×１０−５Ｐａ以上５×１０−４Ｐａ以下である。なお、加熱処理室３２内の第１の圧力は、中間基板１６を加熱し始めてから一定時間経過後（たとえば１０分から３０分程度経過後）における圧力である。好ましくは、粘着テープ１および中間基板１６の温度は１００℃以上２００℃以下に保持されることが好ましく、１２０℃以上２００℃以下に保持されることがより好ましく、１４０℃以上１８０℃以下に保持されることがさらに好ましい。以上のように、大気圧よりも低い第１の圧力において、粘着テープ１が表面電極５０上に貼り付いた状態で炭化珪素基板１０が加熱される。
次に、接触加熱処理工程（Ｓ４２：図３）が実施される。具体的には、図１５を参照して、粘着テープ１の第５の主面１ｂが基板保持部３の基板保持面３ａに接するように、粘着テープ１の第４の主面１ａに固定された中間基板１６が基板保持部３の基板保持面３ａに対向して配置される。中間基板１６は、粘着テープ１を介して基板保持部３の基板保持面３ａにたとえば静電吸着により固定される。離間加熱処理工程（Ｓ４１：図３）において、粘着テープ１の第４の主面１ａおよび中間基板１６の第３の主面１６ａの間の気体の大部分は抜けている。粘着テープ１を介して中間基板１６を基板保持部３の基板保持面３ａに吸着させることにより、粘着テープ１が中間基板１６および基板保持部３の両側からプレスされる。これにより、粘着テープ１の第４の主面１ａおよび中間基板１６の第３の主面１６ａの間に残っていた気体が粘着テープ１の第４の主面１ａおよび中間基板１６の第３の主面１６ａの間から排出される。加熱部３ｂを起動することにより、粘着テープ１の第５の主面１ｂが基板保持部３の基板保持面３ａに吸着された状態で、炭化珪素基板１０および粘着テープ１の温度をたとえば１００℃以上２００℃以下に保持しながら加熱処理室３２が排気される。炭化珪素基板１０および粘着テープ１の温度は１２０℃以上２００℃以下に保持されることが好ましく、１４０℃以上１８０℃以下に保持されることがより好ましい。
次に、裏面研削工程（Ｓ５０：図２）が実施される。具体的には、中間基板１６が粘着テープ１にて保持されつつ、中間基板１６の炭化珪素単結晶基板１１側の第２の主面１０ｂが研削される。図１６を参照して、粘着テープ１の第５の主面１ｂが基板保持部３に対向するようにして中間基板１６が基板保持部３に配置される。次に、研削部（図示しない）により炭化珪素基板１０の第２の主面１０ｂが研削される。図１７を参照して、中間基板１６の第２の主面１０ｂが研削されることで、炭化珪素単結晶基板１１が薄板化される。炭化珪素基板１０の炭化珪素単結晶基板１１は、たとえば２００μｍ以上の厚みから２００μｍ未満の厚みにまで研削される。研削前の炭化珪素基板１０の厚みは、たとえば５００μｍであり、研削後の炭化珪素基板１０の厚みＴはたとえば１００μｍである。好ましくは、炭化珪素基板１０の第２の主面１０ｂを研削した後における、炭化珪素基板１０の厚みＴは、５０μｍ以上２００μｍ以下である。より好ましくは、炭化珪素基板１０の第２の主面１０ｂを研削した後における、炭化珪素基板１０の厚みＴは、８０μｍ以上１５０μｍ以下であり、さらに好ましくは、９０μｍ以上１１０μｍ以下である。炭化珪素基板１０を研削することにより、炭化珪素基板１０の第２の主面１０ｂに加工変質層１０ｃが形成される。加工変質層１０ｃと上面素子構造８０との間は炭化珪素単結晶層１０ｄである。
次に、加工変質層除去工程（Ｓ６０：図２）が実施される。具体的には、粘着テープ１が貼り付けられた中間基板１６が、大気圧よりも低い圧力を有する真空チャンバに配置された後、中間基板１６に対してドライエッチングが実施される。たとえば、真空チャンバ―に対してＳＦ6などの反応性ガスが導入された状態で、真空チャンバ内にプラズマを発生させることにより、粘着テープ１が中間基板１６の第３の主面１６ａに貼り付いた状態で、炭化珪素基板１０の第２の主面１０ｂに形成された加工変質層１０ｃがプラズマを利用してエッチングされる。以上のように、炭化珪素基板１０の第２の主面１０ｂが研削された後、大気圧よりも低い第２の圧力において、粘着テープ１が表面電極５０上に貼り付いた状態で炭化珪素基板１０の第２の主面１０ｂに対して処理が行われる。炭化珪素基板１０の第２の主面１０ｂに対して処理を行う工程において、加工変質層１０ｃがプラズマエッチングにより除去される（図１８参照）。エッチングが行われている間における真空チャンバの圧力（第２の圧力）は、たとえば１Ｐａ以上５Ｐａ以下である。好ましくは、裏面研削前に炭化珪素基板１０が減圧処理される場合における第１の圧力は、裏面研削後に炭化珪素基板１０の第２の主面１０ｂに対して処理が行われる第２の圧力以下である。
次に、逆スパッタ工程（Ｓ７０：図２）が実施される。具体的には、加工変質層１０ｃが除去された炭化珪素基板１０を有する中間基板１６が真空チャンバに配置される。真空チャンバの圧力は、たとえば１．５×１０-4Ｐａ程度である。真空チャンバに対して、たとえばアルゴンガスが導入された状態においてプラズマを発生させることにより、炭化珪素基板１０の第２の主面１０ｂ上の付着物が除去される。具体的には、たとえば５〜１０Ｐａの圧力（第２の圧力）のＡｒ雰囲気下において、８００ＷのＲＦパワーが印加された条件で、中間基板１６の第２の主面１０ｂに対して逆スパッタリングが実施される。
次に、裏面電極形成工程（Ｓ８０：図２）が実施される。具体的には、図１９を参照して、中間基板１６が粘着テープ１にて支持された状態で、中間基板１６を冷却しながら、中間基板１６の第２の主面１０ｂ上に、たとえばＮｉＳｉを含む材料から構成される裏面電極１５が形成される。裏面電極１５の形成は、大気圧よりも低い第２の圧力において、たとえばスパッタリング法により実施される。スパッタが行われている間における真空チャンバの圧力（第２の圧力）は、たとえば０．３Ｐａ以上１Ｐａ以下である。裏面電極１５の形成は蒸着法により実施されても構わない。つまり、炭化珪素基板１０の第２の主面１０ｂに対して処理を行う工程は、大気圧よりも低い第２の圧力において、炭化珪素基板１０の第２の主面１０ｂに裏面電極１５を形成する工程を含んでいてもよい。
次に、レーザーアニール工程（Ｓ９０：図２）が実施される。中間基板１６の第２の主面１０ｂに接して形成された裏面電極１５を加熱することにより、裏面電極１５が合金化する。たとえばレーザー照射を用いて裏面電極１５を局所的に加熱することにより、裏面電極１５の少なくとも一部がシリサイド化する。これにより、中間基板１６の炭化珪素単結晶基板１１とオーミック接合する裏面電極１５が形成される。以上のように、裏面電極１５に対してレーザーアニールが行われる。なお、裏面電極１５に対するレーザーアニールは、たとえば大気圧において行われる。
次に、逆スパッタ工程（Ｓ１００：図２）が実施される。具体的には、裏面電極１５が第２の主面１０ｂ上に形成された中間基板１６が真空チャンバに配置される。真空チャンバの圧力は、たとえば１．５×１０-4Ｐａ程度である。真空チャンバに対して、たとえばアルゴンガスが導入された状態においてプラズマを発生させることにより、裏面電極１５上の付着物が除去される。具体的には、数Ｐａ程度のＡｒ雰囲気下において、８００ＷのＲＦパワーが印加された条件で、裏面電極１５に対して逆スパッタリングが実施される。
次に、裏面保護電極形成工程（Ｓ１１０：図２）が実施される。図２０を参照して、中間基板１６が粘着テープ１によって支持された状態において、裏面電極１５に接する裏面保護電極１７が形成される。裏面保護電極１７は、たとえば、Ｔｉ、ＮｉおよびＡｕを含む材料から構成されている。具体的には、裏面電極１５に接してＴｉを含む層が形成される。次に、Ｔｉを含む層に接してＮｉを含む層が形成される。次に、Ｎｉを含む層に接してＡｕを含む層が形成される。以上のように、裏面電極１５に接して裏面保護電極１７が形成される。
次に、粘着テープ剥離工程（Ｓ１２０：図２）が実施される。具体的には、中間基板１６の第３の主面１６ａに貼り付けられている粘着テープ１が剥離される（図２１参照）。具体的には、炭化珪素基板１０の第２の主面１０ｂに対して処理が行われた後、粘着テープ１が表面電極５０上から除去される。次に、中間基板１６が厚み方向に切断されることにより、複数個のＭＯＳＦＥＴ１００（図１参照）が得られる。
なお、上記実施の形態において、第１導電型がｎ型であり、かつ第２導電型がｐ型である場合について説明したが、第１導電型がｐ型であり、かつ第２導電型がｎ型であってもよい。また上記においては、炭化珪素半導体装置がプレーナ型のＭＯＳＦＥＴについて説明したが、炭化珪素半導体装置は、たとえばトレンチ型のＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などであっても構わない。なお、炭化珪素半導体装置が、ＩＧＢＴである場合、表面電極がエミッタ電極であり、かつ裏面電極がコレクタ電極であってもよい。
次に、本実施の形態に係るＭＯＳＦＥＴの製造方法の作用効果について説明する。
本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、炭化珪素基板１０の第２の主面１０ｂが研削される前に、粘着テープ１が表面電極５０上に貼り付いた状態で炭化珪素基板１０が加熱される。これにより、粘着テープ１と表面電極５０との間の空間に閉じ込められた気体の大部分を、当該空間の外部に排出することができる。炭化珪素基板１０の第２の主面１０ｂが研削されて炭化珪素基板が薄くなっている場合と比較して、炭化珪素基板１０の厚みが大きいので、炭化珪素基板１０が加熱される際に、炭化珪素基板１０が割れることを抑制することができる。また第２の主面１０ｂを研削する工程後、大気圧よりも低い第２の圧力において、粘着テープ１が表面電極５０上に貼り付いた状態で炭化珪素基板１０の第２の主面１０ｂに対して処理が行われる。炭化珪素基板１０の第２の主面１０ｂを研削する前に、粘着テープ１と表面電極５０との間の空間に閉じ込められた気体の大部分が、当該空間の外部に排出されているので、炭化珪素基板１０の第２の主面１０ｂに対して研削が行われた後においては、粘着テープ１と表面電極５０との間の空間には、ほとんど気体が残っていない。そのため、大気圧よりも低い第２の圧力において、炭化珪素基板１０の第２の主面１０ｂに対して処理が行われる場合において、炭化珪素基板１０が割れること効果的に抑制することができる。
また本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、第１の圧力は、１×１０−５Ｐａ以上１×１０−２Ｐａ以下である。第１の圧力を１×１０−５Ｐａ以上とすることにより、特別な高真空設備や長時間の真空引きを実施することなく容易に処理することができる。第１の圧力を１×１０−２Ｐａ以下とすることにより、粘着テープ１と表面電極５０との間に閉じ込められた気体を効果的に排出することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、第１の圧力は、第２の圧力以下である。これにより、研削前において、粘着テープ１と表面電極５０との間に閉じ込められた気体を十分排出することができるため、研削後において炭化珪素基板１０が割れることを効果的に抑制することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、炭化珪素基板を加熱する工程における炭化珪素基板１０の温度は、１００℃以上２００℃以下である。炭化珪素基板１０を１００℃以上とすることにより、粘着テープ１と表面電極５０との間の空間に閉じ込められていた水を蒸発させて水蒸気とし、当該水蒸気を当該空間から効果的に排出することができる。炭化珪素基板１０を２００℃以下とすることにより、粘着テープ１に対してダメージを与えることを効果的に防止することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、炭化珪素基板１０の第２の主面１０ｂに対して処理を行う工程は、第２の主面１０ｂを研削する工程において第２の主面１０ｂに形成された加工変質層１０ｃをプラズマエッチングにより除去する工程を含む。粘着テープ１と表面電極５０との間の空間に気体が残っていると、加工変質層１０ｃをプラズマエッチングにより除去する工程において、気体が粘着テープ１と表面電極５０との間から外部に放出される際に局所的な圧力変動が起こることで異常放電が発生し、粘着テープ１が炭化珪素基板１０に焼き付いてしまい、粘着テープ１を剥がすことが困難となる。そのため、プラズマエッチングの前に粘着テープ１と表面電極５０との間の空間に存在する気体を排出することにより、プラズマエッチング中に異常放電が発生することを抑制することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、炭化珪素基板１０の第２の主面１０ｂに対して処理を行う工程は、炭化珪素基板１０の第２の主面１０ｂに裏面電極１５を形成する工程を含む。粘着テープ１と表面電極５０との間の空間に水蒸気などの気体が残っていると、第２の主面１０ｂに裏面電極１５を形成する際に、水蒸気などの気体が発生して、裏面電極１５の膜質が低下する場合がある。裏面電極１５を形成する前に粘着テープ１と表面電極５０との間の空間に存在する気体を排出することにより、裏面電極１５の膜質が低下することを抑制することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、炭化珪素基板１０の第２の主面１０ｂに対して処理を行う工程は、裏面電極１５に対してレーザーアニールを行う工程を含む。レーザーアニールで裏面電極１５を局所的に加熱するため、粘着テープ１が高温になって粘着テープ１と表面電極５０との間の空間に閉じ込められた気体が発生することを効果的に抑制することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、炭化珪素基板１０の第１の主面１０ａの最大径は、１００ｍｍ以上である。炭化珪素基板の第１の主面１０ａの最大径が大きくなると、粘着テープ１を表面電極５０上に貼り付ける際に、粘着テープ１と表面電極５０との間に気体が残りやすくなる。上記炭化珪素半導体装置の製造方法は、炭化珪素基板１０の第１の主面１０ａの最大径が１００ｍｍ以上である場合においてより好適に用いられる。
さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、炭化珪素基板の第２の主面を研削する工程後において、炭化珪素基板１０の厚みＴは、５０μｍ以上２００μｍ以下である。炭化珪素基板１０の厚みが小さくなると、炭化珪素基板１０が割れやすくなる。上記炭化珪素半導体装置の製造方法は、炭化珪素基板１０の厚みが５０μｍ以上２００μｍ以下である場合においてより好適に用いられる。
さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、炭化珪素基板１０の第２の主面１０ｂに対して処理を行う工程後、粘着テープ１を表面電極５０上から除去する工程をさらに備えている。これにより、粘着テープ１が炭化珪素基板１０から剥離される。
さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、炭化珪素基板を加熱する工程は、加熱部３ｂを含む基板保持部３から炭化珪素基板１０が離間した状態で炭化珪素基板１０を加熱する工程を含む。それゆえ、炭化珪素基板１０が撓んで、粘着テープ１と表面電極５０との間から気体を排出することができる。結果として、炭化珪素基板１０が割れることを効果的に抑制することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１００の製造方法によれば、炭化珪素基板を加熱する工程は、基板保持部３から炭化珪素基板１０が離間した状態で炭化珪素基板１０を加熱する工程後、炭化珪素基板１０が基板保持部３に接触した状態で炭化珪素基板１０を加熱する工程をさらに含む。炭化珪素基板１０が基板保持部３に押し付けられることにより、粘着テープ１と表面電極５０との間に残っていた気体が押し出されて排出される。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１ 粘着テープ
１ａ 第４の主面
１ｂ 第５の主面
３ 基板保持部
３ａ 基板保持面
３ｂ 加熱部
１０ 炭化珪素基板
１０ａ 第１の主面
１０ｂ 第２の主面
１０ｃ 加工変質層
１０ｄ 単結晶層
１１ 炭化珪素単結晶基板
１５ ドレイン電極
１５ 裏面電極
１６ 中間基板
１６ａ 第３の主面
１７ 裏面保護電極
２０ 炭化珪素エピタキシャル層
２１ ドリフト領域
２２ ボディ領域
２３ ソース領域
２４ コンタクト領域
３０ ゲート酸化膜
３１ 収容室
３２ 加熱処理室
３３ 接続部
４０ ゲート電極
５０ 表面電極
５０ａ ソース電極
５０ｂ 表面保護電極
６０ 層間絶縁膜
８０ 上面素子構造
１００ 炭化珪素半導体装置（ＭＯＳＦＥＴ）
Ｔ 厚み
ｔ 隙間

Claims (12)

  1. 第１の主面と、前記第１の主面と反対側の第２の主面とを有する炭化珪素基板を準備する工程と、
    前記炭化珪素基板の前記第１の主面に接して表面電極を形成する工程と、
    前記表面電極を覆うように前記表面電極上に粘着テープを貼り付ける工程と、
    大気圧よりも低い第１の圧力において、前記粘着テープが前記表面電極上に貼り付いた状態で前記炭化珪素基板を加熱する工程と、
    前記炭化珪素基板を加熱する工程後、前記炭化珪素基板の前記第２の主面を研削する工程と、
    前記第２の主面を研削する工程後、大気圧よりも低い第２の圧力において、前記粘着テープが前記表面電極上に貼り付いた状態で前記炭化珪素基板の前記第２の主面に対して処理を行う工程とを備えた、炭化珪素半導体装置の製造方法。
  2. 前記第１の圧力は、１×１０−５Ｐａ以上１×１０−２Ｐａ以下である、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記第１の圧力は、前記第２の圧力以下である、請求項１または請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 前記炭化珪素基板を加熱する工程における前記炭化珪素基板の温度は、１００℃以上２００℃以下である、請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  5. 前記炭化珪素基板の前記第２の主面に対して処理を行う工程は、前記第２の主面を研削する工程において前記第２の主面に形成された加工変質層をプラズマエッチングにより除去する工程を含む、請求項１〜請求項４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  6. 前記炭化珪素基板の前記第２の主面に対して処理を行う工程は、前記炭化珪素基板の前記第２の主面に裏面電極を形成する工程を含む、請求項１〜請求項５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  7. 前記炭化珪素基板の前記第２の主面に対して処理を行う工程は、前記裏面電極に対してレーザーアニールを行う工程を含む、請求項６項に記載の炭化珪素半導体装置の製造方法。
  8. 前記炭化珪素基板の前記第１の主面の最大径は、１００ｍｍ以上である、請求項１〜請求項７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  9. 前記炭化珪素基板の前記第２の主面を研削する工程後において、前記炭化珪素基板の厚みは、５０μｍ以上２００μｍ以下である、請求項１〜請求項８のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  10. 前記炭化珪素基板の前記第２の主面に対して処理を行う工程後、前記粘着テープを前記表面電極上から除去する工程をさらに備えた、請求項１〜請求項９のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  11. 前記炭化珪素基板を加熱する工程は、加熱部を含む基板保持部から前記炭化珪素基板が離間した状態で前記炭化珪素基板を加熱する工程を含む、請求項１〜請求項１０のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  12. 前記炭化珪素基板を加熱する工程は、前記基板保持部から前記炭化珪素基板が離間した状態で前記炭化珪素基板を加熱する工程後、前記炭化珪素基板が前記基板保持部に接触した状態で前記炭化珪素基板を加熱する工程をさらに含む、請求項１１に記載の炭化珪素半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017168672A (ja) * 2016-03-16 2017-09-21 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2018182026A (ja) * 2017-04-11 2018-11-15 パナソニックＩｐマネジメント株式会社 素子チップの製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665680B2 (en) 2017-11-21 2020-05-26 Microsemi Corporation Method and assembly for ohmic contact in thinned silicon carbide devices
FR3116151A1 (fr) * 2020-11-10 2022-05-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation d’une structure de piegeage d’un substrat utile
CN113345806B (zh) * 2021-04-23 2024-03-05 北京华卓精科科技股份有限公司 一种SiC基半导体的激光退火方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006013000A (ja) * 2004-06-23 2006-01-12 Sekisui Chem Co Ltd Ｉｃチップの製造方法
JP2007109758A (ja) * 2005-10-12 2007-04-26 Mitsubishi Electric Corp 化合物半導体素子の製造方法
US20130017671A1 (en) * 2011-07-15 2013-01-17 Sumitomo Electric Industries, Ltd. Method for manufacturing semiconductor device
US20140004696A1 (en) * 2012-06-28 2014-01-02 Sumitomo Electric Industries, Ltd. Method for manufacturing semiconductor device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6636715B2 (en) * 2000-05-22 2003-10-21 Canon Kabushiki Kaisha Photosensitive member and image forming apparatus having the same
US20060183625A1 (en) * 2002-07-09 2006-08-17 Kenichiro Miyahara Substrate for forming thin film, thin film substrate, optical wave guide, luminescent element and substrate for carrying luminescent element
US7767563B2 (en) * 2007-03-21 2010-08-03 Intel Corporation Method of forming a silicide layer on a thinned silicon wafer, and related semiconducting structure
KR101236472B1 (ko) * 2007-10-15 2013-02-22 삼성전자주식회사 웨이퍼 베벨 영역 폴리싱 장치 및 그 장치에서의 연마종말점 검출 방법
EP2509771B1 (en) * 2009-12-09 2013-11-13 Fluimedix APS Method of producing a structure comprising a nanostructure
JP2011243651A (ja) * 2010-05-14 2011-12-01 Sumitomo Electric Ind Ltd 半導体装置、貼り合せ基板およびそれらの製造方法
JPWO2013080584A1 (ja) * 2011-12-02 2015-04-27 住友電気工業株式会社 半導体装置の製造方法
JP2014011241A (ja) * 2012-06-28 2014-01-20 Nitto Denko Corp Ｌｅｄの製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006013000A (ja) * 2004-06-23 2006-01-12 Sekisui Chem Co Ltd Ｉｃチップの製造方法
JP2007109758A (ja) * 2005-10-12 2007-04-26 Mitsubishi Electric Corp 化合物半導体素子の製造方法
US20130017671A1 (en) * 2011-07-15 2013-01-17 Sumitomo Electric Industries, Ltd. Method for manufacturing semiconductor device
JP2013026247A (ja) * 2011-07-15 2013-02-04 Sumitomo Electric Ind Ltd 半導体装置の製造方法
US20140004696A1 (en) * 2012-06-28 2014-01-02 Sumitomo Electric Industries, Ltd. Method for manufacturing semiconductor device
JP2014011224A (ja) * 2012-06-28 2014-01-20 Sumitomo Electric Ind Ltd 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017168672A (ja) * 2016-03-16 2017-09-21 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2018182026A (ja) * 2017-04-11 2018-11-15 パナソニックＩｐマネジメント株式会社 素子チップの製造方法

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