JP2016004928A

JP2016004928A - プレーナ型変圧装置

Info

Publication number: JP2016004928A
Application number: JP2014124921A
Authority: JP
Inventors: 菅原　貴彦; Takahiko Sugawara; 貴彦菅原; 遊米澤; Yu Yonezawa; 宏中尾; Hiroshi Nakao; 中島　善康; Yoshiyasu Nakajima; 善康中島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2014-06-18
Filing date: 2014-06-18
Publication date: 2016-01-12
Anticipated expiration: 2034-06-18
Also published as: JP6364988B2

Abstract

【課題】抵抗損失の増大を抑制する。【解決手段】電力伝送を行う１次巻線パターン４と２次巻線パターン５とが絶縁層６を介して積層された多層基板２と、１次巻線パターン４または２次巻線パターン５の少なくとも一部を覆うように配置され、磁気飽和抑制のためのギャップ３ｇが形成されているコア３を設け、コア３に覆われている１次巻線パターン４または２次巻線パターン５の、ギャップ３ｇに隣接している領域４ａ，４ｂに、複数の開口部ｏｐｎ１〜ｏｐｎｎを設ける。【選択図】図１

Description

本発明は、プレーナ型変圧装置に関する。

プレーナ型変圧装置（以下プレーナトランスと呼ぶ）は、従来の巻線トランスに対して小型化が可能なため、近年、様々な情報機器のスイッチング電源回路に使われ始めている。

プレーナトランスは電力伝送を行う主巻線となる１次及び２次巻線パターンが絶縁層を介して積層された多層基板を有するものである。
ところで、プレーナトランスでは、巻線のパターン面が広くなることから漏れ磁束による渦電流が大きくなり、特に高周波駆動時には、１次及び２次巻線パターンでの抵抗損失よりも、渦電流損失が回路効率を低下させる要因となりうる。

従来、コアを有さないプレーナトランスにおいて、渦電流損失を低減するために、巻線パターンの全体にスリット等の開口部を形成するものがあった。

特開平８−２０３７３９号公報

しかしながら、スリット等の開口部を巻線パターンに形成すればするほど、抵抗損失が増大してしまう。

発明の一観点によれば、電力伝送を行う１次巻線パターンと２次巻線パターンとが絶縁層を介して積層された多層基板と、前記１次巻線パターンまたは前記２次巻線パターンの少なくとも一部を覆うように配置され、磁気飽和抑制のためのギャップが形成されているコアと、を有し、前記コアに覆われている前記１次巻線パターンまたは前記２次巻線パターンの、前記ギャップに隣接している領域に、複数の開口部が形成されている、プレーナ型変圧装置が提供される。

開示のプレーナ型変圧装置によれば、抵抗損失の増大を抑制できる。

第１の実施の形態によるプレーナトランスの一例を示す図である。第２の実施の形態によるプレーナトランスの一例を示す上方斜視図である。第２の実施の形態によるプレーナトランスの一例を示す下方斜視図である。第２の実施の形態によるプレーナトランスの一例を示す断面図である。ギャップからの漏れ磁束の一例を示す図である。１次巻線パターンの一例を示す図である。２次巻線パターンの一例を示す図である。開口部の形状の１つ目の例を示す図である。開口部の形状の２つ目の例を示す図である。開口部の形状の３つ目の例を示す図である。本実施の形態に用いるコンピュータのハードウェアの一構成例を示す図である。プレーナトランスの電磁界解析モデルの一例を示す図である。１次巻線パターンの磁束密度分布の一例を示す図である（その１）。１次巻線パターンの磁束密度分布の一例を示す図である（その２）。銅の表皮深さと電流の周波数との関係の一例を示す図である。合計スリット幅と巻線幅の比と、渦電流損失との関係の一例を示す図である。合計スリット幅と巻線幅の比と、直流抵抗及び直流抵抗損失との関係の一例を示す図である。合計スリット幅と巻線幅の比と、合計損失との関係の一例を示す図である。開口部の最適化処理の一例の流れを示すフローチャートである。第２の実施の形態によるプレーナトランスの変形例を示す断面図である。１次巻線パターンに形成される開口部の位置を示す図である。巻線パターンの変形例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態によるプレーナトランスの一例を示す図である。

プレーナトランス１は、多層基板２、コア３を有する。
多層基板２は、電力伝送を行う１次巻線パターン４と２次巻線パターン５とが絶縁層６を介して積層された構造を有する。なお、多層基板２は、複数の巻線パターン（１次巻線、２次巻線）が、複数の絶縁層を介して積層される構造であってもよい。

１次巻線パターン４は、例えば、銅を用いて形成される導体パターンである。１次巻線パターン４は、多層基板２の複数層に渡って形成されていてもよく、その場合、各層の１次巻線パターン４は、図示しないスルーホールやビアを介して電気的に接続される。

２次巻線パターン５は、例えば、銅を用いて形成される導体パターンである。２次巻線パターン５も、多層基板２の複数層に渡って形成されていてもよく、その場合、各層の２次巻線パターン５は、図示しないスルーホールやビアを介して電気的に接続される。

絶縁層６は、例えば、ガラスエポキシ基板により形成される絶縁層である。
コア３は、例えば、マンガン亜鉛（Ｍｎ−Ｚｎ）系フェライト（磁性材料）であり、多層基板２に含まれる１次巻線パターン４、２次巻線パターン５の少なくとも一部を覆うように配置されている。また、コア３には磁気飽和を抑制するためのギャップ３ｇが設けられている。ギャップ３ｇが設けられている理由を以下に示す。

１次巻線パターン４と２次巻線パターン５との間で電力伝送が行われる際、コア３の内部には閉磁路が形成される。このとき、形成される閉磁路の磁束密度がコア３の飽和磁束密度を超えると、１次巻線パターン４や２次巻線パターン５に大電流が流れて、プレーナトランス１に接続される図示しないスイッチング素子等を破壊するおそれがある。そのため、コア３の内部に形成される閉磁路の磁束密度を低下させて磁気飽和を抑制するためのギャップ３ｇが設けられている。

ところで、磁気飽和抑制のためのギャップ３ｇを設けると、ギャップ３ｇからの漏れ磁束が１次巻線パターン４や２次巻線パターン５に鎖交して、渦電流が生じてしまう場合がある。そこで、この渦電流を低減するために、１次巻線パターン４、２次巻線パターン５の一部には、以下に説明するような、複数の開口部が形成されている。

１次巻線パターン４、２次巻線パターン５の一部に形成される複数の開口部の一例を、１次巻線パターン４を用いて説明する。
図１には、図１の上側に示したプレーナトランス１の断面図において矢印Ａ方向からみた１次巻線パターン４の平面図が示されており、また、複数の開口部が形成される１次巻線パターン４の領域４ａ，４ｂが、斜線で示されている。また、１次巻線パターン４とコア３との位置関係を示すために、矢印Ａ方向からみたコア３の配置領域が点線で示されている。

図１に示すように、プレーナトランス１において、コア３に覆われている１次巻線パターン４の、ギャップ３ｇに隣接している領域４ａ，４ｂに、複数の開口部が形成されている。

図１では、電流が流れる方向に対して垂直方向に沿って伸びるスリット形状の開口部ｏｐｎ１，ｏｐｎ２，…，ｏｐｎｎが形成されている例が示されている。
第１の実施の形態によるプレーナトランス１では、開口部ｏｐｎ１〜ｏｐｎｎの形成場所を、コア３に覆われている１次巻線パターン４の、ギャップ３ｇに隣接している領域４ａ，４ｂに限定しているため、抵抗損失の増大を抑えることができる。

また、後述するように、ギャップ３ｇからの漏れ磁束は、ギャップ３ｇに近く、さらに、コア３に覆われた部分ほど大きくなる。そのため、漏れ磁束により生じる渦電流も、ギャップ３ｇに近く、さらに、コア３に覆われた部分ほど大きくなる。

第１の実施の形態によるプレーナトランス１では、漏れ磁束の大きくなる上記のような領域４ａ，４ｂに開口部ｏｐｎ１〜ｏｐｎｎを設けることで、効率よく渦電流の発生を抑制できる。すなわち、１次巻線パターン４に生じる渦電流の経路が、開口部ｏｐｎ１〜ｏｐｎｎにより分断されるため、大きな渦電流が生じなくなる。これにより、渦電流損失を低減することができる。

図示を省略しているが、２次巻線パターン５にも同様の位置に複数の開口部が形成されており、同様の効果が得られる。
（第２の実施の形態）
図２は、第２の実施の形態によるプレーナトランスの一例を示す上方斜視図、図３は、第２の実施の形態によるプレーナトランスの一例を示す下方斜視図、図４は、第２の実施の形態によるプレーナトランスの一例を示す断面図である。なお、図４は、図２及び図３に示すプレーナトランス１０をＢ線において切断した場合の断面図である。

プレーナトランス１０は、多層基板１１、コア１２を有する。
多層基板１１は、図１に示した多層基板２と同様に、電力伝送を行う１次巻線パターン１３と２次巻線パターン１４とが絶縁層１５を介して積層された構造を有している。

コア１２は、２つのコア部品１２ａ，１２ｂを有する。コア部品１２ａ，１２ｂは、図４に示すように、断面方向から見るとそれぞれがＥ字型の形状をもつ部材であり、例えば、マンガン亜鉛（Ｍｎ−Ｚｎ）系フェライト（磁性材料）である。コア部品１２ａ，１２ｂは、内脚部１２ａ１，１２ｂ１と、外脚部１２ａ２，１２ｂ２と外脚部１２ａ３，１２ｂ３が組み合わせられ、多層基板１１の１次巻線パターン１３、２次巻線パターン１４の少なくとも一部を覆うように配置されている。また、図４に示されているように、内脚部１２ａ１，１２ｂ１の間には、例えばその内脚部１２ａ１，１２ｂ１の端部を研磨させることにより形成された、磁気飽和抑制のためのギャップ１２ｃが設けられている。なお、図４には、閉磁路が矢印ｍｇ１，ｍｇ２，ｍｇ３，ｍｇ４で示されている。

ギャップ１２ｃが設けられる理由は前述の通りである。
このようなギャップ１２ｃを設けると、ギャップ１２ｃからの漏れ磁束が１次巻線パターン１３や２次巻線パターン１４に鎖交して、渦電流が生じてしまう場合がある。以下、この現象を、図５により説明する。

図５は、ギャップからの漏れ磁束の一例を示す図である。なお、図５は、図４に示すプレーナトランス１０の領域ａ１の拡大図であり、また、図４に示す要素と同一要素には、同一符号を付し、その説明を省略する。

図５には、ギャップ１２ｃからの漏れ磁束が点線の矢印により示されている。ギャップ１２ｃからの漏れ磁束が、１次巻線パターン１３や２次巻線パターン１４に鎖交することにより、１次巻線パターン１３や２次巻線パターン１４に渦電流が生じる。また、漏れ磁束は、ギャップ１２ｃに近く、さらに、コア部品１２ａ，１２ｂに覆われた部分ほど大きくなる。そのため、１次巻線パターン１３や２次巻線パターン１４に生じる渦電流も、ギャップ１２ｃに近く、さらに、コア部品１２ａ，１２ｂに覆われた部分ほど大きくなる。そこで、この渦電流を低減させるために、１次巻線パターン１３、２次巻線パターン１４の一部には、以下に説明するような、複数の開口部が形成されている。

図６は、１次巻線パターンの一例を示す図であり、図７は、２次巻線パターンの一例を示す図である。なお、図６、図７は、図２に示す矢印Ｃ方向からみた１次巻線パターン１３と２次巻線パターン１４の平面図である。また、複数の開口部が形成される１次巻線パターン１３、２次巻線パターン１４の領域１３ａ，１３ｂ，１４ａ，１４ｂは、斜線で示されている。また、１次巻線パターン１３、２次巻線パターン１４とコア部品１２ａ，１２ｂとの配置関係を示すため、矢印Ｃ方向からみたコア部品１２ａ，１２ｂ、内脚部１２ａ１，１２ｂ１、外脚部１２ａ２，１２ａ３，１２ｂ２，１２ｂ３の配置領域が点線で示されている。

なお、図６に示した点線Ｅ，Ｇ、点ｐ１，ｐ２については後述する。
図６、図７において、内脚部１２ａ１，１２ｂ１の間に設けられたギャップ１２ｃの形成領域は、点線で示される内脚部１２ａ１，１２ｂ１の配置領域に対応する。上記のように、ギャップ１２ｃに近く、さらに、コア部品１２ａ，１２ｂに覆われた部分ほど、渦電流は生じやすい。

第２の実施の形態のプレーナトランス１０では、このような渦電流が生じやすい１次巻線パターン１３、２次巻線パターン１４の領域１３ａ，１３ｂ，１４ａ，１４ｂに、複数の開口部が形成されている。これにより、１次巻線パターン１３及び２次巻線パターン１４に生じる渦電流の経路が、複数の開口部により分断されるため、大きな渦電流は生じなくなる。

以下、１次巻線パターン１３に形成される複数の開口部の形状の例を、図８乃至図１０を用いて説明する。２次巻線パターン１４に形成される複数の開口部も同様の形状のものが適用できる。

図８は、開口部の形状の１つ目の例を示す図である。
図８において、１次巻線パターン１３に形成されている開口部ｏｐｎａ１，ｏｐｎａ２，…，ｏｐｎａｎは、電流が流れる方向に垂直方向に沿って伸びるスリット形状となっている。また、１次巻線パターン１３の導体部分の幅はＷ１、開口部ｏｐｎａ１〜ｏｐｎａｎの幅はＩ１、開口部ｏｐｎａ１〜ｏｐｎａｎの長さはＬ１である。

図９は、開口部の形状の２つ目の例を示す図である。
図９において、１次巻線パターン１３に形成されている開口部ｏｐｎｂ１，ｏｐｎｂ２，…，ｏｐｎｂｎは、格子状に形成されたメッシュ形状となっている。また、１次巻線パターン１３の導体部分の幅はＷ２、開口部ｏｐｎｂ１〜ｏｐｎｂｎの幅はＩ２、開口部ｏｐｎｂ１〜ｏｐｎｂｎの長さはＬ２である。

図１０は、開口部の形状の３つ目の例を示す図である。
図１０において、１次巻線パターン１３に形成されている開口部ｏｐｎｃ１，ｏｐｎｃ２，…，ｏｐｎｃｎは、電流が流れる方向に沿って伸びるスリット形状となっている。また、１次巻線パターン１３の導体部分の幅はＷ３、開口部ｏｐｎｃ１〜ｏｐｎｃｎの幅はＩ３、開口部ｏｐｎｃ１〜ｏｐｎｃｎが形成される領域の１次巻線パターン１３の表面からの長さはＬ３である。

以上のように、プレーナトランス１０では、複数の開口部の形成場所を、コア部品１２ａ，１２ｂに覆われている１次巻線パターン１３、２次巻線パターン１４の、ギャップ１２ｃに隣接している領域１３ａ，１３ｂ，１４ａ，１４ｂに限定している。そのため、抵抗損失の増大を抑えることができる。

また、漏れ磁束（渦電流）の大きくなる上記のような領域１３ａ，１３ｂ，１４ａ，１４ｂに複数の開口部を設けることで、効率よく渦電流の発生を抑制できる。すなわち、１次巻線パターン１３、２次巻線パターン１４に生じる渦電流の経路が、複数の開口部により分断されるため、大きな渦電流が生じなくなる。これにより、渦電流損失を低減することができる。

次に、開口部の適切な形成位置と大きさ等を決定する最適化処理方法を説明する。
以下に示す最適化処理は、プレーナトランスの設計の際に、コンピュータ上で行われる。

図１１は、本実施の形態に用いるコンピュータのハードウェアの一構成例を示す図である。コンピュータ２０は、プロセッサ２１によって装置全体が制御されている。プロセッサ２１には、バス２９を介してＲＡＭ（Random Access Memory）２２と複数の周辺機器が接続されている。プロセッサ２１は、マルチプロセッサであってもよい。プロセッサ２１は、例えばＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、またはＰＬＤ（Programmable Logic Device）である。またプロセッサ２１は、ＣＰＵ、ＭＰＵ、ＤＳＰ、ＡＳＩＣ、ＰＬＤのうちの２以上の要素の組み合わせであってもよい。

ＲＡＭ２２は、コンピュータ２０の主記憶装置として使用される。ＲＡＭ２２には、プロセッサ２１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ２２には、プロセッサ２１による処理に必要な各種データが格納される。

バス２９に接続されている周辺機器としては、ＨＤＤ（Hard Disk Drive）２３、グラフィック処理装置２４、入力インタフェース２５、光学ドライブ装置２６、機器接続インタフェース２７及びネットワークインタフェース２８がある。

ＨＤＤ２３は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。ＨＤＤ２３は、コンピュータ２０の補助記憶装置として使用される。ＨＤＤ２３には、ＯＳのプログラム、アプリケーションプログラム、及び各種データが格納される。なお、補助記憶装置としては、フラッシュメモリ等の半導体記憶装置を使用することもできる。

グラフィック処理装置２４には、モニタ２４ａが接続されている。グラフィック処理装置２４は、プロセッサ２１からの命令にしたがって、画像をモニタ２４ａの画面に表示させる。モニタ２４ａとしては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置等がある。

入力インタフェース２５には、キーボード２５ａとマウス２５ｂとが接続されている。入力インタフェース２５は、キーボード２５ａやマウス２５ｂから送られてくる信号をプロセッサ２１に送信する。なお、マウス２５ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボール等がある。

光学ドライブ装置２６は、レーザ光等を利用して、光ディスク２６ａに記録されたデータの読み取りを行う。光ディスク２６ａは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク２６ａには、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）等がある。

機器接続インタフェース２７は、コンピュータ２０に周辺機器を接続するための通信インタフェースである。例えば機器接続インタフェース２７には、メモリ装置２７ａやメモリリーダライタ２７ｂを接続することができる。メモリ装置２７ａは、機器接続インタフェース２７との通信機能を搭載した記録媒体である。メモリリーダライタ２７ｂは、メモリカード２７ｃへのデータの書き込み、またはメモリカード２７ｃからのデータの読み出しを行う装置である。メモリカード２７ｃは、カード型の記録媒体である。

ネットワークインタフェース２８は、ネットワーク２８ａに接続されている。ネットワークインタフェース２８は、ネットワーク２８ａを介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。

以上のようなハードウェア構成によって、最適化処理を実現することができる。
コンピュータ２０は、例えばコンピュータ読み取り可能な記録媒体に記録されたプログラムを実行することにより、第２の実施の形態の処理機能を実現する。コンピュータ２０に実行させる処理内容を記述したプログラムは、様々な記録媒体に記録しておくことができる。例えば、コンピュータ２０に実行させるプログラムをＨＤＤ２３に格納しておくことができる。プロセッサ２１は、ＨＤＤ２３内のプログラムの少なくとも一部をＲＡＭ２２にロードし、プログラムを実行する。またコンピュータ２０に実行させるプログラムを、光ディスク２６ａ、メモリ装置２７ａ、メモリカード２７ｃ等の可搬型記録媒体に記録しておくこともできる。可搬型記録媒体に格納されたプログラムは、例えばプロセッサ２１からの制御により、ＨＤＤ２３にインストールされた後、実行可能となる。またプロセッサ２１が、可搬型記録媒体から直接プログラムを読み出して実行することもできる。

（最適化処理）
最適化処理では、まず、コンピュータ２０により、設計対象のプレーナトランスに対する電磁界解析が行われる。

図１２は、プレーナトランスの電磁界解析モデルの一例を示す図である。なお、図１２において、解析対象のプレーナトランスは、図２乃至図４に示したプレーナトランス１０と同じであるものとし、同一符号を付している。

配線１６ａ，１６ｂ，１７ａ，１７ｂは、電磁界解析においてコンピュータ２０上で設定される配線である。配線１６ａは、１次巻線パターン１３の一方の端部に接続され、配線１６ｂは、１次巻線パターン１３の他方の端部に接続される。配線１７ａは、２次巻線パターン１４（図３参照）の一方の端部に接続され、配線１７ｂは、２次巻線パターン１４の他方の端部に接続される。

このような電磁界解析モデルに対して電磁界解析が行われる。
上記のように渦電流は、漏れ磁束が巻線パターン（１次巻線パターン１３または２次巻線パターン１４）に鎖交することにより生じる。そこで、この漏れ磁束の大きさを電磁界解析によって算出した例を以下に示す。

図１３、図１４は、１次巻線パターンの磁束密度分布の一例を示す図である。なお、シミュレーション条件は、以下の通りである。１次巻線パターン１３の幅は１．１ｍｍ、厚さは０．０７ｍｍ、巻数は４、２次巻線パターン１４の幅は２．３７ｍｍ、厚さは０．０７ｍｍ、巻数は２である。絶縁層１５はガラスエポキシ基板であり、１次側実効電流は２Ａ、電流の周波数は１０ＭＨｚである。

図１３では、図６に示す１次巻線パターン１３の点線Ｅ上の磁束密度分布の一例が示されている。すなわち、横軸は点線Ｅ上の位置を示し、縦軸は点線Ｅ上の位置での１次巻線パターン１３に対して鉛直成分の磁界（漏れ磁束に相当する）を示す。

また、横軸の０ｍｍは、図６に示した点線Ｅ上の点ｐ１（１次巻線パターン１３に囲まれた、１次巻線パターン１３が配置されていない領域の中心点）の位置を示し、図１３の矢印Ｆの範囲は、ギャップ１２ｃが配置される範囲を示している。

図１３より、渦電流発生の要因となるコア１２からの漏れ磁束は、ギャップ１２ｃに近いほど大きく、ギャップ１２ｃから離れるほど小さい。図１３の例では、±３ｍｍの位置で磁界が最も大きくなり、±４ｍｍを超えると、磁界は大幅に下がる。そのため、図１３に示すような結果が得られた場合には、１次巻線パターン１３に対して、点ｐ１から４ｍｍ以上離れた位置に開口部を形成する効果は低いことがわかる。

一方、図１４では、図６に示す１次巻線パターン１３の点線Ｇ上の磁束密度分布の一例が示されている。横軸は点線Ｇ上の位置を示し、縦軸は点線Ｇ上の位置での１次巻線パターン１３に対して鉛直成分の磁界を示す。また、横軸の０ｍｍは、図６に示した点線Ｇ上の点ｐ２の位置を示している。

図６に示すように、１次巻線パターン１３において、点線Ｇが示す部分は、コア１２に覆われていない部分となり、図１４に示すように、漏れ磁束が少ないことが分かる。これにより、１次巻線パターン１３のコア１２に覆われない部分に、開口部を形成する効果は低いことが分かる。

以上の電磁界解析結果に基づき、領域１３ａ，１３ｂの１次巻線パターン１３のパターン幅方向の長さ（例えば、図８〜図１０におけるＬ１〜Ｌ３）を最適化する。例えば、複数の開口部を形成する効果の低い部分（渦電流の発生を抑制する効果の低い部分）には開口部を設けないようにして、領域１３ａ，１３ｂの形成場所を最適化する。これにより、抵抗損失の増大をより適切に抑えることができる。

２次巻線パターン１４の領域１４ａ，１４ｂの、２次巻線パターン１４のパターン幅方向の長さについても同様に最適化することで、同様の効果が得られる。
次に、コンピュータ２０により、表皮深さ、渦電流損失、直流抵抗損失を計算し、開口部の大きさ等を決定する方法の一例を説明する。

高周波電流が導体に流れるとき、電流の周波数が高くなるほど導体表面の電流密度が高くなる。この現象を表皮効果という。また、電流が流れる導体表面からの深さは、表皮深さと呼ばれ、以下の式（１）で表される。

表皮深さ＝√（１／（πｆμδ））（１）
式（１）において、ｆは電流の周波数、μは導体の透磁率、δは導体の導電率である。
図１５は、銅の表皮深さと電流の周波数との関係の一例を示す図である。

横軸は電流の周波数を示し、縦軸は銅の表皮深さを示す。式（１）において、μ＝π×１０^-7Ｈ／ｍ（銅の透磁率）、δ＝５．８×１０⁷Ｓ／ｍ（銅の導電率）を適用した場合の銅の表皮深さと電流の周波数との関係が、図１５に示されている。

プレーナトランス１０をスイッチングトランスとしたとき、１次巻線パターン１３または２次巻線パターン１４には、スイッチング動作による電流の立ち上がり、または立ち下がり時に、プレーナトランス１０の共振周波数に相当する高周波の電流成分が現れる。共振周波数は、例えば、スイッチング周波数の１００倍程度の周波数である。この高周波の電流成分が渦電流に相当する。

例えば、１次巻線パターン１３または２次巻線パターン１４が銅であり、周波数ｆが１０ＭＨｚの場合、図１５より、表皮深さは２１μｍとなる。つまり、１次巻線パターン１３または２次巻線パターン１４の表面から２１μｍの範囲に渦電流が流れる。

そのため、例えば、１次巻線パターン１３においては、図８〜図１０に示す導体部分の幅Ｗ１〜Ｗ３を、２１μｍ（表皮深さ）より小さくすることで、渦電流を削減することができる。２次巻線パターン１４についても同様である。

次に、渦電流損失及び直流抵抗損失について説明する。１次巻線パターン１３または２次巻線パターン１４に複数の開口部を形成すると、その開口部により渦電流の経路が分断されるため渦電流損失は低減する。しかし、開口部を形成することにより巻線の電流が流れる方向の断面積が減少するため直流抵抗損失が増大する。

以下では、開口部の形状に対する渦電流損失と直流抵抗損失の合計損失が最小となる範囲から、適切な開口部の大きさ等を決定する方法を説明する。
なお、以下では、開口部として、図１０に示すような電流が流れる方向に沿って伸びるスリット状の開口部ｏｐｎｃ１〜ｏｐｎｃｎを例に用いて説明する。また、便宜上、巻線パターン（１次巻線パターン１３または２次巻線パターン１４）の巻線幅に等間隔でスリットを入れ、さらに、そのスリットを巻線パターン全長に入れた場合について説明する。巻線パターンの一部にスリットを形成する場合であっても、以下と同様にして計算することができる。例えば、１次巻線パターン１３の一部に開口部ｏｐｎｃ１〜ｏｐｎｃｎを形成する場合は、式（１）及び以下に示す式（２）において、１次巻線パターン１３の長さ（Ｌ）及び巻線幅（パターン幅）を、領域１３ａ，１３ｂの大きさに合わせて設定すればよい。

（渦電流損失の算出例）
図１６は、合計スリット幅と巻線幅の比と、渦電流損失との関係の一例を示す図である。横軸は合計スリット幅／巻線幅を示す。合計スリット幅は、例えば、図１０に示す開口部ｏｐｎｃ１〜ｏｐｎｃｎでは、幅Ｉ３の合計であり、巻線幅は、１次巻線パターン１３または２次巻線パターン１４のパターン幅である。また、縦軸は巻線パターン１層の渦電流損失を示している。

渦電流損失は、以下の式（２）で算出される。
渦電流損失（Ｗ／ｍ³）＝π²Ｂｍ²ｆ²ｄ²／６ρ （２）
式（２）において、Ｂｍは最大磁束密度、ｆは電流の周波数、ρは導体の抵抗率、ｄは配線幅（図１０の例では幅Ｉ３）である。また、図１６に示す渦電流損失の計算条件は、最大磁束密度（Ｂｍ＝２０ｍＴ）、周波数（ｆ＝１０ＭＨｚ）、銅の抵抗率（ρ＝１．６８×１０^-8Ωｍ）である。ここで、最大磁束密度Ｂｍは電磁界解析等から見積もることができ、また、周波数ｆは式（１）のｆと同じである。

図１６に示すように、渦電流損失は、巻線幅に対して合計スリット幅が大きいほど、低減することが分かる。また、図１６より、合計スリット幅と巻線幅の比が０．３である場合、巻線パターン１層の渦電流損失は０．１５Ｗ程度となる。そのため、プレーナトランス１０において巻線パターン（１次巻線パターン１３と２次巻線パターン１４）が１０層に渡って形成されている場合、その渦電流損失は１．５Ｗになることが分かる。

図８に示したような開口部ｏｐｎａ１〜ｏｐｎａｎを採用した場合、例えば、１次巻線パターン１３の領域１３ａ，１３ｂの長さ（パターン長方向の長さ）と、開口部ｏｐｎａ１〜ｏｐｎａｎの幅Ｉ１の合計値との比に対する、渦電流損失を計算する。

図９に示したような開口部ｏｐｎｂ１〜ｏｐｎｂｎを採用した場合には、例えば、１次巻線パターン１３の領域１３ａ，１３ｂの面積と、開口部ｏｐｎｃ１〜ｏｐｎｃｎの面積の合計値との比に対する、渦電流損失を計算する。

（直流抵抗損失の算出例）
図１７は、合計スリット幅と巻線幅の比と、直流抵抗及び直流抵抗損失との関係の一例を示す図である。

横軸は合計スリット幅／巻線幅を示す。合計スリット幅は、図１６と同様に、例えば、図１０に示すスリット幅（例えば幅Ｉ３）の合計である。また、左縦軸は巻線パターン１層の直流抵抗を示し、右縦軸は巻線パターン１層の直流抵抗損失を示す。

図１７の波形Ｒ１は直流抵抗を示している。また、図１７の波形Ｒ２は、直流抵抗損失を示し、以下の式（３）を用いて算出されたものである。
直流抵抗損失（Ｗ）＝Ｉ²Ｒ＝Ｉ²ρＬ／Ｓ（３）
式（３）において、Ｉは実効電流、Ｒは直流抵抗、ρは導体の抵抗率、Ｌは巻線パターンの長さ、Ｓは巻線パターンの断面積である。また、計算条件は、以下の通りである。

実効電流は、Ｉ＝２Ａ、銅の抵抗率は、ρ＝１．６８×１０^-8Ωｍ、巻線パターンの長さは、Ｌ＝２３８ｍｍ、断面積は、Ｓ＝巻線パターンの厚さ（０．０７ｍｍ）×（巻線幅（１．１ｍｍ）−合計スリット幅）である。

図１７の波形Ｒ２が示すように、直流抵抗損失は、巻線幅に対して合計スリット幅が大きいほど増大することが分かる。また、図１７より、合計スリット幅と巻線幅の比が０．３である場合、巻線パターン１層の直流抵抗損失は０．３Ｗとなる。そのため、例えば、プレーナトランス１０において巻線パターンが１０層に渡って形成されている場合、その直流抵抗損失は３Ｗになることが分かる。

図８に示したような開口部ｏｐｎａ１〜ｏｐｎａｎを採用した場合、例えば、巻線幅と、１次巻線パターン１３の領域１３ａ，１３ｂの幅（例えば、図８のＬ１）との比に対する、直流抵抗損失を計算する。

図９に示したような開口部ｏｐｎｂ１〜ｏｐｎｂｎを採用した場合には、巻線幅と、例えば、図８のＬ２との比に対する、直流抵抗損失を計算する。
次に、渦電流損失と直流抵抗損失の合計損失について説明する。

（合計損失の算出例）
図１８は、合計スリット幅と巻線幅の比と、合計損失との関係の一例を示す図である。
横軸は合計スリット幅／巻線幅を示す。合計スリット幅は、図１６と同様に、例えば、図１０に示すスリット幅（例えば幅Ｉ３）の合計である。また、縦軸は巻線パターン１層の合計損失を示している。

図１８の波形ＩＬは、図１６に示した渦電流損失を示している。また、図１８の波形Ｒ２は、図１７に示した直流抵抗損失を示す波形である。波形ＴＬは、渦電流損失と直流抵抗損失を加算した合計損失を示す波形である。

図１８の波形ＴＬが示すように、合計損失は、矢印Ｋが示す範囲で比較的低くなっている。図１８の波形ＴＬから、巻線パターン１層の合計損失が０．８２Ｗと最小になる合計スリット幅と巻線幅の比は０．３２となる。ここで、合計スリット幅と巻線幅の比を０．３２と選択し、表皮効果を考慮して配線幅（図１０の幅Ｗ３）を２０μｍと選択した場合、巻線幅１．１ｍｍの導体パターンに等間隔でスリットを入れるとすると、スリット幅は、０．０１ｍｍと求めることができる。このように、複数の開口部ｏｐｎｃ１〜ｏｐｎｃｎの大きさ（スリット幅等）やスリット数を最適化できる。

図８や図９に示したような開口部ｏｐｎａ１〜ｏｐｎａｎ，ｏｐｎｂ１〜ｏｐｎｂｎを採用したときにも同様に、渦電流損失と直流抵抗損失の合計損失に基づき、開口部ｏｐｎａ１〜ｏｐｎａｎ，ｏｐｎｂ１〜ｏｐｎｂｎの大きさ等を最適化する。

表皮深さや、渦電流損失と直流抵抗損失の合計損失に基づき、複数の開口部の大きさ等を決めることで、損失を適切に減らすことができる。
以下、形成する複数の開口部の最適化を行う処理の一例の流れをフローチャートでまとめる。

図１９は、開口部の最適化処理の一例の流れを示すフローチャートである。なお、以下の処理は、図１１に示したコンピュータ２０のプロセッサ２１の制御のもと行われるものとして記載する。

まず、プロセッサ２１は、ユーザから入力されたプレーナトランスの物理的特性及び使用条件を取得する（ステップＳ１）。プレーナトランスの物理的特性は、例えば、プレーナトランスのコアの形状、巻線パターンの特性（長さ、厚さ、幅、巻数）等である。プレーナトランスの使用条件は、例えば、プレーナトランスが用いられる回路方式や回路で使用される電圧、電流、周波数等である。

次に、プロセッサ２１は、巻線パターン上の磁束密度分布の算出を行う（ステップＳ２）。プロセッサ２１は、電磁界解析等により、例えば、上記の図１２、図１３のような磁束密度分布を得る。そして、プロセッサ２１は、巻線パターン上の磁束密度の高い部分に基づき、開口部を形成する領域を決定する。

その後、プロセッサ２１は、表皮深さの算出（ステップＳ３）、渦電流損失の算出（ステップＳ４）、直流抵抗損失の算出（ステップＳ５）、合計損失の算出（ステップＳ６）を行い、その結果から、適切な開口部の位置や大きさ等を決定する（ステップＳ７）。ステップＳ７の処理では、上記のように、例えば、開口部を図１０に示すようなスリット形状とした場合、合計損失が最小となる範囲から、合計スリット幅／巻線幅が選択される。さらに、幅Ｗ３が表皮深さより狭くなるように考慮して、スリット幅と、巻線パターンにスリットを入れる間隔等が決定される。

なお、ステップＳ２〜Ｓ５の処理は適宜順序を入れ替えてもよい。
ところで、磁気飽和抑制のためのギャップの位置は、コアの内脚部の間に限定されず、外脚部の間にあってもよい。以下、その例を、第２の実施の形態によるプレーナトランスの変形例１として説明する。

（変形例１）
図２０は、第２の実施の形態によるプレーナトランスの変形例を示す断面図である。
プレーナトランス３０は、多層基板３１、コア３２を有する。

多層基板３１は、図１に示した多層基板２と同様に、電力伝送を行う１次巻線パターン３３と２次巻線パターン３４とが絶縁層３５を介して積層された構造を有している。
コア３２は、図４に示したコア１２と同様に、２つのコア部品３２ａ，３２ｂを有する。ただ、コア１２と異なり、コア３２は、内脚部３２ａ１，３２ｂ１の間ではなく、外脚部３２ａ２，３２ｂ２の間及び外脚部３２ａ３，３２ｂ３の間に、磁気飽和抑制のためのギャップ３２ｃ，３２ｄが設けられている。

このようなギャップ３２ｃ，３２ｄを有するコア３２を使用する場合、１次巻線パターン３３及び２次巻線パターン３４の複数の開口部は、以下に示すような位置に形成される。以下では、１次巻線パターン３３に形成される複数の開口部の例を説明するが、２次巻線パターン３４に形成される複数の開口部についても同様の位置に形成される。

図２１は、１次巻線パターンに形成される開口部の位置を示す図である。
なお、図２１は、図２０に示す矢印Ｊ方向からみた１次巻線パターン３３の平面図であり、また、複数の開口部が形成される１次巻線パターン３３の領域３３ａ，３３ｂが斜線で示されている。また、１次巻線パターン３３とコア部品３２ａ，３２ｂとの配置関係を示すために、矢印Ｊ方向からみたコア３２部品ａ、内脚部３２ａ１，外脚部３２ａ２，３２ａ３の配置領域が点線で示されている。

図２０に示した外脚部３２ａ２，３２ｂ２の間に設けられたギャップ３２ｃの形成領域は、図２１では、点線で示される外脚部３２ａ２の配置領域に対応している。また、図２０に示した外脚部３２ａ３，３２ｂ３の間に設けられたギャップ３２ｄの形成領域は、図２１では、点線で示される外脚部３２ａ３の配置領域に対応している。

ギャップ３２ｃ，３２ｄからの漏れ磁束は、ギャップ３２ｃ，３２ｄに近く、さらに、コア３２に覆われた部分ほど大きくなる。そのため、漏れ磁束により生じる渦電流も、ギャップ３２ｃ，３２ｄに近く、さらに、コア３２に覆われた部分ほど大きくなる。図２０のようにプレーナトランス３０のコア３２には、２つのギャップ３２ｃ，３２ｄが設けられているため、１次巻線パターン３３において、大きな渦電流が生じる部分は、２か所あることになる。

そこで、１次巻線パターン３３には、大きな渦電流が生じる２か所の部分に、複数の開口部が形成される。すなわち、ギャップ３２ｃ，３２ｄ（外脚部３２ａ２，３２ａ３の配置領域）に隣接し、さらに、コア３２覆われた１次巻線パターン３３の領域３３ａ，３３ｂに、複数の開口部が形成されている。これにより、１次巻線パターン３３に生じる渦電流の経路が、複数の開口部により分断されるため、大きな渦電流は生じなくなる。

なお、開口部の形状としては、図８乃至図１０に示したような開口部ｏｐｎａ１〜ｏｐｎａｎ，ｏｐｎｂ１〜ｏｐｎｂｎ，ｏｐｎｃ１〜ｏｐｎｃｎを用いることができる。開口部の大きさ等は、前述したような渦電流損失と直流抵抗損失の合計値に基づき決定される。

以上のように、プレーナトランス３０では、複数の開口部の形成場所を、コア部品３２ａ，３２ｂに覆われている１次巻線パターン３３、２次巻線パターン３４の、ギャップ３２ｃ，３２ｄに隣接している領域に限定している。そのため、抵抗損失の増大を抑えることができる。

また、漏れ磁束（渦電流）の大きくなる領域に複数の開口部を設けることで、効率よく渦電流の発生を抑制できる。すなわち、１次巻線パターン３３、２次巻線パターン３４に生じる渦電流の経路が、複数の開口部により分断されるため、大きな渦電流が生じなくなる。これにより、渦電流損失を低減することができる。

なお、コア３２は、外脚部３２ａ２，３２ｂ２または外脚部３２ａ３，３２ｂ３の間のギャップ３２ｃ，３２ｄに加えて、内脚部３２ａ１，３２ｂ１の間にも磁気飽和抑制のためのギャップを設けていてもよい。そのような場合、上記の開口部に加えて、内脚部のギャップに隣接し、さらに、コアで覆われた１次巻線パターン３３、２次巻線パターン３４の領域に複数の開口部を形成するようにしてもよい。

（変形例２）
図２２は、巻線パターンの変形例を示す図である。
図２２では、コア４１が点線で表されている。図２２に示されている巻線パターン（１次巻線パターンまたは２次巻線パターン）４０では、複数の開口部が形成されている領域については図示が省略されている。

巻線パターン４０は、コア４１に覆われていない部分のパターン幅ｗａが、コア４１に覆われている部分のパターン幅ｗｂより、幅が狭い。コア４１に覆われていない部分は、プレーナトランスの１次巻線パターンと２次巻線パターンの結合率が低く、プレーナトランスの性能にあまり寄与しないにも関わらず、渦電流損失が発生する（コア４１に覆われている部分よりは小さいが）。

図２２のように、コア４１に覆われていない部分のパターン幅ｗａを狭くすることで、コア４１に覆われていない部分の巻線パターン４０をコア４１に近づけることができ、結合率を向上できる。また、パターン幅ｗａが狭くなることにより、渦電流損失も低減できる。さらに、プレーナトランスの小型化も可能となる。

このような巻線パターン４０を、前述してきたプレーナトランス１，１０，３０の１次巻線パターン４，１３，３３、または２次巻線パターン５，１４，３４として適用してもよい。

以上、実施の形態に基づき、本発明のプレーナトランスの一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１プレーナトランス
２多層基板
３コア
３ｇギャップ
４１次巻線パターン
４ａ，４ｂ領域
５２次巻線パターン
６絶縁層
ｏｐｎ１〜ｏｐｎｎ開口部

Claims

電力伝送を行う１次巻線パターンと２次巻線パターンとが絶縁層を介して積層された多層基板と、
前記１次巻線パターンまたは前記２次巻線パターンの少なくとも一部を覆うように配置され、磁気飽和抑制のためのギャップが形成されているコアと、を有し、
前記コアに覆われている前記１次巻線パターンまたは前記２次巻線パターンの、前記ギャップに隣接している領域に、複数の開口部が形成されている、ことを特徴とするプレーナ型変圧装置。
前記領域における前記１次巻線パターンまたは前記２次巻線パターンの導体部分の幅は、前記１次巻線パターンまたは前記２次巻線パターンの表皮深さよりも小さいことを特徴とする請求項１に記載のプレーナ型変圧装置。
前記１次巻線パターンまたは前記２次巻線パターンにおける、前記複数の開口部の大きさは、前記大きさの増加に伴い低減する渦電流損失と、前記大きさの増加に伴い増加する直流抵抗損失とを加算した合計損失に基づき、決められていることを特徴とする請求項１または２に記載のプレーナ型変圧装置。
前記コアに覆われていない前記１次巻線パターンまたは前記２次巻線パターンの第１のパターン幅は、前記コアに覆われている前記１次巻線パターンまたは前記２次巻線パターンの第２のパターン幅よりも狭いことを特徴とする請求項１乃至３の何れか一項に記載のプレーナ型変圧装置。