JP2015532549A5 - - Google Patents

Claims (18)

1. 暗号化キーを生成するための電子システム（１００、２００）であって、電子システムが、
   物理的クローン不能関数として使用されるメモリ（１１０）であって、メモリは書き込み可能で、揮発性であり、メモリに電源投入したたびに、メモリはメモリの少なくとも部分的にランダムな物理的特性に応じたメモリコンテンツに確定するように構成されており、メモリはメモリインタフェース（１２０）を通してアクセス可能であるメモリと、
   メモリが確定したメモリコンテンツから暗号化キーを導出するように構成されたキー導出ユニット（１５０、２３０）とを備え、
   暗号化キーを生成するための電子システムがさらに、
   メモリインタフェースを通してメモリ、およびキー導出ユニットに接続されたメモリ読み出しユニット（２２０）を備え、メモリ読み出しユニットがスクランブルされた順序でメモリインタフェースを介してメモリコンテンツを取り出すためのアドレススクランブラー（１４０）を備える電子システム。
2. メモリ読み出しユニットが、
   メモリを暗号化するための暗号化ユニット（２４０）を備え、暗号化ユニット（２４０）が、メモリインタフェースからスクランブルされた順序でメモリコンテンツを受信し、受信したメモリコンテンツを暗号化し、暗号化されたメモリコンテンツをメモリに書き戻すように構成され、メモリ読み出しユニットがさらに、
   メモリを復号するための復号ユニット（２５０）を備え、復号ユニット（２５０）が、メモリインタフェースからさらなる順序で暗号化されたメモリコンテンツを受信し、受信した暗号化されたメモリコンテンツを復号してさらなる順序でメモリコンテンツを取得するように構成された、請求項１に記載の電子システム。
3. 不揮発性のヘルパーデータメモリ（２８５）を備え、ヘルパーデータメモリ（２８５）が、物理的クローン不能関数として使用されるメモリのために構築されたヘルパーデータを記憶し、さらに、
   訂正可能なビットストリングを確立するためのコンバイナ（２８０）を備え、訂正可能なビットストリングはエラー訂正コードの訂正可能な近傍にあり、コンバイナ（２８０）が、ヘルパーデータメモリからヘルパーデータを取り出して、取り出したヘルパーデータと、メモリ読み出しユニットからされた事前に定義されたさらなる順序でメモリが確定したメモリコンテンツとを組み合わせるように構成され、さらに、
   エラー訂正アルゴリズムを使用して訂正可能なビットストリングからエラー訂正コードのコードワードを確立するように構成されたエラーコレクタ（２９０）を備える、請求項２に記載の電子システム。
4. 暗号化ユニットが暗号化されたメモリコンテンツをスクランブルされた順序でメモリに書き戻すように構成され、それによって、メモリコンテンツを暗号化されたメモリコンテンツで上書きする、請求項２または３に記載の電子システム。
5. スクランブルされた順序が、読み出しユニットの各電源投入後に少なくとも部分的にランダムに生成されるシードから導出される、請求項１から４のいずれか一項に記載の電子システム。
6. 読み出しユニットが新しいシードを取得するためにシードに適用されるように構成された暗号化一方向性関数を備え、アドレススクランブラーが新しくスクランブルされた順序でメモリインタフェースを介してメモリコンテンツの再フェッチのための新しいシードから新しくスクランブルされた順序を導出するように構成された、請求項５に記載の電子システム。
7. 読み出しユニットが、さらなるメモリに電源投入したたびに、第２のメモリがノイズのあるメモリコンテンツに確定するように構成されたさらなる揮発性メモリを備え、シードが、第２のメモリが確定したメモリコンテンツから導出される、請求項５および６のいずれか一項に記載の電子システム。
8. 難読化ユニットを備え、難読化ユニットがメモリへいくつか追加で難読化アクセスするように構成され、難読化アクセスがメモリからの光子放出とメモリが電源投入時に確定したメモリコンテンツ間の相関を低減化するように構成された、請求項１から７のいずれか一項に記載の電子システム。
9. 難読化ユニットがメモリのメモリ位置への難読化アクセスを行うように構成され、難読化アクセスが、暗号化ユニットが暗号化されたメモリコンテンツをメモリ位置に書き戻した後に行われる、請求項８に記載の電子システム。
10. 物理的クローン不能関数として使用されるメモリがＳＲＡＭメモリである、請求項１から９のいずれか一項に記載の電子システム。
11. 物理的クローン不能関数として使用されるメモリが揮発性ＦＰＧＡメモリである、請求項１から１０のいずれか一項に記載の電子システム。
12. 請求項１から１１のいずれか一項に記載の暗号化キーを生成するための電子システムを含む集積回路。
13. 集積回路がスマートカード、ＡＳＳＰ、ＤＳＰ、アプリケーションプロセッサ、ＳＩＭ、およびＮＦＣチップのいずれか一つである、請求項１から１２のいずれか一項に記載の暗号化キーを生成するための電子システムを含む集積回路。
14. さらなる順序でメモリを安全に読み出すための電子メモリ読み出しユニットであって、メモリは書き込み可能であり、電子メモリ読み出しユニットはメモリインタフェースを通してメモリに接続可能であり、電子メモリ読み出しユニットが、
    スクランブルされた順序でメモリインタフェースを介してメモリコンテンツを取り出すように構成されたアドレススクランブラーと、
    メモリを暗号化するための暗号化ユニットとを備え、暗号化ユニットが、メモリインタフェースからスクランブルされた順序でメモリコンテンツを受信し、受信したメモリコンテンツを暗号化し、暗号化されたメモリコンテンツをメモリに書き戻すように構成され、電子メモリ読み出しユニットがさらに、
    メモリを復号するための復号ユニットを備え、復号ユニットが、メモリインタフェースからさらなる順序で暗号化されたメモリコンテンツを受信し、受信した暗号化されたメモリコンテンツを復号してさらなる順序でメモリコンテンツを取得するように構成された、電子メモリ読み出しユニット。
15. 暗号化キーを生成するための方法（４００）であって、方法が、
    物理的クローン不能関数として使用されるメモリの電源投入するステップ（４１０）を含み、メモリが書き込み可能で揮発性であり、方法がさらに、
    メモリが、メモリの少なくとも部分的にランダムな物理的特性に応じたメモリコンテンツに確定できるようにするステップ（４２０）、
    スクランブルされた順序でメモリインタフェースを介してメモリコンテンツを取り出すステップ（４３０）、および
    メモリが確定したメモリコンテンツから暗号化キーを導出するステップ（４８０）を含む方法。
16. 請求項１５に記載された暗号化キーを生成するための方法であって、
    メモリの暗号化が、
    メモリインタフェースからスクランブルされた順序でメモリコンテンツを受信するステップ（４３０）、
    受信したメモリコンテンツを暗号化するステップ（４４０）、および
    暗号化されたメモリコンテンツをメモリに書き戻すステップ（４５０）によって行われること、
    メモリの復号が、
    メモリインタフェースから事前に定義されたさらなる順序で暗号化されたメモリコンテンツを受信するステップ（４６０）、および
    事前に定義されたさらなる順序でメモリコンテンツを取得するために受信した暗号化されたメモリコンテンツを復号するステップ（４７０）によって行われることを含む方法。
17. コンピュータプログラムがコンピュータで実行される時に、請求項１５および１６のいずれか一項に記載のすべてのステップを行うように適合されたコンピュータプログラムコード手段を含む、コンピュータプログラム。
18. コンピュータ読み取り可能媒体上で具現化される、請求項１７に記載のコンピュータプログラム。