JP2015524649A5

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Info

Publication number: JP2015524649A5
Application number: JP2015524310A
Authority: JP
Filing date: 2013-07-15
Publication date: 2016-08-25
Anticipated expiration: 2033-07-15

Claims

パワーレギュレータシステムであって、
スイッチング信号を生成するように構成されるゲートドライバ回路と、
ゲート端子で前記スイッチング信号を受信し、ケルビンゲート接続を提供する分離ゲートリターン端子に前記スイッチング信号に関連付けられる信号リターンを提供するように構成されるスイッチング回路パッケージであって、スイッチングノード端子にスイッチング電圧を生成するために前記スイッチング信号に応答して周期的にアクティブにされるスイッチを含む、前記スイッチング回路パッケージと、
前記スイッチングノード端子と別のノードとを相互接続するインダクタを含むフィルタ段であって、前記インダクタが、出力電圧を生成するために前記スイッチング電圧に応答して電流を導通するように構成される、前記フィルタ段と、
前記ゲートリターン端子と前記別のノードとを相互接続し、前記電流の大きさを測定するように構成され、それにより、前記スイッチング回路パッケージの寄生抵抗に関連する累積パス抵抗が前記電流に関係する前記電圧を増やす、電流検知回路と、
を含む、パワーレギュレータシステム。
請求項１に記載のパワーレギュレ―タシステムであって、
前記スイッチング信号が、底部ゲート端子に供給されるローサイドスイッチング信号として構成され、前記ゲートリターン端子が、頂部ゲート端子に供給されるハイサイドスイッチング信号に関連付けられるハイサイドリターン信号を提供するための頂部ゲートリターン端子として構成される、パワーレギュレータシステム。
請求項２に記載のパワーレギュレ―タシステムであって、
前記電流検知回路が、Ｒ_ＥＦＦ＝Ｒ_ＤＣＲ＋（１−Ｄ）＊Ｒ_Ｂとして表される実効抵抗ＲＥＦＦに基づいて前記電流の大きさを測定するように構成され、
ここで、Ｒ_ＤＣＲが、前記インダクタのＤＣ抵抗であり、
Ｄが、前記ハイサイドスイッチング信号のデューティーサイクルであり、
Ｒ_Ｂが、前記頂部ゲートリターン端子と前記スイッチングノード端子とを相互接続する導体の寄生抵抗である、パワーレギュレータシステム。
請求項１に記載のパワーレギュレ―タシステムであって、
前記スイッチング回路パッケージが、ハイサイドスイッチに関連付けられるハイサイドダイと、ローサイドスイッチとして構成される前記スイッチに関連付けられるローサイドダイとを含み、前記ハイサイドダイと前記ローサイドダイとが、前記スイッチングノード端子と一体の導体により相互接続され、前記導体が寄生抵抗を有する、パワーレギュレータシステム。
請求項４に記載のパワーレギュレ―タシステムであって、
前記ゲートリターン端子が、ハイサイドリターン信号を提供するため頂部ゲートリターン端子として構成され、前記頂部ゲート端子が、前記導体を介して前記スイッチングノード端子に結合される前記ローサイドスイッチの第１の端子で前記ローサイドダイに結合される、パワーレギュレータシステム。
請求項５に記載のパワーレギュレ―タシステムであって、
前記ローサイドスイッチの前記第１の端子が、前記ゲートリターン端子と前記スイッチングノード端子とを相互接続する前記導体を介して前記ハイサイドスイッチの第１の端子に電気的に結合される、パワーレギュレータシステム。
請求項６に記載のパワーレギュレ―タシステムであって、
前記ローサイドスイッチの前記第１の端子が前記ローサイドスイッチのドレインに対応し、前記ハイサイドスイッチの前記第１の端子が前記ハイサイドスイッチのソースに対応する、パワーレギュレータシステム。
請求項１に記載のパワーレギュレ―タシステムであって、
前記スイッチがローサイドスイッチとして構成され、前記スイッチング回路パッケージが、ハイサイドスイッチと前記ローサイドスイッチとを含むエンクローズド回路パッケージとして構成され、前記ハイサイドスイッチと前記ローサイドスイッチとが、垂直スタック金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として構成される、パワーレギュレータシステム。
請求項１に記載のパワーレギュレ―タシステムであって、
前記ゲートリターン端子と前記スイッチングノード端子とが、前記ゲートリターン端子と前記スイッチングノード端子とを相互接続する導体を介して電気的に結合され、前記導体が寄生抵抗値を有する、パワーレギュレータシステム。
請求項９に記載のパワーレギュレ―タシステムであって、
前記電流検知回路が、検知レジスタと検知キャパシタとを含み、前記検知レジスタと前記検知キャパシタとのＲＣ時定数が、前記インダクタのインダクタンスと実効統合抵抗とを含むＬＲ時定数と実質的にマッチングされ、前記実効統合抵抗が、前記出力インダクタのＤＣ抵抗と前記導体の前記寄生抵抗値とを含む、パワーレギュレータシステム。
印刷回路基板（ＰＣＢ）であって、請求項１に記載のパワーレギュレ―タシステムを含む、印刷回路基板。
スイッチングパワーレギュレータシステムのための方法であって、前記方法が、
ハイサイドスイッチング信号導体を、スイッチング回路パッケージの頂部ゲート端子と、ケビンゲート接続を提供する分離頂部ゲートリターン端子とに結合することと、
ローサイドスイッチング信号導体を前記スイッチング回路パッケージの底部ゲート端子に結合することと、
出力段を前記スイッチング回路パッケージのスイッチングノード端子に結合することであって、前記出力段が、前記スイッチングノード端子と、前記出力インダクタを介する出力電流に基づいて出力電圧が生成される出力ノードとを相互接続する出力インダクタを含む、前記結合することと、
電流検知回路を、前記スイッチング回路パッケージの前記頂部ゲートリターン端子と前記出力ノードとに結合することであって、前記電流検知回路が、前記出力電流の大きさを測定するように構成される、前記結合することと、
を含む、方法。
請求項１２に記載の方法であって、
前記電流検知回路が検知レジスタと検知キャパシタとを含む、方法。
請求項１３に記載の方法であって、
前記検知レジスタと前記検知キャパシタとのＲＣ時定数を、前記出力インダクタのインダクタンスと実効統合抵抗とを含むＬＲ時定数とマッチングすることを更に含み、前記実効統合抵抗が、前記出力インダクタのＤＣ抵抗と、前記スイッチングノード端子と前記頂部ゲートリターン端子とを分離する前記導体の前記寄生抵抗値とを含む、方法。
請求項１２に記載の方法であって、
前記スイッチング回路パッケージが、ハイサイドスイッチとローサイドスイッチとを含むエンクローズド回路パッケージとして構成され、前記ハイサイドスイッチと前記ローサイドスイッチとが、垂直スタック金属酸化物半導体電界効果トランジスタ（ＭＯＳＥＦＴ）として構成される、方法。
請求項１２に記載の方法であって、
前記スイッチング回路パッケージが、前記スイッチングノード端子と一体である導体により相互接続される、ハイサイドダイとローサイドダイとを含み、前記導体が寄生抵抗値を有する、方法。
パワーレギュレータシステムであって、
ハイサイドスイッチング信号とローサイドスイッチング信号とを生成するように構成されるゲートドライバ回路と、
底部ゲート端子で前記ローサイドスイッチング信号を受信し、頂部ゲート端子で前記ハイサイドスイッチング信号を受信して、ケルビンゲート接続を提供する分離頂部ゲートリターン端子に前記ハイサイドスイッチング信号に関連付けられるハイサイド信号リターンを提供するように構成されるスイッチング回路パッケージであって、スイッチングノード端子にスイッチング電圧を生成するために、前記ハイサイドスイッチング信号と前記ローサイドスイッチング信号とにそれぞれ応答して交互にアクティベートされるハイサイドスイッチとローサイドスイッチとを含み、前記頂部ゲートリターン端子が、寄生抵抗を有し且つ前記スイッチングノード端子と一体である導体に結合される、前記スイッチング回路パッケージと、
出力ノードに出力電圧を生成するために前記スイッチング電圧に応答して出力電流を導通するように構成される出力インダクタを含む出力段と、
前記頂部ゲートリターン端子と前記出力ノードとを相互接続し、前記出力インダクタのＤＣ抵抗と前記寄生抵抗とを含む実効抵抗に基づいて前記出力電流の大きさを測定するように構成され、それにより、前記スイッチング回路パッケージの寄生抵抗に関連する累積パス抵抗が前記電流に関係する前記電圧を増やす、電流検知回路と、
を含む、システム。
請求項１７に記載のシステムであって、
前記スイッチング回路パッケージが、前記導体により相互接続されるハイサイドダイとローサイドダイとを含む、システム。
請求項１７に記載のシステムであって、
前記スイッチング回路パッケージがエンクローズド回路パッケージとして構成され、前記ハイサイドスイッチと前記ローサイドスイッチとが、垂直スタック金属酸化物半導体電界効果トランジスタ（ＭＯＳＥＦＴ）として構成される、システム。