JP2015506590A - フォトニックデバイスを有するｃｍｏｓエレクトロニクスの垂直集積 - Google Patents

フォトニックデバイスを有するｃｍｏｓエレクトロニクスの垂直集積 Download PDF

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Abstract

複合半導体構造を製作する方法が、複数のシリコンベースデバイスを含むＳＯＩ基板を用意するステップと、複数のフォトニックデバイスを含む化合物半導体基板を用意するステップと、その化合物半導体基板をダイシングして複数のフォトニックダイを設けるステップとを含む。各ダイは、複数のフォトニックデバイスの１つ又は複数を含む。この方法は、ベース層と複数のＣＭＯＳデバイスを含むデバイス層とを有する組立基板を用意するステップと、組立基板の所定の部分に複数のフォトニックダイを実装するステップと、ＳＯＩ基板及び組立基板を位置合わせするステップも含む。この方法は、ＳＯＩ基板及び組立基板を接合して複合基板構造を形成するステップと、組立基板の少なくともベース層を複合基板構造から除去するステップとをさらに含む。【選択図】 図１２

Description

関連出願の相互参照
[0001]本出願は、２０１２年１月１８日に出願した、「Ｖｅｒｔｉｃａｌ Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ ＣＭＯＳ Ｅｌｅｃｔｒｏｎｉｃｓ ｗｉｔｈ Ｐｈｏｔｏｎｉｃ Ｄｅｖｉｃｅｓ」という名称の米国特許仮出願第６１／５８８，０８０号の優先権を主張し、その開示は、本明細書によって、全ての目的においてその全体を参照することにより組み込まれる。
[0002]フォトニックデバイスバイアス制御、変調、増幅、データのシリアル化及び逆シリアル化、フレーミング、ルーティング並びに他の機能などの高度な電子的機能は、典型的には、シリコン集積回路上で展開される。この主な理由は、市場参入可能なコストで非常に高度な機能及び性能を有するデバイスの生産を可能にする、シリコン集積回路の設計及び製作のためのグローバルなインフラストラクチャの存在である。シリコンは、それの間接エネルギーバンドギャップが原因で、発光又は光増幅にとって有用ではなかった。この弱点により、モノリシック集積型の光エレクトロニクス集積回路を、シリコン上に製作するということが妨げられてきた。
[0003]リン化インジウム、ガリウムヒ素並びに関連の三元及び四元材料などの化合物半導体は、これらの直接エネルギーバンドギャップにより、光通信、特に発光デバイス及び光ダイオードにとって極めて重要であった。同時に、上記の材料上での高度な電気的機能の集積化は、これら材料のデバイス及び回路を製作するコストが非常に高いためニッチな、高性能用途に限定されてきた。
[0004]したがって、当技術分野において、シリコン及び化合物半導体デバイスの複合集積に関して改良した方法及びシステムが求められている。
[0005]本発明の実施形態は、基板とも呼ばれる半導体ウェハのテンプレート補助ボンディング（template assisted bonding）のための方法及びシステムに関する。より詳細には、本発明の実施形態は、ＣＭＯＳデバイスを含むＳＯＩウェハへのフォトニックデバイスのウェハスケールボンディングのための方法及び装置に関する。本発明の実施形態は、本例より広い応用性を有し、半導体材料の異種（heterogeneous）成長の適用又はシリコン上の高速デバイスのためのＩＩＩ−Ｖ族材料の集積化も含む。
[0006]本発明の一実施形態に従って、シリコンフォトニクスのウェハスケール処理を可能にする方法が提供される。一例として、本発明の一実施形態に従って、複合半導体構造を製作する方法が提供される。この方法は、複数のシリコンベースデバイスを含むＳＯＩ基板を用意するステップと、複数のフォトニックデバイス又は高速トランジスタなどの他のデバイスを含む複合半導体基板を用意するステップと、複数のフォトニックダイを設けるために、複合半導体基板をダイシング、別法では形成するステップとを含む。各ダイは、複数のフォトニックデバイス若しくは電子デバイスの１つ又は複数を含む。この方法は、ＣＭＯＳデバイスなどの複数のシリコンベースデバイスを事前に含むことができる組立基板を用意するステップと、その組立基板の所定の部分に複数の複合半導体ダイを実装するステップと、ＳＯＩ基板及び組立基板を位置合わせするステップと、ＳＯＩ基板及び組立基板を接合して複合基板構造を形成するステップと、組立基板の少なくとも一部を複合基板構造から除去するステップも含む。
[0007]シリコンベースデバイスが組立ウェハ内に含まれることが可能になると、いくつかの点で有利になる。例えば、組立ウェハを使用して集積化された化合物半導体と互換性があるＳＯＩ基板上にシリコンベースデバイスを製作するために必要な処理が、ＣＭＯＳデバイスなどの集積プロセスに必要な他のシリコンベースデバイスと互換性がない可能性がある。組立ウェハ中にシリコンベースデバイスを含むことにより、互換性のない処理技法を必要とする広範なシリコンデバイス技法の集積化が可能となる。一例として、具体的な実施形態では、組立ウェハが６５ナノメートルＣＭＯＳプロセスを必要とするシリコンベースデバイスを含みながら、ＳＯＩウェハが、１３０ナノメートルＣＭＯＳプロセスを必要とするシリコンベースデバイスを含むことができる。これら２つのプロセスは、典型的には、同一のウェハ上で実行することはできないので、テンプレート補助ボンディングにより、６５ナノメートルプロセスで生産されたより小型のより速いデバイスが、化合物半導体デバイスに加えてより大型の１３０ナノメートルデバイスと共に集積化されることが可能となる。
[0008]本発明の別の実施形態に従って、シリコンベース基板に化合物半導体構造を成長させる方法が提供される。この方法が、ボンディング面を有するＳＯＩベースウェハを用意するステップと、種ウェハを用意するステップと、種ウェハをダイシングして複数の種ダイを設けるステップとを含む。この方法が、テンプレートウェハを用意するステップと、そのテンプレートウェハに複数の種ダイを実装するステップと、ＳＯＩベースウェハにそのテンプレートウェハをボンディングするステップも含む。複数の種ダイは、ＳＯＩベースウェハのボンディング面に接合される。この方法が、テンプレートウェハの少なくとも一部を除去するステップと、複数の種ダイの表面の少なくとも一部を露出させるステップと、露出した種ダイに化合物半導体構造を成長させるステップとをさらに含む。
[0009]本発明の一実施形態に従って、複合半導体構造を製作する方法が提供される。この方法が、複数のシリコンベースデバイスを含むＳＯＩ基板を用意するステップと、複数のフォトニックデバイスを含む化合物半導体基板を用意するステップと、その化合物半導体基板をダイシングして複数のフォトニックダイを設けるステップとを含む。各ダイは、複数のフォトニックデバイスの１つ又は複数を含む。この方法が、ベース層と複数のＣＭＯＳデバイスを含むデバイス層とを有する組立基板を用意するステップと、組立基板の所定の部分に複数のフォトニックダイを実装するステップと、ＳＯＩ基板及び組立基板を位置合わせするステップも含む。この方法が、ＳＯＩ基板及び組立基板を接合して複合基板構造を形成するステップと、組立基板の少なくともベース層を複合基板構造から除去するステップとをさらに含む。
[0010]本発明の別の実施形態に従って、シリコンベース基板に化合物半導体構造を成長させる方法が提供される。この方法が、ボンディング面を有するＳＯＩベースウェハを用意するステップと、種ウェハを用意するステップと、その種ウェハをダイシングして複数の種ダイを設けるステップとを含む。この方法が、複数のＣＭＯＳデバイスを含むテンプレートウェハを用意するステップと、そのテンプレートウェハに複数の種ダイを実装するステップと、ＳＯＩベースウェハにテンプレートウェハをボンディングするステップも含む。複数の種ダイは、ＳＯＩベースウェハのボンディング面に接合される。この方法が、テンプレートウェハの少なくとも一部を除去するステップと、複数の種ダイの表面の少なくとも一部を露出させるステップと、露出した種ダイに化合物半導体構造を成長させるステップとをさらに含む。
[0011]従来の技法より優位に、多数の利点が本発明を使用して達成される。例えば、本発明による実施形態では、テンプレートウェハを使用することにより、例えば特定のデバイスの機能を実施することが必要な場合のみ、より高価なＩＩＩ−Ｖ族材料を節約して使用することが可能となる。したがって、ＩＩＩ−Ｖ族材料又は必要な他の材料の量を最小限にすることによって、最終製品の費用構造が、本明細書で説明する実施形態によって改善される。加えて、光インターコネクトの複数の階層が、分割平面を作り出すために採用されるアニールプロセス後に残存するテンプレートウェハのパターニングされた領域で光信号をルーティングすることによって、いくつかの実施形態によるフォトニック集積回路に形成されうる。本明細書で説明する接着及び分割プロセスは、単回又は複数回採用されうる。
[0012]特定の実施形態では、複数のボンディングプロセスが採用され、ＩＩＩ−Ｖ族材料、ＩＩ−ＶＩ族材料又は他の材料の分散型平面を有する交互結晶シリコンの三次元構造が形成される。本発明の実施形態によって提供されるさらなる別の利点は、シリコンベースウェハに対する位置合わせが、ウェハスケール基準で実行されることである。加えて、ウェハボンディングプロセス後に、活性ストライプ又は活性領域の画定をＩＩＩ−Ｖ族又は他の材料上で実行して、位置合わせ公差を有意に緩和することができる。
[0013]これらの利点のうち１つ又は複数が、本実施形態次第で得られうる。これらの又は他の利点については、本明細書全体を通して、より詳細に以降で説明する。本発明の種々のさらなる目的、特徴及び有利な点は、詳細な説明及び下記の添付図面を参照してより十分に理解されうる。
本発明の実施形態による、集積オプトエレクトロニックデバイスの簡略化した概略図である。 本発明の一実施形態による、集積オプトエレクトロニックデバイスを製作する方法を示す簡略化した流れ図である。 本発明の一実施形態による、処理したＳＯＩ基板の簡略化した平面図である。 本発明の一実施形態による、処理したＩＩＩ−Ｖ族基板及びその処理したＩＩＩ−Ｖ族基板のダイシングの簡略化した斜視図である。 本発明の一実施形態による、複数のＩＩＩ−Ｖ族ダイを含む組立基板の簡略化した平面図である。 本発明の一実施形態による、処理したＳＯＩ基板と複数のＩＩＩ−Ｖ族ダイを含む組立基板との接合を示す簡略化した分解斜視図である。 図３Ｄに示すボンディングした基板構造からの組立基板の一部の除去の簡略化した斜視図である。 本発明の一実施形態による、ウェハボンディング、組立基板の分割及び研磨の後の複合基板構造の一部を示す簡略化した概略図である。 本発明の一実施形態による集積オプトエレクトロニックデバイスを有する基板の簡略化した平面図である。 本発明の別の実施形態による、集積オプトエレクトロニックデバイスを製作する方法を示す簡略化した流れ図である。 本発明の一実施形態による、デバイスの画定中の複合基板構造の一部を示す簡略化した概略図である。 本発明の一実施形態による、処理後の複合基板構造の一部を示す簡略化した概略図である。 本発明の一実施形態による多層構造の簡略化した概略図である。 本発明の一実施形態による、異種エピタキシャル成長を実行する方法を示す簡略化した流れ図である。 本発明の一実施形態による、種々の製作段階での複合基板構造の一部の簡略化した概略図である。 本発明の一実施形態に従って製作された多層構造の簡略化した概略図である。 本発明の一実施形態による、テンプレート補助ボンディングプロセスを使用してＣＭＯＳデバイスを垂直に集積化するためのプロセスを示す簡略化した概略図である。 本発明の一実施形態による、テンプレート補助ボンディングプロセスを使用してＣＭＯＳデバイスを垂直に集積化する方法を示す簡略化した流れ図である。 本発明の一実施形態による、複合半導体構造を製作する方法を示す簡略化した流れ図である。 本発明の一実施形態による、シリコンベース基板上に化合物半導体構造を成長させる方法を示す簡略化した流れ図である。
[0034]本発明に従って、半導体ウェハのテンプレート補助ボンディングに関する方法及びシステムが提供される。単に例として、本発明は、組立基板（テンプレートウェハ／基板とも呼ばれる）を使用して、ウェハレベルで、基板にＩＩＩ−Ｖ族ダイ（又は、より複雑な回路用のデバイス領域）をボンディングする方法に適用されてきた。この方法及び装置は、シリコンデバイスを集積化するフォトニクス、及び化合物半導体デバイスを用いて高速電子機能を集積化するシリコン回路、のウェハスケール処理を含む様々な半導体処理用途に応用可能である。
[0035]発明者は、性能を犠牲にせずに個別の実施に関して経費及び消費電力を低減することができれば、シリコンフォトニクスの商業的意義が高められると判断した。本発明の実施形態によれば、等価の性能は、ウェハスケールプロセスとして、シリコンフォトニックウェハ上にＩＩＩ−Ｖ族材料を集積化することによって達成される。本明細書全体を通して、より十分に説明する通り、テンプレート補助ボンディングは、シリコン又はバッチプロセス（カセットツーカセット方式）を受けることができるシリコンオンインシュレータに、ＩＩＩ−Ｖ族材料を複合集積化するための複合集積ウェハスケールプロセス方法論を提供する。
[0036]本発明の実施形態を限定することなく、下記の定義を使用して本明細書で説明するプロセス及び構造を定義する。
[0037]複合ボンディング：金属間、金属の界面層補助、及び／又は直接半導体ボンディング、の組合せを使用した、これらの技法の各々の所望の特性の組合せを達成するための、ウェハボンディングプロセス。これらの技法によってもたらされる利点は、限定はしないが、金属間ボンディングの強度と、熱膨張係数の不一致及び金属の界面層補助の表面粗さを適合させる能力と、直接半導体ボンディングの光透過性とを含む。
[0038]複合半導体オンインシュレータ（Ｃ−ＳＯＩ）：シリコンオンインシュレータ基板にウェハボンディングしたＩＩＩ−Ｖ族材料を組み合わせて、ＩＩＩ−Ｖ族、シリコン及び潜在的に他の材料の複合物を作り出す、シリコンフォトニックウェハ。結果として得られたスタックは、複合半導体オンインシュレータウェハ又はＣ−ＳＯＩウェハ若しくは基板と呼ばれる。
[0039]テンプレート補助ボンディング：テンプレートを生産する中間のステップを通して、ウェハスケールレベルでの部品のウェハボンディング。本明細書の全体を通して説明する通り、一実施形態では、中間キャリア（組立基板とも呼ばれる）、例えば、キャリア基板からテンプレートの材料をより完全に分離できるようにするための注入領域を含むように準備されたキャリアが、利用される。
[0040]図１は、本発明の一実施形態による集積オプトエレクトロニックデバイス１００の簡略化した概略図である。図１を参照すると、シリコンハンドルウェハ１１２を含むＳＯＩ基板１１０（ベースウェハとも呼ばれる）、酸化物層１１４及び単結晶シリコン層１１６が、処理されて、１つ又は複数の電子回路と、導波路、マルチモード干渉カプラ、格子、屈折率の同調素子、マッハツェンダ変調器（ＭＺＭ）などのフォトニック素子とを形成する。一例として、ＣＭＯＳ回路がシリコン層１１６に製作されて広く様々な電気デバイス機能性を提供することができる。図１に示す概略図では、上記の１つ又は複数の電子回路及び素子は、層１１６に形成されるが、実際のデバイス構成部品は、層１１６の外部に延在することができる。ＳＯＩ基板１１０が図１に示されるが、いくつかの実施形態は、ＳＯＩ基板の代わりにシリコンウェハを利用する。
[0041]組立基板のデバイス層（本明細書全体を通して、より十分に説明する）に形成された導波路１３０について、図１に示す。図１に示すように、このデバイス層は、ビア１３２を通して、ＳＯＩ基板の単結晶シリコン層１１６に形成されたＣＭＯＳ回路に接続された電気相互接続層を含む、複数の機能性を提供する。導波路１３０は、光デバイスを相互接続し、又は構造の１セクションから別のセクションまで光信号を導くためのデバイス層に画定された光導波路とすることができる。したがって、組立基板のデバイス層、テンプレートウェハそれ自体が、処理されていくつかの異なるタイプの機能的応用性を有するようになりうる。多くの変更形態、改変形態及び代替形態が当業者には認知されるはずである。
[0042]組立ウェハのデバイス層の別の機能には、図１１に示すように、典型的にはベースウェハ中で形成することができないＣＭＯＳ回路の形成が含まれうる。ベースウェハ中にＣＭＯＳ回路を形成さえすれば、分離ウェハ中でＣＭＯＳ回路を形成することにより、別法では利用できない恐れのあるＣＭＯＳプロセスの使用を可能にする。組立ウェハ中でＣＭＯＳ回路を形成した後、本明細書で説明するテンプレート補助ボンディング用のその後の処理ステップがさらに適用される。
[0043]一実施形態では、基板が、金属パターニングに先立って標準のシリコンプロセスフロー（例えば、ＣＭＯＳプロセスフロー）から除かれうる。金属パターニングがないことにより、本明細書で説明するテンプレート補助ボンディングプロセス中に、より高温の処理を実行することが可能となる。この実施形態では、テンプレート補助ボンディングプロセスの後に標準シリコンプロセスを完了するために、基板が、製作設備又は他の適した処理設備に戻されうる。図３Ａは、図１に示すＳＯＩ基板１１０に対応する処理したＳＯＩ基板の簡略化した平面図である。この処理したＳＯＩ基板は、図３Ａに示すグリッドによって示される複数のデバイス領域を含む。
[0044]図３Ｂは、本発明の一実施形態による、処理したＩＩＩ−Ｖ族基板及びその処理したＩＩＩ−Ｖ族基板のダイシングの簡略化した斜視図である。図３Ｂに示す実施形態では、ダイシングは、鋸刃を使用して実行されるが、本発明の実施形態は、この特定のダイシング方法に限定されず、他の技法は本発明の範囲に含まれる。典型的には、ＩＩＩ−Ｖ族基板は、図３Ａに示す処理したＳＯＩ基板より小さい。図３Ｂに示すダイシングオペレーション後に、本明細書の全体を通してより十分に説明する通り、複数のＩＩＩ−Ｖ族ダイが、組立基板に実装するのに利用可能である。ＩＩＩ−Ｖ族ダイは、ゲインチップ、光検出器、ＭＺＭ、サーキュレータ、高速トランジスタなどの様々なエレクトロニクスとして適した素子を含み、それによって、フォトニクス並びにエレクトロニクスの両方を設けることができる。ダイシングについては、いくつかの実施形態に関して検討されるが、本発明は、材料をボンディング用のより小さいセクションに分離するためのこの特定の技法に限定されない。当業者には明らかなように、ダイシングは、本発明の実施形態で使用するのに適した一方法であり、劈開、エッチングなどの他の分離方法は、本発明の範囲に含まれ、同様に利用されうる。
[0045]図３Ｃは、本発明の一実施形態による、複数のＩＩＩ−Ｖ族ダイを含む組立基板の簡略化した平面図である。図３Ｃには示さないが、テンプレート基板又はウェハとも呼ばれる組立基板は、ウェハ分離の機構を実現するように処理される。一実施形態では、組立基板（例えば、処理したＳＯＩ基板と同一サイズのシリコン基板）が、酸化及びイオン注入（例えば、Ｈ２ ＋イオン、又はＨｅ２ ＋イオンを使用）されて、既定の深さでウェハ分離領域（すなわち、破断面）を形成して組立基板になる。こうしたプロセスは、図３Ｄに示すように、組立基板−ベース層（ベース領域とも呼ばれる）、及び組立基板−デバイス層（デバイス領域とも呼ばれる）に示される。示された実施形態によれば、注入分離が使用されて基板の除去を達成するが、機械的シンニング又は他のラッピング技法によって、テンプレートウェハのバルクを物理的に除去することも可能である。
[0046]図３Ｃでは、平面図は、ダイに隣接したベース層の表面及び様々なＩＩＩ−Ｖ族ダイを含む。次いで、図３Ｃに示すように、組立基板のデバイス層は、位置合わせフィーチャ及び／又はＩＩＩ−Ｖ族ダイの接着用のボンディング部位を用いてパターニングされうる。ＩＩＩ−Ｖ族ダイに加えて、他のデバイス、構造及び材料は、特定の用途に対して適切なように、組立基板に接合又は実装されうる。いくつかの実施形態では、ＩＩＩ−Ｖ族ダイと組立基板との間のボンディングの強度は、特定の用途に適切なように変更される。したがって、上記の素子間の強いボンディングと弱いボンディングは共に、本発明の範囲に含まれる。組立基板の画定されたボンディング部位に接着されうる他の材料の例は、１つ又は複数のＩＩＩ−Ｖ族材料、ＩＩ−ＶＩ族材料、磁気材料、シリコンベース材料（例えば、組立基板のシリコンと異なる特性を有するシリコン材料）、非線形の光学材料、若しくは処理したＳＯＩ基板上のデバイスによってもたらされる機能に対して機能強化を実現するような他の材料である。ＩＩＩ−Ｖ族ダイ又は他の材料の接着は、ピックアンドプレースツール又は他の適したダイ接着システムを使用して実行されうる。
[0047]図３Ｄは、本発明の一実施形態による、処理したＳＯＩ基板と複数のＩＩＩ−Ｖ族ダイを含む組立基板との接合を示す簡略化した分解斜視図である。組立基板に実装されたＩＩＩ−Ｖ族ダイは、図３ＤでＩＩＩ−Ｖ族デバイスマトリクスとして表され、マトリクスと言えば連続した層ではなくＩＩＩ−Ｖ族ダイが分配される一範囲を指すことが、当業者には理解されるであろう。図３Ｄに示すように、処理したＳＯＩ基板上のデバイスは、組立基板に実装されたＩＩＩ−Ｖ族ダイを用いて位置合わせされ、２つの基板が接合されてボンディングした基板構造を形成する。当業者には明らかなように、素子の位置合わせは、ＳＯＩ基板上にある電子回路及び／又はフォトニック回路に関係して組立基板に実装されるＩＩＩ−Ｖ族ダイの配置を実現する。ウェハボンディングを実行するいくつかの方法は、本発明の範囲に含まれ、２０１０年１０月１２日に出願した、米国特許出願第１２／９０２，６２１号で検討された方法を含み、その開示は、本明細書によって、全ての目的においてその全体を参照することにより組み込まれる。
[0048]特定の実施形態では、インターフェース補助ボンドは、半導体素子間（例えば、ＳＯＩ基板の層とＩＩＩ−Ｖ族ダイの間）に形成され、中間層（例えば、ＩｎｘＰｄｙ、例えばＩｎ０．７Ｐｄ０．３）が、オーミックコンタクト、透過性、並びに応力アコモデーション及び他の利点を含む光学品質を提供する。
[0049]図３Ｅは、図３Ｄに示すボンディングした基板構造の組立基板部分のデバイス領域からの組立基板のベース領域の除去の簡略化した斜視図である。一実施形態では、先に検討された組立基板で実行されるイオン注入プロセスにより、組立基板の一部（ベース領域）のウェハ分離が図３Ｅに示すように行われることが可能となる。図３Ｅに示すように、組立基板のベース領域が除去され、ＳＯＩ基板製作に関連する基板の再利用及び再利用技法と類似した方式で再度使用されうる。ウェハ分離プロセスは、基板ボンディングプロセスに続くように示されるが、これは本発明に必須ではなく、ウェハ分離は、ウェハボンディングプロセスの前、その間又はその後に実行されてもよい。
[0050]いくつかの実施形態では、ボンディングプロセスによる熱により、組立基板が注入された種の最頂部によって画定された平面に沿って分割させるとき、図３Ｄと図３Ｅに示すプロセスが組み合わされる。他の実施形態では、組立基板は、ボンディングプロセスに先立って又は続いて実行されるアニールプロセス中に分割される。多くの変更形態、改変形態及び代替形態が当業者には認知されるはずである。さらなる他の実施形態では、ラッピング及び／又は研磨のステップが、ベース層部分を移動させるために利用される。
[0051]処理したＳＯＩ基板、接着したＩＩＩ−Ｖ族ダイマトリクス及び組立基板のデバイス領域は、組立基板のデバイス領域に関連する薄シリコン層又は酸化物／シリコン層を含むことができ、図３Ｅに示すように、ＣＭＰプロセス又は他の研磨プロセスを使用して研磨されて、分割プロセスによって生じた残存するいかなる粗さも除去することができる。したがって、実施形態は、集積オプトエレクトロニックデバイスの製作時に使用するのに適した、シリコン−ＩＩＩ−Ｖ族−シリコンスタックを含む基板３５０を提供する。図３Ｅで得られる基板３５０は、さらに処理されて、薄シリコン層中でさらなる光デバイス又は電子デバイスを画定することができる。必要に応じて、他の材料に電気的に相互接続される。図１を参照すると、組立基板のデバイス層の一部が、デバイスの左部分に残存し、別の部分は、処理されて導波路を形成する。ビアは、組立基板のデバイス層を通過して、処理したＳＯＩ基板上のシリコン層１１６に電気的接触をするように示される。平坦化材料は、堆積されて、種々のデバイス素子の表面を平坦化及び不動態化する。平坦化材料の例には、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、ポリイミド又は他の高分子材料、スピンオングラス、シクロテン、ピラリン他が含まれる。平坦化材料は、初めにベースウェハ構造１１０に適用され、次いでパターニングされて、アクセス領域を開けて、そのアクセス領域を通してデバイス素子が、ベースウェハに接着されうる。
[0052]一例として、組立基板のデバイス領域が、シリコン層（例えば、単結晶シリコン）を含む場合、このシリコン層は、除去又はパターニングされてチップに光インターコネクトを形成する。これにより、光ルーティングが、複数の光レベル用に繰り返されうるプロセスでもたらされることが可能となる。処理したＳＯＩ基板が、金属化プロセスに先立って製作設備から除かれた実施形態では、この基板は、実行されるこれらのプロセスステップのために戻される。
[0053]図３Ｅに示すようなイオン注入プロセスに基づいたウェハ分割の代替として、他の実施形態では、例えば化学機械研磨（ＣＭＰ）プロセスを使用して、組立基板の一部のバルク除去を利用する。この技法は、完成構造で、より厚いシリコン最上層が望ましい場合に有用となりうる。多くの変更形態、改変形態及び代替形態が当業者には認識されるはずである。
[0054]一実施形態では、図３Ｅに示すようないくつかの集積オプトエレクトロニックデバイスを含む基板３５０は、図３Ｃ〜図３Ｅに示すプロセスを繰り返すことによって、シリコン及び他の材料の多層スタックを作り出すために新たな組立基板として使用されうる。パターニング及び平坦化は、光インターコネクトの多重の層を画定するためにプロセスが繰り返されるとき実行されうる。処理後、基板３５０は、ダイシングされて、試験及び使用のために（図１に示すデバイスなどの）単体化ダイを設ける。
[0055]図３Ａ〜図３Ｅに示すテンプレート補助ボンディングプロセスを利用して、ＩＩＩ−Ｖ族ダイと、ゲインチップ、光検出器、ＭＺＭ、サーキュレータ、高速電子デバイスなどとして使用するのに適した他の材料とを含む様々なデバイスは、組立基板に実装され、この組立基板は、位置合わせターゲット及び／又は材料接着サイトを用いてパターニングされた水素注入シリコンウェハとすることができる。いくつかの実施形態では、水素、ヘリウム、又は他の注入プロセスが、例えばアニールステップ中にそれに沿ってＳＯＩが分割される図３Ｅに示す分割平面を画定するために、パターニングに先立って実行される。図３Ｅを参照すると、図示の実施形態は、薄シリコンデバイス層を含み、シリコン−ＩＩＩ−Ｖ族−シリコンスタックを作り出す。デバイス層は、除去又はパターニングされてチップに光インターコネクトを形成し、複数の光レベルのために繰り返されうる光ルーティングを可能にすることができる。一例として、トレースが、シリコンにパターニングされて、光導波路の上部平面を有効に形成することができる。別の例では、ＳＯＩ基板のマルチコアプロセッサとデバイス層の光導波路との間に、接続が形成されうる。いくつかの実施形態では、組立基板は、再研磨及び再利用されうる。図１０に示すように、本明細書で説明するプロセスが、繰り返されて、ＩＩＩ−Ｖ族ダイ及びシリコンの多層スタックを作り出して、多層光インターコネクトが形成されることが可能となる。
[0056]図３Ｃを参照すると、デバイス層３１２は、複数のＣＭＯＳデバイスを製作するように処理され、複合基板構造のボンディング後にさらに処理するのに適したＩＩＩ−Ｖ族デバイスマトリクスの最上部にシリコンの層を設ける。本明細書でより十分に説明する通り、いくつかの実施形態では、デバイス層３１２の処理は、組立基板にＩＩＩ−Ｖ族ダイを実装するのに先立って実行される。一例として、この層が、研磨され、追加のデバイスを製作するために使用されて、垂直集積デバイスのスタックを設ける。このように、本発明の実施形態は、ＣＭＯＳデバイスがデバイス層３１２に製作されうる方法及び技法を提供する。続いて、ＩＩＩ−Ｖ族デバイスマトリクスが、デバイス層３１２に実装されボンディングされうる。次いで、ボンディングした基板構造が図３Ｄに示すように形成され、ベース層が、図３Ｅに示すように除去され、ＩＩＩ−Ｖ族デバイスマトリクスが、図示したデバイス層３１２にあり、このデバイス層は、ＣＭＯＳのデバイス、素子、エレクトロニクス及び構造を含むことができる。さらに、次いで、追加の処理、例えばボンディング後にその後の処理が、デバイス層３１２で実行されて、このデバイス層の１つ又は複数のＣＭＯＳエレクトロニクスのために、金属相互接続の形成などの製作プロセスを完了することができる。したがって、本発明の実施形態は、ＣＭＯＳ素子の一部が、複合基板構造のボンディングに先立って形成され、ＣＭＯＳ素子の別他の部分が、複合基板構造のボンディング後に形成されることになる、ＣＭＯＳ製作技法を含む。
[0057]図２は、本発明の一実施形態による、集積オプトエレクトロニックデバイスを製作する方法２００を示す簡略化した流れ図である。この方法は、ＩＩＩ−Ｖ族基板を処理して、レーザ、光学利得媒体、検出器、変調器、光学素子などのＩＩＩ−Ｖ族デバイス（２１０）を形成するステップを含む。ＩＩＩ−Ｖ族デバイスの形成に加えて、他の材料が、処理されて、光サーキュレータ又は光アイソレータ、他のオプトエレクトロニック素子などのデバイス用の磁気デバイス素子を形成することができる。デバイスの処理後に、ＩＩＩ−Ｖ族基板は、均一の厚さを形成するようにラッピングされ、ＩＩＩ−Ｖ族ダイを設けるためにダイシングされうる（２１２）。ラッピングは必須ではない。
[0058]この方法は、組立基板を準備するステップ（２２０）も含む。一実施形態では、シリコン基板が、酸化され、注入され、パターニングされて、先に検討したＩＩＩ−Ｖ族ダイの実装部位を提供する（２２２）。この実施形態の組立基板は、（例えば水素注入プロセス中に形成された）注入量の最頂部によって画定される分割平面によって分離されるベース領域及びデバイス領域を含む。パターニングプロセスは、半導体部品（例えばＩＩＩ−Ｖ族半導体デバイス）がボンディングされる部位を画定するテンプレートウェハへの金属パターンの画定を含むことができる。いくつかの実施形態では、金属パターンに加えて又は代わりに、ターゲットが、パターニングプロセス中に形成されて、半導体部品（例えばＩＩＩ−Ｖ族半導体デバイス）が直接ボンディングされる部位の指示が与えられる。本明細書全体を通してより十分に説明する通り、デバイス領域は、処理したＳＯＩ基板にボンディングされ、デバイス製作のために使用され、ベース領域は、除去され、また再利用される可能性がある。ＳＯＩ基板が、処理されて、ＣＭＯＳデバイス、エレクトロニクス、フォトニック素子などが提供される（２３０）。ＳＯＩ基板は、表面処理を含むウェハボンディングオペレーションのために準備される（２３２）。組立基板及びＳＯＩ基板が位置合わせされ（２４０）、ウェハボンディングプロセスは、２つの基板を接合し複合基板構造を形成するように実行される（２４２）。
[0059]このように、本発明の実施形態は、フォトニクスの機能性及び／又は電子的機能性をもたらすことができるＩＩＩ−Ｖ族デバイス、並びにそのＩＩＩ−Ｖ族デバイスを介してもたらされる機能性を補完することができる、組立基板に製作されたＣＭＯＳデバイス（例えば、エレクトロニクス）を提供する。したがって、特定の用途に応じて、エレクトロニクスの機能性のうちいくつかが、費用効果が高いＣＭＯＳ素子で実施され、一方その他のエレクトロニクスの機能性のいくつかは、特定の用途に適切なＩＩＩ−Ｖ族デバイスで実施されうる。
[0060]次いで、アニールプロセスが使用されて、注入量の最頂部が位置する深さで組立基板を分割する（２４４）。いくつかの実施形態では、組立基板がウェハボンディングプロセス（２４２）の結果として分割されるので、このステップは省略される。いくつかの実施形態では、分割後の基板が研磨されて、分割プロセスから生じる表面粗さを除去する（２４６）。図４は、本発明の一実施形態による、ウェハボンディング、組立基板の分割及び研磨の後の複合基板構造の一部を示す簡略化した概略図である。その後の処理も実行されて、組立基板のデバイス層に光導波路をパターニングし（２４８）、電気相互接続を形成する（２５０）ことができる。ボンドパッドと、ＳＯＩ基板と、ＩＩＩ−Ｖ族ダイとの間のボンド、並びにＩＩＩ−Ｖ族ダイとＳＯＩ基板との間のボンドは、先に参照した米国特許出願第１２／９０２，６２１号に記載の、金属補助ボンド、半導体−半導体ボンドなどとすることができる。
[0061]組立基板は、注入量の最頂部の深さで又はその付近で分割されうるが、本発明の実施形態は、この特定の分割の深さに限定されず、注入量の最頂部以外の他の深さが、達成されうる。また、アニールプロセスを使用した分割が、組立基板を除去する方法として本明細書で説明されるが、他の方法、例えば、限定はしないが、組立基板のバルクを除去するためのラッピング又は他の適した技法などが、本発明の範囲に含まれることが留意されるべきである。
[0062]図２に示す具体的なステップが、本発明の一実施形態による集積オプトエレクトロニックデバイスを製作する特定の方法を提供することが理解されるべきである。ステップの他のシーケンスも、代替実施形態に従って実行されうる。例えば、本発明の代替実施形態は、先に概略を述べたステップを異なる順序で実行することができる。さらに、図２に示す個々のステップが、その個々のステップに適切な種々のシーケンスで実行されうる複数のサブステップを含むことができる。さらに、追加のステップが、特定の用途に応じて追加又は削除されてもよい。多くの変更形態、改変形態及び代替形態が当業者には認識されるはずである。
[0063]図５は、本発明の一実施形態による、集積オプトエレクトロニックデバイスを有する基板の簡略化した平面図である。図５を参照すると、ＳＯＩ基板が、ＳＯＩ基板の周辺部分に形成される電気ボンドパッドと共に示されている。ＣＭＯＳ回路は、典型的にＳＯＩ基板に形成される。組立基板のデバイス層に形成されるシリコン導波路は、ＩＩＩ−Ｖ族デバイス領域に位置するＩＩＩ−Ｖ族デバイスと、ＳＯＩ基板に形成されるＣＭＯＳ素子及び／又は他のＩＩＩ−Ｖ族デバイスとの間の光通信を提供する。一例として、ＣＭＯＳ回路領域の４つの図示した部分に製作された４つのマルチコアプロセッサが、図示したＩＩＩ−Ｖ族デバイスに光学的に結合された光導波路を使用して相互接続されうる。
[0064]図６は、本発明の別の実施形態による、集積オプトエレクトロニックデバイスを製作する方法を示す簡略化した流れ図である。図６に示す実施形態では、未処理のエピタキシャル材料が、さらなる処理のために、薄くされ、組立基板に接着される。方法６００は、エピタキシャル構造を成長させるステップと、レーザ、検出器、変調器、光学素子、高速エレクトロニクス、磁気デバイスなどに有用な他の材料を準備するステップ（６１０）とを含む。この未処理ウェハは、さらなる処理のために、ダイシングされて（６１２）、デバイス素子を形成することができる。未処理ウェハは、エピタキシャル成長プロセスの後で、又はそのプロセスの一部として薄くされうる。
[0065]組立ウェハは、例えば、シリコンウェハを酸化、注入及びパターニングすることによって、デバイス層及びベース層を形成するように準備される（６２０）。いくつかの実施形態では、これらのステップの１つ又は複数は、特定の用途に適切であるようには実行されない。プロセス６２０に示すように、上述の組立基板の処理に加えて、ＣＭＯＳデバイスが、組立基板上に製作されて様々なＣＭＯＳ素子の機能性を提供することができる。
[0066]未処理ウェハからデバイス素子が、組立ウェハ上に実装される（６２２）。組立基板上にＣＭＯＳ素子又はデバイスを設けるので、プロセス６２２で実装されるデバイス素子は、プロセス６２０で設けられたＣＭＯＳデバイスと併せて実装されうる。
[0067]ＳＯＩベースウェハが、処理されて（６３０）、このウェハが、ＣＭＯＳ回路、エレクトロニクス及びフォトニック素子の形成を含むことができ、ウェハボンディングの準備をする（６３２）。一実施形態では、以降で説明するウェハボンディングプロセス中に、追加の金属がＳＯＩベースウェハ上に堆積されて、未処理エピタキシャル材料への接触領域を形成する。
[0068]組立ウェハ及びＳＯＩベースウェハが、位置合わせされ（６４０）、ウェハボンディングされる（６４２）。一実施形態では、組立ウェハが、ＳＯＩベースウェハに対して位置合わせされるが、これは、本発明の実施形態に必須ではない。組立ウェハは、アニールプロセスを使用して、例えば、ほぼ注入量の最頂部で分割される（６４４）。研磨プロセス（例えば、ＣＭＰ）は、組立基板のベース層からの組立ウェハのデバイス層の分離から生じる表面粗さを除去するために使用される（６４６）。
[0069]ウェハボンディングプロセス及び組立ウェハのベース層の除去の後、光導波路を形成するためのデバイス層のパターニング（６４８）、及び陽子注入又はＩＩＩ−Ｖ族酸化（６５０）などの追加のプロセスステップが、実行されて、エピタキシャル材料上に活性ストライプ領域を画定することができる。例えば、陽子注入プロセス中に、（ＩＩＩ−Ｖ族材料に形成された）デバイス構造の「背面」を通る注入が、ＳＯＩベースウェハとのボンドに隣接した材料にストライプ領域を画定するように、注入のエネルギーが選択される。層の平坦化（６５２）及び図６に示す１つ又は複数のステップの繰り返しは、多層構造を構築するために使用されうる。ＩＩＩ−Ｖ族材料への電気相互接続のパターニングが、いくつかの実施形態で実行される（６５４）。
[0070]図６に示す実施形態では、エピタキシャル材料が、ボンディングされ、次いで、後処理されて、ストライプ領域、及び、光学素子を含みその上に画定される他のトレースを有することができる処理したＳＯＩ基板上の領域への相互接続を画定する。図６に示す実施形態の有利な点は、ＩＩＩ−Ｖ族デバイスの既定の特徴に関連する厳しい位置合わせ公差を低減すること又は失くすことである。したがって、図６に示す実施形態は、共通の素子を図３に示す実施形態と共有するが、図６に示す方法は、図１に示す方法を使用しては得られない利点を提供することができる。一例として、図６に示す実施形態では、活性ストライプ領域が、ボンディング後に形成され、組立ウェハへの接着のプロセスと、ＳＯＩベースウェハへの組立ウェハの位置合わせの両方の位置合わせ公差が、十分に低減される（およそ、約±１μｍ〜約±１０μｍのオーダー）。
[0071]図６に示す具体的なステップが、本発明の一実施形態による、集積オプトエレクトロニックデバイスを製作する特定の方法を提供することが理解されるべきである。ステップの他のシーケンスも、代替実施形態に従って実行されうる。例えば、本発明の代替実施形態は、先に概略を述べたステップを異なる順序で実行することができる。さらに、図６に示す個々のステップが、その個々のステップに適切な種々のシーケンスで実行されうる複数のサブステップを含むことができる。さらに、追加のステップが、特定の用途に応じて追加又は削除されてもよい。多くの変更形態、改変形態及び代替形態が当業者には認識されるはずである。
[0072]図１１は、本発明の別の実施形態によるＣＭＯＳ回路を垂直に集積化する方法を示す。図１１に示す実施形態では、ＣＭＯＳ回路が、組立ウェハの準備中に組立ウェハのデバイス層に形成される。組立ウェハのデバイス層に形成されたＣＭＯＳデバイスは、限定はしないが、ＣＭＯＳデバイス、論理回路若しくはエミッタ結合論理回路、ＢｉＣＭＯＳ回路、ＳｉＧｅ ＢｉＣＭＯＳ回路、ＮＭＯＳ回路、ＰＭＯＳ回路、又は他のシリコンベースデバイス若しくは回路を含むことができる。特定の実施形態では、デバイス層に形成されたＣＭＯＳデバイスは、ベースウェハ又はＳＯＩウェハを製作する際に利用されるプロセスと互換性のないＣＭＯＳ製作プロセスを利用するデバイスである。ＣＭＯＳ回路の形成の後、未処理のＩＩＩ−Ｖ族デバイス素子が、組立ウェハに実装されるという点で、組立ウェハは、図６に記載したものと類似した方式で使用される。フォトニックデバイス素子を有するＳＯＩウェハは、ウェハボンディングのために準備される。ＳＯＩウェハ及び組立ウェハは、位置合わせされボンディングされる。ボンディングプロセス後に、この実施形態では、組立ウェハのバルクが、化学機械研磨、エッチングプロセス又は他の適した技法を使用して除去される。組立ウェハ基板のバルクの除去後に、追加の処理ステップが実行されて、ＩＩＩ−Ｖ族材料のデバイス領域を画定することができる。ＣＭＯＳ回路とフォトニックデバイスとの間の相互接続を形成するために、金属化プロセスが使用される。
[0073]図７Ａは、本発明の一実施形態による、デバイスの画定中の複合基板構造の一部を示す簡略化した概略図である。図７Ａに示すように、平坦化材料が、デバイス層の下又はデバイス層の上となりうるように、ＩＩＩ−Ｖ族デバイス素子（又は他の材料）は、ＳＯＩベースウェハにボンディングされる。本発明の実施形態によって提供される１つのプロセスフローでは、ＩＩＩ−Ｖ族デバイスのボンディングを可能にする平坦化材料中で開口が画定される。テンプレートウェハのアクセス領域により、テンプレートウェハのパターニングに続いて、ただし注入マスクの画定に先立ってこの平坦化材料の形成が可能となる場合、デバイスの下の平坦化材料の形成が行われる。ＩＩＩ−Ｖ族デバイスにアクセスするように領域が開口され、ＩＩＩ−Ｖ族デバイス素子の「背面」側に注入マスクが形成され、上述のように、注入により活性領域が画定される。注入後、後処理が実行されて相互接続を画定し平坦化などを実現する。
[0074]図７Ｂは、本発明の一実施形態による、処理後の複合基板構造の一部を示す簡略化した概略図である。図７Ｂに示すように、注入マスクが除去されて、追加の平坦化材料が堆積及び平坦化されて、他の利点のうちの不動態化を実現する。
[0075]図７Ｃは、本発明の一実施形態による多層構造の簡略化した概略図である。図７Ｃの断面図に示すように、複数の階層のシリコン及びＩＩＩ−Ｖ族材料が、本明細書で説明される実施形態を使用して形成される。シリコン層は、光導波路を作り出すために使用され、又はビアと共にパターニングされて、層スタック中のＩＩＩ−Ｖ族半導体若しくは他の材料に、電気的な相互接続を伝えることができる。本発明の実施形態を利用して、図示した（もとは組立基板からの）シリコンデバイス層の回路を作り出すことは可能であり、したがって、「３次元」集積オプトエレクトロニクス回路を作り出す。多くの変更形態、改変形態及び代替形態が当業者には認識されるはずである。
[0076]図８は、本発明の一実施形態による、異種エピタキシャル成長を実行する方法を示す簡略化した流れ図である。方法８００は、組立ウェハに接着され、次いで、例えば直接ウェハボンディングか金属補助ボンディングのどちらかを使用して、処理したウェハ、例えばシリコンウェハ又はＳＯＩウェハにボンディングされる、結晶「種」を利用する。金属層が、熱膨張係数が同一ではない金属間の応力を適応させるのに役立つので、金属補助ボンディングはいくつかの実施形態で利用される。種材料は、シリコン上で望ましい任意の非シリコン結晶材料、例えばＩｎＰ若しくはＧａＡｓの種材料又は他の適した材料とすることができる。組立ウェハが、図８に示す実施形態で利用されるが、これは、本発明に必須ではなく、いくつかの実施形態では、組立ウェハの使用が省かれ、同一ではない格子定数を有する汎用ウェハにエピタキシャル材料を成長させる。他の実施形態では、組立ウェハに実装されたＩＩＩ−Ｖ族材料が、高温ＣＭＯＳ処理ステップに続いてＳＯＩウェハ上にＩＩＩ−Ｖ族材料をエピタキシャル成長させるために、種の層を形成する。多くの変更形態、改変形態及び代替形態が当業者には認識されるはずである。
[0077]図８を参照すると、方法８００は、種材料ウェハを均一の厚さにラッピングするステップ（８１０）を含む。いくつかの実施形態では、種材料ウェハが、均一の厚さで受け取られ、ステップ８１０が省略される。種材料は、組立ウェハに実装するステップ（８２２）に続いて均一の厚さにラッピング及び研磨もされうる。種材料ウェハは、ダイシングされ（８１２）て、複数の種材料ダイを提供する。種々の実施形態では、種材料は、ＩＩＩ−Ｖ族材料、ＩＩ−ＶＩ族材料、磁気材料、非線形光学材料などとする。組立ウェハが準備され、１つ又は複数のＣＭＯＳデバイスは、その組立ウェハのデバイス層に製作される（８２０）。
[0078]種材料ダイが、組立ウェハに実装される（８２２）。組立ウェハの準備中（８２０）、酸化ステップ、注入ステップ及びパターニングステップが、全て使用され、又はサブステップが、ＣＭＯＳデバイス素子製作ステップの一部として又はそれに加えて使用されうる。例えば、いずれかの又は全てのステップは、３次元層スタック全体の特定の構造に応じて、削除されうる。組立ウェハ上にＣＭＯＳデバイスを製作すると、プロセス８２２で実装される種材料を様々なＣＭＯＳデバイスと共に集積することが可能となる。
[0079]ＳＯＩベースウェハは、金属堆積プロセスまで、ただし金属堆積プロセスを過ぎずに、処理され（８３０）、このＳＯＩベースウェハは、ウェハボンディングのために準備される（８３２）。図示の実施形態では、ＳＯＩベースウェハが、金属堆積プロセスまで処理され、ただし、これは本発明の実施形態に必須ではない。他の実施形態では、ＳＯＩ処理は、金属堆積プロセスに先行するステップに先立って停止され、次いで、金属堆積プロセスに先立つこれらのステップは、エピタキシャル成長後に（例えばステップ８５０で）実行される。多くの変更形態、改変形態及び代替形態が当業者には認識されるはずである。
[0080]組立ウェハが、ＳＯＩベースウェハに位置合わせされ（８４０）、ウェハボンディングが実行されてこれらのウェハを接合させる（８４２）。図９（Ａ）は、ウェハボンディングに先立ってＳＯＩウェハに位置合わせされた、接着したＩＩＩ−Ｖ族種ダイを有する注入された組立ウェハを示す。以降でより十分に説明する通り、図９（Ａ）〜９（Ｅ）に示す実施形態は、選択的エピタキシャル成長プロセスでＩＩＩ−Ｖ族種結晶を利用する。一例として、種々のエピタキシャル層を含むＩｎＰ構造をボンディングするのではなく、１セットのＩｎＰ種結晶が、組立基板にボンディングされ、次いで、この組立基板がＳＯＩ基板にボンディングされる。開口は、ＩｎＰ種結晶を露出させるように作製され、選択的エピタキシが実行されデバイス領域を画定し（例えば、第１の領域の利得材料、別の領域の検出器、第３の領域のＭＺＭデバイス、他）、したがって、シリコンデバイスの上に重なる選択された領域に、ＩＩＩ−Ｖ族材料を選択的に成長させるための一般的な手法を提供する。混合の種材料には、例えば、ＩｎＰ及びＧａＡｓ、ＩＩＩ−Ｖ族材料及びＩＩ−ＶＩ族材料などが使用されうる。
[0081]図９（Ｂ）は、種ダイの表面及び組立ウェハのデバイス層を平坦化するためにＣＭＰプロセスが実行された後の注入された組立ウェハを示す。２つのウェハのウェハボンディングについて、図９（Ｃ）に示す。注入プロセスを利用する実施形態では、組立ウェハが、ほぼ注入量の最頂部で分割されて、デバイス層及びベース層を形成する。他の実施形態では、組立ウェハが、研磨されて組立ウェハの一部を除去する。図９（Ｄ）に示す実施形態では、ＣＭＰプロセスが分割平面で表面粗さを除去するために使用される。ベース層は、除去されており図９（Ｄ）には示されていない。処理したデバイスが組立ウェハに接着されるいくつかの実施形態では、ＩＩＩ−Ｖ族種ダイの厚さの公差が、ＳＯＩ基板上のボンドサイトとＩＩＩ−Ｖ族種ダイとの間の均一のボンディングを実現するように、（例えば研磨プロセスによって）調整される。ＣＭＰ処理に加えて、ドライ又はウェット化学エッチングプロセスが、ＩＩＩ−Ｖ族種の上にホールを開口するために使用されて、ホールを通してエピタキシャル成長エリアを設けることができる。
[0082]アクセスエリアは、種材料ダイ上の成長のために開口され（８４８）、エピタキシャル構造は、図９（Ｅ）に示すような選択的エピタキシを使用して成長される。種材料は、ウェット又はドライエッチング、ＣＭＰなどを通してアクセスされうる。したがって、種材料ダイは、プロセスのこの段階でＳＯＩウェハに実装されるが、シリコンと同一ではない格子定数を有する材料のエピタキシャル成長が実行されて、種材料ダイと一致するエピタキシャル材料格子を形成することができる。このように、異種成長（シリコン基板（例えばＳＯＩ基板）上のＩＩＩ−Ｖ族材料）が、本発明の実施形態によって実現される。
[0083]種材料と一致するエピタキシャル構造格子の成長後に、ＣＭＯＳ処理の残り、並びに種材料（例えばＩＩＩ−Ｖ族材料）の処理が、実行されて、ステップ８３０では実行されない金属堆積ステップを含むことができる。複数の異なる種材料上の成長（例えばＧａＡｓとＩｎＰの両方）が実行される実施形態のプロセスでは、異なる点で異なる種材料がアクセスされうる。基板の所定部分のマスキングが実行されてこれらの様々な種材料にアクセスすることができる。
[0084]異なる種材料に対する本明細書で説明する方法及びシステムの適用性を考慮すれば、それ故、本発明の実施形態は、高速のＩＩＩ−Ｖ族デバイス又は回路がシリコンウェハ上に組み込まれる用途では有用であり、また、本実施形態がシリコン基板に接合された光学素子に限定されないことに留意されるべきである。別の例として、本発明の実施形態は、より長距離の光デバイスに合体されうる近距離の光インターコネクト（例えば、コア間、チップ間など）の製作に有用である。さらなる例には、ワイヤレス通信用途でＣＭＯＳに形成された他の回路を伴う回路用の高速トランジスタ（電力増幅器など）の集積が含まれうる。
[0085]図８に示す種々のステップが繰り返されて図６に関して検討した多積層構造を形成することができる。図８に示す具体的なステップが、本発明の一実施形態による、異種エピタキシャル成長を実行する特定の方法を提供することが理解されるべきである。ステップの他のシーケンスも、代替実施形態に従って実行されうる。例えば、本発明の代替実施形態は、先に概略を述べたステップを異なる順序で実行することができる。さらに、図８に示す個々のステップが、その個々のステップに適切な種々のシーケンスで実行されうる複数のサブステップを含むことができる。そのうえ、追加のステップが、特定の用途に応じて追加又は削除されてもよい。多くの変更形態、改変形態及び代替形態が当業者には認識されるはずである。
[0086]図８及び図９（Ａ）〜図９（Ｅ）を参照して示される方法を利用すると、種結晶は、組立基板に接着され、次いで、直接ウェハボンディング、金属補助ボンディングなどを使用してシリコン基板又はＳＯＩ基板にボンディングされる。金属層は、同一ではないＴＣＥを有する材料間の応力を適応させるのに役立つので、いくつかの実施形態では、金属補助ボンディングを利用する。種材料は、シリコンと共に集積される非シリコン結晶材料、例えば、ＩｎＰ、ＧａＡｓ、他のＩＩＩ−Ｖ族、ＩＩ−ＶＩ族、又は他の適した種材料とすることができる。一代替実施形態では、組立基板が使用されず、エピタキシャル構造が、同一ではない格子定数を有する基板上に形成される。示されるように、種材料は、ウェット若しくはドライエッチング、ＣＭＰなどを介して、アクセスされうる。
[0087]異なる複数の種結晶上の成長（例えば、ＧａＡｓとＩｎＰの両方とも、又はＩＩ−ＶＩ族）が望ましい場合、異なる種結晶が、プロセスの異なるポイントでもたらされ及び／又はアクセスされうる。複数の種材料の使用は、高速ＩＩＩ−Ｖ族デバイス又は回路がシリコン構造上に組み込まれる用途で有用である。このように、本発明の実施形態は、光インターコネクト用途に限定されない。別の例として、このプロセスは、近距離の光インターコネクト（例えば、コア間、チップ間）とより長距離の光学デバイスとの組合せに応用可能となるはずである。
[0088]図１０は、本発明の一実施形態に従って製作された多層構造の簡略化した概略図である。図１０に示す実施形態では、ＣＭＯＳデバイスを含むＳＯＩ基板が、ＳＯＩベースウェハ１０２４、埋込み酸化物（ＢＯＸ）層１０２２、シリコン層１０２０及びＣＭＯＳ回路を含め、提供される。シリコンデバイス層１０１８は、ＳＯＩ基板に接合され、エピタキシャル層１０１６は、シリコンデバイス層１０１８に集積化された種結晶上に成長する。デバイス層１０１８の平面の平坦化材料を示す。
[0089]その後のデバイス層及びエピタキシャル層は、多層構造を構成するように示される。これらの層は、種材料、エピタキシャル材料などを有する追加のテンプレートを用いてテンプレート補助ボンディングプロセスを繰り返すことによって形成される。例えば、種材料１０１４及び１０１２と共にテンプレートウェハは、連続してボンディングされうる。テンプレートウェハの開口のエッチングは、エピタキシャル構造の選択的領域の成長へのアクセスを実現する。ビア及び相互接続も、層の間及びその範囲内で形成されうる。追加の電子デバイス又は回路も、スタックのテンプレートウェハ上に形成されうる。
[0090]このように、多層構造は、本明細書で説明する種結晶の手法を使用して製作される。図１０に示すように、構造が層ごとに構築されるので、エレクトロニクス（例えば、ＣＭＯＳ回路）の複数の階層は、種々の組立ウェハから分離されるシリコンデバイス層に製作される。シリコン上のＩＩＩ−Ｖ族の成長について示すが、他の実施形態では、サファイア上のＧａＮ及び他の格子不一致構造、などの他の材料システムを利用する。一実施形態では、最終的なＩＩＩ−Ｖ族エピタキシャル材料の成長がＳＯＩウェハ上の種結晶領域で実行される。多くの変更形態、改変形態及び代替形態が当業者には認知されるはずである。
[0091]図１１（Ａ）〜図１１（Ｃ）は、本発明の一実施形態による、テンプレート補助ボンディングプロセスを使用してＣＭＯＳデバイスを垂直に集積化するためのプロセスを示す簡略化した概略図である。図１１（Ａ）〜図１１（Ｃ）に示すように、ＣＭＯＳデバイスを垂直に集積化する方法は、ＣＭＯＳデバイスが、組立ウェハのデバイス層で形成される状態で、本明細書で説明するテンプレート補助ボンディング手法を利用する。したがって、本発明の実施形態は、テンプレート補助ボンディングを拡張して、組立基板又は組立ウェハ、ただしＣＭＯＳデバイスが集積化された組立ウェハを使用した、ボンディングを介したＩＩＩ−Ｖ族デバイスの集積化を含む。本明細書で説明する通り、組立基板又は組立ウェハがＣＭＯＳの処理に関連したプロセスを利用して処理されるプロセスによって、ＣＭＯＳデバイスが集積化されて組立基板になる。ＣＭＯＳプロセスの所定の段階で、このプロセスが停止され、ＩＩＩ−Ｖ族デバイスが、ＣＭＯＳデバイスを含む完全に又は部分的に処理した組立基板にボンディングされる。図１１（Ａ）を参照すると、ベース層１１１０を含むシリコンベース基板（例えば、組立基板１１００）が、デバイス層１１１２で複数のＣＭＯＳデバイスを形成するように処理される。したがって、本発明の実施形態によれば、ＳＯＩ基板上で実施されうるＣＭＯＳデバイスに加えて、様々なＣＭＯＳデバイスが、ＳＯＩ基板上で実施されるＣＭＯＳデバイスに加えて、代わりに又は組み合わせて、組立基板上で実施されうる。ＣＭＯＳデバイスは、ＳＯＩ基板上でのみ、組立基板上でのみ、又はＳＯＩ基板上と組立基板上の両方で、製作されうることが理解されたい。組立基板上にデバイスを集積化することができると、ＳＯＩ基板上では実施することができない恐れのあるＣＭＯＳデバイスの製作が可能となる。多くの変更形態、改変形態及び代替形態が当業者には認識されるはずである。製作されうるＣＭＯＳデバイスの例は、ＩＩＩ−Ｖ族デバイス、ＣＭＯＳエレクトロニクスなどに関連するフォトニック素子を駆動するために使用されうる増幅器などのトランジスタベースのデバイスを含む多種多様なＣＭＯＳ回路を含む。
[0092]図１１（Ａ）を参照すると、組立ウェハにボンディングされたＩＩＩ−Ｖ族デバイスマトリクス１１２０は、ＣＭＯＳデバイスの一部にボンディングされ、組立基板に製作された種々のＣＭＯＳデバイス間に配置され、ＣＭＯＳデバイス及び回路、その組合せなどによって駆動される、ＩＩＩ−Ｖ族デバイスを含むことができる。図１１（Ａ）に示すように、ＳＯＩ基板１１３０及び組立基板が、例えば、図２のプロセス２２０及び２３０に関して説明する技法を使用して準備される。ＩＩＩ−Ｖ族デバイスマトリクスは、未処理のエピタキシャル材料から最終のデバイスまで多種多様なデバイスタイプ、並びにこれらデバイスタイプ間の範囲を含むことができることが留意されるべきである。
[0093]図２のプロセス２３０に関して説明する通り、ＳＯＩ基板は、ＣＭＯＳデバイス（図示せず）を含む多種多様なデバイス及び素子を含むように処理されうる。この様々なデバイス及び素子には、光学的構造、集積回路、マイクロプロセッサ、メモリなどが含まれうる。いくつかの実施形態では、凹領域が、処理したＳＯＩ基板（デバイスウェハとも呼ばれる）上に形成されるが、これは、本発明に必須ではない。
[0094]図１１（Ｂ）を参照すると、ＣＭＯＳデバイス及びボンディングしたＩＩＩ−Ｖ族デバイスマトリクスを含むＳＯＩ基板並びに組立基板が、位置合わせ及びボンディングされる。したがって、本明細書で説明するテンプレート補助ボンディングプロセスは、ＣＭＯＳデバイスを含む組立基板のデバイス層を提供し、この組立基板は、ＳＯＩ基板にボンディングされる。
[0095]図１１（Ｃ）を参照すると、組立基板の一部、例えばテンプレート基板又は組立基板の一部（例えば、ベース層１１１０又は基板の裏側）が、除去されて組立基板１１００のデバイス層１１１２を露出させる。様々な材料の除去技術が、ＣＭＰプロセス、エッチングなどを含め、利用されうる。図１１（Ｃ）に示すように、ＣＭＯＳデバイスは、除去プロセス後のデバイス層に存在し、デバイス層、並びにフォトニックデバイスを含むことができるＳＯＩ基板に製作された素子と共に垂直に集積化される。組立基板の所望部分の除去、相互接続のための金属化、及び、注入、エッチング、堆積、平坦化、その組合せなどのＣＭＯＳ処理ステップを含む他の後処理のステップは、特定の用途に適切に実行されうる。多くの変更形態、改変形態及び代替形態が当業者には認知されるはずである。
[0096]テンプレート補助ボンディングプロセスの一部として、ＣＭＯＳデバイスの垂直集積を組み込む、図２の改変形態に加えて、本明細書で説明する他のプロセスは、ＣＭＯＳデバイスを組立基板に設けるように改変されうる。一例として、図６に関して説明するプロセスは、組立基板上に製作されたＣＭＯＳデバイスを有する組立基板を利用するように改変されうる。この例では、プロセス６２０は、デバイス素子がプロセスを実現するために接着される、ＣＭＯＳデバイスを有する組立基板を製作するように改変されてよく、このプロセスでは、未処理のダイが台座の形成後に台座に接着される。或いは、台座がダイ接着後に形成されるプロセスでは、プロセス６２２とプロセス６４０との間に追加のステップが追加されて、ＳＯＩ基板へのボンディング（６４２）に先立って台座を形成することになる。さらに、図８に示すプロセスの改変が、ＣＭＯＳデバイスが製作されたデバイス層を含む組立基板を利用するために実行されうる。一例として、プロセス８２０は、ＣＭＯＳデバイスを含む組立基板を準備するように改変されてもよく、この組立基板は、種材料ダイが実装又は接着される台座を有する。この例では、台座の全て又は一部が、プロセス８４６のソースの粗さを含む他のフィーチャと共に取り除かれうる。多くの変更形態、改変形態及び代替形態が当業者には認知されるはずである。
[0097]図１２は、本発明の一実施形態による、テンプレート補助ボンディングプロセスを使用してＣＭＯＳ素子を垂直に集積化する方法を示す簡略化した流れ図である。この方法が、ＩＩＩ−Ｖ族基板を処理して、レーザ、光学利得媒体、検出器、変調器、光学素子などのＩＩＩ−Ｖ族デバイスを形成するステップ（１２１０）を含む。ＩＩＩ−Ｖ族デバイスの形成に加えて、他の材料が、処理されて、光サーキュレータ又は光アイソレータ、他のオプトエレクトロニクス素子などのデバイス用の磁気デバイス素子を形成することができる。デバイスの処理後に、ＩＩＩ−Ｖ族基板は、均一の厚さを形成するようにラッピングされ、ＩＩＩ−Ｖ族ダイを設けるためにダイシングされうる（１２１２）。ラッピングは必須ではない。
[0098]この方法が、組立基板を準備するステップ（１２２０）も含む。一実施形態では、シリコン基板が、酸化され、注入され、パターニングされて、先に検討したＩＩＩ−Ｖ族ダイの実装部位を提供し、並びに、１つ又は複数のＣＭＯＳデバイスを形成するように処理される。この実施形態の組立基板は、（例えば水素注入プロセス中に形成される）注入量の最頂部によって画定される分割平面によって分離されるベース領域及びデバイス領域を含む。パターニングプロセスは、半導体部品（例えばＩＩＩ−Ｖ族半導体デバイス）がボンディングされる部位を画定するテンプレートウェハ上の金属パターンの画定を含むことができる。いくつかの実施形態では、金属パターンに加えて又は代わりに、ターゲットが、パターニングプロセス中に形成されて、半導体部品（例えばＩＩＩ−Ｖ族半導体デバイス）が直接ボンディングされる部位の指示が提供される。
[0099]１つ又は複数のＣＭＯＳデバイスが、組立基板又はテンプレート基板に製作されて、プロセス１２１２で提供されプロセス１２２２で組立基板に実装されるＩＩＩ−Ｖ族ダイと併せて利用されうる電子機能性を提供する。したがって、ＩＩＩ−Ｖ族デバイスは、組立基板、特に組立基板のＣＭＯＳデバイス層に製作されるＣＭＯＳエレクトロニクスと相互に作用することができる。本明細書全体を通してより十分に説明する通り、ＣＭＯＳデバイスを含むことができるデバイス領域は、処理したＳＯＩ基板にボンディングされ、デバイス製作のために使用され、ベース領域が除去され、潜在的には再利用される。
[0100]一実施形態では、ＳＯＩ基板が、ＣＭＯＳデバイス、エレクトロニクス、フォトニック素子などを設けるために処理される（１２３０）。いくつかの実施形態では、ＣＭＯＳデバイスを含む上記のデバイス及び素子がテンプレート基板に製作されるので、ＳＯＩ基板はこの処理を受けない。ＳＯＩ基板は、表面処理を含むウェハボンディングオペレーションのために準備される（１２３２）。組立基板及びＳＯＩ基板が位置合わせされ（１２４０）、ウェハボンディングプロセスは、２つの基板を接合し複合基板構造を形成するように実行される（１２４２）。
[0101]次いで、アニールプロセスが使用されて、注入量の最頂部が位置する深さで組立基板を分割する（１２４４）。いくつかの実施形態では、組立基板がウェハボンディングプロセス（１２４２）の結果として分割されるので、このステップは省略される。いくつかの実施形態では、分割後の基板が研磨されて、分割プロセスから生じる表面粗さを除去する（１２４６）。その後の処理も実行されて、組立基板のデバイス層に光導波路をパターニングし（１２４８）、電気相互接続を形成する（１２５０）ことができる。ボンドパッドと、ＳＯＩ基板と、ＩＩＩ−Ｖ族ダイとの間のボンド、並びにＩＩＩ−Ｖ族ダイとＳＯＩ基板との間のボンドは、本明細書で説明するように、金属補助ボンド、半導体−半導体ボンドなどとすることができる。
[0102]組立基板は、注入量の最頂部の深さで又はその付近で分割されるが、本発明の実施形態は、この特定の分割の深さに限定されず、注入量の最頂部以外の他の深さが達成されうる。また、アニールプロセスを使用した分割について、組立基板を取り除く方法として本明細書で説明するが、他の方法、例えば、限定はしないが、組立基板のバルクを除去するためのラッピング又は他の適した技法などが、本発明の範囲に含まれることが留意されるべきである。
[0103]図１２に示す具体的なステップは、本発明の一実施形態による、テンプレート補助ボンディングプロセスを使用したＣＭＯＳデバイスを垂直に集積化する特定の方法を提供することが理解されるべきである。ステップの他のシーケンスも、代替実施形態に従って実行されうる。例えば、本発明の代替実施形態は、先に概略を述べたステップを異なる順序で実行することができる。さらに、図１２に示す個々のステップが、その個々のステップに適切な種々のシーケンスで実行されうる複数のサブステップを含むことができる。さらに、追加のステップが、特定の用途に応じて、追加又は削除されてもよい。多くの変更形態、改変形態及び代替形態が当業者には認識されるはずである。
[0104]本発明の一実施形態によれば、複合半導体構造を製作する方法が図１３に示すように提供される。この方法が、複数のシリコンベースデバイスを含むＳＯＩ基板を用意するステップ（１３１０）と、複数のフォトニックデバイスを含む化合物半導体基板（例えば、ＩＩＩ−Ｖ族ウェハ又はＩＩ−ＶＩ族ウェハ）を用意するステップ（１３１２）と、化合物半導体基板をダイシングして複数のフォトニックダイを設けるステップ（１３１４）とを含む。各ダイは、複数のフォトニックデバイスの１つ又は複数を含む。一例として、複数のシリコンベースデバイスが、ＳＯＩ基板に製作されたＣＭＯＳデバイスを含むことができる。加えて、複数のシリコンベースデバイスが、検出器、ＣＣＤ、論理回路、エミッタ結合論理回路、ＢｉＣＭＯＳ回路、ＳｉＧｅ ＢｉＣＭＯＳ回路、ＮＭＯＳ回路、ＰＭＯＳ回路、又は他のシリコンベースデバイス若しくは回路のうち少なくとも１つを含むことができる。
[0105]一例として、複数のフォトニックデバイスには、レーザ、検出器、変調器などが含まれうる。加えて、化合物半導体基板は、ＨＢＴ、ＨＥＭＴ、又はＦＥＴなどの電子デバイスを含むことができる。複数のフォトニックデバイスは、撮像光学素子（imaging optics）、磁気材料、複屈折材料、又は非線形光学材料を含む多種多様なデバイスを含むことができる。
[0106]方法が、ベース層と複数のＣＭＯＳデバイスを含むデバイス層とを有する組立基板を用意するステップ（１３１６）も含む。複数のＣＭＯＳデバイスが、シリコンベースＣＭＯＳデバイス又はシリコン／ゲルマニウムＣＭＯＳデバイスを含む多種多様な電子回路を含むことができる。上記のＣＭＯＳデバイスには、検出器、ＣＣＤに有用な素子、論理回路、エミッタ結合論理回路、ＢｉＣＭＯＳ回路、ＮＭＯＳ回路、ＰＭＯＳ回路などが含まれうる。
[0107]組立基板の製作が、シリコン基板を酸化するステップと、この酸化したシリコン基板に注入して注入領域を形成するステップと、注入した基板をパターニングして所定部分を形成するステップとを含む。一例として、酸化したシリコン基板に注入するステップは、水素又はヘリウムのうち少なくも１つを注入することを含むことができる。
[0108]方法が、組立基板の所定部分に複数のフォトニックダイを実装するステップ（１３１８）と、ＳＯＩ基板及び組立基板を位置合わせするステップ（１３２０）と、ＳＯＩ基板及び組立基板を接合して複合基板構造を形成するステップ（１３２２）と、この複合基板構造から組立基板の少なくともベース層を除去するステップ（１３２４）とをさらに含む。一実施形態では、複数のフォトニックダイが実装される組立基板の所定部分が、複数のＣＭＯＳデバイスを含むデバイス層である。加えて、組立基板の少なくともベース層を除去するステップが、複合基板構造をアニールして注入領域で組立基板を分割するサブステップを含むことができる。或いは、組立基板の少なくともベース層を除去するステップが、組立基板の一部をラッピングするサブステップを含むことができる。
[0109]図１３に示す具体的なステップが、本発明の一実施形態による、複合半導体構造を製作する特定の方法を提供することが理解されるべきである。ステップの他のシーケンスも、代替実施形態に従って実行されうる。例えば、本発明の代替実施形態が、先に概略を述べたステップを異なる順序で実行することができる。さらに、図１３に示す個々のステップが、その個々のステップに適切な種々のシーケンスで実行されうる複数のサブステップを含むことができる。さらに、特定の用途に応じて、追加のステップが、追加又は削除されてもよい。多くの変更形態、改変形態及び代替形態が当業者には認識されるはずである。
[0110]本発明の別の実施形態によれば、図１４に示すように、シリコンベース基板上に化合物半導体構造を成長させる方法が提供される。この方法が、ボンディング面を有するＳＯＩベースウェハを用意するステップ（１４１０）と、種ウェハ（例えば、ＩＩＩ−Ｖ族又はＩＩ−ＶＩ族ウェハ）を用意するステップ（１４１２）と、複数の種ダイを設けるために種ウェハをダイシングするステップ（１４１４）とを含む。ＳＯＩベースウェハは、ＣＭＯＳプロセスを使用して製作されうるトランジスタに関連するドープした領域を含むことができる。
[0111]この方法が、複数のＣＭＯＳデバイスを含むテンプレートウェハを用意するステップ（１４１６）と、そのテンプレートウェハに複数の種ダイを実装するステップ（１４１８）と、ＳＯＩベースウェハにテンプレートウェハをボンディングするステップ（１４２０）も含む。複数の種ダイは、ＳＯＩベースウェハのボンディング面に接合される。複数のＣＭＯＳデバイスは、シリコンベースＣＭＯＳデバイス又はシリコン／ゲルマニウムＣＭＯＳデバイスなどを含むことができる。本発明の範囲に含まれる多種多様なＣＭＯＳデバイスの一例として、ＣＭＯＳデバイスには、検出器、ＣＣＤ、論理回路、エミッタ結合論理回路、ＢｉＣＭＯＳ回路、ＮＭＯＳ回路、ＰＭＯＳ回路などが含まれうる。テンプレートウェハに複数の種ダイを実装するステップが、そのテンプレートウェハの所定領域に複数の種ダイを実装するサブステップを含むことができる。
[0112]テンプレートウェハを用意するステップが、シリコン基板を酸化するサブステップと、酸化したシリコン基板にドーパントを注入して注入領域を形成するサブステップと、注入した基板をパターニングして所定部分を形成するサブステップとを含むことができる。一例として、注入領域が、テンプレートウェハの表面から約０．１μｍ〜約５μｍの範囲に配置されうる。ＳＯＩベースウェハにテンプレートウェハをボンディングするステップが、半導体−半導体ボンド又は金属補助半導体−半導体ボンドのうちの少なくとも１つを形成することができる。一例として、金属補助半導体ボンドは、ＩｎｘＰｄｙ、例えばＩｎ０．７Ｐｄ０．３の１つ又は複数の層を含むことができる。金属補助半導体−半導体ボンドに関する追加の説明は、２０１０年１０月１２日に出願した、米国特許出願第１２／９０２，６２１号で提供され、その開示は、本明細書によって、全ての目的においてその全体を参照することにより組み込まれる。ＩｎｘＰｄｙ材料の使用は、図１４に関して検討したデバイスに限定されず、本明細書全体を通して説明する通り、他のデバイスに併せて使用されうる。
[0113]この方法が、テンプレートウェハの少なくとも一部を除去して複数の種ダイの表面の少なくとも一部を露出させるステップ（１４２２）と、例えばエピタキシャル成長プロセスを実行することによって、露出した種ダイに化合物半導体構造を成長させるステップ（１４２４）とをさらに含む。一例として、テンプレートウェハの少なくとも一部を除去するステップが、ボンディングしたテンプレートウェハ及びＳＯＩベースウェハをアニールするサブステップと、注入領域でテンプレートウェハを分割するサブステップとを含むことができる。いくつかの実施形態では、複数のＣＭＯＳデバイスが、ＳＯＩベースウェハにボンディングされたままであってもよい。加えて、いくつかの実施形態では、テンプレートウェハを分割するステップの後にＣＭＰプロセスを実行する。
[0114]複数の種ダイの表面の少なくとも一部を露出させるステップが、テンプレートウェハの一部をパターニングするサブステップとエッチングするサブステップとを含むことができる。いくつかの実施形態では、方法が、化合物半導体構造を成長させるステップの後に、ゲート金属を製作するステップ又はトランジスタ相互接続を製作するステップも含む。
[0115]図１４に示す具体的なステップが、本発明の一実施形態に従ってシリコンベース基板上に化合物半導体構造を成長させる特定の方法を提供することが理解されるべきである。ステップの他のシーケンスも、代替実施形態に従って実行されうる。例えば、本発明の代替実施形態は、先に概略を述べたステップを異なる順序で実行することができる。さらに、図１４に示す個々のステップが、その個々のステップに適切な種々のシーケンスで実行されうる複数のサブステップを含むことができる。そのうえ、追加のステップが、特定の用途に応じて追加又は削除されてもよい。多くの変更形態、改変形態及び代替形態が当業者には認知されるはずである。
[0116]本明細書で検討するＩＩＩ−Ｖ族デバイスは、フォトニック機能以外のものを有することができることが留意されるべきである。例えば、本発明の実施形態は、他の機能を有する、シリコンウェハ又はＳＯＩウェハ上に携帯電話の電力増幅器などの高速デバイス用のＩＩＩ−Ｖ族材料をボンディングするために使用されうる。他の非フォトニック用途は、同様に本発明の範囲に含まれる。
[0117]本明細書で説明する例及び実施形態は、単に例示を目的としており、それを考慮した種々の改良形態又は変更形態が、当業者に示唆され、本出願の趣旨及び権限並びに添付の特許請求の範囲に包含されるものであることも理解される。

Claims (32)

  1. 複数のシリコンベースデバイスを含むＳＯＩ基板を用意するステップと、
    複数のフォトニックデバイスを含む化合物半導体基板を用意するステップと、
    前記化合物半導体基板をダイシングして複数のフォトニックダイを設けるステップであって、各ダイが、前記複数のフォトニックデバイスの１つ又は複数を含む、複数のフォトニックダイを設けるステップと、
    ベース層と複数のＣＭＯＳデバイスを含むデバイス層とを有する組立基板を用意するステップと、
    前記組立基板の所定の部分に前記複数のフォトニックダイを実装するステップと、
    前記ＳＯＩ基板及び前記組立基板を位置合わせするステップと、
    前記ＳＯＩ基板及び前記組立基板を接合して複合基板構造を形成するステップと、
    前記組立基板の少なくとも前記ベース層を前記複合基板構造から除去するステップと
    を含む、複合半導体構造を製作する方法。
  2. 前記複数のシリコンベースデバイスがＣＭＯＳデバイスを備える、請求項１に記載の方法。
  3. 前記複数のシリコンベースデバイスが、検出器、ＣＣＤ、論理回路、エミッタ結合論理回路、ＢｉＣＭＯＳ回路、ＮＭＯＳ回路、ＰＭＯＳ回路、又は他のシリコンベースデバイス若しくは回路のうち少なくとも１つを備える、請求項１に記載の方法。
  4. 前記化合物半導体基板が、ＩＩＩ−Ｖ族ウェハを備える、請求項１に記載の方法。
  5. 前記化合物半導体基板が、ＩＩ−ＶＩ族ウェハを備える、請求項１に記載の方法。
  6. 前記複数のフォトニックデバイスが、レーザ、検出器、変調器のうち少なくとも１つを含む、請求項１に記載の方法。
  7. 前記化合物半導体基板が、電子デバイスをさらに含む、請求項１に記載の方法。
  8. 前記電子デバイスが、ＨＢＴ、ＨＥＭＴ、又はＦＥＴのうち少なくとも１つを含む、請求項７に記載の方法。
  9. 前記複数のフォトニックデバイスが、撮像光学素子、磁気材料、複屈折材料、又は非線形光学材料のうち少なくとも１つをさらに含む、請求項６に記載の方法。
  10. 前記複数のＣＭＯＳデバイスが、シリコンベースＣＭＯＳデバイスを備える、請求項１に記載の方法。
  11. 前記複数のＣＭＯＳデバイスが、シリコン／ゲルマニウムＣＭＯＳデバイスを備える、請求項１に記載の方法。
  12. 前記複数のＣＭＯＳデバイスが、検出器、ＣＣＤ、論理回路、エミッタ結合論理回路、ＢｉＣＭＯＳ回路、ＳｉＧｅ ＢｉＣＭＯＳ回路、ＮＭＯＳ回路、又はＰＭＯＳ回路のうち少なくとも１つを備える、請求項１に記載の方法。
  13. 前記組立基板を用意する前記ステップが、
    シリコン基板を酸化するサブステップと、
    前記酸化したシリコン基板に注入して注入領域を形成するサブステップと、
    前記注入した基板をパターニングして前記所定部分を形成するサブステップと
    を含む、請求項１に記載の方法。
  14. 前記前記酸化したシリコン基板に注入する前記サブステップが、水素又はヘリウムのうち少なくも１つを注入することを含む、請求項１３に記載の方法。
  15. 前記組立基板の少なくとも前記ベース層を除去する前記ステップが、前記複合基板構造をアニールして前記組立基板を前記注入領域で分割するサブステップを含む、請求項１３に記載の方法。
  16. 前記組立基板の少なくとも前記ベース層を除去する前記ステップが、前記組立基板の一部をラッピングするサブステップを含む、請求項１３に記載の方法。
  17. ボンディング面を有するＳＯＩベースウェハを用意するステップと、
    種ウェハを用意するステップと、
    前記種ウェハをダイシングして複数の種ダイを設けるステップと
    複数のＣＭＯＳデバイスを含むテンプレートウェハを用意するステップと、
    前記テンプレートウェハに前記複数の種ダイを実装するステップと、
    前記ＳＯＩベースウェハに前記テンプレートウェハをボンディングするステップであって、前記複数の種ダイが、前記ＳＯＩベースウェハの前記ボンディング面に接合される、ボンディングするステップと、
    前記テンプレートウェハの少なくとも一部を除去するステップと、
    前記複数の種ダイの表面の少なくとも一部を露出させるステップと、
    前記露出した種ダイに化合物半導体構造を成長させるステップと
    を含む、シリコンベース基板に化合物半導体構造を成長させる方法。
  18. 前記化合物半導体構造を成長させる前記ステップが、エピタキシャル成長プロセスを実行するサブステップを含む、請求項１７に記載の方法。
  19. 前記ＳＯＩベースウェハが、トランジスタに関連するドープした領域を備える、請求項１７に記載の方法。
  20. 前記種ウェハが、ＩＩＩ−Ｖ族ウェハを含む、請求項１７に記載の方法。
  21. 前記テンプレートウェハに前記複数の種ダイを実装する前記ステップが、前記テンプレートウェハの所定領域に前記複数の種ダイを実装するサブステップを含む、請求項１７に記載の方法。
  22. 前記テンプレートウェハを用意する前記ステップが、
    シリコン基板を酸化するサブステップと、
    前記酸化したシリコン基板にドーパントを注入して注入領域を形成するサブステップと、
    前記注入した基板をパターニングして前記所定部分を形成するサブステップと
    を含む、請求項１７に記載の方法。
  23. 前記注入領域が、前記テンプレートウェハの表面から約０．１μｍ〜約５μｍの範囲である、請求項２２に記載の方法。
  24. 前記テンプレートウェハの少なくとも一部を除去する前記ステップが、
    前記ボンディングしたテンプレートウェハ及びＳＯＩベースウェハをアニールするサブステップと、
    前記注入領域で前記テンプレートウェハを分割するサブステップであって、前記複数のＣＭＯＳデバイスが、前記ＳＯＩベースウェハにボンディングされたままである、サブステップと、を含む、請求項２３に記載の方法。
  25. 前記テンプレートウェハを分割する前記サブステップの後に、ＣＭＰプロセスを実行するサブステップをさらに含む、請求項２４に記載の方法。
  26. 前記化合物半導体構造を成長させる前記ステップの後に、ゲート金属を製作するステップ又はトランジスタ相互接続を製作するステップのうち少なくとも１つをさらに含む、請求項１７に記載の方法。
  27. 前記複数の種ダイの表面の少なくとも一部を露出させる前記ステップが、前記テンプレートウェハの一部をパターニング及びエッチングするサブステップを含む、請求項１７に記載の方法。
  28. 前記ＳＯＩベースウェハに前記テンプレートウェハをボンディングする前記ステップが、半導体−半導体ボンド又は金属補助半導体ボンドのうち少なくとも１つを形成するサブステップを含む、請求項１７に記載の方法。
  29. 前記金属補助半導体ボンドが、ＩｎＰｄを備える、請求項２８に記載の方法。
  30. 前記複数のＣＭＯＳデバイスが、シリコンベースＣＭＯＳデバイスを備える、請求項１７に記載の方法。
  31. 前記複数のＣＭＯＳデバイスが、シリコン／ゲルマニウムＣＭＯＳデバイスを備える、請求項１７に記載の方法。
  32. 前記複数のＣＭＯＳデバイスが、検出器、ＣＣＤ、論理回路、エミッタ結合論理回路、ＢｉＣＭＯＳ回路、ＮＭＯＳ回路、又はＰＭＯＳ回路のうち少なくとも１つを備える、請求項１７に記載の方法。
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