JP2015506039A - 統合データマスキング、データポイズニング及びデータバス反転シグナリング - Google Patents
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Abstract
Description
図1は、ホストシステム110と、記憶装置システム120と、データバスライン132−0〜132−N及び指示ライン134を含むデータ/コマンドバス130と、メモリシステム140と、制御ライン145と、インターフェース150とを含む、本発明の実施形態による統合シグナリングシステム(unified signaling system)100を例示する図である。
データマスキングは、メモリへの書き込みアクセスの間に、バイト粒度のデータマスキングを提供する。マスクは、メモリへの更新を抑制する。データマスキングの使用は、インターフェース150によって制御され、データバス反転及びポイズニングと関連付けながらさらに説明される。
DBIは、例えばメモリシステム150への転送、又は、メモリシステム150からの転送などのように、任意の所与のデータの転送の際に状態を(例えば、ローからハイへ)転換するデータ信号の数を減少させる。状態を転換するデータ信号の数が最小化された場合には、必要な回路電力量が減少される。このことは、信号品位を向上させ、概して、例えばdi/dtなどの瞬間的な電流引き込みに関する課題を減少させ、また状態変更によるノイズを減少させる。DBIアルゴリズムは、状態変化をデータバス上のデータの50%に制限することができる。例えば、8ビット/ラインのデータからなるDQバイトについて、DBIの使用は、2つの連続的な8ビットDQバイト間の変化する状態の数を、最大で4つの変化ビットに制限することができる。
01010101
というパターンを有し、第2のDQバイトが、
10101010
というパターンを有する場合を想定する。
01010101
というように反転させることになる。
DBIが無効とされている場合には、データは、データバスライン132で伝送され、指示信号は、無効とされるか、又は、これと同等に0に設定される。DBI−dcがインターフェース150上で有効とされた場合には、データバスライン132上のデータ信号の各々の群、DQバイト及び指示ライン134上の指示信号が、各サイクルで検査される。指示ライン134上の所与の指示信号を有する、データバスライン132上の50%以上のデータ信号がハイに駆動された場合には、指示信号が有効とされるか、又は、ハイに駆動され、データバスライン132上の関連付けられるデータ信号が反転される。他の場合には、指示ライン134上の指示信号は、無効とされ、ローに駆動され、データバスライン132上の関連付けられるデータ信号は、反転されない。一例として、DQバイトが8ビットからなると仮定して、DQビットの5つのビットがハイである場合には、指示信号は、ハイに駆動され、DQビットは、反転され、結果として3つのハイDQビット及び1つのハイ指示信号、つまり合計4つのハイ信号となる。
DBIが無効とされている場合には、データは、データバスライン132で伝送され、指示信号は、無効とされ、又は、これと同等に0に設定される。DBI−acがインターフェース150上で有効とされた場合には、データバスライン132上のデータ信号の各々の群、DQバイト及び指示ライン134上の指示信号が各サイクルで検査される。指示ライン134上の所与の指示信号を有する、データバスライン132上の50%以上のデータ信号が転換されることになる場合には、例えば、DQビットの状態は、前のサイクルにおいて保持された信号とは異なる値に駆動されることになり、指示信号は有効とされ、又は、ハイに駆動され、データバスライン132上の関連付けられるデータ信号が反転される。他の場合には、指示ライン134上の指示信号は、無効とされ、ローに駆動され、データバスライン132上の関連付けられるデータ信号は、反転されない。一例として、DQバイトが8ビットからなると仮定して、DQビットの5つのビットが転換される場合には、指示信号は、ハイに駆動され、DQビットは、反転され、結果として、3つの転換されたDQビット及び最大で1つの転換された指示信号(前の指示信号が有効とされなかった場合)、つまり合計4つの信号となる。
DBIが無効とされている場合には、マスキングされたデータは、例えば指示信号をハイに設定するなどのように、指示ライン134上の指示信号を有効とすることにより特定されており、DQ信号は、無視可能な(do not care)状態にあり、好ましくは省電力を目的として、前のサイクルから変化しないままでいる。DBI−dcがインターフェース150上で有効とされている場合には、ホストシステム110がマスキングされた複数のデータビットを書き込む場合(例えば、問題になっているバイトがメモリに書き込まれない)に、特別な符号化(指示ライン134上の指示信号が有効とされ、ハイに設定され、及び、データバスライン132上のDQビットの前半がローに設定され、後半がハイに設定される)が用いられる。例えば、DQバイト内に8ビットある場合、パターンは、00001111として示されることができる。この符号化は、任意の通常又はマスキングされていないデータパターンについて発生しない。
DBIが無効とされている場合には、マスキングデータは、例えば指示信号をハイに設定するなどのように、指示ライン134上の指示信号を有効にすることによって、特定される。DQ信号は、「無視可能な(do not care)」状態にあり、好ましくは省電力を目的として、前のサイクルから変化しないままでいる。DBI−acがインターフェース150上で有効とされている場合には、ホストシステム110がマスキングされたデータバイトを書き込む場合(例えば、問題になっているバイト又は複数のデータビットがメモリに書き込まれない)に、特別な符号化(指示ライン134上の指示信号が有効とされ、ハイに設定され、及び、データバスライン132上のDQビットの前半がそれらの前の値から転換されるように設定される)が用いられる。例えば、DQバイト内に8ビットある場合には、そのパターンは00001111で示されることができ、これは、データバスライン132上の前のDQデータを、データバスライン132上の現在のDQデータを使用して排他的論理和演算することにより生成される。この符号化は、任意の通常又はマスキングされていないデータパターンについて発生しない。
データポイズニングは、訂正不可能なエラーを有するデータを格納するための、システムレベルのデータ統合機構である。データが読み戻される(リードバックされる)場合には、ポイズニングされた状態は、ホストシステム110に戻され、ホストが以前に信頼できないデータを格納したことを示している。
データポイズニングのサポートが有効とされているとき、DBI信号のマスキングされていないデータについての振る舞いは変化しない。よって、DBIが無効とされている場合には、データは、データバスライン132で伝送され、指示信号は、無効とされ、又は、これと同等に0に設定される。DBI−dcがインターフェース150上で有効とされている場合には、データバスライン132上のデータ信号の各々の群及び指示ライン134上の指示信号が各サイクルで検査される。指示ライン134上の所与の指示信号を有する、データバスライン132上の50%以上のデータ信号がハイに駆動される場合、指示信号は、有効とされ、又は、ハイに駆動され、データバスライン132上の関連付けられるデータ信号は反転される。その他の場合には、指示ライン134上の指示信号は、無効とされ、ローに駆動され、データバスライン132上の関連付けられるデータ信号は、反転されない。一例として、DQバイトが8ビットからなると仮定して、DQビットのうち5つのビットがハイである場合には、指示信号はハイに駆動され、DQビットは、反転され、結果として、3つのハイDQビット及び1つのハイ指示信号、つまり合計4つのハイ信号になる。
データポイズニングのサポートが有効とされているとき、データバス132上のDQビットの符号化は、マスキングされたデータと、ポイズニングされたデータとを区別するために用いられる。
DBIが無効とされているとき、指示ライン134上の指示信号が有効とされ、ハイに設定されており、且つ、DQビットの前半がハイに設定され、ビットの後半がローに設定されているデータパターンがDQバイトに存在する場合に、ポイズニングされたデータが示される。
図2は、本発明の実施形態による、読み出しコマンドに応じて、有効なデータベース反転を用いて、例えばメモリシステム140がデータを伝送するためのフローチャート200である。一実施形態では、メモリシステム140は、読み出しコマンド間で、DQと指示信号とを、先の状態を効果的に保持するトライステートとすることができる。メモリシステム140は、1つ以上の読み出しコマンドを発行した後に、書き込みコマンドを送信するかアイドル状態に入るのに先立ち、データバスライン132のDQデータ及び指示ライン134上の指示信号をローに駆動する。一実施形態では、このデータバスライン132のDQデータ及び指示ライン134上の指示信号をローに駆動することは、8つのデータ信号の群のうちわずか5つのデータ信号が任意の遷移において転換し、これによって省電してノイズを最小化することを確実にするために、2つのハーフクロック周期を通して発生することができる。
実施形態による方法は、図1〜図5に記載の統合データマスキング、データポイズニング、およびデータバス反転シグナル伝達に関連して、制限されることなく記載される。
概要や要約の欄は、発明者によって熟考されるような本発明の1つ以上の例示的な実施形態ではあるが全てではない例示的な実施形態を説明し得るものであり、それ故、決して本発明および添付の特許請求の範囲を限定することを意図するものではない。
Claims (26)
- 統合データシグナリングを提供する方法であって、
複数のデータビット内にデータパターンを生成することと、
単一の指示信号の状態と、前記複数のデータビットの前記パターンとに基づいて、データバス反転が前記複数のデータビットに適用されたこと、または、前記複数のデータビットがポイズニングされていること、をシグナリングすることと、を含む、方法。 - 前記単一の指示信号の前記状態と、前記複数のデータビットの前記パターンとに基づいて、前記複数のデータビットがマスキングされていることをシグナリングすることをさらに含む、請求項1に記載の方法。
- 前記複数のデータビットがマスキングされていることを示す前記複数のデータビットの前記パターンは、前記複数のデータビットのサブセットを含み、前記複数のデータビットの前記サブセットのうち少なくとも半分は、設定されるか、直前のサイクルから状態が変更される、請求項2に記載の方法。
- 前記複数のデータビットがポイズニングされていることをシグナリングすることであって、前記単一の指示信号を真の状態に設定することを含み、前記複数のデータビットがマスキングされていることを示す前記複数のデータビットの前記サブセットに存在しない前記複数のデータビットのうち少なくとも半分が、設定されるか、直前のサイクルから状態が変更されること、をさらに含む、請求項3に記載の方法。
- データバス反転が前記複数のデータビットに適用されたことをシグナリングすることであって、前記単一の指示信号を真の状態に設定することを含み、前記複数のデータビットの前記パターンは、前記複数のデータビットがマスキングまたはポイズニングされていることを示すパターンを含まないこと、をさらに含む、請求項1に記載の方法。
- 複数のデータビットと、複数の指示信号と、をさらに含み、複数のデータビットの各々は、特定の指示信号に関連付けられている、請求項1に記載の方法。
- 前記単一の指示信号を、データバス反転が無効とされたことと、前記複数のデータビットがマスキングもポイズニングもされていないことと、を示す偽の状態に設定することをさらに含む、請求項1に記載の方法。
- 前記複数のデータビットがマスキングまたはポイズニングされていることを示すパターンは、いずれのマスキングされていないデータパターンにおいても発生しない、請求項1に記載の方法。
- 前記単一の指示信号の状態を設定することをさらに含む、請求項1に記載の方法。
- 統合データシグナリングを受け取る方法であって、
単一の指示信号の状態を分析することと、
複数のデータビットのデータパターンを分析することと、
単一の指示信号の状態と、前記複数のデータビットの前記パターンとに基づいて、データバス反転が前記複数のデータビットに適用されたこと、または、前記複数のデータビットがポイズニングされていること、を判断することと、を含む、方法。 - 前記単一の指示信号の前記状態と、前記複数のデータビットの前記パターンとに基づいて、前記複数のデータビットがマスキングされていることを判断することをさらに含む、請求項10に記載の方法。
- 前記複数のデータビットのサブセットは、設定された前記複数のデータビットの前記サブセットのうち少なくとも半分、または、直前のサイクルからの変更された状態を含む、請求項11に記載の方法。
- 前記複数のデータビットがポイズニングされていることを判断することであって、前記単一の指示信号が真の状態にあると判断することと、前記複数のデータビットがマスキングされていることを示す前記複数のデータビットの前記サブセット内に存在しない前記複数のデータビットのうち少なくとも半分は、設定されるか、直前のサイクルから状態が変更されることとを含むこと、をさらに含む、請求項12に記載の方法。
- データバス反転が前記複数のデータビットに適用されたと判断することであって、前記単一の指示信号が真の状態に設定されているかどうかを判断することと、前記複数のデータビットの前記パターンは、前記複数のデータビットがマスキングまたはポイズニングされていることを示すパターンを含まないかどうかを判断することとを含むこと、をさらに含む、請求項10に記載の方法。
- 前記単一の指示信号が、データバス反転が無効とされたことと、前記複数のデータビットがマスキングもポイズニングもされていないこととを示す偽の状態に設定されているかどうかを分析することをさらに含む、請求項10に記載の方法。
- 前記単一の指示信号の状態を分析することをさらに含む、請求項10に記載の方法。
- 統合データシグナリングを提供するためのシステムであって、
メモリデバイスと、
前記メモリデバイスに接続された処理ユニットとを備え、
前記処理ユニットは、
複数のデータビット内にデータパターンを生成し、
単一の指示信号の前記状態と、前記複数のデータビットの前記パターンとに基づいて、データバス反転が前記複数のデータビットに適用されたこと、または、前記複数のデータビットがポイズニングされていること、をシグナリングするように構成されている、システム。 - 前記メモリデバイスに接続された前記処理ユニットは、
前記単一の指示信号の前記状態と、前記複数のデータビットの前記パターンとに基づいて、前記複数のデータビットがマスキングされていることをシグナリングするようにさらに構成されている、請求項17に記載のシステム。 - 前記処理ユニットは、複数の複数のデータビットおよび複数の指示信号を処理するように構成された複数のデータ信号ラインおよび単一の指示ラインを用いて、前記メモリデバイスに接続するように構成されており、複数のデータビットの各々は特定の指示信号に関連付けられている、請求項17に記載のシステム。
- 前記処理ユニットは、前記単一の指示信号を、データバス反転が無効とされたことと、前記複数のデータビットがマスキングもポイズニングもされていないこととを示す偽の状態に設定するように構成されている、請求項17に記載のシステム。
- 前記処理ユニットは、前記単一の指示信号の状態を設定するようにさらに構成されている、請求項17に記載のシステム。
- 統合データシグナリングを受け取るためのシステムであって、
メモリデバイスと、
前記メモリデバイスに接続された処理ユニットとを備え、
前記処理ユニットは、
単一の指示信号の状態を分析し、
複数のデータビット内のデータパターンを分析し、
前記単一の指示信号の前記状態と、前記複数のデータビットの前記パターンとに基づいて、データバス反転が前記複数のデータビットに適用されたこと、または、前記複数のデータビットがポイズニングされていること、を判断するように構成されている、システム。 - 前記メモリデバイスに接続された前記処理ユニットは、
前記単一の指示信号の前記状態と、前記複数のデータビットの前記パターンとに基づいて、前記複数のデータビットがマスキングされていることを判断するようにさらに構成されている、請求項22に記載のシステム。 - 前記処理ユニットは、前記単一の指示信号が、データバス反転が無効とされたことと、前記複数のデータビットがマスキングもポイズニングもされていないこととを示す偽の状態に設定されているかどうかを分析するように構成されている、請求項22に記載のシステム。
- 命令を符号化する少なくとも1つのコンピュータ可読記憶媒体を含むコンピュータプログラム製品であって、
前記命令は、コンピューティングデバイスによる実行に応じて、前記コンピューティングデバイスに、
単一の指示信号の状態を設定することと、
複数のデータビット内にデータパターンを生成することと、
前記単一の指示信号の状態と、前記複数のデータビットのパターンとに基づいて、データバス反転が前記複数のデータビットに適用されたこと、または、前記複数のデータビットがポイズニングされていること、をシグナリングすることと、
を含む動作を実行させる、コンピュータプログラム製品。 - 前記コンピューティングデバイスに、
前記単一の指示信号の前記状態と、前記複数のデータビットの前記パターンとに基づいて、前記複数のデータビットがマスキングされていることをシグナリングすることを含む動作をさらに実行させる、請求項25に記載のコンピュータプログラム製品。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/325,648 US8726139B2 (en) | 2011-12-14 | 2011-12-14 | Unified data masking, data poisoning, and data bus inversion signaling |
US13/325,648 | 2011-12-14 | ||
PCT/US2012/069541 WO2013090599A1 (en) | 2011-12-14 | 2012-12-13 | Unified data masking, data poisoning, and data bus inversion signaling |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2015506039A true JP2015506039A (ja) | 2015-02-26 |
JP2015506039A5 JP2015506039A5 (ja) | 2016-02-04 |
JP5947398B2 JP5947398B2 (ja) | 2016-07-06 |
Family
ID=47472088
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014547436A Active JP5947398B2 (ja) | 2011-12-14 | 2012-12-13 | 統合データマスキング、データポイズニング及びデータバス反転シグナリング |
Country Status (6)
Country | Link |
---|---|
US (1) | US8726139B2 (ja) |
EP (1) | EP2791809B1 (ja) |
JP (1) | JP5947398B2 (ja) |
KR (1) | KR101879708B1 (ja) |
CN (1) | CN103988192B (ja) |
WO (1) | WO2013090599A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016537720A (ja) * | 2013-11-13 | 2016-12-01 | クアルコム,インコーポレイテッド | データマスキングを介してメモリi/o電力を低減するためのシステムおよび方法 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8677211B2 (en) * | 2010-12-23 | 2014-03-18 | International Business Machines Corporation | Data bus inversion using spare error correction bits |
US20130117593A1 (en) * | 2011-11-07 | 2013-05-09 | Qualcomm Incorporated | Low Latency Clock Gating Scheme for Power Reduction in Bus Interconnects |
US9529749B2 (en) | 2013-03-15 | 2016-12-27 | Qualcomm Incorporated | Data bus inversion (DBI) encoding based on the speed of operation |
US9864536B2 (en) * | 2013-10-24 | 2018-01-09 | Qualcomm Incorporated | System and method for conserving power consumption in a memory system |
US9270417B2 (en) | 2013-11-21 | 2016-02-23 | Qualcomm Incorporated | Devices and methods for facilitating data inversion to limit both instantaneous current and signal transitions |
US9817738B2 (en) * | 2015-09-04 | 2017-11-14 | Intel Corporation | Clearing poison status on read accesses to volatile memory regions allocated in non-volatile memory |
US9922686B2 (en) * | 2016-05-19 | 2018-03-20 | Micron Technology, Inc. | Apparatuses and methods for performing intra-module databus inversion operations |
US10754970B2 (en) | 2017-01-27 | 2020-08-25 | International Business Machines Corporation | Data masking |
US11237729B1 (en) | 2020-10-13 | 2022-02-01 | Sandisk Technologies Llc | Fast bus inversion for non-volatile memory |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004207942A (ja) * | 2002-12-25 | 2004-07-22 | Sony Corp | データ転送装置とデータ転送方法 |
JP2012533264A (ja) * | 2009-07-13 | 2012-12-20 | ラムバス・インコーポレーテッド | 組み合わせデータマスクおよびデータバス反転を用いたデータ符号化 |
JP2013524383A (ja) * | 2010-04-12 | 2013-06-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | データバス反転信号伝達を用いる同時スイッチング出力の低減 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6898648B2 (en) * | 2002-02-21 | 2005-05-24 | Micron Technology, Inc. | Memory bus polarity indicator system and method for reducing the affects of simultaneous switching outputs (SSO) on memory bus timing |
US8201071B2 (en) * | 2006-11-15 | 2012-06-12 | Qimonda Ag | Information transmission and reception |
US8245087B2 (en) | 2007-03-26 | 2012-08-14 | Cray Inc. | Multi-bit memory error management |
US7616133B2 (en) * | 2008-01-16 | 2009-11-10 | Micron Technology, Inc. | Data bus inversion apparatus, systems, and methods |
US8363707B2 (en) * | 2008-03-21 | 2013-01-29 | Micron Technology, Inc. | Mixed-mode signaling |
WO2009134568A2 (en) * | 2008-04-02 | 2009-11-05 | Rambus Inc. | Encoding data with minimum hamming weight variation |
WO2009154797A2 (en) * | 2008-06-20 | 2009-12-23 | Rambus, Inc. | Frequency responsive bus coding |
US8271747B2 (en) | 2008-07-31 | 2012-09-18 | Rambus Inc. | Mask key selection based on defined selection criteria |
KR20100053202A (ko) * | 2008-11-12 | 2010-05-20 | 삼성전자주식회사 | Rdbi 기능을 지원하는 반도체 메모리 장치 및 그 테스트 방법 |
KR101688050B1 (ko) * | 2009-12-22 | 2016-12-21 | 삼성전자 주식회사 | 반도체 장치 및 반도체 장치의 리드 또는 라이트 동작 수행 방법 |
US8706958B2 (en) * | 2011-09-01 | 2014-04-22 | Thomas Hein | Data mask encoding in data bit inversion scheme |
US8495437B2 (en) * | 2011-09-06 | 2013-07-23 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
-
2011
- 2011-12-14 US US13/325,648 patent/US8726139B2/en active Active
-
2012
- 2012-12-13 WO PCT/US2012/069541 patent/WO2013090599A1/en active Application Filing
- 2012-12-13 KR KR1020147016762A patent/KR101879708B1/ko active IP Right Grant
- 2012-12-13 CN CN201280061408.9A patent/CN103988192B/zh active Active
- 2012-12-13 JP JP2014547436A patent/JP5947398B2/ja active Active
- 2012-12-13 EP EP12809487.7A patent/EP2791809B1/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004207942A (ja) * | 2002-12-25 | 2004-07-22 | Sony Corp | データ転送装置とデータ転送方法 |
JP2012533264A (ja) * | 2009-07-13 | 2012-12-20 | ラムバス・インコーポレーテッド | 組み合わせデータマスクおよびデータバス反転を用いたデータ符号化 |
JP2013524383A (ja) * | 2010-04-12 | 2013-06-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | データバス反転信号伝達を用いる同時スイッチング出力の低減 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016537720A (ja) * | 2013-11-13 | 2016-12-01 | クアルコム,インコーポレイテッド | データマスキングを介してメモリi/o電力を低減するためのシステムおよび方法 |
Also Published As
Publication number | Publication date |
---|---|
KR20140102703A (ko) | 2014-08-22 |
KR101879708B1 (ko) | 2018-07-18 |
US8726139B2 (en) | 2014-05-13 |
EP2791809B1 (en) | 2017-08-02 |
CN103988192B (zh) | 2018-02-09 |
US20130159818A1 (en) | 2013-06-20 |
JP5947398B2 (ja) | 2016-07-06 |
CN103988192A (zh) | 2014-08-13 |
WO2013090599A1 (en) | 2013-06-20 |
EP2791809A1 (en) | 2014-10-22 |
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