JP2015220339A - 固体撮像装置 - Google Patents

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Abstract

【課題】１つの実施形態は、例えば、光電変換部における光電変換効率を向上でき、電荷蓄積部における暗電流を低減できる固体撮像装置を提供することを目的とする。
【解決手段】１つの実施形態によれば、電荷蓄積部１２０と光電変換部１０とを有する固体撮像装置１０５が提供される。電荷蓄積部１２０は、第１の半導体材料で形成されている。光電変換部１０は、第２の半導体材料で形成されている。第２の半導体材料は、第１の半導体材料よりバンドギャップが狭い。電荷蓄積部１２０は、入射光に応じて光電変換部１０で発生した電荷が電荷蓄積部１０へオーバーフローするように、オーバーフロー電位を光電変換部１０との接続領域に形成する。
【選択図】図４

Description

本発明の実施形態は、固体撮像装置に関する。
固体撮像装置では、複数の光電変換部のそれぞれが入射した光に応じた電荷を発生させて蓄積し、蓄積された電荷を複数の光電変換部から読み出すことにより、画像信号を得る。このとき、画像信号により得られる画像の画質を向上させるためには、各光電変換部について、光電変換効率を向上させることと、暗電流を低減させることとが望まれる。
１つの実施形態は、例えば、光電変換部における光電変換効率を向上でき、電荷蓄積部における暗電流を低減できる固体撮像装置を提供することを目的とする。
１つの実施形態によれば、電荷蓄積部と光電変換部とを有する固体撮像装置が提供される。電荷蓄積部は、第１の半導体材料で形成されている。光電変換部は、第２の半導体材料で形成されている。第２の半導体材料は、第１の半導体材料よりバンドギャップが狭い。電荷蓄積部は、入射光に応じて光電変換部で発生した電荷が電荷蓄積部へオーバーフローするように、オーバーフロー電位を光電変換部との接続領域に形成する。
実施形態にかかる固体撮像装置を適用した撮像システムの構成を示す図。 実施形態にかかる固体撮像装置を適用した撮像システムの構成を示す図。 実施形態にかかる固体撮像装置の回路構成を示す図。 実施形態にかかる固体撮像装置の断面構成を示す図。 実施形態にかかる固体撮像装置の断面におけるポテンシャル分布を示す図。 実施形態における固体撮像装置における断面構成及びポテンシャル構造を示す図。 実施形態にかかる固体撮像装置の動作を示す図。 実施形態にかかる固体撮像装置の製造方法を示す図。 実施形態にかかる固体撮像装置の製造方法を示す図。 実施形態の変形例にかかる固体撮像装置の製造方法を示す図。 実施形態の他の変形例にかかる固体撮像装置の製造方法を示す図。 基本の形態にかかる固体撮像装置の平面構成を示す図。 基本の形態にかかる固体撮像装置の断面構成及びポテンシャル構造を示す図。 光の波長と吸収係数・侵入長との関係を示す図。 シリコンの分光感度特性を示す図。 ゲルマニウムの分光感度特性を示す図。
以下に添付図面を参照して、実施形態にかかる固体撮像装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
実施形態にかかる固体撮像装置について説明する。固体撮像装置は、例えば、図１及び図２に示す撮像システムに適用される。図１及び図２は、撮像システムの概略構成を示す図である。図１において、ＯＰは光軸を示している。
撮像システム１は、例えば、デジタルカメラ、デジタルビデオカメラなどであってもよいし、カメラモジュールが電子機器に適用されたもの（例えばカメラ付き携帯端末等）でもよい。撮像システム１は、図２に示すように、撮像部２及び後段処理部３を有する。撮像部２は、例えば、カメラモジュールである。撮像部２は、撮像光学系４及び固体撮像装置１０５を有する。後段処理部３は、ＩＳＰ（Ｉｍａｇｅ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）６、記憶部７、及び表示部８を有する。
撮像光学系４は、撮影レンズ４７、ハーフミラー４９、メカシャッタ４６、レンズ４４、プリズム４５、及びファインダー４８を有する。撮影レンズ４７は、撮影レンズ４７ａ，４７ｂ、絞り（図示せず）、及びレンズ駆動機構４７ｃを有する。絞りは、撮影レンズ４７ａと撮影レンズ４７ｂとの間に配され、撮影レンズ４７ｂへ導かれる光量を調節する。なお、図１では、撮影レンズ４７が２枚の撮影レンズ４７ａ，４７ｂを有する場合が例示的に示されているが、撮影レンズ４７は多数枚の撮影レンズを有していてもよい。
固体撮像装置１０５は、撮影レンズ４７の予定結像面に配置されている。例えば、撮影レンズ４７は、入射した光を屈折させて、ハーフミラー４９及びメカシャッタ４６経由で固体撮像装置１０５の撮像面へ導き、固体撮像装置１０５の撮像面に被写体の像を形成する。固体撮像装置１０５は、被写体像に応じた画像信号を生成する。
固体撮像装置１０５は、図３に示すように、イメージセンサ９０、及び信号処理回路９１を有する。図３は、固体撮像装置１０５の回路構成を示す図である。イメージセンサ９０は、例えば、ＣＭＯＳイメージセンサであってもよいし、ＣＣＤイメージセンサであっても良い。イメージセンサ９０は、画素配列ＰＡ、垂直シフトレジスタ９３、タイミング制御部９５、相関二重サンプリング部（ＣＤＳ）９６、アナログデジタル変換部（ＡＤＣ）９７及びラインメモリ９８を有する。
画素配列ＰＡでは、複数の画素が２次元的に配列されている。各画素は、各画素への入射光量に応じた画像信号を生成する。生成された画像信号（アナログ信号）は、タイミング制御部９５及び垂直シフトレジスタ９３によりＣＤＳ９６側へ読み出され、ＣＤＳ９６／ＡＤＣ９７を経て画像信号（デジタル信号）へ変換され、ラインメモリ９８経由で信号処理回路９１に出力される。信号処理回路９１では、信号処理が行われ画像データが生成される。生成された画像データは、ＩＳＰ６に出力される。
固体撮像装置としては、半導体基板ＳＢにドナー（リン、ヒ素等）やアクセプター（ホウ素等）をイオン注入することでＰＮ接合領域を形成し、光電変換部（例えば、フォトダイオード）を作る。近年の半導体製造技術の進歩により、固体撮像装置の開発では画素サイズの微細化が進み、単位画素サイズを１μｍよりも小さくすることができる。このとき、図１４及び図１５に示すように、シリコンで形成したフォトダイオードでは、可視光領域の特に長波長側の赤色の光吸収の侵入長を考慮して、フォトダイオードの接合深さとして３μｍ〜４μｍ程度の厚さを確保することが望まれる。図１４は、光の波長と吸収係数・侵入長との関係を示す図である。図１５は、シリコンの分光感度特性を示す図である。そのため、単位画素サイズの微細化を進めた場合、固体撮像装置ではフォトダイオードの形状においてアスペクト比（＝厚さ／平面幅）が増大する傾向にあり、隣接画素との光学的なクロストークが性能上無視できないレベルまで増大する可能性がある。
基本の形態では、この光学的なクロストークを抑制するため、図１２及び図１３（ａ）に示すように、光電変換部にシリコンよりもバンドギャップが狭い材料を用いる。図１２は、基本の形態にかかる固体撮像装置５の平面構成を示す図である。図１３（ａ）は、基本の形態にかかる固体撮像装置５の断面構成を示す図であり、図１２に示す平面構成におけるＢ−Ｂ’線で切った断面の構成を例示的に示している。
具体的には、固体撮像装置５では、複数の画素が１次元的に又は２次元的に配列されている。例えば、固体撮像装置５では、図１２に示すように、複数の画素Ｐ１〜Ｐ４が２次元的に配列されている。固体撮像装置５の画素Ｐ１について例示的に説明する。
画素Ｐ１は、図１３に示すように、半導体領域７０、電荷蓄積部２０、光電変換部１０、ゲート電極（転送ゲート）３０、及び電荷電圧変換領域５０を有する。
半導体領域７０は、半導体基板ＳＢ内に配され、半導体基板ＳＢ内における電荷蓄積部２０を下側から覆っている。半導体領域７０は、第１導電型（例えば、Ｐ型）の不純物を低い濃度で含む第１の半導体材料で形成されている。Ｐ型の不純物は、例えば、ホウ素又はアルミニウムである。
電荷蓄積部２０は、半導体基板ＳＢ内に配されている。電荷蓄積部２０は、第２導電型（例えば、Ｎ型）の第１の領域２１と、第２導電型の第３の領域２３と、第１導電型（例えば、Ｐ型）の第４の領域２４とを有する。第２導電型は、第１導電型の反対導電型である。第１の領域２１は、第２導電型（例えば、Ｎ型）の不純物を半導体領域７０における第１導電型の不純物濃度より高い濃度で含む第１の半導体材料で形成されている。Ｎ型の不純物は、例えば、リン又は砒素である。第３の領域２３は、光電変換部１０を第１の領域２１に電気的に接続するように半導体基板ＳＢの表面ＳＢａ近傍に配されている。第３の領域２３は、第２導電型の不純物を第１の領域２１より高い濃度で含む第１の半導体材料で形成されている。第４の領域２４は、第３の領域２３に隣接した位置において第１の領域２１を保護するように半導体基板ＳＢの表面ＳＢａ近傍に配されている。第４の領域２４は、第１導電型の不純物を半導体領域７０より高い濃度で含む第１の半導体材料で形成されている。
光電変換部１０は、第１導電型（例えば、Ｐ型）の第１の部分１１と第２導電型（例えば、Ｎ型）の第２の部分１２とを有している。光電変換部１０は、例えば、フォトダイオードである。
第１の部分１１は、半導体膜ＳＦ１を含む。半導体膜ＳＦ１は、半導体基板ＳＢの上方における電荷蓄積部２０に対応した位置に配されている。半導体膜ＳＦ１は、第１導電型（例えば、Ｐ型）の不純物を半導体領域７０より高い濃度で含む第２の半導体材料で形成されている。第２の部分１２は、半導体膜ＳＦ２及びプラグＰＬを含む。半導体膜ＳＦ１は、半導体膜ＳＦ２の上に配され、半導体膜ＳＦ２を覆っている。半導体膜ＳＦ２は、第２導電型（例えば、Ｎ型）の不純物を半導体領域７０における第１導電型の不純物濃度より高い濃度で含む第２の半導体材料で形成されている。
プラグＰＬは、半導体膜ＳＦ２を第３の領域２３経由で第１の領域２１に電気的に接続する。プラグＰＬは、半導体膜ＳＦ２及び半導体基板ＳＢの間に配された層間絶縁膜６１と半導体基板ＳＢの表面ＳＢａを覆う絶縁膜６２とを貫通して、半導体膜ＳＦ２と第３の領域２３とを接続している。層間絶縁膜６１は、例えば酸化シリコンを主成分とする材料で形成されている。これにより、半導体膜ＳＦ２を半導体基板ＳＢの直上に形成する場合に比べて、第１の半導体材料と第２の半導体材料との接触面積を低減でき、第１の半導体材料と第２の半導体材料との界面における格子不整合による欠陥サイトを低減できる。また、プラグＰＬは、半導体基板ＳＢとの界面で発生した欠陥が半導体膜ＳＦ２まで到達しないように構成され得る。例えば、プラグＰＬは、底面の最大幅が３００ｎｍ以下である。
仮に、プラグＰＬの底面の最大幅が３００ｎｍより大きいと、プラグＰＬと第３の領域２３との界面における格子不整合による欠陥が半導体膜ＳＦ１，ＳＦ２まで到達する可能性がある。半導体膜ＳＦ１，ＳＦ２に到達した欠陥の一部は結晶成長の過程で成長した膜中に伸びる点欠陥となり、点欠陥近傍にＰＮ接合が形成されると非常に大きな暗電流源となる可能性がある。
それに対して、基本の形態では、プラグＰＬの底面の最大幅が３００ｎｍ以下である。これにより、光電変換部１０の材料である第２の半導体材料と電荷蓄積部２０の材料である第１の半導体材料との格子不整合による結晶欠陥（転位）をプラグＰＬで吸収でき、その上に成長させる半導体膜ＳＦ２及び半導体膜ＳＦ１の結晶性を容易に向上できる。
プラグＰＬは、第２導電型の不純物を半導体領域７０における第１導電型の不純物濃度より高い濃度で含み、例えば第３の領域２３における第２導電型の不純物濃度と実質的に均等な濃度で含む第２の半導体材料で形成されている。
固体撮像装置５において、半導体膜ＳＦ１及び半導体膜ＳＦ２の界面がＰＮ接合領域を形成する。光電変換部１０は、導かれた光に対してＰＮ接合領域で光電変換を行い、光に応じた電荷を発生させる。例えば、固体撮像装置５が表面照射型の固体撮像装置である場合、図１３（ａ）中の上方から光が入射し、入射した光の大部分を光電変換部１０における半導体膜ＳＦ１及び半導体膜ＳＦ２の界面で光電変換させることができる。あるいは、例えば、固体撮像装置５が裏面照射型の固体撮像装置である場合、図１３（ａ）中の下方から光が入射し、入射した光のうち半導体基板ＳＢを透過した成分を光電変換部１０における半導体膜ＳＦ１及び半導体膜ＳＦ２の界面で光電変換させることができる。
このとき、第１の部分１１の半導体膜ＳＦ１には、配線６４及びプラグ６３経由で基準電位（例えば、グランド電位）Ｖｆが供給されている。配線６４は例えばＣｕやＡｌ等の金属を主成分とする材料で形成され、プラグ６３は例えばタングステン等の金属を主成分とする材料で形成されている。例えば配線６４がグランド配線に電気的に接続されていることで配線６４にグランド電位が基準電位Ｖｆとして供給されてもよいし、配線６４が基板コンタクトを介して半導体基板ＳＢに接続されることで配線６４に基板電位が基準電位Ｖｆとして供給されてもよい。図１３（ｂ）に示すように、第１の部分１１側の基準電位Ｖｆと第３の領域２３の電位Ｖ２３との差として、第１の部分１１から第３の領域２３に向って高くなる電界Ｖ１が主として光電変換部１０にかかる。第３の領域２３の電位Ｖ２３は、第３の領域２３における第２導電型の不純物濃度に応じて、第２の部分１２側の電位Ｖｐｄより若干高い電位である。主として光電変換部１０にかかる電界Ｖ１は、例えば、次の数式１で表すことができる。
Ｖ１＝Ｖ２３−Ｖｆ
＝Ｖｐｄ＋ΔＶ２３−Ｖｆ・・・数式１
これにより、光電変換部１０で発生した電荷は、図１３（ｂ）に一点鎖線の矢印で示すように、電荷蓄積部２０側へ転送される。電荷蓄積部２０は、転送された電荷を第１の領域２１で蓄積する。なお、図１３（ｂ）は、図１３（ａ）に示す断面におけるＢ−Ｂ’線に沿った経路のポテンシャル構造を示す図である。
また、半導体基板ＳＢにおける第１の領域２１及び第４の領域２４の界面や第１の領域２１及び半導体領域７０の界面もＰＮ接合領域を形成する。これらのＰＮ接合領域でも光電変換を行うことができ、光に応じた電荷を発生させ得る。例えば、固体撮像装置５が裏面照射型の固体撮像装置である場合、図１３（ａ）中の下方から光が入射し、入射した光を半導体基板ＳＢにおけるＰＮ接合領域で光電変換させることができる。電荷蓄積部２０は、半導体基板ＳＢにおけるＰＮ接合領域で発生した電荷を第１の領域２１で蓄積する。
ゲート電極３０は、半導体基板ＳＢ上における電荷蓄積部２０に隣接した位置に配されている。ゲート電極３０は、例えば、不純物を含み導電性を持たせたポリシリコン等で形成される。ゲート電極３０は、電荷蓄積部２０における第１の領域２１及び電荷電圧変換領域５０とともに転送トランジスタを構成している。この転送トランジスタは、配線６６及びプラグ６５経由でアクティブレベルの制御信号がゲート電極３０に供給された際にオンすることにより、電荷蓄積部２０（における例えば第１の領域２１）に蓄積された電荷を電荷電圧変換領域５０へ転送する。配線６６は例えばＣｕやＡｌ等の金属を主成分とする材料で形成され、プラグ６５は例えばタングステン等の金属を主成分とする材料で形成されている。
電荷電圧変換領域５０は、半導体基板ＳＢのウェル領域７１内に配されている。電荷電圧変換領域５０は、第２導電型（例えば、Ｎ型）の不純物を、ウェル領域７１における第１導電型の不純物の濃度よりも高い濃度で含む第１の半導体材料で形成されている。電荷電圧変換領域５０は、転送トランジスタにより転送された電荷を電圧に変換する。電荷電圧変換領域５０は、例えば、フローティングディフュージョンである。図示しない増幅トランジスタは、その変換された電圧をプラグ６７及び配線６８経由でゲートで受けて、受けた電圧に応じた信号を信号線へ出力する。また、電荷電圧変換領域５０の電圧に応じた信号が信号線へ出力された後、電荷電圧変換領域５０の電圧はリセットトランジスタ（図示せず）により電源電位に応じた電位にリセットされ得る。配線６８は例えばＣｕやＡｌ等の金属を主成分とする材料で形成され、プラグ６７は例えばタングステン等の金属を主成分とする材料で形成されている。
なお、電荷電圧変換領域５０は、複数の画素で共有されていてもよい。例えば、図１２に示すように、４つの画素Ｐ１〜Ｐ４が互いに隣り合う角部に電荷電圧変換領域５０を設けることで、４つの画素Ｐ１〜Ｐ４で電荷電圧変換領域５０を共有させながら、４つの画素Ｐ１〜Ｐ４の間隔を互いに短く抑制でき、４つの画素Ｐ１〜Ｐ４を効率的にレイアウトできる。
また、各画素において光電変換部１０が電荷蓄積部２０の上方に配されているので、各画素において光電変換部と電荷蓄積部とが横に並べられる場合に比べて、複数の画素の配置密度を容易に向上できる。例えば、図１２に示すように、半導体基板ＳＢの表面ＳＢａに垂直な方向から透視した場合に、各画素Ｐ１〜Ｐ４において、半導体膜ＳＦ１及び半導体膜ＳＦ２のそれぞれは、第１の領域２１に対応した形状を有する。各画素Ｐ１〜Ｐ４において、半導体膜ＳＦ１、半導体膜ＳＦ２、第１の領域２１のそれぞれは、略矩形状を有している。半導体基板ＳＢの表面ＳＢａに垂直な方向から透視した場合に、各画素Ｐ１〜Ｐ４において、半導体膜ＳＦ１及び半導体膜ＳＦ２のそれぞれは、第１の領域２１に含まれる。これにより、複数の画素Ｐ１〜Ｐ４を光電変換部１０（第１の領域２１）の寸法に対応した間隔で配置させることができる。
ここで、図１３（ｂ）に示す半導体膜ＳＦ１，ＳＦ２の材料である第２の半導体材料は、半導体基板ＳＢの材料である第１の半導体材料よりもバンドギャップが狭く可視光に対する吸収係数が高い材料である。すなわち、半導体膜ＳＦ１，ＳＦ２の材料の可視光に対する吸収係数は、半導体基板ＳＢの材料の可視光に対する吸収係数より高い。
例えば、半導体基板ＳＢは、Ｓｉを主成分とする材料で形成され、半導体膜ＳＦ１，ＳＦ２は、Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１）を主成分とする材料で形成されている。例えば、半導体基板ＳＢの材料としてＳｉを選択し半導体膜ＳＦ１，ＳＦ２の材料としてＳｉ１−ｘＧｅｘ（０＜ｘ＜１）を選択すれば、半導体膜ＳＦ１，ＳＦ２の吸収係数が図１４に破線で示すＳｉの吸収係数と実線で示すＧｅの吸収係数との間の値になると予想されることから、半導体膜ＳＦ１，ＳＦ２の材料の可視光に対する吸収係数は、半導体基板ＳＢの材料の可視光に対する吸収係数より高くなる。あるいは、例えば、半導体基板ＳＢの材料としてＳｉを選択し半導体膜ＳＦ１，ＳＦ２の材料としてＧｅを選択すれば、図１４に破線で示すＳｉの吸収係数に比べて実線で示すＧｅの吸収係数が大きいことから、半導体膜ＳＦ１，ＳＦ２の材料の可視光に対する吸収係数は、半導体基板ＳＢの材料の可視光に対する吸収係数よりさらに高くなる。図１５及び図１６に示す分光感度特性を可視光領域（波長４００ｎｍ〜７００ｎｍ）について比較しても、半導体膜ＳＦ１，ＳＦ２の材料（Ｇｅ）の可視光に対する吸収係数は、半導体基板ＳＢの材料（Ｓｉ）の可視光に対する吸収係数よりさらに高くなることが分かる。図１６は、ゲルマニウムの分光感度特性を示す図である。
すなわち、半導体基板ＳＢの材料としてＳｉを選択し半導体膜ＳＦ１，ＳＦ２の材料としてＧｅ又はＳｉ１−ｘＧｅｘ（０＜ｘ＜１）を選択した場合、要求を満たす光電変換効率を確保しながら、例えば半導体膜ＳＦ１，ＳＦ２のそれぞれの厚さを約０．１μｍ〜０．５μｍ程度に薄膜化でき、半導体膜ＳＦ１，ＳＦ２の合計の厚さを約０．２μｍ〜１．０μｍ程度に薄膜化できる。これにより、光電変換部１０及び電荷蓄積部２０の合計の厚さを薄く抑えることができるので、画素Ｐ１に斜めに入射した光が隣接画素にまで入射することを抑制できる。すなわち、斜め入射光に対する隣接画素間の混色を抑えることができる。
なお、半導体膜ＳＦ１，ＳＦ２の材料としてＧｅを選択すると、Ｇｅの格子定数は０．５６５ｎｍであり、Ｓｉの格子定数０．５４３ｎｍの値との差から、半導体基板ＳＢとの間で格子不整合を生ずる。半導体膜ＳＦ１，ＳＦ２の材料としてＳｉ１−ｘＧｅｘ（０＜ｘ＜１）を選択すると、平均した結晶格子の間隔は、Ｓｉ及びＧｅの格子定数０．５４３ｎｍと０．５６５ｎｍの間の値となり、半導体基板ＳＢとの間で格子不整合を生ずる。このとき、Ｇｅ又はＳｉ１−ｘＧｅｘ（０＜ｘ＜１）の結晶成長において結晶方位により点欠陥が成長する方向が限定されるため、プラグＰＬの底面の最大幅を例えば３００ｎｍ以下にすることで、格子不整合に起因したストレスを緩和でき、格子不整合による結晶欠陥（転位）をプラグＰＬで吸収できるので、その上に成長させる半導体膜ＳＦ２及び半導体膜ＳＦ１の結晶性を容易に向上できる。これにより、半導体膜ＳＦ１，ＳＦ２における結晶性の劣化を抑制でき、半導体膜ＳＦ１，ＳＦ２における光電変換効率を容易に向上できる。
一方、半導体膜ＳＦ１，ＳＦ２を第２の半導体材料で形成すると、半導体膜ＳＦ１，ＳＦ２を第１の半導体材料で形成する場合に比べて暗電流が増加する傾向にある。
暗電流とは、下記の数式２に示されるように、フォトダイオードにおけるＰＮ接合領域に流れ込む少数キャリアの拡散（ドリフト）項（＝右辺第一項）とＰＮ接合領域のトラップに起因する生成電流項（＝右辺第二項）の和で示される電流のことである。
Ｊｒｅｖ＝Ｊｄｉｆｆ＋ＪＧＲ
＝ｑ√（Ｄ／τ）×ｎｉ ２／Ｎｄｏｐｅ＋ｑｎｉＷ／τｇ
＝（少数キャリア拡散項）＋（トラップ起因生成電流項）・・・数式２
数式２において、ｑは電荷素量、Ｄ、τは少数キャリアの拡散係数と拡散寿命、ｎｉは真性キャリア濃度、Ｎｄｏｐｅは少数キャリアの供給源となる領域の不純物濃度、ＷはＰＮ接合の空乏層幅、τｇはトラップを介して生成される生成電流の生成時間（あるいはトラップに捕獲されたキャリアの寿命）を意味する。なお、数式２では「フォトダイオードが全て同一の材料で作られていること」、かつ、「フォトダイオードにおけるアノード電極側のアクセプタ濃度ＮＡ＞＞カソード電極側のドナー濃度ＮＤの大小関係が成立していること」が想定されている。
拡散の緩和時間と運動量緩和時間とを同一とみなすと、拡散係数Ｄと拡散長Ｌ、拡散寿命τ、少数キャリアの有効質量ｍ＊の間に
Ｄ＝μｋＢＴ／ｑ＝ｑτ／ｍ＊×ｋＢＴ／ｑ， Ｌ＝√（Ｄτ）・・・数式３
が成立することに注意すれば、数式２の第一項の少数キャリアの拡散に関する項は、
Ｊｄｉｆｆ＝ｑ×Ｄｐ／Ｌｐ×ｎｉ ２／ＮＤ＋ｑ×Ｄｎ／Ｌｎ×ｎｉ ２／ＮＡ
＝ｑ｛√（ｋＢＴ／ｍ＊ ｐ）×ｎｉ ２／ＮＤ
＋√（ｋＢＴ／ｍ＊ ｎ）×ｎｉ ２／ＮＡ｝ ・・・数式４
のように整理される。ここでｋＢはボルツマン定数、Ｔは動作温度を意味する。また、下付きの添え字ｎ，ｐはそれぞれ電子、ホールを意味する。
また、真性キャリア濃度ｎｉは、バンドギャップＥｇと次の数式５に示す関係を持つことにも注意する。
ｎｉ∝ｅｘｐ（−Ｅｇ／（２ｋＢＴ））・・・数式５
つまり、光電変換部１０における半導体膜ＳＦ１，ＳＦ２を第１の半導体材料（Ｓｉ）よりもバンドギャップＥｇが狭い第２の半導体材料（例えば、Ｓｉ１−ｘＧｅｘ、０＜ｘ≦１）で形成すると、半導体膜ＳＦ１において、キャリアの有効質量が小さくなることと、真性キャリア濃度ｎｉが増加することで、数式４に示される少数キャリアの拡散に応じた暗電流成分Ｊｄｉｆｆが大きな値になりやすい。これにより、半導体膜ＳＦ１，ＳＦ２を第１の半導体材料で形成する場合に比べて暗電流が増加する傾向にある。
このとき、図１３（ｂ）に示すように、光電変換部１０に比較的大きな電界Ｖ１がかかっているので、光電変換部１０における暗電流成分の電荷が電荷蓄積部２０へ容易に流れ出すため、電荷蓄積部２０で蓄積される信号電荷に対する暗電流成分の電荷の割合が増大しやすい。これにより、固体撮像装置５の各画素から読み出される画素信号のＳ／Ｎ比が劣化しやすく、固体撮像装置５から読み出される画像信号により得られる画像の画質が劣化する可能性がある。
そこで、本実施形態では、図４に示すように、固体撮像装置１０５においてオーバーフロー電位を光電変換部１０との接続領域に形成し、入射光に応じて電荷が電荷蓄積部１２０へオーバーフローするように電荷蓄積部１２０を構成することで、光電変換効率の向上と暗電流抑制との両立を図る。図４は、固体撮像装置１０５の断面構成を示す図である。以下では、基本の形態と異なる部分を中心に説明する。
具体的には、画素Ｐ１は、電荷蓄積部２０（図１３（ａ）参照）に代えて、電荷蓄積部１２０を有する。電荷蓄積部１２０は、オーバーフロー電位を光電変換部１０との接続領域に形成するように構成されている。オーバーフロー電位は、入射光に応じて光電変換部１０で発生した電荷が電荷蓄積部１２０へオーバーフローするように形成される障壁電位である。オーバーフロー電位は、基準電位と電源電位との間の電位である。基準電位は、配線６４及びプラグ６３経由で半導体膜ＳＦ１に供給される電位であり、例えばグランド電位である。電源電位は、電荷電圧変換領域５０の電圧に応じた信号が信号線へ出力された後にリセットトランジスタ（図示せず）により電荷電圧変換領域５０の電圧をリセットする際に用いられる電位である。オーバーフロー電位は、基準電位と電源電位との中間電位より基準電位に近い電位である。
電荷蓄積部１２０は、第１の領域２１、第３の領域２３、第４の領域２４に加えて、第２の領域１２２をさらに有する。第２の領域１２２は、第２の部分１２と第１の領域２１との間に配されており、半導体基板ＳＢにおける光電変換部１０との接続領域にオーバーフロー電位を形成する。例えば、第２の領域１２２は、半導体基板ＳＢにおける第３の領域２３と第１の領域２１との間に配され、半導体基板ＳＢにおける第３の領域２３と第１の領域２１との間にオーバーフロー電位を形成する。第２の領域１２２は、第１導電型の不純物を含む第１の半導体材料で形成されている。第２の領域１２２は、例えば第１導電型の不純物を第４の領域２４よりも低い濃度で含む。
例えば、第２の領域１２２は、第１導電型の不純物をオーバーフロー電位に対応した濃度で含む。第２の領域１２２における電荷が流れる経路に沿った方向の幅は、オーバーフロー電位に対応している。すなわち、第２の領域１２２により形成されるオーバーフロー電位は、第２の領域１２２における第１導電型の不純物の濃度と、第２の領域１２２における電荷が流れる経路に沿った方向の幅とで調整することができる。例えば、所望のオーバーフロー電位を得るために、第２の領域１２２における第１導電型の不純物の濃度を第１の濃度にした場合、第２の領域１２２における電荷が流れる経路に沿った方向の幅を第１の幅にできる。あるいは、例えば、所望のオーバーフロー電位を得るために、第２の領域１２２における電荷が流れる経路に沿った方向の幅を第１の幅より広い第２の幅にした場合、第２の領域１２２における第１導電型の不純物の濃度を第１の濃度より低い第２の濃度にできる。あるいは、例えば、所望のオーバーフロー電位を得るために、第２の領域１２２における第１導電型の不純物の濃度を第１の濃度より高い第３の濃度にした場合、第２の領域１２２における電荷が流れる経路に沿った方向の幅を第１の幅より狭い第３の幅にできる。
固体撮像装置１０５では、光電変換部１０で発生した暗電流の電荷を、第２の領域１２２により形成されたオーバーフロー電位で堰き止めることができ、第１の領域２１へ流れ込むことを抑制できる。例えば、ゲート電極３０、第１の領域２１、及び電荷電圧変換領域５０により形成される転送トランジスタがオフした状態において、図４に示す断面構成におけるポテンシャル分布を計算すると図５のようになる。図５は、シミュレーションで計算したポテンシャル断面図の例である。図５に破線で囲って示すように、第２の領域１２２により、周囲よりも若干高めのオーバーフロー電位が形成されていることがわかる。
このとき、第１の部分１１の半導体膜ＳＦ１には、配線６４及びプラグ６３経由で基準電位（例えば、グランド電位）Ｖｆが供給されている。図６（ｂ）に示すように、第１の部分１１側の基準電位Ｖｆと第２の領域１２２の電位（オーバーフロー電位）Ｖｏｖｆとの差として、第１の部分１１から第２の領域１２２に向って高くなる電界Ｖ１００が主として光電変換部１０にかかる。第２の領域１２２により形成されるオーバーフロー電位Ｖｏｖｆは、第２の領域１２２における第１導電型の不純物濃度及び第２の領域１２２における電荷の経路に沿った幅に応じて、第２の部分１２側の電位Ｖｐｄより大幅に低い電位である。主として光電変換部１０にかかる電界Ｖ１００は、例えば、次の数式６で表すことができる。
Ｖ１００＝Ｖｏｖｆ−Ｖｆ
＝Ｖｐｄ−ΔＶ１２２−Ｖｆ・・・数式６
数式１，６より、電界Ｖ１００と基本の形態の電界Ｖ１（図１３（ｂ）参照）との差は、次の数式７で表すことができる。
Ｖ１００−Ｖ１＝−ΔＶ１２２−ΔＶ２３（ΔＶ１２２、ΔＶ２３はそれぞれ正の値）・・・数式７
数式７に示されるように、主として光電変換部１０にかかる電界Ｖ１００は、基本の形態の電界Ｖ１に比べて大幅に低減できていることが分かる。これにより、光電変換部１０で発生した暗電流の電荷を、第２の領域１２２により形成されたオーバーフロー電位Ｖｏｖｆで堰き止めることができ、第１の領域２１へ流れ込むことを抑制できることが分かる。なお、図６（ａ）は、図４と同様な断面構成を示す図であり、図６（ｂ）は、図６（ａ）に示す断面におけるＡ−Ａ’線に沿った経路のポテンシャル構造を示す図である。
次に、固体撮像装置１０５における各画素の動作について図７を用いて説明する。図７（ａ）〜図７（ｆ）は、固体撮像装置１０５の動作を図６（ｂ）と同様なポテンシャル構造について示す図である。
図７（ａ）に示すタイミングにおいて、第２の部分１２及び第３の領域２３は、電子シャッター前に露光し光電変換された信号や暗電流により自己整合的にオーバーフロー電位Ｖｏｖｆとほぼ同電位に調整される。オーバーフロー電位Ｖｏｖｆは基準電位（例えば、グランド電位）に比べ若干高い程度に調整されるため、バンドギャップが狭い第２の半導体材料で形成されている光電変換部１０に強い電界がかかることを抑制でき、暗電流の増加を抑えることが可能である。半導体膜ＳＦ１と半導体膜ＳＦ２との界面近傍では不純物濃度を濃くすることで、界面欠陥の捕獲断面積を小さくし、欠陥起因の信号損失を最小限に抑えることができる。すなわち、光電変換部１０で発生した暗電流の電荷を第２の部分１２及び第３の領域２３内に留まらせることができる。また、半導体基板ＳＢ内で発生した暗電流の電荷は第１の領域２１に蓄積されている。
本実施形態では、光電変換部１０においては所望の信号を得るため、信号蓄積前の余分な電荷を捨てるため電荷電圧変換領域５０及びゲート電極３０に高い電圧を印加し、第１の領域２１から余計な電荷を吐き出す電子シャッターと呼ばれる動作を行う。
例えば、図７（ｂ）に示すタイミングにおいて、ゲート電極３０にアクティブレベルの制御信号を印加し、ゲート電極３０、第１の領域２１、電荷電圧変換領域５０で形成される転送トランジスタをオンする。これにより、第１の領域２１に蓄積された暗電流の電荷は電荷電圧変換領域５０へ転送される。
図７（ｃ）に示すタイミングにおいて、電荷電圧変換領域５０の電圧がリセットトランジスタ（図示せず）により電源電位に応じた電圧にリセットされる。これにより、電荷電圧変換領域５０へ転送された暗電流の電荷は、電源電位側へ吐き出される。
電子シャッター動作において、オーバーフロー電位Ｖｏｖｆは基準電位（例えば、グランド電位）近くに略固定されているためほとんど変化することはなく、第２の半導体材料と第１の半導体材料との接続領域は電子シャッター動作の影響を受けにくい。電子シャッター動作により第１の領域２１が完全空乏化したのち、電荷蓄積部１２０による電荷蓄積動作を開始する。
例えば、図７（ｄ）に示すタイミングにおいて、ゲート電極３０にノンアクティブレベルの制御信号を印加し、ゲート電極３０、第１の領域２１、電荷電圧変換領域５０で形成される転送トランジスタをオフする。これにより、電荷蓄積部１２０による電荷蓄積動作が開始される。
図７（ｅ）に示すタイミングにおいて、画素に光が入射すると、光電変換部１０におけるＰＮ接合領域及び／又は半導体基板ＳＢにおけるＰＮ接合領域で光電変換が行われる。このとき、バンドギャップが狭い第２の半導体材料で形成されている光電変換部１０で発生した電荷は第３の領域２３へ流入するが、本実施形態の構造では第３の領域２３の電位とオーバーフロー電位Ｖｏｖｆとは略均等な電位になっている。このため、第３の領域２３に流入した電荷は、一点鎖線の矢印で示すように、第３の領域２３からオーバーフロー電位Ｖｏｖｆを超えて第１の領域２１に流れ込む。第１の領域２１に流れ込んだ電荷は、半導体基板ＳＢ内で光電変換され生成された電荷と合わせて、信号電荷として、第１の領域２１で蓄積される。
図７（ｆ）に示すタイミングにおいて、ゲート電極３０にアクティブレベルの制御信号を印加し、ゲート電極３０、第１の領域２１、電荷電圧変換領域５０で形成される転送トランジスタをオンする。これにより、電荷蓄積部１２０による電荷蓄積動作が完了するとともに、第１の領域２１に蓄積された信号電荷が電荷電圧変換領域５０へ転送される。
本実施形態では、上記の構成により、暗電流に悩まされることなくバンドギャップが狭い第２の半導体材料を光電変換部１０に用いることが可能となる。本実施形態の構造では、ゲルマニウム等のバンドギャップが狭い第２の半導体材料を使用した光電変換部１０の膜厚をある程度の厚みに設定することで、デバイスとしての感度向上はもとより、感度低下を伴うことなく、第１の半導体材料で生成された半導体基板ＳＢの厚さを薄くすることが可能となる。半導体基板ＳＢの厚さを薄くすることで、フォトダイオードの形状において厚さと幅のアスペクト比を低下させることができ、光学的なクロストークに強い固体撮像装置１０５を提供することができる。さらには、半導体基板ＳＢに形成するフォトダイオードを１μｍ程度の膜厚に抑えることで、３μｍ程度の厚い膜厚のフォトダイオードを形成するために用いていた特殊な半導体プロセスをレジストとリソグラフィとを用いた汎用なプロセスに変更可能となるため、固体撮像装置１０５の製造コストを低減することが可能となる。
次に、固体撮像装置１０５の製造方法について図８及び図９を用いて説明する。図８（ａ）〜図９のそれぞれは、固体撮像装置１０５の製造方法を示す工程断面図である。図８及び図９では、固体撮像装置１０５が表面照射型の固体撮像装置である場合について例示的に説明する。
図８（ａ）に示す工程では、第１の半導体材料（例えば、シリコン）で形成された半導体基板ＳＢを準備する。そして、半導体基板ＳＢにハードマスクを用いてトレンチを所定の深さで形成し絶縁物質（例えば、酸化シリコン）をトレンチに埋め込み、画素領域ＰＸＲ及び周辺回路領域ＰＨＲのそれぞれに、素子分離部ＳＴＩ１，ＳＴＩ２を形成する。画素領域ＰＸＲは、固体撮像装置１０５における画素配列ＰＡ（図３参照）が配される領域である。周辺回路領域ＰＨＲは、固体撮像装置１０５における垂直シフトレジスタ９３、タイミング制御部９５、相関二重サンプリング部（ＣＤＳ）９６、アナログデジタル変換部（ＡＤＣ）９７及びラインメモリ９８が配される領域である。素子分離部ＳＴＩ１は、画素領域ＰＸＲにおいて複数の画素を互いに電気的に且つ光学的に分離する。素子分離部ＳＴＩ２は、周辺回路領域ＰＨＲにおいて複数の素子（トランジスタ等）を互いに電気的に分離する。
画素領域ＰＸＲの素子分離部ＳＴＩ１は、周辺回路領域ＰＨＲの素子分離部ＳＴＩ２と同じ深さにすることもできるし、周辺回路領域ＰＨＲの素子分離部ＳＴＩ２より深さを浅くすることもできる。例えば、画素領域ＰＸＲの素子分離部ＳＴＩ１は２０〜５０ｎｍ程度の膜厚にでき、周辺回路領域ＰＨＲの素子分離部ＳＴＩ２は１００〜３００ｎｍ程度の深さに設定できる。素子分離部ＳＴＩ１，ＳＴＩ２を形成した後、リソグラフィとイオンインプラントとを用いて、周辺回路領域ＰＨＲの所望の領域に第１導電型（例えば、Ｐ型）のウェル領域、及び第２導電型（例えば、Ｎ型）のウェル領域をそれぞれ形成する。画素領域ＰＸＲに、画素トランジスタ用の第１導電型（例えば、Ｐ型）のウェル領域、第２導電型（例えば、Ｎ型）の第１の領域２１、第１導電型の第２の領域１２２、第２導電型の第３の領域２３、第１導電型の第４の領域２４を形成する。
このとき、第２の領域１２２における第１導電型の不純物の濃度と、第２の領域１２２における電荷が流れる経路に沿った方向の幅とが第２の領域１２２により形成されるべきオーバーフロー電位に対応したものになるように、イオンインプラントの条件を調整する。すなわち、第２の領域１２２における第１導電型の不純物の濃度と、第２の領域１２２における電荷が流れる経路に沿った方向の幅とが第２の領域１２２により形成されるべきオーバーフロー電位に対応したものになるように、第１の領域２１、第２の領域１２２、第３の領域２３、第４の領域２４のそれぞれのドーズ量（注入量）及び加速電圧（注入深さ）を調整する。
オーバーフロー電位を形成する第１導電型の第２の領域１２２の形成は、画素トランジスタ用の第１導電型のウェル領域の形成と同時に行うことも可能である。通常、フォトダイオードのイオンインプラントでは高加速のイオンが所望の領域以外に入り込まないよう厚いハードマスクを必要とするが、本実施形態の構造ではフォトダイオードの厚さを薄くすることができるため、リソグラフィとイオンインプラントの工程ですなわち簡易なプロセスでフォトダイオード（電荷蓄積部）を形成することができる。その後、熱酸化や、ＡＬＤ等のプロセスを用いて半導体基板ＳＢ上に酸化シリコン等でゲート絶縁膜を形成し、ＣＶＤ法等を用いてゲート電極膜を堆積する。ゲート電極膜には例えば、ポリシリコン等の材料を用いることができる。ゲート電極膜をドライエッチング等で加工してゲート電極３０を形成した後、ＣＶＤ法等を用いて絶縁膜を堆積し、ウェットエッチングや、ドライエッチングを用いてゲート側壁酸化膜３０ａを形成する。
図８（ｂ）に示す工程では、半導体基板ＳＢの上に層間絶縁膜６１ｉをＣＶＤ法等により堆積し、リソグラフィ法とドライエッチングとにより第１の領域２１の上方における半導体膜ＳＦ１，ＳＦ２を成長させるべき領域に凹部６１ａを形成し、プラグＰＬを成長させるべき領域に穴６１ｂを形成する。穴６１ｂは、凹部６１ａの底面から層間絶縁膜６１を貫通し第３の領域２３の表面を露出するように形成される。
図８（ｃ）に示す工程では、エピタキシャル成長法などにより、層間絶縁膜６１における穴６１ｂからプラグＰＬを成長させる。プラグＰＬは、第２導電型（例えば、Ｎ型）の不純物を含む第２の半導体材料で形成される。このときの成長温度は、例えば、７００℃付近であることが好ましい。
ここで、例えばプラグＰＬの材料としてＳｉ１−ｘＧｅｘ（０＜ｘ＜１）を選択する場合、Ｓｉ系ガス（例えばＳｉＨ４）と、Ｇｅ系のガス（例えば、ＧｅＨ４）の混合ガスを用いる。このとき、形成すべきＳｉ１−ｘＧｅｘ（０＜ｘ＜１）の組成比に応じてＳｉ系ガス（例えばＳｉＨ４）とＧｅ系のガス（例えば、ＧｅＨ４）との流量比を調整する。第２導電型の不純物は、イオン注入法で導入しても良いし、上述の半導体層を成長させる過程でｉｎ−ｓｉｔｕで導入されるように所望の導電型の不純物を含むガスを用いて導入しても良い。また、例えばプラグＰＬの材料としてＧｅを選択する場合は、Ｇｅ系のガスと、第２導電型の不純物をｉｎ−ｓｉｔｕで導入するためのガスとの混合ガスを用いてエピタキシャル成長を行うことができる。
そして、エピタキシャル成長法などにより、層間絶縁膜６１における凹部６１ａから半導体膜ＳＦ２を成長させる。半導体膜ＳＦ２は、第２導電型（例えば、Ｎ型）の不純物を含む第２の半導体材料で形成される。このときの成長温度は、例えば、７００℃付近であることが好ましい。また、例えば半導体膜ＳＦ２の材料としてＳｉ１−ｘＧｅｘ（０＜ｘ≦１）を選択する場合、プラグＰＬ成長時と同様のガスを用いてエピタキシャル成長を行えば良い。
そして、エピタキシャル成長法などにより、層間絶縁膜６１の凹部６１ａ内における半導体膜ＳＦ２の上に半導体膜ＳＦ１を成長させる。半導体膜ＳＦ１は、第１導電型（例えば、Ｐ型）の不純物を含む第２の半導体材料で形成される。このときの成長温度は、例えば、７００℃付近であることが好ましい。
ここで、例えば半導体膜ＳＦ１の材料としてＳｉ１−ｘＧｅｘ（０＜ｘ＜１）を選択する場合、Ｓｉ系ガス（例えばＳｉＨ４）と、Ｇｅ系のガス（例えば、ＧｅＨ４）の混合ガスを用いる。このとき、形成すべきＳｉ１−ｘＧｅｘ（０＜ｘ＜１）の組成比に応じてＳｉ系ガス（例えばＳｉＨ４）とＧｅ系のガス（例えば、ＧｅＨ４）との流量比を調整する。第１導電型の不純物は、イオン注入法で導入しても良いし、上述の半導体層を成長させる過程でｉｎ−ｓｉｔｕで導入されるように所望の導電型の不純物を含むガスを用いて導入しても良い。また、例えば半導体膜ＳＦ１の材料としてＧｅを選択する場合は、Ｇｅ系のガスと、第１導電型の不純物をｉｎ−ｓｉｔｕで導入するためのガスとの混合ガスを用いてエピタキシャル成長を行うことができる。
なお、プラグＰＬの成長、半導体膜ＳＦ２の成長、半導体膜ＳＦ１の成長は、連続的に順次に行われてもよいし、プラグＰＬの成長後にＣＭＰで平坦化を行った後に、半導体膜ＳＦ２の成長及び半導体膜ＳＦ１の成長が順次に行われてもよい。プラグＰＬの成長後にＣＭＰで平坦化を行った後に、半導体膜ＳＦ２の成長及び半導体膜ＳＦ１の成長が順次に行われる場合、半導体膜ＳＦ２，ＳＦ１の結晶性を容易に向上できる。
その後、ＣＭＰを用いて層間絶縁膜６１及び半導体膜ＳＦ１の平坦化を行う。
図８（ｄ）に示す工程では、層間絶縁膜６９ｉを堆積し、リソグラフィとドライエッチングとを用いて、穴を形成する。スパッタ及びＣＭＰを用いて穴に導電物質を埋め込んでプラグ６３，６５，６７，ＰＬＧを形成する。その後、スパッタ、リソグラフィ及びドライエッチングを用いて配線６４，６６，６８，ＬＮを形成する。
図９に示す工程では、汎用的な多層配線層形成プロセスを経たのち、画素領域ＰＸＲに、有機顔料を用いたカラーフィルタＣＦを形成し、マイクロレンズＭＬを形成する。これにより、アプリケーションに即した表面照射型の固体撮像装置１０５が製造される。
以上のように、実施形態では、固体撮像装置１０５の各画素において、電荷蓄積部１２０は、入射光に応じて光電変換部１０で発生した電荷が電荷蓄積部１２０へオーバーフローするように、オーバーフロー電位を光電変換部１０との接続領域に形成する。例えば、電荷蓄積部１２０において、第２の領域１２２は、第２の部分１２と第１の領域２１との間に配され、オーバーフロー電位を形成する。第１の領域２１は、第２の部分１２からオーバーフロー電位を超えてオーバーフローされた電荷を蓄積する。これにより、光電変換部１０で発生した暗電流の電荷をオーバーフロー電位で堰き止めて第１の領域２１に流れ込むことを抑制でき、光に応じて光電変換部１０で発生した信号電荷を第２の部分１２からオーバーフロー電位経由でオーバーフローさせて第１の領域２１に蓄積させることができる。この結果、光電変換部１０における光電変換効率の向上と電荷蓄積部１２０における暗電流抑制との両立を図ることができる。
また、実施形態では、固体撮像装置１０５の各画素において、第２の領域１２２は、第１導電型の不純物をオーバーフロー電位に対応した濃度で含む。第２の領域１２２における電荷が流れる経路に沿った方向の幅は、オーバーフロー電位に対応している。これにより、第２の領域１２２で形成されるべきオーバーフロー電位を調整することができる。例えば、オーバーフロー電位を、基準電位と電源電位との中間電位より基準電位に近い電位に調整することが容易である。
また、実施形態では、固体撮像装置１０５の各画素において、プラグＰＬが、半導体膜ＳＦ２を第３の領域２３経由で第２の領域１２２に電気的に接続する。プラグＰＬは、半導体基板ＳＢとの界面で発生した欠陥が半導体膜ＳＦ２まで到達しないように構成され得る。例えば、プラグＰＬは、底面の最大幅が３００ｎｍ以下であり、プラグＰＬと半導体基板ＳＢとの界面における格子不整合に起因したストレスをプラグＰＬ内で緩和できるので、格子不整合による結晶欠陥（転位）をプラグＰＬで吸収し、その上に成長させる半導体膜ＳＦ２及び半導体膜ＳＦ１の結晶性を容易に向上できる。これにより、半導体膜ＳＦ１，ＳＦ２における結晶性の劣化を抑制でき、半導体膜ＳＦ１，ＳＦ２における光電変換効率を容易に向上できる。
また、実施形態では、固体撮像装置１０５の各画素において、光電変換部１０が、電荷蓄積部１２０の上に配されている。半導体基板ＳＢの表面ＳＢａに垂直な方向から透視した場合に、半導体膜ＳＦ１及び半導体膜ＳＦ２のそれぞれは、第１の領域２１に対応した形状を有する。また、半導体基板ＳＢの表面ＳＢａに垂直な方向から透視した場合に、半導体膜ＳＦ１及び半導体膜ＳＦ２のそれぞれは、第１の領域２１に含まれる。これにより、複数の画素の配置密度を容易に向上できるので、複数の画素を効率的にレイアウトできる。
なお、上記の実施形態では、各画素の電荷蓄積部１２０において、第２の領域１２２が第１導電型の不純物を含む半導体領域である場合について例示的に説明しているが、第２の領域１２２が所望のオーバーフロー電位Ｖｏｖｆ（図６（ｂ）参照）を形成できれば、第２の領域１２２は真性半導体領域であってもよいし、第２の領域１２２は、第２導電型の不純物を第２の部分１２及び第１の領域２１のいずれよりも低い濃度で含む半導体領域であってもよい。
あるいは、半導体基板ＳＢの表面ＳＢａに垂直な方向から透視した場合に、半導体膜ＳＦ１及び半導体膜ＳＦ２のそれぞれが第１の領域２１に対応した形状を有していれば、半導体膜ＳＦ１及び半導体膜ＳＦ２のそれぞれが第１の領域２１を含むように構成されていてもよい。この場合、複数の画素を半導体膜ＳＦ１，ＳＦ２の寸法に対応した間隔で配置させることができるので、複数の画素を効率的にレイアウトできる。
あるいは、上記の実施形態では、第１導電型がＰ型であり第２導電型がＮ型である場合を例示的に説明したが、第１導電型がＮ型であり第２導電型がＰ型であってもよい。
また、半導体基板ＳＢは、Ｇｅを主成分とする材料で形成され、半導体膜ＳＦ１，ＳＦ２及びプラグＰＬは、Ｇｅ１−ｙ（ＩｎＧａＡｓ）ｙ（０＜ｙ≦１）を主成分とする材料で形成されていてもよい。例えば、半導体基板ＳＢの材料としてＧｅを選択し半導体膜ＳＦ１，ＳＦ２及びプラグＰＬの材料としてＧｅ１−ｙ（ＩｎＧａＡｓ）ｙ（０＜ｙ＜１）を選択すれば、その吸収係数が図１４に実線で示すＧｅの吸収係数と１点鎖線で示すＩｎＧａＡｓの吸収係数との間の値になると予想されることから、半導体膜ＳＦ１，ＳＦ２の材料の可視光に対する吸収係数は、半導体基板ＳＢの材料の可視光に対する吸収係数より高くなる。あるいは、例えば、半導体基板ＳＢの材料としてＧｅを選択し半導体膜ＳＦ１，ＳＦ２及びプラグＰＬの材料としてＩｎＧａＡｓを選択すれば、図１４に実線で示すＧｅの吸収係数に比べて１点鎖線で示すＩｎＧａＡｓの吸収係数が大きいことから、半導体膜ＳＦ１，ＳＦ２の材料の可視光に対する吸収係数は、半導体基板ＳＢの材料の可視光に対する吸収係数よりさらに高くなる。
あるいは、固体撮像装置１０５に要求される性能から、バンドギャップが狭い第２の半導体材料の半導体膜ＳＦ１，ＳＦ２を厚膜化する場合、半導体基板ＳＢと半導体膜ＳＦ１上部との段差が大きく、一括加工でプラグ６５，６７，ＰＬＧを形成することが困難な場合がある。その場合、これらの形成工程をプラグＰＬ及び半導体膜ＳＦ２，ＳＦ１の成長工程の前後の２段階に分割して行うことができる。例えば、図１０に示すように固体撮像装置１０５を製造することができる。図１０（ａ）〜（ｅ）は、実施形態の変形例にかかる固体撮像装置１０５の製造方法を示す工程断面図である。
図１０（ａ）に示す工程では、図８（ａ）に示す工程と同様の処理が行われる。
図１０（ｂ）に示す工程では、ＣＶＤ法等を用いて層間絶縁膜２６１ｉを堆積する。その後、リソグラフィとドライエッチングとを用いて層間絶縁膜２６１に穴を形成し、スパッタとＣＭＰとを用いてプラグ６５ａ，６７ａ，ＰＬＧａを形成する。
図１０（ｃ）に示す工程では、ＣＶＤ法により、層間絶縁膜２６１及びプラグ６５ａ，６７ａ，ＰＬＧａを覆うように層間絶縁膜２６９ｉを堆積する。そして、リソグラフィ法とドライエッチングとにより第１の領域２１の上方における半導体膜ＳＦ１，ＳＦ２を成長させるべき領域に凹部２６９ａを形成し、プラグＰＬを成長させるべき領域に穴２６１ｂを形成する。穴２６１ｂは、凹部２６９ａの底面から層間絶縁膜２６１ｊを貫通し第３の領域２３の表面を露出するように形成される。
図１０（ｄ）に示す工程では、図８（ｃ）に示す工程と同様にして、プラグＰＬ、半導体膜ＳＦ２、半導体膜ＳＦ１を順次に成長させる。
図１０（ｅ）に示す工程では、層間絶縁膜６９ｉを堆積し、リソグラフィとドライエッチングとを用いて、半導体膜ＳＦ１及びプラグ６５ａ，６７ａ，ＰＬＧａの上面を露出させるように層間絶縁膜６９，２６９に穴を形成する。スパッタ及びＣＭＰを用いて穴に導電物質を埋め込んでプラグ６３，６５ｂ，６７ｂ，ＰＬＧｂを形成する。これにより、プラグ６５ｂ及びプラグ６５ａを含むプラグ２６５が形成され、プラグ６７ｂ及びプラグ６７ａを含むプラグ２６７が形成され、プラグＰＬＧｂ及びプラグＰＬＧａを含むプラグＰＬＧ２００が形成される。その後、スパッタ、リソグラフィ及びドライエッチングを用いて配線６４，６６，６８，ＬＮを形成する。
このように、プラグ２６５，２６７，ＰＬＧ２００の形成工程をプラグＰＬ及び半導体膜ＳＦ２，ＳＦ１の成長工程の前後の２段階に分割して行うことで、半導体基板ＳＢと半導体膜ＳＦ１上部との段差が大きい場合においても本実施形態の構造を形成することは可能である。
あるいは、固体撮像装置３０５が裏面照射型の固体撮像装置である場合、図８（ｄ）に示す工程が行われた後に図１１に示す工程が行われてもよい。図１１は、実施形態の他の変形例にかかる固体撮像装置３０５の製造方法を示す図である。
図１１に示す工程では、配線層形成後、裏面照射型の固体撮像素子形成のため、半導体基板ＳＢを支持基板ＳＢ’に張り合わせる。支持基板ＳＢ’の材料には、例えばシリコンウェハ等が用いられる。張り合わせには接着剤を用いた接合を行うこともできるし、分子間力制御を応用した直接接合を用いることもできる。その後、半導体基板ＳＢの研削を行い、機械研磨やウェットエッチングを用いて３μｍ以下の膜厚まで半導体基板ＳＢを薄膜化する。
その後、半導体基板ＳＢにおける光の入射面側の領域に電荷蓄積部１２０を保護するため保護層３７３を形成する。保護層３７３は、第１の領域２１を保護するように半導体基板ＳＢの裏面ＳＢｂ近傍に配されている。保護層３７３は、第２導電型の不純物を第１の領域２１より高い濃度で含む第１の半導体材料（例えば、シリコン）で形成されている。保護層３７３の形成は、イオンインプラントとレーザーアニール等を用いた方法、固定電荷膜を形成する方法等が用いられる。図１１には、固定電荷膜を形成する方法が例示されている。
その後、画素領域ＰＸＲの光電変換部１０以外の領域と周辺回路領域ＰＨＲとを遮光する遮光膜３７２を形成する。遮光膜３７２により、入射した光で固体撮像装置３０５が誤作動を起こすことを防止できる。遮光膜３７２は、アルミやタングステン等の金属を主成分とする材料で形成することができる。
遮光膜３７２を形成した後は、ＣＶＤ法等で平坦化膜３７１を堆積し、ＣＭＰを用いて平坦化処理を行った後、リソグラフィとドライエッチングを用いて、所望のパターンのカラーフィルタＣＦ、及びマイクロレンズＭＬを形成する。ゲルマニウムやシリコンゲルマニウム等のバンドギャップが狭い第２の半導体材料は、光学吸収定数が大きく、短波長の光は固体撮像装置３０５の表面で吸収されてしまい電荷蓄積部１２０に取り込みにくい。本変形例の裏面照射型の固体撮像装置３０５は、短波長の光は半導体基板ＳＢ内のＰＮ接合領域で光電変換できるため、ゲルマニウムやシリコンゲルマニウム等のバンドギャップが狭い第２の半導体材料に直接光を入射する表面照射型より短波長の光に対する感度を高めることが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 撮像システム、５，１０５，３０５ 固体撮像装置、１０ 光電変換部、１１ 第１の部分、１２ 第２の部分、２０，１２０ 電荷蓄積部、２１ 第１の領域、１２２ 第２の領域。

Claims (5)

  1. 第１の半導体材料で形成された電荷蓄積部と、
    前記第１の半導体材料よりバンドギャップの狭い第２の半導体材料で形成された光電変換部と、
    を備え、
    前記電荷蓄積部は、入射光に応じて前記光電変換部で発生した電荷が前記電荷蓄積部へオーバーフローするように、オーバーフロー電位を前記光電変換部との接続領域に形成する
    ことを特徴とする固体撮像装置。
  2. 前記光電変換部は、前記電荷蓄積部の上に配されている
    ことを特徴とする請求項１に記載の固体撮像装置。
  3. 前記光電変換部は、
    第１導電型の第１の部分と、
    前記第１の部分より前記電荷蓄積部の近くに配された第２導電型の第２の部分と、
    を有し、
    前記電荷蓄積部は、
    前記第２の部分から前記オーバーフロー電位を超えてオーバーフローされた電荷を蓄積する前記第２導電型の第１の領域と、
    前記第２の部分と前記第１の領域との間に配され、前記オーバーフロー電位を形成する第２の領域と、
    を有する
    ことを特徴とする請求項２に記載の固体撮像装置。
  4. 第１の半導体材料で形成された電荷蓄積部と、
    前記第１の半導体材料よりバンドギャップの狭い第２の半導体材料で形成され、第１導電型の第１の部分と前記第１の部分より前記電荷蓄積部の近くに配された第２導電型の第２の部分とを有する光電変換部とを備え、
    前記電荷蓄積部は、入射した光に応じて前記光電変換部で発生した電荷を蓄積する前記第２導電型の第１の領域と、前記第２の部分と前記第１の領域との間に配された前記第１導電型の第２の領域とを有する
    ことを特徴とする固体撮像装置。
  5. 前記第１の領域は、半導体基板内に設けられ、
    前記第２の領域は、前記半導体基板内における前記第１の領域の上に設けられ、
    前記第１および第２の部分は、それぞれ、前記第２の領域の上方に配された第１および第２の半導体膜を含み、
    前記第２の部分は、前記第２の半導体膜を前記第２の領域に接続するプラグをさらに含む
    ことを特徴とする請求項３または４に記載の固体撮像装置。
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