JP2015220266A - Wafer and manufacturing method of wafer and manufacturing method of device chip - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 230000004888 barrier function Effects 0.000 claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 239000010410 layer Substances 0.000 description 34
- 238000009792 diffusion process Methods 0.000 description 18
- 238000000034 method Methods 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 11
- 230000002265 prevention Effects 0.000 description 10
- 238000002161 passivation Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000003685 thermal hair damage Effects 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000002679 ablation Methods 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005755 formation reaction Methods 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
Description
本発明は、デバイス及び配線層を含むウェーハ、及び当該ウェーハの製造方法、並びにデバイスチップの製造方法に関する。 The present invention relates to a wafer including a device and a wiring layer, a method for manufacturing the wafer, and a method for manufacturing a device chip.
ＩＣ等のデバイスチップを製造する際には、例えば、基板（半導体基板）にトランジスタ等の素子を含むデバイスを作り込み、その後、素子間を繋ぐ配線層を形成している。デバイス及び配線層が形成されたウェーハは、ストリート（分割予定ライン）に沿って切削、又はレーザー加工されて、各デバイスに対応する複数のデバイスチップへと分割される。 When manufacturing a device chip such as an IC, for example, a device including an element such as a transistor is formed on a substrate (semiconductor substrate), and then a wiring layer that connects the elements is formed. The wafer on which the device and the wiring layer are formed is cut or laser processed along the street (division planned line) and divided into a plurality of device chips corresponding to each device.
通常、ウェーハの表面側には、ＩＣ等を構成するデバイスの他に、ＴＥＧ（Test Elements Group）等と呼ばれる試験用の素子が形成されている。このＴＥＧは、試験の後には不要となるため、デバイスの形成領域を最大限に確保できるように、ストリートと重なる領域に形成されることが多い（例えば、特許文献１参照）。 Usually, a test element called a TEG (Test Elements Group) or the like is formed on the front side of the wafer in addition to devices constituting an IC or the like. Since this TEG becomes unnecessary after the test, it is often formed in a region overlapping with the street so as to ensure the maximum device formation region (see, for example, Patent Document 1).
ところで、上述したウェーハを切削又はレーザー加工すると、物理的又は熱的なダメージによって配線層は高い確率で剥離してしまう。また、配線層との界面において、基板が欠けてしまうこともある。配線層の剥離や基板の欠けがデバイスにまで達すると、当該デバイスは動作しなくなる。 By the way, when the wafer described above is cut or laser processed, the wiring layer is peeled off with high probability due to physical or thermal damage. Further, the substrate may be chipped at the interface with the wiring layer. When peeling of the wiring layer or chipping of the substrate reaches the device, the device does not operate.
本発明はかかる問題点に鑑みてなされたものであり、その目的とするところは、デバイスの不良を防止できるウェーハ、及び当該ウェーハの製造方法、並びにデバイスチップの製造方法を提供することである。 The present invention has been made in view of such problems, and an object of the present invention is to provide a wafer capable of preventing a device failure, a method for manufacturing the wafer, and a method for manufacturing a device chip.
本発明によれば、ウェーハであって、基板と、該基板上に形成された複数のデバイスと、該基板上に形成され該デバイスの配線を含む配線層と、を備え、該基板には、該デバイスをそれぞれ囲繞し、少なくとも該基板の上面から所定の深さに至るバリア部が複数形成されていることを特徴とするウェーハが提供される。 According to the present invention, a wafer comprising a substrate, a plurality of devices formed on the substrate, and a wiring layer formed on the substrate and including wiring of the device, the substrate includes: There is provided a wafer characterized in that a plurality of barrier portions are formed so as to surround each of the devices and reach at least a predetermined depth from the upper surface of the substrate.
本発明に係るウェーハにおいて、互いに隣接する第一デバイスと第二デバイスの間には、該第一デバイスを囲繞する第一バリア部と、該第二デバイスを囲繞する第二バリア部との間において該基板上にＴＥＧが形成されていることが好ましい。 In the wafer according to the present invention, between the first device and the second device that are adjacent to each other, between the first barrier portion that surrounds the first device and the second barrier portion that surrounds the second device. A TEG is preferably formed on the substrate.
また、本発明のウェーハにおいて、該バリア部は、該基板の上面から該デバイスの仕上げ厚みに至る深さに形成されていることが好ましい。 In the wafer of the present invention, the barrier portion is preferably formed to a depth from the upper surface of the substrate to the finished thickness of the device.
また、本発明によれば、ウェーハの製造方法であって、基板上に複数のデバイスを形成するデバイス形成ステップと、該デバイス形成ステップを実施した後、該デバイスをそれぞれ囲繞する溝を該基板上に形成する溝形成ステップと、該溝形成ステップで形成された該溝にバリア部材を充填してバリア部を形成するバリア部形成ステップと、該バリア部形成ステップを実施した後、該基板上に該デバイスの配線を含む配線層を形成する配線層形成ステップと、を備えたことを特徴とするウェーハの製造方法が提供される。 According to another aspect of the present invention, there is provided a wafer manufacturing method comprising: a device forming step for forming a plurality of devices on a substrate; and a groove surrounding each of the devices on the substrate after the device forming step is performed. Forming a barrier portion by filling the groove formed in the groove forming step with a barrier member to form a barrier portion, and forming the barrier portion on the substrate. And a wiring layer forming step of forming a wiring layer including the wiring of the device.
本発明のウェーハの製造方法において、該デバイス形成ステップでは、第一デバイスを囲繞する該溝形成ステップで形成される第一溝と、第二デバイスを囲繞する該溝形成ステップで形成される第二溝との間において該基板上にＴＥＧを形成することが好ましい。 In the wafer manufacturing method of the present invention, in the device forming step, a first groove formed in the groove forming step surrounding the first device and a second groove formed in the groove forming step surrounding the second device. It is preferable to form a TEG on the substrate between the groove.
また、本発明のウェーハの製造方法において、該溝形成ステップでは、該デバイスの仕上げ厚みに至る深さの溝を形成し、該バリア部形成ステップで該デバイスの仕上げ厚みに至る深さの該バリア部を形成することが好ましい。 In the wafer manufacturing method of the present invention, in the groove forming step, a groove having a depth reaching the finished thickness of the device is formed, and in the barrier portion forming step, the barrier having a depth reaching the finished thickness of the device. It is preferable to form a part.
また、本発明によれば、前記ウェーハの製造方法を用いるデバイスチップの製造方法であって、該配線層形成ステップを実施した後、該基板を個々の該デバイスと該デバイスをそれぞれ囲繞するバリア部とを備えたデバイスチップへと分割する分割ステップと、を備えたことを特徴とするデバイスチップの製造方法が提供される。 According to the present invention, there is also provided a device chip manufacturing method using the wafer manufacturing method, wherein after the wiring layer forming step is performed, the substrate surrounds each of the devices and the devices. And a dividing step of dividing the device chip into device chips.
本発明のデバイスチップの製造方法において、該バリア部は、該基板の上面から該デバイスの仕上げ厚みに至る深さに形成され、該基板を該仕上げ厚みに薄化する薄化ステップを更に備えたことが好ましい。 In the device chip manufacturing method of the present invention, the barrier section is formed to a depth from the upper surface of the substrate to the finished thickness of the device, and further includes a thinning step of thinning the substrate to the finished thickness. It is preferable.
本発明のウェーハは、各デバイスを囲むバリア部を備えているので、加工に伴う物理的又は熱的なダメージが加わっても、バリア部より内側（デバイス側）の領域に配線層の剥離や基板の欠けが進行することはない。よって、配線層の剥離や基板の欠けに起因するデバイスの不良を防止できる。 Since the wafer of the present invention is provided with a barrier portion surrounding each device, even if physical or thermal damage accompanying processing is applied, peeling of the wiring layer or substrate in the region (device side) from the barrier portion The lack of progress never progresses. Therefore, it is possible to prevent device defects due to peeling of the wiring layer or chipping of the substrate.
添付図面を参照して、本発明の実施形態について説明する。まず、本実施形態に係るウェーハの構成例について説明する。図１（Ａ）は、本実施形態に係るウェーハを模式的に示す斜視図であり、図１（Ｂ）は、ウェーハの表面側を模式的に示す平面図であり、図２（Ａ）は、ウェーハを模式的に示す断面図である。 Embodiments of the present invention will be described with reference to the accompanying drawings. First, a configuration example of a wafer according to this embodiment will be described. FIG. 1A is a perspective view schematically showing a wafer according to the present embodiment, FIG. 1B is a plan view schematically showing the front surface side of the wafer, and FIG. 1 is a cross-sectional view schematically showing a wafer.
図１（Ａ）に示すように、本実施形態のウェーハ１１は、円盤状の基板１３を含み、その表面（上面）側は、中央のデバイス領域と、デバイス領域を囲む外周余剰領域とに分けられている。基板１３は、例えば、シリコン等の半導体材料でなる半導体基板である。デバイス領域は、格子状に配列された複数のストリート（分割予定ライン）１５でさらに複数の領域に区画されており、各領域にはＩＣ等のデバイス１７ａが形成されている。 As shown in FIG. 1A, the wafer 11 of the present embodiment includes a disk-shaped substrate 13, and the surface (upper surface) side is divided into a central device region and an outer peripheral surplus region surrounding the device region. It has been. The substrate 13 is a semiconductor substrate made of a semiconductor material such as silicon, for example. The device area is further divided into a plurality of areas by a plurality of streets (scheduled division lines) 15 arranged in a lattice pattern, and a device 17a such as an IC is formed in each area.
各デバイス１７ａの周りには、図１（Ｂ）に示すように、平面視において各デバイス１７ａを囲むバリア部１９が設けられている。バリア部１９は、基板１３の表面側に設けられた溝１３ａ（図３（Ｂ）参照）にバリア部材１９ａ（図４（Ａ）参照）を充填して形成されている。また、バリア部１９は、基板１３の表面からデバイスチップの仕上げ厚みに至る深さに形成されている。 As shown in FIG. 1B, a barrier portion 19 surrounding each device 17a is provided around each device 17a in plan view. The barrier portion 19 is formed by filling the groove 13a (see FIG. 3B) provided on the surface side of the substrate 13 with the barrier member 19a (see FIG. 4A). The barrier portion 19 is formed to a depth from the surface of the substrate 13 to the finished thickness of the device chip.
隣接する２個のデバイス（第一デバイスと第二デバイス）１７ａを囲むバリア部１９の間には、試験用の素子であるＴＥＧ（Test Elements Group）１７ｂが形成されている。すなわち、ＴＥＧ１７ｂは、バリア部（第一バリア部）１９とバリア部（第二バリア部）１９との間に位置するストリート１５上に設けられている。このように、ＴＥＧ１７ｂをストリート１５上に配置することで、デバイス１７ａの形成領域を確保してデバイスチップの取り数を最大化できる。 Between the adjacent two devices (first device and second device) 17a, a TEG (Test Elements Group) 17b, which is a test element, is formed. That is, the TEG 17 b is provided on the street 15 located between the barrier unit (first barrier unit) 19 and the barrier unit (second barrier unit) 19. Thus, by disposing the TEG 17b on the street 15, the formation area of the device 17a can be secured and the number of device chips can be maximized.
図２（Ａ）に示すように、基板１３の表面側には、デバイス１７ａやＴＥＧ１７ｂを覆う配線層２１が設けられている。配線層２１は、デバイス１７ａに含まれる素子を繋ぐ配線や、配線間を絶縁する層間絶縁膜等を含む。配線層２１の上面には、デバイス１７ａや配線層２１を保護するパッシベーション２３が形成されている。 As shown in FIG. 2A, a wiring layer 21 that covers the device 17a and the TEG 17b is provided on the surface side of the substrate 13. The wiring layer 21 includes wiring that connects elements included in the device 17a, an interlayer insulating film that insulates the wiring, and the like. On the upper surface of the wiring layer 21, a passivation 23 for protecting the device 17a and the wiring layer 21 is formed.
なお、図２（Ａ）では、バリア部１９を、パッシベーション２３の上面から測定したデバイスチップの仕上げ厚みＴに達する深さに形成している。これにより、デバイスチップの周囲の広い範囲をバリア部１９で覆うことができ、分割の際にデバイスチップの側面で発生する欠け（クラック）の伸長を抑制できる。その結果、デバイスチップの破損や抗折強度の低下を適切に防止できる。 In FIG. 2A, the barrier portion 19 is formed to a depth that reaches the finished thickness T of the device chip measured from the upper surface of the passivation 23. As a result, a wide area around the device chip can be covered with the barrier unit 19, and extension of chips (cracks) generated on the side surface of the device chip during division can be suppressed. As a result, it is possible to appropriately prevent the device chip from being damaged and the bending strength from being lowered.
また、図２（Ａ）に示すように、デバイスチップとなる領域の周囲を拡散防止膜１８で覆うと好ましい。これにより、デバイス１７ａに金属等の不純物が進入するのを防止できる。この効果は、例えば、プラズマエッチングを利用してウェーハ１１を分割するプラズマダイシングのように、デバイスチップの側面にゲッタリング機能を持つ歪みが形成されない分割方法を採用する場合に、特に有用である。 Further, as shown in FIG. 2A, it is preferable to cover the periphery of the region to be a device chip with a diffusion prevention film 18. Thereby, it is possible to prevent impurities such as metals from entering the device 17a. This effect is particularly useful when adopting a dividing method in which a strain having a gettering function is not formed on the side surface of the device chip, such as plasma dicing for dividing the wafer 11 using plasma etching.
ただし、バリア部１９の深さは、図２（Ａ）に示す態様に限定されない。図２（Ｂ）は、変形例に係るウェーハ１１を模式的に示す断面図である。図２（Ｂ）に示すように、バリア部１９を、デバイスチップの仕上げ厚みＴに達しない所定の深さに形成することもできる。 However, the depth of the barrier portion 19 is not limited to the mode shown in FIG. FIG. 2B is a cross-sectional view schematically showing a wafer 11 according to a modification. As shown in FIG. 2B, the barrier portion 19 can be formed to a predetermined depth that does not reach the finished thickness T of the device chip.
このように、本実施形態に係るウェーハ１１は、各デバイス１７ａを囲むバリア部１９を備えるので、加工に伴う物理的又は熱的なダメージが加わっても、バリア部１９より内側（デバイス１７ａ側）の領域に配線層２１の剥離や基板１３の欠けが進行することはない。よって、配線層２１の剥離や基板１３の欠けに起因するデバイス１７ａの不良を防止できる。 As described above, the wafer 11 according to the present embodiment includes the barrier unit 19 that surrounds each device 17a. Therefore, even if physical or thermal damage due to processing is applied, the wafer 11 is on the inner side (device 17a side). In this region, the peeling of the wiring layer 21 and the chipping of the substrate 13 do not proceed. Therefore, the failure of the device 17a due to the peeling of the wiring layer 21 and the chipping of the substrate 13 can be prevented.
また、本実施形態に係るウェーハ１１では、バリア部１９を、デバイスチップの仕上げ厚みＴに達する深さに形成しているので、デバイスチップの周囲の広い範囲をバリア部１９で覆うことができ、分割の際にデバイスチップの側面で発生する欠けの伸長をより適切に抑制できる。その結果、デバイスチップの破損や抗折強度の低下を適切に防止できる。さらに、拡散防止膜１８によって、デバイス１７ａへの金属等の不純物の進入を防ぐことができる。 Further, in the wafer 11 according to the present embodiment, the barrier portion 19 is formed to a depth that reaches the finished thickness T of the device chip, so that a wide area around the device chip can be covered with the barrier portion 19. It is possible to more appropriately suppress chipping that occurs on the side surface of the device chip during division. As a result, it is possible to appropriately prevent the device chip from being damaged and the bending strength from being lowered. Further, the diffusion preventing film 18 can prevent impurities such as metals from entering the device 17a.
次に、ウェーハの製造方法及びデバイスチップの製造方法について説明する。本実施形態に係るウェーハの製造方法は、デバイス形成ステップ（図３（Ａ）参照）、溝形成ステップ（図３（Ｂ）参照）、バリア部形成ステップ（図３（Ｃ）、図４（Ａ）参照）、及び配線層形成ステップ（図４（Ｂ）参照）を含む。 Next, a wafer manufacturing method and a device chip manufacturing method will be described. The wafer manufacturing method according to the present embodiment includes a device formation step (see FIG. 3A), a groove formation step (see FIG. 3B), a barrier portion formation step (FIG. 3C), and FIG. And a wiring layer forming step (see FIG. 4B).
また、本実施形態に係るデバイスチップの製造方法は、上述したウェーハの製造方法の各ステップに加え、分割ステップ（図４（Ｃ）、図５（Ａ）、図５（Ｂ）参照）を含んでいる。なお、本実施形態の分割ステップには、基板１３を薄く加工する薄化ステップが含まれている。 The device chip manufacturing method according to the present embodiment includes a division step (see FIGS. 4C, 5A, and 5B) in addition to the steps of the wafer manufacturing method described above. It is out. Note that the dividing step of the present embodiment includes a thinning step for thinning the substrate 13.
本実施形態に係るウェーハの製造方法では、まず、基板１３上に複数のデバイス１７ａを形成するデバイス形成ステップを実施する。図３（Ａ）は、デバイス形成ステップを模式的に示す断面図である。デバイス形成ステップでは、基板１３に対して成膜、熱処理、エッチング等の各種処理を施し、図３（Ａ）に示すように、ストリート１５で区画された複数の領域にトランジスタ等の素子を含むデバイス１７ａを形成する。 In the method for manufacturing a wafer according to the present embodiment, first, a device forming step for forming a plurality of devices 17 a on the substrate 13 is performed. FIG. 3A is a cross-sectional view schematically showing a device formation step. In the device formation step, the substrate 13 is subjected to various processes such as film formation, heat treatment, etching, and the like, and a device including elements such as transistors in a plurality of regions partitioned by streets 15 as shown in FIG. 17a is formed.
また、ストリート１５と重なる領域には、ＴＥＧ１７ｂを形成する。このＴＥＧ１７ｂは、後の溝形成ステップで形成される２つの溝（第一溝と第二溝）１３ａで挟まれる領域に形成される。なお、本実施形態では、デバイス１７ａとともにＴＥＧ１７ｂを形成しているが、ＴＥＧ１７ｂは必ずしも形成されなくて良い。 A TEG 17b is formed in a region overlapping the street 15. The TEG 17b is formed in a region sandwiched between two grooves (first groove and second groove) 13a formed in a subsequent groove forming step. In the present embodiment, the TEG 17b is formed together with the device 17a. However, the TEG 17b is not necessarily formed.
デバイス形成ステップを実施した後には、デバイス１７ａの周りを囲む複数の溝１３ａを形成する溝形成ステップを実施する。図３（Ｂ）は、溝形成ステップを模式的に示す断面図である。溝形成ステップでは、後のバリア部形成ステップで形成されるバリア部１９に対応した深さの溝１３ａをエッチング（フォトエッチング）等の方法で形成する。 After performing the device forming step, a groove forming step for forming a plurality of grooves 13a surrounding the device 17a is performed. FIG. 3B is a cross-sectional view schematically showing the groove forming step. In the groove forming step, the groove 13a having a depth corresponding to the barrier portion 19 formed in the subsequent barrier portion forming step is formed by a method such as etching (photoetching).
すなわち、本実施形態では、図３（Ｂ）に示すように、デバイスチップの仕上げ厚みＴ（図２（Ａ）参照）に達する深さの複数の溝１３ａを形成する。ただし、図２（Ｂ）に示すように、デバイスチップの仕上げ厚みＴに達しない深さのバリア部１９を形成する場合には、デバイスチップの仕上げ厚みＴに達しない深さの溝１３ａを形成すれば良い。 That is, in this embodiment, as shown in FIG. 3B, a plurality of grooves 13a having a depth reaching the finished thickness T of the device chip (see FIG. 2A) is formed. However, as shown in FIG. 2B, when the barrier portion 19 having a depth that does not reach the finished thickness T of the device chip is formed, a groove 13a having a depth that does not reach the finished thickness T of the device chip is formed. Just do it.
このように形成される複数の溝１３ａにより、各デバイス１７ａの周りは囲まれる。また、上述のように、ＴＥＧ１７ｂは、隣接する２個のデバイス１７ａを囲む２つの溝１３ａで挟まれた領域に位置付けられる。なお、溝１３ａは、底に向かって幅の狭くなるテーパー形状に形成されることが好ましい。 Each device 17a is surrounded by the plurality of grooves 13a formed in this way. Further, as described above, the TEG 17b is positioned in a region sandwiched between the two grooves 13a surrounding the two adjacent devices 17a. In addition, it is preferable that the groove | channel 13a is formed in the taper shape which becomes narrow toward the bottom.
例えば、バリア部１９を酸化ケイ素（ＳｉＯ２）等の材料で形成（成膜）する場合に、溝１３ａの幅を一定（ストレート形状）にすると、溝１３ａの下部をバリア部材１９ａで埋める前に溝１３ａの上部に位置する開口が閉じられてしまう。その結果、バリア部１９は中空に形成されることになる。 For example, when the barrier portion 19 is formed (film formation) with a material such as silicon oxide (SiO 2 ), if the width of the groove 13a is constant (straight shape), before the lower portion of the groove 13a is filled with the barrier member 19a. The opening located in the upper part of the groove 13a is closed. As a result, the barrier portion 19 is formed hollow.
これに対して、溝１３ａを、底に向かって幅の狭くなるテーパー形状に形成すれば、溝１３ａ開口が閉じられる前に溝１３ａの下部をバリア部材１９ａで十分に埋めることができる。このように、バリア部１９が中空に形成されるのを防ぐためには、溝１３ａをテーパー形状に形成することが好ましい。 On the other hand, if the groove 13a is formed in a tapered shape that becomes narrower toward the bottom, the lower portion of the groove 13a can be sufficiently filled with the barrier member 19a before the opening of the groove 13a is closed. Thus, in order to prevent the barrier part 19 from being hollow, it is preferable to form the groove 13a in a tapered shape.
溝形成ステップを実施した後には、バリア部１９を拡散防止膜１８とともに形成するバリア部形成ステップを実施する。図３（Ｃ）は、バリア部形成ステップにおいて拡散防止膜１８が形成される様子を模式的に示す断面図であり、図４（Ａ）は、バリア部形成ステップにおいてバリア部材１９ａが充填される様子を模式的に示す断面図である。 After performing the groove forming step, a barrier portion forming step for forming the barrier portion 19 together with the diffusion preventing film 18 is performed. FIG. 3C is a cross-sectional view schematically showing a state in which the diffusion preventing film 18 is formed in the barrier portion forming step, and FIG. 4A is a view in which the barrier member 19a is filled in the barrier portion forming step. It is sectional drawing which shows a mode typically.
バリア部形成ステップでは、まず、図３（Ｃ）に示すように、不純物となる金属等の拡散を防ぐ拡散防止膜１８を、溝１３ａを含む基板１３の表面側に形成する。拡散防止膜１８は、例えば、タンタル（Ｔａ）、チタン（Ｔｉ）等の金属を用いたスパッタ等の方法で形成される。 In the barrier portion forming step, first, as shown in FIG. 3C, a diffusion preventing film 18 for preventing diffusion of a metal or the like that becomes an impurity is formed on the surface side of the substrate 13 including the groove 13a. The diffusion prevention film 18 is formed by a method such as sputtering using a metal such as tantalum (Ta) or titanium (Ti).
具体的には、例えば、３０ｎｍ程度の厚みのタンタル膜と、２０ｎｍ程度の厚みの窒化タンタル（ＴａＮ）膜との積層体を、拡散防止膜１８として用いると良い。また、チタン膜と、窒化チタン（ＴｉＮ）膜との積層体を拡散防止膜１８として用いることもできる。 Specifically, for example, a laminate of a tantalum film having a thickness of about 30 nm and a tantalum nitride (TaN) film having a thickness of about 20 nm is preferably used as the diffusion preventing film 18. Further, a laminate of a titanium film and a titanium nitride (TiN) film can be used as the diffusion preventing film 18.
溝１３ａを含む基板１３の表面側に拡散防止膜１８を形成した後には、溝１３ａの内部にバリア部材１９ａを充填する。バリア部材１９ａとしては、例えば、酸化ケイ素（ＳｉＯ２）を用いることができる。具体的には、例えば、プラズマＣＶＤ等の方法で、溝１３ａを含む基板１３の表面側に酸化ケイ素を堆積する。 After the diffusion prevention film 18 is formed on the surface side of the substrate 13 including the groove 13a, the barrier member 19a is filled in the groove 13a. For example, silicon oxide (SiO 2 ) can be used as the barrier member 19a. Specifically, for example, silicon oxide is deposited on the surface side of the substrate 13 including the groove 13a by a method such as plasma CVD.
上述のように、溝１３ａをテーパー形状にしておくことで、溝１３ａの内部にバリア部材１９ａを適切に充填できる。溝１３ａの内部にバリア部材１９ａを充填した後には、ＣＭＰ等の方法でバリア部材１９ａの上面側を平坦化し、エッチング（フォトエッチング）等の方法でバリア部材１９ａ及び拡散防止膜１８を部分的に除去する。 As described above, by forming the groove 13a in a tapered shape, the barrier member 19a can be appropriately filled in the groove 13a. After filling the inside of the groove 13a with the barrier member 19a, the upper surface side of the barrier member 19a is flattened by a method such as CMP, and the barrier member 19a and the diffusion prevention film 18 are partially formed by a method such as etching (photoetching). Remove.
具体的には、溝１３ａ以外の領域を被覆しているバリア部材１９ａ及び拡散防止膜１８を除去する（図４（Ｂ）参照）。これにより、各デバイス１７ａを囲み、デバイスチップの仕上げ厚みＴに達する深さのバリア部１９を拡散防止膜１８とともに形成できる。 Specifically, the barrier member 19a and the diffusion prevention film 18 covering the region other than the groove 13a are removed (see FIG. 4B). Thereby, the barrier portion 19 having a depth reaching the finished thickness T of the device chip and surrounding each device 17 a can be formed together with the diffusion preventing film 18.
バリア部形成ステップを実施した後には、デバイス１７ａ及びＴＥＧ１７ｂを覆う配線層２１を形成する配線層形成ステップを実施する。図４（Ｂ）は、配線層形成ステップを模式的に示す断面図である。配線層形成ステップでは、例えば、スパッタ、エッチング等の各種処理を実施して、デバイス１７ａに含まれる素子の電極等に接続された複数の配線を形成する。 After performing the barrier portion forming step, a wiring layer forming step for forming the wiring layer 21 covering the device 17a and the TEG 17b is performed. FIG. 4B is a cross-sectional view schematically showing the wiring layer forming step. In the wiring layer forming step, for example, various processes such as sputtering and etching are performed to form a plurality of wirings connected to the electrodes of elements included in the device 17a.
また、配線間を絶縁する層間絶縁膜等を形成する。配線や層間絶縁膜等を含む配線層２１を形成した後には、配線層２１の上面を覆うパッシベーション２３を形成する。以上のステップで、図１（Ａ）、図１（Ｂ）、及び図２（Ａ）に示すウェーハ１１を製造できる。 Further, an interlayer insulating film or the like that insulates between the wirings is formed. After the wiring layer 21 including the wiring and the interlayer insulating film is formed, a passivation 23 that covers the upper surface of the wiring layer 21 is formed. Through the above steps, the wafer 11 shown in FIGS. 1A, 1B, and 2A can be manufactured.
上述したウェーハの製造方法を用いるデバイスチップの製造方法では、配線層形成ステップを実施した後に、ウェーハ１１を複数のデバイスチップへと分割する分割ステップを実施する。 In the device chip manufacturing method using the above-described wafer manufacturing method, the wiring layer forming step is performed, and then the dividing step of dividing the wafer 11 into a plurality of device chips is performed.
図４（Ｃ）は、分割ステップにおいて配線層２１等の一部が除去される様子を模式的に示す断面図であり、図５（Ａ）は、分割ステップにおいて分割溝が形成される様子を模式的に示す断面図であり、図５（Ｂ）は、分割ステップにおいてウェーハ１１が薄化される様子（薄化ステップ）を模式的に示す断面図である。 FIG. 4C is a cross-sectional view schematically showing a state in which a part of the wiring layer 21 and the like is removed in the dividing step, and FIG. 5A shows a state in which the dividing groove is formed in the dividing step. FIG. 5B is a cross-sectional view schematically showing how the wafer 11 is thinned in the dividing step (thinning step).
本実施形態の分割ステップでは、まず、図４（Ｃ）に示すように、ストリート１５を被覆する配線層２１等を除去する。具体的には、例えば、ウェーハ１１の表面側にレーザービームを照射して、ストリート１５と重なるパッシベーション２３、配線層２１、ＴＥＧ１７ｂ等をアブレーションで除去する。なお、レーザービームを照射する前には、パッシベーション２３の上面にレーザー加工用の保護膜２５を形成しておくと良い。 In the dividing step of the present embodiment, first, as shown in FIG. 4C, the wiring layer 21 and the like covering the street 15 are removed. Specifically, for example, the surface of the wafer 11 is irradiated with a laser beam, and the passivation 23, the wiring layer 21, the TEG 17 b and the like overlapping the street 15 are removed by ablation. Note that a protective film 25 for laser processing is preferably formed on the upper surface of the passivation 23 before irradiation with the laser beam.
ストリート１５を被覆するパッシベーション２３、配線層２１、ＴＥＧ１７ｂ等を除去した後には、図５（Ａ）に示すように、ストリート１５に沿う分割溝１３ｂを仕上げ厚みＴに至る深さに形成する。この分割溝１３ｂは、例えば、上述した保護膜２５をマスクとして用いるプラズマエッチング等の方法で形成できる。 After removing the passivation 23, the wiring layer 21, the TEG 17 b, and the like covering the street 15, the dividing groove 13 b along the street 15 is formed to a depth reaching the finished thickness T as shown in FIG. The dividing grooves 13b can be formed by a method such as plasma etching using the protective film 25 described above as a mask.
分割溝１３ｂを形成した後には、図５（Ｂ）に示すように、基板１３の裏面（下面）側を研削してウェーハ１１を仕上げ厚みＴまで薄くするとともに、複数のデバイスチップ３１へと分割する（薄化ステップ）。なお、保護膜２５は、分割溝１３ｂの形成後に除去しておくと良い。以上のステップで、複数のデバイスチップ３１を製造できる。 After the division grooves 13b are formed, as shown in FIG. 5B, the back surface (lower surface) side of the substrate 13 is ground to reduce the wafer 11 to the finished thickness T, and is divided into a plurality of device chips 31. (Thinning step) Note that the protective film 25 may be removed after the formation of the dividing grooves 13b. Through the above steps, a plurality of device chips 31 can be manufactured.
なお、本発明は上記実施形態の記載に限定されず、種々変更して実施可能である。例えば、上記実施形態では、プラズマエッチング等の方法を用いた分割溝１３ｂの形成と、研削による薄化とを組み合わせて、ウェーハ１１を複数のデバイスチップ３１へと分割しているが、本発明の分割ステップはこれに限定されない。 In addition, this invention is not limited to description of the said embodiment, A various change can be implemented. For example, in the above embodiment, the wafer 11 is divided into a plurality of device chips 31 by combining the formation of the dividing grooves 13b using a method such as plasma etching and thinning by grinding. The dividing step is not limited to this.
例えば、切削ブレードを用いる切削や、レーザービームの照射によるアブレーション等を利用してウェーハ１１（基板１３）を分割しても良い。また、基板１３に吸収され難い波長のレーザービームを集光してストリート１５に沿う改質層を形成した後に、外力を付与して複数のデバイスチップ３１へと分割することもできる。 For example, the wafer 11 (substrate 13) may be divided by using cutting using a cutting blade, ablation by laser beam irradiation, or the like. Further, after forming a modified layer along the street 15 by condensing a laser beam having a wavelength that is difficult to be absorbed by the substrate 13, it can be divided into a plurality of device chips 31 by applying an external force.
また、上記実施形態では、バリア部１９とともに拡散防止膜１８を形成しているが、必ずしも拡散防止膜１８を形成しなくて良い。なお、拡散防止膜１８は、金属による汚染への対策として極めて有用である。 Further, in the above embodiment, the diffusion prevention film 18 is formed together with the barrier portion 19, but the diffusion prevention film 18 is not necessarily formed. The diffusion prevention film 18 is extremely useful as a countermeasure against metal contamination.
その他、上記実施形態に係る構成、方法などは、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施できる。 In addition, the configurations, methods, and the like according to the above-described embodiments can be appropriately modified and implemented without departing from the scope of the object of the present invention.
１１ ウェーハ
１３ 基板
１３ａ 溝
１３ｂ 分割溝
１５ ストリート（分割予定ライン）
１７ａ デバイス
１７ｂ ＴＥＧ
１８ 拡散防止膜
１９ バリア部
１９ａ バリア部材
２１ 配線層
２３ パッシベーション
２５ 保護膜
３１ デバイスチップ
11 Wafer 13 Substrate 13a Groove 13b Divided Groove 15 Street (Division Planned Line)
17a device 17b TEG
DESCRIPTION OF SYMBOLS 18 Diffusion prevention film 19 Barrier part 19a Barrier member 21 Wiring layer 23 Passivation 25 Protective film 31 Device chip
Claims (8)
基板と、該基板上に形成された複数のデバイスと、該基板上に形成され該デバイスの配線を含む配線層と、を備え、
該基板には、該デバイスをそれぞれ囲繞し、少なくとも該基板の上面から所定の深さに至るバリア部が複数形成されていることを特徴とするウェーハ。 A wafer,
A substrate, a plurality of devices formed on the substrate, and a wiring layer formed on the substrate and including wiring of the device,
A wafer characterized in that a plurality of barrier portions are formed on the substrate so as to surround each of the devices and reach at least a predetermined depth from the upper surface of the substrate.
基板上に複数のデバイスを形成するデバイス形成ステップと、
該デバイス形成ステップを実施した後、該デバイスをそれぞれ囲繞する溝を該基板上に形成する溝形成ステップと、
該溝形成ステップで形成された該溝にバリア部材を充填してバリア部を形成するバリア部形成ステップと、
該バリア部形成ステップを実施した後、該基板上に該デバイスの配線を含む配線層を形成する配線層形成ステップと、を備えたことを特徴とするウェーハの製造方法。 A wafer manufacturing method comprising:
A device forming step of forming a plurality of devices on the substrate;
After performing the device forming step, forming a groove on the substrate, each of which surrounds the device; and
A barrier portion forming step of forming a barrier portion by filling the groove formed in the groove forming step with a barrier member;
And a wiring layer forming step of forming a wiring layer including the wiring of the device on the substrate after performing the barrier portion forming step.
該配線層形成ステップを実施した後、該基板を個々の該デバイスと該デバイスをそれぞれ囲繞するバリア部とを備えたデバイスチップへと分割する分割ステップと、を備えたことを特徴とするデバイスチップの製造方法。 A device chip manufacturing method using the wafer manufacturing method according to any one of claims 4 to 6,
A device chip comprising: a step of dividing the substrate into individual device chips and device chips each having a barrier portion surrounding each of the devices after performing the wiring layer forming step; Manufacturing method.
該基板を該仕上げ厚みに薄化する薄化ステップを更に備えたことを特徴とする請求項７に記載のデバイスチップの製造方法。 The barrier portion is formed to a depth from the upper surface of the substrate to the finished thickness of the device,
The device chip manufacturing method according to claim 7, further comprising a thinning step of thinning the substrate to the finished thickness.
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