JP2015219810A - 情報処理装置およびバス制御方法 - Google Patents
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Abstract
【解決手段】情報処理装置は、複数のメモリと、前記複数のメモリとそれぞれ接続する複数のバスと、を備え、入出力装置が使用するメモリ領域の論理アドレスと物理アドレスのマッピングを変更し、前記入出力装置からのアクセスを前記マッピングに基づいて前記複数のバスのいずれかに転送する。
【選択図】図1
Description
前記入出力装置は、前記複数のメモリにアクセスする。
図1は、実施の形態に係る情報処理装置の構成図である。
情報処理装置101は、例えば、サーバやパーソナルコンピュータ(PC)等である。
LANカード221は、ネットワークと接続して通信を行うインターフェースカードである。LANカード221は、LAN等のネットワークと接続する。尚、以下の説明または図面において、LANカード221は、PCIe#2と表記する場合がある。
グラフィックカード241は、ディスプレイ装置242と接続し、ディスプレイ装置242に映像信号を出力する。尚、以下の説明または図面において、グラフィックカード241は、PCIe#4と表記する場合がある。
ROM254は、データを格納する記憶装置である。尚、以下の説明または図面において、ROM254はROM#1と表記する場合がある。
CPUが使用するメモリ空間をメモリ空間A、表示カードが使用するメモリ空間をメモリ空間A、RAIDカードが使用するメモリ空間をメモリ空間C、LANカードが使用するメモリ空間をメモリ空間Dとする。
物理空間は、メモリ空間の物理アドレスの範囲を示す。
メモリ空間Aの物理アドレスは、0-0ExxxFFFFFである。
メモリ空間Bの物理アドレスは、2Fxxx00000-2FxxxFFFFFである。
メモリ空間Cの物理アドレスは、10xxx00000-10xxx3FFFFである。
メモリ空間Dの物理アドレスは、30xxx40000-30xxx7FFFFである。
図2Aのメモリ空間テーブルに基づいてメモリ空間を表すと図2Bのようになる。
図3Aのメモリ最適化時のメモリ空間テーブルは、図2Aのメモリ空間テーブルと同じため、説明は省略する。
ここでは、メモリミラーを用いた状態からメモリミラーを停止してマッピングの変更を行う。
メモリ空間Bは、メモリミラー時には、メモリ#1と#3に同一のデータを書き込んでいた。メモリ空間Bの割り当ての変更において、メモリミラー時にメモリ空間Bのデータを書き込んでいたメモリ#3の領域を、メモリ空間Bに割り当てる。同様に、メモリ空間Dは、メモリ#4にマッピングされている。
これにより、メモリ空間A、B、C、Dは、それぞれ異なるメモリに配置される。
図4Aは、メモリ最適化時のメモリ空間テーブルの第3の例である。
CPUが使用するメモリ空間をメモリ空間A、表示カードが使用するメモリ空間をメモリ空間A、RAIDカードが使用するメモリ空間をメモリ空間C、LANカードが使用するメモリ空間をメモリ空間D、USBカードが使用するメモリ空間をEとする。
物理空間は、メモリ空間の物理アドレスの範囲を示す。
統計情報は、メモリ空間を使用する装置のメモリへのアクセスに関する統計情報である。
メモリ空間Aの物理アドレスは、0-0ExxxFFFFFである。
メモリ空間Bの物理アドレスは、2Fxxx00000-2FxxxFFFFFである。
メモリ空間Cの物理アドレスは、10xxx00000-10xxx3FFFFである。
メモリ空間Dの物理アドレスは、30xxx40000-30xxx7FFFFである。
メモリ空間Eの物理アドレスは、10xxx80000-10xxxDFFFFである。
CPU111はアクセス頻度=40、平均占有率=20%、平均転送速度=3Gである。グラフィック(表示)カード241は、アクセス頻度=30、平均占有率=20%、平均転送速度=1Gである。RAIDカード211は、アクセス頻度=30、平均占有率=20%、平均転送速度=0.5Gである。LANカード221は、アクセス頻度=30、平均占有率=30%、平均転送速度=2Gである。USBカード231は、アクセス頻度=10、平均占有率=10%、平均転送速度=0.3Gである。
アクセス頻度は、アクセスのバラツキの指標として、単位時間当たりの占有率の変動を表す。アクセス頻度=一秒当たりの占有率の変動率(100*(最大占有率-最低占有率))/最大占有率の時間当たりの平均とする。
マッピングの算出の手順は以下の通りである。
図4Aに示す統計情報の場合、平均バス占有率の高い順に並べると、LANカード(30%),RAIDカード(20%),表示カード (20%),USBカード (10%),CPU(20%)となる。
平均バス占有率にアクセス頻度を乗算して高い順にPCIeカードを並べかえると、LANカード=9 (=30%*30), RAIDカード=6(=20%*30), 表示カード=6(=20%*30), USBカード=1(=10%*10)、 CPU=8(=20%*40)となる。
2)で算出した値に平均転送速度を掛け、算出された値の高い順にPCIeカードを並べかえると、LANカード=18(=9*2), 表示カード=6(=6*1), RAIDカード=3(=6*0.5), USBカード=0.3(=1*0.3), CPU=24(=8*3)となる。
図4Aのメモリ空間テーブルに基づいてメモリ空間を表すと図4Bのようになる。
ルートテーブル192は、PCIeバススイッチ191に格納される。ルートテーブル192は、メモリの割り当て(マッピング)の情報とアクセス経路の情報が記載される。
Sourceは、アクセス元(送信元)の装置を示す。
Device pathは、経由するデバイスを示す。
デコーダ145は、選択信号Sel#1をAND回路146−1およびOR回路147−1、選択信号Sel#2をAND回路146−2およびOR回路147−2、選択信号Sel#1をOR回路147−3、選択信号Sel#4をOR回路147−4に出力する。
スイッチ152−Nは、メモリ121−Nと接続するメモリバスとホストバスの間に配置されている。
MAC131は、OR回路132、133、134−N、135−N、およびセレクタ136−Nを備える。
図11の真理値表に示すように、入力A/B(直接アクセス選択信号MG#i_AM)が0の場合、セレクタ136−Nは、入力Bを選択および出力し、入力A/B(直接アクセス選択信号MG#N_AM)が1の場合、入力Aを選択および出力する。
アクセス監視部161は、CPU162、PCIe−BUSアクセストレース部163、アドレス変換制御部164、HOST−BUSアクセストレース/DMA(Direct Memory Access)制御部165、NVM166、ROM167、メモリ168、PCIe制御部169、およびタイマ170を備える。
HOST−BUSアクセストレース/DMA制御部165は、PCU111とメモリ間のアクセスのトレースを行う。
・CPU111が設定した全てのPCIe空間のI/Oアドレスマッピングとメモリアドレスマッピングをアクセス監視部161のCPU162から全Config空間にアクセスして、PCIeカード構成情報等をNVM166内に格納されている設定情報に反映する。
・HOST-BUSアクセストレース/DMA制御部165、PCIe-BUSアクセストレース部163の開始制御。
・トレースデータの解析、統計計算、および統計情報のNVM166への格納。
・論理アドレスと物理アドレスのマッピングを示すメモリ空間テーブルの作成。
・アドレス変換制御部のレジスタへの書き込み。
・PCIeバススイッチのルーティングテーブルの設定。
・CPU111へのリブート要求。
図13A、13Bは、設定情報テーブルの例である。
メモリの搭載情報:情報処理装置101に搭載される各メモリの物理アドレスと容量が記載される。
最適化計測開始時間:計測を開始する時間を示す。
リブート時の最適化:リブート時に最適化を行うか否かを示す。「有効」はリブート時に最適化を実施し、「無効」はリブート時に最適化を実施しない。
PCIe−BUSアクセストレース部163は、アクセス監視部161内のD−FF(Delay Flip-Flop)(不図示)でPCIeコントローラ182−N、PCIe#0のバストレース対象信号をシリアルパラレル変換後にラッチする(ステップS601)。
・イベント発生時間
・P_I/O_read :PCIe I/Oアクセスリード
・P_I/O_Write:PCIe I/Oアクセスライト
・P_INT :PCIe 割り込みシーケンス
・P_MEM_Read :PCIeメモリリード
・P_MEM_Write:PCIeメモリライト
・P_Cnf_Read :PCIeコンフィグ空間リード
・P_Cnf_Write:PCIeコンフィグ空間ライト
・P_Address33_00:送受信アドレス33〜00bit
・P_Data63_00:送受信データ63〜00bit
・P_Req_ACK:PCIeバス要求/占有許可
・REQ#M:PCIe#M経由のメモリアクセス要求
・ACK#M:アクセス許可信号
HOST−BUSアクセストレース/DMA制御部165は、アクセス監視部161内のD−FF(不図示)バストレース対象信号をラッチする(ステップS601)。
・イベント発生時間
・H_I/O_read :Hostバス I/Oアクセスリード
・H_I/O_Write:Hostバス I/Oアクセスライト
・H_INT :Hostバス 割り込みシーケンス
・H_MEM_Read :Hostバス メモリリード
・H_MEM_Write:Hostバス メモリライト
・H_Cnf_Read :Hostバス コンフィグ空間リード
・H_Cnf_Write:Hostバス コンフィグ空間ライト
・H_Address33_00: Hostバスアドレス33〜00bit
・H_Data63_00: Hostバスアデータ63〜00bit
・H_Req_ACK:Hostバス要求/占有許可
・REQ#N:PCIe#N経由のメモリアクセス要求
・ACK#N:PCIe#NのHostバス占有開始信号
アドレス変換制御部164は、ミラーレジスタ301、ベースアドレスレジスタ302−N、 ベースアドレスレジスタ303−N、メモリ最適化有効レジスタ305、比較器311−N、AND回路312−1、312−2、314−N、OR回路313−1、313−2、315−N、およびデコーダ321を有する。
SL1<CH1のとき、出力Co=0となる。
SL1>CL1のとき、出力Co=0となる。
CH1≦SL1≦CL1のとき、出力Co=1となる。
(MG#1_AM,MG#2_AM,MG#3_AM,MG#4_AM)=(0,1,1,1)のとき、(A33_ctl_AM,A32_ctl_AM)=(0,0)となる。
(MG#1_AM,MG#2_AM,MG#3_AM,MG#4_AM)=(1,0,1,1)のとき、(A33_ctl_AM,A32_ctl_AM)=(0,1)となる。
(MG#1_AM,MG#2_AM,MG#3_AM,MG#4_AM)=(1,1,0,1)のとき、(A33_ctl_AM,A32_ctl_AM)=(1,0)となる。
(MG#1_AM,MG#2_AM,MG#3_AM,MG#4_AM)=(1,1,1,0)のとき、(A33_ctl_AM,A32_ctl_AM)=(1,1)となる。
(MG#1_AM,MG#2_AM,MG#3_AM,MG#4_AM)=(1,1,1,1)のとき、(A33_ctl_AM,A32_ctl_AM)=(1,1)となる。
LANカード221のメモリ空間Dは、メモリ#2からメモリ#4へのアクセスエリアのスワップを行う。
CPU#1がPCIeコントローラ182−Mにアサインされたメモリにアクセスする場合、アクセス競合が発生する。
同一のメモリに対して、CPU#1のアクセス無し、PCIeコントローラのアクセス無しのとき、H_DREQは無効(=0)、H_DACKは無効(=0),H_HALTは無効(=0)となる。
ステップS501において、CPU111とCPU162に電源投入リセット又は再起動がかかり、電源投入時又は再起動時にメインCPU111とアクセス監視部内のCPU162が起動し、CPU111はROM#1、CPU162はROM#Aのそれぞれ格納されているプログラムを読み出して実行する(CPU111/CPU162初期化処理)。
ステップS505において、CPU111は、各I/Oドライバ、サービスを起動する。
ステップS508において、CPU111は、定期的にアクセス監視部161内のNVM166から各PCIe#0〜DのDMA使用アドレス、total転送容量、平均転送レート、平均BUS占有率を読み出し、システムイベントログに記憶する。
ステップS513において、CPU111は、システム運用停止まで継続運用する。
ステップS521において、CPU162は、ROM167に格納されているプログラムを読み出して実行し、アクセス監視部の自己診断、ハードウェア構成認識、及び、起動前にNVM#A内に格納されている設定情報テーブルの内容を確認する。
パフォーマンスの最適化は、CPUとメモリ間のアクセス、各I/Oデバイスからのメモリへのデータ転送の競合を少なくすることが重要になる。このため、実施の形態の情報処理装置101は、データ転送時にバスアクセス競合が発生する各I/Oデバイスからのメモリ領域への独立バスによるダイレクトアクセスパスを備え、実際にCPUが使用するメモリアドレス領域から、CPU/メモリ間、各I/Oデバイス/メモリ間の同時アクセスが可能な領域となる様に、アクセス監視部161が、MPX部151を通してCPU111のメモリアクセス空間から物理アドレスメモリ空間へのマッピングを変更し、独立したI/Oデバイス/メモリ間のアクセスルートを使用し、CPU、I/Oデバイスがホストバスを占有中でも、各I/Oデバイスがメモリへのアクセスを同時に可能としてバスのアクセス競合によるパファーマンスの低下を抑止する。
(付記1)
複数のメモリと、
前記複数のメモリとそれぞれ接続する複数のバスと、
前記複数のメモリにアクセスする入出力装置と、
前記入出力装置が使用するメモリ領域の論理アドレスと物理アドレスのマッピングを変更する処理部と、
前記入出力装置からのアクセスを前記マッピングに基づいて前記複数のバスのいずれかに転送するスイッチと、
を備える情報処理装置。
(付記2)
前記処理部は、
前記入出力装置のアクセスに関する情報を収集し、
前記収集した情報に基づいて前記マッピングを変更する
ことを特徴とする付記1記載の情報処理装置。
(付記3)
前記処理部は、前記入出力装置の前記複数のバスの占有率、前記占有率の変動、および前記入出力装置の平均転送速度に基づき、前記マッピングを変更することを特徴とする付記2記載の情報処理装置。
(付記4)
前記処理部は、前記入出力装置が使用するメモリ領域と他の入出力装置が使用する他のメモリ領域とをそれぞれ前記複数のメモリのうちの異なるメモリに割り当てるように前記マッピングを変更することを特徴とする付記1記載の情報処理装置。
(付記5)
複数のメモリと、前記複数のメモリとそれぞれ接続する複数のバスと、前記複数のメモリにアクセスする入出力装置と、を備える情報処理装置が実行するバス制御方法であって、
前記入出力装置が使用するメモリ領域の論理アドレスと物理アドレスのマッピングを変更し、
前記入出力装置からのアクセスを前記マッピングに基づいて前記複数のバスのいずれかに転送する、
処理を備えるバス制御方法。
(付記6)
前記入出力装置のアクセスに関する情報をさらに収集し、
前記変更する処理は、前記収集した情報に基づいて前記マッピングを変更する
ことを特徴とする付記5記載のバス制御方法。
(付記7)
前記変更する処理は、前記入出力装置の前記複数のバスの占有率、前記占有率の変動、および前記入出力装置の平均転送速度に基づき、前記マッピングを変更することを特徴とする付記6記載のバス制御方法。
(付記8)
前記変更する処理は、前記入出力装置が使用するメモリ領域と他の入出力装置が使用する他のメモリ領域とをそれぞれ前記複数のメモリのうちの異なるメモリに割り当てるように前記マッピングを変更することを特徴とする付記5記載のバス制御方法。
111 CPU
121 メモリ
131 MAC
141 アドレス変換部
151 MPX部
161 アクセス監視部
162 CPU
163 PCIe−BUSアクセストレース部
164 アドレス変換制御部
165 HOST−BUSアクセストレース/DMA制御部
166 NVM
167 ROM
168 メモリ
169 PCIe制御部
170 タイマ
171 PCIeコントローラ
181 PCIeコントローラ群
191 PCIeバススイッチ
211 RAIDカード
212 HDD
221 LANカード
231 USBカード
232 テープ装置
241 グラフィックカード
242 ディスプレイ装置
251 M/B I/O制御部
252 入力装置
253 タイマ
254 ROM
255 NVM
Claims (5)
- 複数のメモリと、
前記複数のメモリとそれぞれ接続する複数のバスと、
前記複数のメモリにアクセスする入出力装置と、
前記入出力装置が使用するメモリ領域の論理アドレスと物理アドレスのマッピングを変更する処理部と、
前記入出力装置からのアクセスを前記マッピングに基づいて前記複数のバスのいずれかに転送するスイッチと、
を備える情報処理装置。 - 前記処理部は、
前記入出力装置のアクセスに関する情報を収集し、
前記収集した情報に基づいて前記マッピングを変更する
ことを特徴とする請求項1記載の情報処理装置。 - 前記処理部は、前記入出力装置の前記複数のバスの占有率、前記占有率の変動、および前記入出力装置の平均転送速度に基づき、前記マッピングを変更することを特徴とする請求項2記載の情報処理装置。
- 前記処理部は、前記入出力装置が使用するメモリ領域と他の入出力装置が使用する他のメモリ領域とをそれぞれ前記複数のメモリのうちの異なるメモリに割り当てるように前記マッピングを変更することを特徴とする請求項1記載の情報処理装置。
- 複数のメモリと、前記複数のメモリとそれぞれ接続する複数のバスと、前記複数のメモリにアクセスする入出力装置と、を備える情報処理装置が実行するバス制御方法であって、
前記入出力装置が使用するメモリ領域の論理アドレスと物理アドレスのマッピングを変更し、
前記入出力装置からのアクセスを前記マッピングに基づいて前記複数のバスのいずれかに転送する、
処理を備えるバス制御方法。
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Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10572426B2 (en) | 2015-06-02 | 2020-02-25 | Nxp Usa, Inc. | System-level redundancy in PCI express equipment |
US9804988B1 (en) * | 2015-10-30 | 2017-10-31 | Amazon Technologies, Inc. | Device full memory access through standard PCI express bus |
US10713203B2 (en) * | 2017-02-28 | 2020-07-14 | Cisco Technology, Inc. | Dynamic partition of PCIe disk arrays based on software configuration / policy distribution |
US10599600B2 (en) * | 2017-06-16 | 2020-03-24 | Western Digital Technologies, Inc. | Peripheral Component Interconnect Express (PCIe) switching for multi-host computing system deployments |
TWI662417B (zh) * | 2018-05-31 | 2019-06-11 | 緯創資通股份有限公司 | 切換卡以及伺服器 |
EP4160422A4 (en) * | 2020-07-02 | 2023-12-06 | Huawei Technologies Co., Ltd. | METHOD FOR USING AN INTERMEDIATE DEVICE FOR PROCESSING DATA, COMPUTER SYSTEM AND INTERMEDIATE DEVICE |
JP2022185463A (ja) * | 2021-06-02 | 2022-12-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
WO2022261200A1 (en) * | 2021-06-09 | 2022-12-15 | Enfabrica Corporation | Multi-plane, multi-protocol memory switch fabric with configurable transport |
CN115037568B (zh) * | 2022-05-16 | 2024-05-07 | 中国人民解放军海军工程大学 | 基于io映射的工业总线传输方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008059496A (ja) * | 2006-09-04 | 2008-03-13 | Fujitsu Ltd | 動画像処理装置 |
JP2011107858A (ja) * | 2009-11-16 | 2011-06-02 | Hitachi Ltd | 通信インタフェースの種類が異なる複数の入出力装置に複数の計算機が通信可能に接続される計算機システム |
JP2013206390A (ja) * | 2012-03-29 | 2013-10-07 | Fujitsu Ltd | スイッチ、情報処理装置および通信制御方法 |
US20140025923A1 (en) * | 2012-07-18 | 2014-01-23 | Micron Technology, Inc. | Memory management for a hierarchical memory system |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3519182B2 (ja) | 1995-09-05 | 2004-04-12 | 株式会社日立製作所 | 情報処理システムおよびバスアービタならびにバス制御方法 |
JP3419334B2 (ja) | 1999-01-14 | 2003-06-23 | 日本電気株式会社 | データ処理装置および方法 |
KR20130023985A (ko) * | 2011-08-30 | 2013-03-08 | 삼성전자주식회사 | 개선된 랜덤 라이트 성능을 가지는 메타 데이터 그룹 구성 방법 및 그에 따른 반도체 저장 장치 |
-
2014
- 2014-05-20 JP JP2014104264A patent/JP6394062B2/ja active Active
-
2015
- 2015-03-13 US US14/656,804 patent/US9575914B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008059496A (ja) * | 2006-09-04 | 2008-03-13 | Fujitsu Ltd | 動画像処理装置 |
JP2011107858A (ja) * | 2009-11-16 | 2011-06-02 | Hitachi Ltd | 通信インタフェースの種類が異なる複数の入出力装置に複数の計算機が通信可能に接続される計算機システム |
JP2013206390A (ja) * | 2012-03-29 | 2013-10-07 | Fujitsu Ltd | スイッチ、情報処理装置および通信制御方法 |
US20140025923A1 (en) * | 2012-07-18 | 2014-01-23 | Micron Technology, Inc. | Memory management for a hierarchical memory system |
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