JP2015207911A - 撮像装置 - Google Patents

Abstract

【課題】簡単な構造で、１チップ上の複数のＴＤＩ方式ＣＣＤイメージセンサのＴＤＩ段数を個別に設定可能にする撮像装置を提供する。【解決手段】複数のイメージセンサを備えた撮像装置であって、各イメージセンサは、２次元アレイ状に配列された画素１１群、各画素において蓄積された信号電荷を時間遅延積分して垂直転送する複数の転送電極１６、信号電荷を水平転送する水平転送部（水平ＣＣＤ回路１２）、各転送電極にそれぞれ接続された複数の選択線ＳＬａ〜ＳＬｄ、各選択線に接続されるライン選択回路５、複数の単位セル回路４−１〜４−１２、５−１〜５−４、垂直シフトレジスタ回路４および、垂直シフトレジスタ回路から出力される、複数のイメージセンサのための複数の選択信号のうち当該イメージセンサのための選択信号を選択してライン選択回路に出力する接続部ＣＰ、とを備える。【選択図】図２

Description

本発明は、複数のＴＤＩ（Ｔｉｍｅ Ｄｅｌａｙ ａｎｄ Ｉｎｔｅｇｒａｔｉｏｎ）方式ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ：電荷結合素子）イメージセンサを備えた撮像装置に関する。

近年、入射光を光電変換して信号電荷を発生する多数の画素（光検出器）が半導体基板上にアレイ状に配置され、同一基板上に信号電荷の読出回路及び出力アンプを備えたイメージセンサが多数開発されている。例えばリモートセンシングにおいては、画素が１次元アレイ状に配置されたリニアイメージセンサが人工衛星などに搭載される。そして、アレイ状に配置された画素に対して垂直な方向を衛星の進行方向に一致させることによって地表の２次元画像が撮影される。このような撮影方法において、ＣＣＤリニアイメージセンサでは、画素の転送方向及び転送速度を衛星の転送方向及び転送速度に一致させるＴＤＩ動作が実用化されている。これにより、転送中には常に同じ位置の光をＣＣＤリニアイメージセンサにより受光することが可能となり、より高いＳ／Ｎ比を有した鮮明な画像を得ることができる。

人工衛星による画像取得においては、複数の波長で画像を取得することが必要である。すなわち、人間が目で見るような世界をより正確に表現するために、より多くの情報を取得する必要がある。例えば、衛星用のＣＣＤリニアイメージセンサは、Ｂｌｕｅ（４００ｎｍ〜５００ｎｍ）、Ｇｒｅｅｎ（５００ｎｍ〜６００ｎｍ）、Ｒｅｄ（６００ｎｍ〜７００ｎｍ）、及びＮＩＲ１（８００ｎｍ〜９００ｎｍ）の４バンドの画像を取得する。しかしながら、この場合、例えば色の再現力が低いことや土地被覆分類の詳細な解析が難しいことなどの問題があり、現在では４バンド以上で画像を取得することが求められている。また、このような画像取得は、１チップ上に各バンドに対応するＣＣＤイメージセンサを複数搭載することで実現される。

例えば、特許文献１には、任意の段数にＴＤＩ段数を切り替えることができるＴＤＩ方式のＣＣＤイメージセンサが開示されている。

特開２０１０−９３３３１号公報

しかしながら、特許文献１のＣＣＤイメージセンサでは、１つのチップ上に複数のＣＣＤイメージセンサを搭載する場合においては、各ＣＣＤイメージセンサごとにＴＤＩ段数を設定する必要がある。従って、ＣＣＤイメージセンサの数に比例してＴＤＩ段数を設定する端子数が増加し、配線が複雑となりかつノイズの発生源が増えるという課題があった。例えば、ＷＯＲＬＤＶＩＥＷ−２衛星では８バンドの光学系が搭載されており、これをＴＤＩ動作するＣＣＤイメージセンサで実現する場合には、ＴＤＩ段数を設定する端子の数は、４バンドのＣＣＤイメージセンサのＴＤＩ段数を設定する端子の数の２倍になる。さらに、ＴＤＩ段数を設定する端子数が増加するので、チップサイズをより微細化することができないという課題があった。

本発明の目的は以上の問題点を解決し、ＴＤＩ段数を設定するための端子を増加させることなしに、１つのチップ上に複数のＴＤＩ方式ＣＣＤイメージセンサを搭載できる撮像装置を提供することにある。

本発明に係る撮像装置は、
複数のイメージセンサを備えた撮像装置であって、
上記各イメージセンサは、
２次元アレイ状に配列された複数の画素を有する画素群と、
上記各画素において蓄積された信号電荷を時間遅延積分して垂直転送するための複数の転送電極と、
上記時間遅延積分された信号電荷を水平転送する水平転送部と、
上記各転送電極にそれぞれ接続された複数の選択線と、
上記各選択線に接続され、複数の垂直転送クロックを所定の上記選択線に接続するライン選択回路と、
複数の単位セル回路から構成され、上記複数のイメージセンサのための複数の選択信号であって、上記ライン選択回路における上記各垂直転送クロックの接続状態を表す複数の選択信号を対応する単位セル回路に保持する垂直シフトレジスタ回路と、
上記垂直シフトレジスタ回路から出力される、上記複数のイメージセンサのための複数の選択信号のうち当該イメージセンサのための選択信号を選択して上記ライン選択回路に出力する接続部とを備えることを特徴とする。

本発明に係る撮像装置によれば、１つのクロックパルスにより複数のＣＣＤイメージセンサの段数を設定することができるので、ＴＤＩ段数設定端子数を増加させることなしに、１つのチップ上に複数のＣＣＤイメージセンサを形成することが可能となる。

本発明の実施の形態１に係る撮像装置１０の上面図である。 図１のＣＣＤイメージセンサ７の素子平面図である。 図２の垂直シフトレジスタ回路４の単位セル回路４−１の構成要素を示すブロック図である。 図２のライン選択回路５の単位セル回路５−１の構成要素を示すブロック図である。 図１の撮像装置１０の構成要素を示すブロック図である。 図６は、図５の垂直シフトレジスタ回路４の構成要素を示すブロック図である。 図２の転送電極１６に入力される垂直転送クロックφＶ１、φＶ２、φＶ３、φＶ４の時間ｔに対する信号レベルの変化を示す時間軸波形図である。 図６の垂直シフトレジスタ回路４に入力されるＴＤＩ転送段指定信号φＴＳの例を示す模式図である。 図８の垂直シフトレジスタ回路４に入力されるＴＤＩ転送段指定信号φＴＳ及びトリガークロック信号φＴ１、φＴ２の時間ｔに対する信号レベルの変化を示す時間軸波形図である。 図９の各時間ｔ１〜ｔ６における垂直シフトレジスタ回路４の状態を示す模式図である。 本発明の実施の形態２に係る撮像装置１０Ａの上面図である。 図１１の撮像装置１０Ａの構成要素を示すブロック図である。 図１２の各垂直シフトレジスタ回路４ａ、４ｂ、４ｃの構成要素を示すブロック図である。 図１３の各垂直シフトレジスタ回路４ａ、４ｂ、４ｃに入力されるＴＤＩ転送段指定信号φＴＳの例を示す模式図である。 図１４の垂直シフトレジスタ回路４ａ、４ｂ、４ｃに入力されるＴＤＩ転送段指定信号φＴＳ及びトリガークロック信号φＴ１、φＴ２の時間ｔに対する信号レベルの変化を示す時間軸波形図である。 図１５の各時間ｔ１〜ｔ５における各垂直シフトレジスタ回路４ａ、４ｂ、４ｃの状態を示す模式図である。 本発明の実施の形態３に係る撮像装置１０Ｂの上面図である。 図１７の撮像装置１０Ｂの構成要素を示すブロック図である。 図１８の垂直シフトレジスタ回路４Ｂの構成要素を示すブロック図である。

以下、本発明に係る実施の形態について図面を参照して説明する。なお、以下の各実施の形態において、同様の構成要素については同一の符号を付して説明は省略する。

実施の形態１．
本発明の実施の形態１に係る撮像装置１０によれば、複数のＣＣＤイメージセンサにおけるそれぞれのＴＤＩ段数が１つのクロックパターンの信号により設定されるので、端子数を増加させることなしに、１つのチップ上に複数のＣＣＤイメージセンサを形成することが可能となる。以下詳細に説明する。

なお、ＴＤＩとはＣＣＤイメージセンサの読み出し方式で、一定速度で移動する対象物に対して、その移動方向及び速度とＣＣＤイメージセンサの電荷転送方向及び速度とを一致させて撮像を行う。ここで、移動する対象物をＣＣＤイメージセンサの垂直画素数だけ繰り返し積分露光することにより高い感度を得ることが可能となる。

図１は、本発明の実施の形態１に係る撮像装置１０の上面図である。図１では、細かい回路は省略されて１チップの全体像が図示されている。ここで、撮像装置１０は、任意段数切換え型のＴＤＩ方式のリニアイメージセンサであるＣＣＤイメージセンサ７、８、９と、当該ＣＣＤイメージセンサ７、８、９を形成する例えばシリコン基板やＳＯＩ基板などの基板６とを備えて構成される。各ＣＣＤイメージセンサ７、８、９はそれぞれ、所定の波長領域に対応するＣＣＤ撮像部１００と、当該各ＣＣＤ撮像部１００に対応する垂直シフトレジスタ回路４及びライン選択回路５とを備えて構成される。ここで、撮像装置１０は、各ＣＣＤ撮像部１００を用いて、３種類の波長領域で画像を取得する。なお、後述するように、図１の各ＣＣＤイメージセンサ７、８、９のＴＤＩ段数は、それぞれ４段に設定する。

図２は、図１のＣＣＤイメージセンサ７の素子平面図である。ここで、ＣＣＤイメージセンサ７のＴＤＩ段数は、後述する垂直シフトレジスタ回路４に入力して複数の選択信号として保持されるＴＤＩ転送段指定信号φＴＳに基づいてそれぞれ設定される。

図２において、ＣＣＤイメージセンサ７は、２次元アレイ状に配列される複数の画素１１を有する画素群であるＣＣＤ撮像部１００と、各画素１１において蓄積される信号電荷を時間遅延積分して垂直転送するための複数の転送電極１６と、時間遅延積分された信号電荷を水平転送する水平転送部である水平ＣＣＤ回路１２と、複数の転送電極１６にそれぞれ接続され、蓄積された信号電荷を垂直転送するための垂直転送クロックをそれぞれ複数の転送電極１６に入力するための複数の選択線ＳＬａ、ＳＬｂ、ＳＬｃ、ＳＬｄと、電荷蓄積部１３と、不要な信号電荷を排出するための電荷排出ドレイン部１４と、垂直走査回路２２と、出力アンプ１５と、接続部ＣＰとを備えて構成される。ここで、時間遅延積分された信号電荷は、水平ＣＣＤ回路１２に向かって垂直転送方向（図面下方）へと転送され、さらに水平ＣＣＤ回路１２で水平転送方向（図面右方）へと転送されて出力アンプ１５に出力される。当該出力アンプ１５は、入力された時間遅延積分された信号電荷を電気信号に変換して出力する。また、垂直転送方向とは、信号電荷のＴＤＩ転送方向であり、例えば人工衛星にＴＤＩ方式のＣＣＤイメージセンサ７を搭載する場合には、ＴＤＩ転送方向は人工衛星の進行方向に一致する。本実施の形態１では、垂直転送方向に４個の画素（４段）から構成されるＣＣＤ撮像部１００において、電荷蓄積部１３に近接する画素１１より１段目、２段目、…とし、電荷排出ドレイン部１４に近接する画素１１を４段目とし、１段目、２段目、３段目、４段目の計４つの段をＴＤＩ転送段に設定する。

図２において、接続部ＣＰは、垂直シフトレジスタ回路４を構成する各単位セル回路４−１〜４−１２を各ＣＣＤイメージセンサ７のライン選択回路５に選択的に接続する。すなわち、接続部ＣＰは、垂直シフトレジスタ回路４から出力される、ＣＣＤイメージセンサ７のための複数の選択信号のうち当該ＣＣＤイメージセンサ７のための選択信号を選択してライン選択回路５に出力する。ここで、複数の選択信号は、ＣＣＤイメージセンサ７の垂直シフトレジスタ回路４に並列に入力するように構成される。すなわち、
ＣＣＤイメージセンサ７では、各単位セル回路４−１、４−４、４−７、４−１０は、各接続部ＣＰを介して、金属配線６１、６４、６７、７０及び伝達ゲート３を介してライン選択回路５の単位セル回路５−１〜５−４にそれぞれ接続される。

また、図１の各ＣＣＤイメージセンサ８、９は、図２のＣＣＤイメージセンサ７の接続部ＣＰの構成を除き、同様の構成を有する。すなわち、ＣＣＤイメージセンサ８では、各単位セル回路４−２、４−５、４−８、４−１１は、各接続部ＣＰを介して、金属配線６２、６５、６８、７１及び伝達ゲート３を介してライン選択回路５の単位セル回路５−１〜５−４にそれぞれ接続される。また、ＣＣＤイメージセンサ９では、各単位セル回路４−３、４−６、４−９、４−１２は、各接続部ＣＰを介して、金属配線６３、６６、６９、７２及び伝達ゲート３を介してライン選択回路５の単位セル回路５−１〜５−４にそれぞれ接続される。ここで、ＴＤＩ転送段指定信号φＴＳは、複数のＣＣＤイメージセンサ７、８、９のための複数の選択信号を含み、当該選択信号は、各ＣＣＤイメージセンサ７、８、９のライン選択回路５における各垂直転送クロックφＶ２、φＶ４の接続状態を表す。ここで、各選択信号は、各ＣＣＤイメージセンサ７、８、９の時間遅延積分の段数を制御する。

ここで、単位セル回路４−１〜４−１２の個数は、各ＣＣＤイメージセンサ７、８、９を構成するＣＣＤ撮像部１００の垂直画素数（段数）をそれぞれ加算した値と同一である。本実施の形態１では、垂直シフトレジスタ回路４は、１２（＝（１チップ内に含まれるＣＣＤイメージセンサの数＝３個）×（垂直画素数＝４段））個の単位セル回路４−１〜４−１２から構成される。また、単位セル回路４−１〜４−１２には、各トリガークロック信号φＴ１、φＴ２をそれぞれ入力するための入力ピン１９ａ、１９ｂが金属配線１８ａ、１８ｂを介してそれぞれ接続される。また、単位セル回路４−１には、ＴＤＩ転送段指定信号φＴＳを入力するための入力端子である入力ピン１９ｃが金属配線１８ｃを介して接続され、単位セル回路４−ｍ（２≦自然数ｍ≦１２）は、単位セル回路４−（ｍ−１）とそれぞれ直列接続される。

垂直走査回路２２は、複数の単位セル回路４−１〜４−１２から構成され、複数のＣＣＤイメージセンサ７、８、９のための複数の選択信号であって、ライン選択回路５における各垂直転送クロックφＶ２、φＶ４の接続状態を表す選択信号を対応する単位セル回路４−１〜４−１２に保持する垂直シフトレジスタ回路４と、各選択線ＳＬｂ、ＳＬｄに接続され、複数の垂直転送クロックφＶ２、φＶ４を所定の選択線に接続するライン選択回路５と、各ＣＣＤイメージセンサ７、８、９のための複数の選択信号を選択してライン選択回路５に出力する接続部ＣＰと、垂直シフトレジスタ回路４とライン選択回路５との間に設けられ、ＮＭＯＳトランジスタからなる伝達ゲート３とを備えて構成される。ここで、ライン選択回路５における各垂直転送クロックφＶ２、φＶ４の接続状態は、信号電荷を水平ＣＣＤ回路１２に垂直転送するか否かの接続状態であり、ライン選択回路５は、各選択信号に基づいて、複数の垂直転送クロックφＶ１〜φＶ４のうち所定対の垂直転送クロックを互いに入れ換えるか否かを行うことにより、信号電荷を水平ＣＣＤ回路１２に垂直転送するか否かを選択することを制御する。

ライン選択回路５は、選択用ＭＯＳトランジスタ群からなる単位セル回路５−１〜５−４を備えて構成される。ここで、単位セル回路５−１〜５−４の個数は、各ＣＣＤイメージセンサ７、８、９を構成するＣＣＤ撮像部１００の垂直画素数（段数）と同一である。また、単位セル回路５−１〜５−４には、各垂直転送クロックφＶ２、φＶ４をそれぞれ入力するための入力ピン２４ｂ、２４ｄが金属配線２３ｂ、２３ｄを介してそれぞれ接続される。

伝達ゲート３の入力ゲートには、トリガークロック信号φＦを入力するための入力ピン２９が金属配線２８を介して接続される。

ＣＣＤ撮像部１００は、ＣＣＤイメージセンサ７、８、９を形成する基板６の表面上に画素１１を水平転送方向に１０画素及び垂直転送方向に４画素を２次元アレイ状に配列して構成される。ここで、画素１１は、図４の破線の太枠で示した領域で示され、この太枠で示された領域は、画素１１間の境界を模式的に示した境界線である。

図２の各画素１１において、光電変換により発生される信号電荷が蓄積され、転送電極１６により当該蓄積された信号電荷が時間遅延積分されて垂直転送される。ここで、信号電荷の転送には４相駆動ＣＣＤイメージセンサが用いられ、４本１組の転送電極１６が画素１１上に配列される。ここで、ポリシリコンからなる転送電極１６ａ、１６ｂ、１６ｃ、１６ｄが順に配置され、その下に転送チャネル（図示せず）が形成され、当該転送チャネルは基板６と逆導電型の不純物領域からなる分離領域１７で電気的に分離される。また、転送電極１６ａ、１６ｃは、金属配線である選択線ＳＬａ、ＳＬｃを介して入力ピン２１ａ、２１ｃにそれぞれ接続される。一方、転送電極１６ｂ、１６ｄは、金属配線である選択線ＳＬｂ、ＳＬｄを介して、入力ピン２４ｂ、２４ｄのどちらかに接続される。どちらに接続されるかはライン選択回路５５によって決まる。すなわち、各転送電極１６ａ、１６ｂ、１６ｃ、１６ｄは、選択線ＳＬａ、ＳＬｂ、ＳＬｃ、ＳＬｄにそれぞれ接続され、４相の垂直転送クロックφＶ１〜φＶ４が４本の転送電極１６ａ、１６ｂ、１６ｃ、１６ｄにそれぞれ入力されて垂直転送方向の信号電荷の転送が行われる。

図３は、図２の垂直シフトレジスタ回路４の単位セル回路４−１の構成要素を示すブロック図である。図３において、単位セル回路４−１は、ＮＭＯＳトランジスタである伝達ゲート４１ａ、４１ｂと、インバータ４２ａ、４２ｂとを備えて構成され、インバータ４２ｂと、伝達ゲート４１ｂと、インバータ４２ａと、伝達ゲート４１ａとはそれぞれ直列接続される。ここで、伝達ゲート４１ａのドレイン端子（図示せず）は、金属配線１８ｃを介して入力ピン１９ｃに接続され、伝達ゲート４１ａのソース端子（図示せず）は、インバータ４２ａの入力端子（図示せず）に接続される。また、伝達ゲート４１ａのゲート端子（図示せず）は、金属配線１８ａを介して入力ピン１９ａに接続される。

図３において、インバータ４２ａの出力端子（図示せず）は、伝達ゲート４１ｂのドレイン端子（図示せず）に接続され、伝達ゲート４１ｂのソース端子（図示せず）は、インバータ４２ｂの入力端子（図示せず）に接続される。伝達ゲート４１ｂのゲート端子（図示せず）は、金属配線１８ｂを介して入力ピン１９ｂに接続される。インバータ４２ｂの出力端子（図示せず）は、金属配線２５及び伝達ゲート３を介して、後述する図４の単位セル回路５−１に接続される。なお、図２の単位セル回路４−２〜４−１２は、単位セル回路４−１に比較すると、伝達ゲート４１ａのドレイン端子がインバータ４２ｂの出力端子に接続されることが相違する。ここで、垂直シフトレジスタ回路４は、ＴＤＩ転送段指定信号φＴＳが入力ピン１９ｃから入力され、トリガークロック信号φＴ１、φＴ２に基づいて、単位セル回路を一段ずつ進んでいく。すなわち、入力ピン１９ｃから入力されたＴＤＩ転送段指定信号φＴＳの１つのクロックパターンのデータが垂直シフトレジスタ回路４に保持される。

図４は、図２のライン選択回路５の単位セル回路５−１の構成要素を示すブロック図である。図４において、単位セル回路５−１は、１個のＮＭＯＳトランジスタ５２ａと１個のＰＭＯＳトランジスタ５３ａとから構成されるトランスミッションゲート５４ａと、１個のＮＭＯＳトランジスタ５２ｂと１個のＰＭＯＳトランジスタ５３ｂとから構成されるトランスミッションゲート５４ｂと、１個のＮＭＯＳトランジスタ５２ｃと１個のＰＭＯＳトランジスタ５３ｃとから構成されるトランスミッションゲート５４ｃと、１個のＮＭＯＳトランジスタ５２ｄと１個のＰＭＯＳトランジスタ５３ｄとから構成されるトランスミッションゲート５４ｄと、トランスミッションゲート５４ａのゲート端子とトランスミッションゲート５４ｂのゲート端子とに出力端子が接続されるインバータ５１ａと、トランスミッションゲート５４ｃのゲート端子とトランスミッションゲート５４ｄのゲート端子とに出力端子が接続されるインバータ５１ｂとを備えて構成される。

図４において、トランスミッションゲート５４ａとトランスミッションゲート５４ｂとの一端は、転送電極１６ｂに接続される選択線ＳＬｂに接続され、トランスミッションゲート５４ａの他端は、金属配線２３ｂを介して入力ピン２４ｂに接続され、トランスミッションゲート５４ｂの他端は、金属配線２３ｄを介して入力ピン２４ｄに接続される。また、トランスミッションゲート５４ｃとトランスミッションゲート５４ｄとの一端は、転送電極１６ｄに接続される選択線ＳＬｄに接続され、トランスミッションゲート５４ｃの他端は、金属配線２３ｄを介して入力ピン２４ｄに接続され、トランスミッションゲート５４ｄの他端は、金属配線２３ｂを介して入力ピン２４ｂに接続される。

トランスミッションゲート５４ａ、５４ｃのＮＭＯＳトランジスタ５２ａ、５２ｃの入力ゲート、並びにトランスミッションゲート５４ｂのＰＭＯＳトランジスタ５３ｂの入力ゲート及びトランスミッションゲート５４ｃのＮＭＯＳトランジスタ５２ｃの入力ゲートは、金属配線２５を介して、上述した図３の単位セル回路４−１に接続される。また、トランスミッションゲート５４ａのＮＭＯＳトランジスタ５２ａの入力ゲートと、トランスミッションゲート５４ｄのＰＭＯＳトランジスタ５３ｄの入力ゲートと、インバータ５１ａ、５１ｂの入力端子とはそれぞれ接続される。

なお、単位セル回路５−２は、上述した単位セル回路５−１に比較すると、垂直シフトレジスタ回路４を構成する単位セル回路４−４〜４−６のうちの１つに接続される。また、単位セル回路５−３は、上述した単位セル回路５−１に比較すると、垂直シフトレジスタ回路４を構成する単位セル回路４−７〜４−９のうちの１つに接続される。さらに、単位セル回路５−４は、上述した単位セル回路５−１に比較すると、垂直シフトレジスタ回路４を構成する単位セル回路４−１０〜４−１２のうちの１つに接続される。

図５は、図１の撮像装置１０の構成要素を示すブロック図である。図５において、複数の選択信号を、各ＣＣＤイメージセンサ７、８、９の垂直シフトレジスタ回路７、８、９に並列に入力するように構成される。

図６は、図５の垂直シフトレジスタ回路４の構成要素を示すブロック図である。図６において、各垂直シフトレジスタ回路４に含まれる単位セル回路４−１〜４−１２が、ＣＣＤイメージセンサ７、８、９のＴＤＩ転送段の何段目に対応するかが示される。例えば、単位セル回路４−１は、ＣＣＤイメージセンサ７のＴＤＩ転送段の１段目の信号電荷の方向を設定する信号を保持し、当該信号レベルがローレベルの場合には、信号電荷は電荷排出ドレイン部１４の方向へと転送される。従って、各単位セル回路４−１〜４−１２が保持する信号レベルに応じて、各ＣＣＤイメージセンサ７、８、９のＴＤＩ段数が設定される。

図５及び図６において、垂直シフトレジスタ回路４の各単位セル回路の出力信号がどこに入力されるかを指定し、後述する接続方法にて、対応するライン選択回路５の単位セル回路５−１〜５−４に接続する。次に、各単位セル回路４−１〜４−１２に対応するＴＤＩ転送段指定信号φＴＳのクロックパターンを入力することで、１つのＴＤＩ転送段指定信号φＴＳのクロックパターンにより、すべてのＣＣＤイメージセンサのＴＤＩ段数を設定することが可能になる。すなわち、ＣＣＤイメージセンサ７のＴＤＩ段数は、単位セル回路４−１、４−４、４−７、４−１０からの出力信号に基づいて設定される。また、ＣＣＤイメージセンサ８のＴＤＩ段数は、単位セル回路４−２、４−５、４−８、４−１１からの出力信号に基づいて設定される。さらに、ＣＣＤイメージセンサ８のＴＤＩ段数は、単位セル回路４−３、４−６、４−９、４−１２からの出力信号に基づいて設定される。なお、図５では、図４の選択線ＳＬｂ及び選択線ＳＬｄを、各単位セル回路５−１〜５−４とＣＣＤ撮像部１００との間の直線として簡略化して表示する。

以上のように構成された撮像装置１０の動作について以下に説明する。なお、以下の説明では垂直転送クロックφＶ１〜垂直転送クロックφＶ４、ＴＤＩ転送段指定信号φＴＳに含まれる複数の選択信号、トリガークロック信号φＴ１、φＴ２の信号レベルは、第１又は第２のレベルを有する２値信号であり、ハイ（Ｈｉｇｈ）レベルのときには「Ｈ」、ロー（Ｌｏｗ）レベルのときには「Ｌ」として説明する。

図７は、図２の転送電極１６に入力される垂直転送クロックφＶ１、φＶ２、φＶ３、φＶ４の時間ｔに対する信号レベルの変化を示す時間軸波形図である。すなわち、図２の４相駆動の各ＣＣＤイメージセンサ７、８、９に入力される垂直転送クロックφＶ１、φＶ２、φＶ３、φＶ４のタイミングチャートである。

図７において、垂直転送クロックφＶ１〜φＶ４を各ＣＣＤイメージセンサ７、８、９の駆動クロックとして各転送電極１６ａ〜１６ｄに入力する。ここで、垂直転送クロックφＶ１と垂直転送クロックφＶ３、及び垂直転送クロックφＶ２と垂直転送クロックφＶ４とは、互いに位相が１８０度ずれた逆相の関係にあり、それぞれがペアを構成する。以下説明する。

時間ｔ１〜時間ｔ５では、４つの転送電極６ａ、６ｂ、６ｃ、６ｄに対して、順に垂直転送クロックφＶ１、垂直転送クロックφＶ２、垂直転送クロックφＶ３、垂直転送クロックφＶ４を入力する場合には、信号電荷は電荷蓄積部１３の方向（垂直転送方向）に転送される。また、時間ｔ１〜時間ｔ５において、４つの転送電極１６ａ、１６ｂ、１６ｃ、１６ｄに対して、順に垂直転送クロックφＶ１、垂直転送クロックφＶ４、垂直転送クロックφＶ３、垂直転送クロックφＶ２を入力する場合には、信号電荷は電荷排出ドレイン部１４の方向（逆垂直転送方向）に転送される。すなわち、各ＣＣＤイメージセンサ７、８、９では、４つの転送電極１６ａ、１６ｂ、１６ｃ、１６ｄに入力する垂直転送クロックφＶ１、φＶ２、φＶ３、φＶ４のうち、例えば垂直転送クロックφＶ２と垂直転送クロックφＶ４とを入れ替えることによって、信号電荷の垂直転送の方向を反転させる。

図３の垂直シフトレジスタ回路４の単位セル回路４−１の動作について説明する。

トリガークロック信号φＴ１を「Ｈ」にすると、伝達ゲート４１ａがオンして前段の出力がインバータ４２ａに入力され、インバータ４２ａの出力は前段の反転出力となる。なお、単位セル回路４−１が１段目の場合は、前段の出力ではなく入力ピン１９ｃに入力するＴＤＩ転送段指定信号φＴＳがインバータ４２ａに入力され、インバータ４２ａの出力はＴＤＩ転送段指定信号φＴＳの反転出力となる。次に、トリガークロック信号φＴ１を「Ｌ」にすると伝達ゲート４１ａがオフとなり、インバータ４２ａの入力および出力はそのままの状態で保持される。次に、入力ピン１９ｂに入力するトリガークロック信号φＴ２を「Ｈ」にすると、伝達ゲート４２ｂがオンしてインバータ４２ａの出力がインバータ４２ｂに入力され、インバータ４２ｂの出力はインバータ４２ａの反転出力となる。この出力が単位セル回路４−１からの出力信号として、ライン選択回路５の単位セル回路５−１に伝達される。次に、トリガークロック信号φＴ２を「Ｌ」にすると伝達ゲート４１ｂがオフとなり、インバータ４２ｂの入力及び出力はそのままの状態で保持される。さらにトリガークロック信号φＴ１を「Ｈ」にすると、これまでの一連の動作が繰り返される。なお、垂直シフトレジスタ回路４の単位セル回路４−２〜４−１２の動作は、上述した単位セル回路４−１と同様である。

上述したように、垂直シフトレジスタ回路４では、入力ピン１９ｃから入力されるＴＤＩ転送段指定信号φＴＳのクロックパルスが１段ずつ順に次段へと伝達されて、各単位セル回路４−１〜４−１２からの出力信号として、ライン選択回路５の単位セル回路５−１〜５−４にそれぞれ伝達される。

次に、図４のライン選択回路５の単位セル回路５−１の動作について説明する。

単位セル回路４−１からの出力信号の信号レベルが「Ｈ」のとき、トランスミッションゲート５４ａがオンとなり、入力ピン２４ｂが選択線ＳＬｂに接続され、転送電極１６ｂに垂直転送クロックφＶ２が入力される。また、単位セル回路４−１からの出力信号の信号レベルが「Ｌ」のとき、トランスミッションゲート５４ｂがオンとなり、入力ピン２４ｄが選択線ＳＬｂに接続され、転送電極１６ｂに垂直転送クロックφＶ４が入力される。

単位セル回路４−１からの出力信号の信号レベルが「Ｈ」のとき、トランスミッションゲート５４ｃがオンとなり、入力ピン２４ｄが選択線ＳＬｄに接続され、転送電極１６ｄに垂直転送クロックφＶ４が入力される。また、単位セル回路４−１からの出力信号の信号レベルが「Ｌ」のとき、トランスミッションゲート５４ｄがオンとなり、入力ピン２４ｂが選択線ＳＬｄに接続され、転送電極１６ｄに垂直転送クロックφＶ２が入力される。

上述したように、ライン選択回路５の単位セル回路５−１〜５−４は、単位セル回路４−１からの出力信号の信号レベルに基づいて、転送電極（１６ｂ、１６ｄ）に入力する垂直転送クロック（φＶ２、φＶ４）を入れ替えるように制御する。すなわち、ライン選択回路５は、各選択信号に基づいて、垂直転送クロックφＶ２を選択線ＳＬｄに入力し、垂直転送クロックφＶ２を選択線ＳＬｂに入力して信号電荷を水平ＣＣＤ回路１２への方向とが逆の方向に垂直転送するように制御する。

図８は、図６の垂直シフトレジスタ回路４に入力されるＴＤＩ転送段指定信号φＴＳの例を示す模式図である。ここで、ＴＤＩ転送段指定信号φＴＳに含まれる複数の選択信号は、第１のレベルもしくは第２のレベルを有する２値信号であり、所定の時間遅延積分の段数に対応しかつ、各ＣＣＤイメージセンサ７、８、９において連続した第１のレベルの２値信号及び連続した第２のレベルの２値信号とを組み合わせた信号である。図８では、ＴＤＩ転送段指定信号φＴＳは、ＣＣＤイメージセンサ７のＴＤＩ段数を２段、ＣＣＤイメージセンサ８のＴＤＩ段数を４段、ＣＣＤイメージセンサ９のＴＤＩ段数を３段に制御する。ここで、各ＣＣＤイメージセンサ７、８、９のライン選択回路５の単位セル回路５−１〜５−４に伝達される信号レベルが図示される。以下簡単に説明する。

ＣＣＤイメージセンサ７では、垂直シフトレジスタ回路４の単位セル回路４−１、４−４からの出力信号の信号レベルは「Ｈ」であり、単位セル回路４−７、４−１０からの出力信号の信号レベルは「Ｌ」である。また、ＣＣＤイメージセンサ８では、垂直シフトレジスタ回路４の単位セル回路４−２、４−５、４−８、４−１１からの出力信号の信号レベルは「Ｈ」である。さらに、ＣＣＤイメージセンサ９では、垂直シフトレジスタ回路４の単位セル回路４−３、４−６、４−９からの出力信号の信号レベルは「Ｈ」であり、単位セル回路４−１２からの出力信号の信号レベルは「Ｌ」である。ここで、ＴＤＩ転送段指定信号φＴＳのクロックパルスの入力が完了したときの垂直シフトレジスタ回路４の状態が最下図で図示される。

図９は、図８の垂直シフトレジスタ回路４に入力されるＴＤＩ転送段指定信号φＴＳ及びトリガークロック信号φＴ１、φＴ２の時間ｔに対する信号レベルの変化を示す時間軸波形図であり、図１０は、図９の各時間ｔ１〜ｔ６における垂直シフトレジスタ回路４の状態を示す模式図である。ここで、入力されるＴＤＩ転送段指定信号φＴＳは、各ＣＣＤイメージセンサ７、８、９への入力クロックが直列に結合されたクロックパルスであり、図１０は、各時刻ｔ１〜ｔ６での垂直シフトレジスタ回路４の出力信号を時系列ごとに示す。

図９及び図１０において、時間ｔ０では、シフトレジスタ回路４を初期化する。次に、時間ｔ１では、ＴＤＩ転送段指定信号φＴＳを「Ｌ」にしたまま、トリガークロック信号φＴ１、φＴ２を順番に「Ｈ」にする。その結果、時間ｔ１では単位セル回路４−１からの出力信号の信号レベルが「Ｌ」に設定される。時間ｔ２では、ＴＤＩ転送段指定信号φＴＳを「Ｈ」にしたまま、トリガークロック信号φＴ１、φＴ２を順番に「Ｈ」にする。その結果、時間ｔ２では単位セル回路４−１からの出力信号の信号レベルが「Ｈ」に設定され、単位セル回路４−１が保持する信号レベル「Ｌ」が一段進み、単位セル回路４−２からの出力信号の信号レベルは「Ｌ」となる。時間ｔ３では、ＴＤＩ転送段指定信号φＴＳを「Ｌ」にしたまま、トリガークロック信号φＴ１、φＴ２を順番に「Ｈ」にする。その結果、時間ｔ３では単位セル回路４−１からの出力信号の信号レベルが「Ｌ」に設定され、単位セル回路４−１が保持する信号レベル「Ｈ」及び単位セル回路４−２が保持する信号レベル「Ｌ」がそれぞれ一段ずつ進み、単位セル回路４−２からの出力信号の信号レベル「Ｈ」となり、単位セル回路４−３からの出力信号の信号レベル「Ｌ」となる。以下同様である。すなわち、ＴＤＩ転送段指定信号φＴＳに含まれる複数の選択信号は、各ＣＣＤイメージセンサ７、８、９のための選択信号を順次繰り返して構成され、垂直シフトレジスタ回路４の複数の単位セル回路４―１〜４−１２は、各ＣＣＤイメージセンサ７、８、９のための選択信号を順次繰り返して保持する。

垂直シフトレジスタ回路４にＴＤＩ転送段指定信号φＴＳの１つのクロックパターンのシグナルがすべて揃った時点で、クロック信号φＦの信号レベルをハイレベルとすることにより伝達ゲート３をオンし、すべてのＣＣＤイメージセンサ７、８、９のライン選択回路５に同時に当該シグナルを与える。これにより各ＣＣＤイメージセンサ７、８、９のＴＤＩ段数の設定が完了し、撮像モードに移行する。

以上の実施の形態に係る撮像装置１０によれば、複数のＣＣＤイメージセンサの各ＴＤＩ段数を設定するためのクロックパルスを１つの端子から入力できる。従って、各ＣＣＤイメージセンサのＴＤＩ段数を設定するための信号を入力するための端子数を増加させることなしに、１つのチップ上に複数のＣＣＤイメージセンサを搭載することができ、チップサイズをより微細化することが可能となる。また、チップサイズの微細化にともなって、半導体製造プロセスをより効率化でき、消費電力をさらに減少させることができる。さらに、端子数が増加しないので、各ＣＣＤイメージセンサごとにＴＤＩ段数を設定するための端子を設けた撮像装置に比較すると、配線が複雑とならずかつノイズの発生源を減少させることができ、レイアウトの設計をより単純化することができる。

なお、上述した本実施の形態では、１チップ内に含まれるＣＣＤイメージセンサの数を３個に設定し、それぞれのＴＤＩ段数を２段、４段、３段に設定したが、本発明はこれに限らず、１チップ内に含まれるＣＣＤイメージセンサの数及び各ＣＣＤイメージセンサのＴＤＩ段数は任意の値にそれぞれ設定されてもよい。この場合においても、本実施の形態と同様の効果を得ることができる。

実施の形態２．
上述した実施の形態１では、複数の選択信号を、各ＣＣＤイメージセンサ７、８、９の垂直シフトレジスタ回路４に並列に入力するように構成された。これに対して、本実施の形態では、各ＣＣＤイメージセンサ７、８、９の垂直シフトレジスタ回路４を互いに直列に接続するように構成されることを特徴とする。

図１１は、本発明の実施の形態２に係る撮像装置１０Ａの上面図である。図１１の撮像装置１０Ａは、図１の撮像装置１０に比較すると、各ＣＣＤイメージセンサ７、８、９の代わりにＣＣＤイメージセンサ７Ａ、８Ａ、９Ａをそれぞれ備えたことを特徴とする。各ＣＣＤイメージセンサ７Ａ、８Ａ、９Ａは、図１のＣＣＤイメージセンサ７、８、９に比較すると、垂直シフトレジスタ回路４の代わりに垂直シフトレジスタ回路４ａ、４ｂ、４ｃをそれぞれ備えたことを特徴とする。ここで、ライン選択回路５に含まれる単位セル回路５−１〜５−４の数は、各ＣＣＤイメージセンサ７Ａ、８Ａ、９Ａの垂直画素数と同一である。また、各垂直シフトレジスタ回路４ａ、４ｂ、４ｃにそれぞれ含まれる単位セル回路は、各ライン選択回路５の単位セル回路５−１〜５−４にそれぞれ対応付けられて接続される。

図１２は、図１１の撮像装置１０Ａの構成要素を示すブロック図であり、図１３は、図１２の各垂直シフトレジスタ回路４ａ、４ｂ、４ｃの構成要素を示すブロック図である。図１３では、各垂直シフトレジスタ回路４ａ、４ｂ、４ｃに含まれる単位セル回路４ａ−１〜４ａ−４、４ｂ−１〜４ｂ−４、４ｃ−１〜４ｃ−４が、ＣＣＤイメージセンサ７Ａ、８Ａ、９ＡのＴＤＩ転送段の何段目に対応するかが示される。例えば、単位セル回路４ａ−１は、ＣＣＤイメージセンサ７ＡのＴＤＩ１段目の信号電荷の方向を示す信号を保持し、当該信号レベルがローレベルの場合には、信号電荷は電荷排出ドレイン部１４の方向へと転送される。従って、各単位セル回路４ａ−１〜４ａ−４、４ｂ−１〜４ｂ−４、４ｃ−１〜４ｃ−４が保持する信号レベルに応じて、各ＣＣＤイメージセンサ７Ａ、８Ａ、９ＡのＴＤＩ段数が設定される。

図１２及び図１３において、各垂直シフトレジスタ回路４ａ、４ｂ、４ｃは、金属配線２７ａ、２７ｂによって直列接続される。ここで、ＣＣＤイメージセンサ７Ａの垂直シフトレジスタ回路４ａの右端は、金属配線２７ａを経由してＣＣＤイメージセンサ７Ｂの垂直シフトレジスタ回路４ｂの右端に接続される。また、ＣＣＤイメージセンサ７Ｂの垂直シフトレジスタ回路４ｂの左端は、金属配線２７ｂを経由してＣＣＤイメージセンサ７Ｃの垂直シフトレジスタ回路４ｃの左端に接続される。ここで、各単位セル回路４ａ−１〜４ａ−４は、金属配線８１〜８４を介して、ＣＣＤイメージセンサ７Ａのライン選択回路５の単位セル回路５−１〜５−４にそれぞれ接続される。また、各単位セル回路４ｂ−１〜４ｂ−４は、金属配線８５〜８８を介して、ＣＣＤイメージセンサ８Ａのライン選択回路５の単位セル回路５−１〜５−４にそれぞれ接続される。さらに、各単位セル回路４ｃ−１〜４ｃ−４は、金属配線８９〜９２を介して、ＣＣＤイメージセンサ９Ａのライン選択回路５の単位セル回路５−１〜５−４にそれぞれ接続される。

図１２において、ＣＣＤイメージセンサ７Ａでは、垂直シフトレジスタ回路４ａの左から信号が入力される。また、ＣＣＤイメージセンサ８Ａでは、垂直シフトレジスタ回路４ｂの右から信号が入力される。さらに、ＣＣＤイメージセンサ９Ａでは、垂直シフトレジスタ回路４ｃの左から信号が入力される。従って、ＣＣＤイメージセンサ８Ａの垂直シフトレジスタ回路４ｂは、他の垂直シフトレジスタ回路４ａ、４ｃとは左右を反転して形成される。すなわち、各ＣＣＤイメージセンサ７Ａ、８Ａ、９Ａの垂直シフトレジスタ回路４ａ、４ｂ、４ｃを互いに直列に接続するように構成される。なお、図１２では、図４の選択線ＳＬｂ及び選択線ＳＬｄを、各単位セル回路５−１〜５−４とＣＣＤ撮像部１００との間の直線として簡略化して表示する。

以上のように構成された撮像装置１０Ａの動作について以下に説明する。なお、上述した実施の形態１との相違点について説明する。

図１４は、図１３の各垂直シフトレジスタ回路４ａ、４ｂ、４ｃに入力されるＴＤＩ転送段指定信号φＴＳの例を示す模式図である。図１４において、ＣＣＤイメージセンサ７ＡのＴＤＩ段数を２段、ＣＣＤイメージセンサ８ＡのＴＤＩ段数を４段、ＣＣＤイメージセンサ９ＡのＴＤＩ段数を３段に設定する。ここで、各ＣＣＤイメージセンサ７Ａ、８Ａ、９Ａのライン選択回路５の単位セル回路５−１〜５−４に伝達される信号レベルが図示される。

図１４において、ＣＣＤイメージセンサ７Ａでは、垂直シフトレジスタ回路４ａの単位セル回路４ａ−１、４ａ−２からの出力信号の信号レベルは「Ｈ」であり、単位セル回路４ａ−３、４ａ−４からの出力信号の信号レベルは「Ｌ」である。また、ＣＣＤイメージセンサ８Ａでは、垂直シフトレジスタ回路４ｂの単位セル回路４ｂ−１〜４ｂ−４からの出力信号の信号レベルは「Ｈ」である。さらに、ＣＣＤイメージセンサ９Ａでは、垂直シフトレジスタ回路４ｃの単位セル回路４ｃ−１〜４ｃ−３からの出力信号の信号レベルは「Ｈ」であり、単位セル回路４ｃ−４からの出力信号の信号レベルは「Ｌ」である。

図１５は、図１４の垂直シフトレジスタ回路４ａ、４ｂ、４ｃに入力されるＴＤＩ転送段指定信号φＴＳ及びトリガークロック信号φＴ１、φＴ２の時間ｔに対する信号レベルの変化を示す時間軸波形図であり、図１６は、図１５の各時間ｔ１〜ｔ５における各垂直シフトレジスタ回路４ａ、４ｂ、４ｃの状態を示す模式図である。ここで、図１６は、各時刻ｔ１〜ｔ５での垂直シフトレジスタ回路４ａ、４ｂ、４ｃの出力信号を時系列ごとに示す。

図１５及び図１６において、入力されるＴＤＩ転送段指定信号φＴＳは、各ＣＣＤイメージセンサ７Ａ、８Ａ、９Ａへの入力クロックを直列に結合したクロックパルスである。ここで、垂直シフトレジスタ回路４ｂの信号入力の方向は、垂直シフトレジスタ回路４ａ、４ｃの信号入力の方向とは逆となるので、垂直シフトレジスタ回路４ａ、４ｃへの入力クロックと、垂直シフトレジスタ回路４ｂへの入力クロックとは順序を逆にする必要がある。具体的には、ＣＣＤイメージセンサ９ＡのＴＤＩ４段目、３段目、２段目、１段目、ＣＣＤイメージセンサ８ＡのＴＤＩ１段目、２段目、３段目、４段目、ＣＣＤイメージセンサ７ＡのＴＤＩ４段目、３段目、２段目、１段目の順序でＴＤＩ転送段指定信号φＴＳのクロックパルスを生成する。

垂直シフトレジスタ回路４ａ、４ｂ、４ｃにＴＤＩ転送段指定信号φＴＳの１つのクロックパターンのシグナルがすべて揃った時点で、クロック信号φＦの信号レベルをハイレベルとすることにより伝達ゲート３をオンし、すべてのＣＣＤイメージセンサ７Ａ、８Ａ、９Ａのライン選択回路５に同時に当該シグナルを与える。これにより各ＣＣＤイメージセンサ７Ａ、８Ａ、９ＡのＴＤＩ段数の設定が完了し、撮像モードに移行する。

本実施の形態に係る撮像装置１０Ａによれば、実施の形態１と同様の効果を得ることができる。

上述した本実施の形態２では、１チップ内に含まれるＣＣＤイメージセンサの数を３個に設定し、それぞれの垂直画素数（段数）を４段に設定したが、本発明はこれに限らず、１チップ内に含まれるＣＣＤイメージセンサの数及び垂直画素数（段数）を任意の値に設定してもよい。その場合には、偶数番目のＣＣＤイメージセンサの垂直シフトレジスタ回路の信号入力方向は、奇数番目のＣＣＤイメージセンサの垂直シフトレジスタ回路の信号入力方向とは逆となるので、偶数番目のＣＣＤイメージセンサの垂直シフトレジスタ回路への入力クロックと、奇数番目のＣＣＤイメージセンサの垂直シフトレジスタ回路への入力クロックとは順序を逆にする必要がある。従って、直列に接続された各ＣＣＤイメージセンサの垂直シフトレジスタ回路のうち、奇数番目の垂直シフトレジスタ回路には対応するイメージセンサのための所定の順序の方向の１組の選択信号を入力し、偶数番目の垂直シフトレジスタ回路には対応するイメージセンサのための順序の方向とは逆の方向の１組の選択信号を入力して保持するように、各ＣＣＤイメージセンサの垂直シフトレジスタ回路を直列に接続してもよい。この場合においても、実施の形態１と同様の効果を得ることができる。

実施の形態３．
上述した実施の形態１では、複数の選択信号は各ＣＣＤイメージセンサ７、８、９のための選択信号を順次繰り返して構成され、垂直シフトレジスタ回路４の複数の単位セル回路４−１〜４−１２は、各ＣＣＤイメージセンサ７、８、９のためのＴＤＩ転送段指定信号を順次繰り返して保持した。これに対して、本実施の形態では、複数の選択信号のうち所定の選択信号を、複数のＣＣＤイメージセンサ７、８、９のうちの２つのイメージセンサのための選択信号として用いることを特徴とする。従って、垂直シフトレジスタ回路４Ｂを構成する単位セル回路の数は、実施の形態１に係る垂直シフトレジスタ回路４の単位セル回路の数よりもさらに減少させることができる。

図１７は、本発明の実施の形態３に係る撮像装置１０Ｂの上面図である。図１７の撮像装置１０Ｂは、図１の撮像装置１０に比較すると、各ＣＣＤイメージセンサ７、８、９の代わりにＣＣＤイメージセンサ７Ｂ、８Ｂ、９Ｂをそれぞれ備えたことを特徴とする。各ＣＣＤイメージセンサ７Ｂ、８Ｂ、９Ｂは、図１のＣＣＤイメージセンサ７、８、９に比較すると、垂直シフトレジスタ回路４の代わりに垂直シフトレジスタ回路４Ｂをそれぞれ備えたことを特徴とする。各垂直シフトレジスタ回路４Ｂは、（（垂直画素数＝４画素）×（別々にクロックを入力するＣＣＤイメージセンサの数＝２個））個の単位セル回路４Ｂ−１〜４Ｂ−８を備えて構成される。

図１８は、図１７の撮像装置１０Ｂの構成要素を示すブロック図である。図１８では、図４の選択線ＳＬｂ及び選択線ＳＬｄを、各単位セル回路５−１〜５−４とＣＣＤ撮像部１００との間の直線として簡略化して表示する。

図１９は、図１８の垂直シフトレジスタ回路４Ｂの構成要素を示すブロック図である。図１９では、各垂直シフトレジスタ回路４Ｂの単位セル回路４Ｂ−１〜４Ｂ−８が、ＣＣＤイメージセンサ７Ｂ、８Ｂ、９ＢのＴＤＩ転送段の何段目に対応するかが示される。例えば、ＣＣＤイメージセンサ８Ｂ及びＣＣＤイメージセンサ９ＢのＴＤＩ１段目の信号電荷の方向を示す信号を保持し、当該信号レベルがローレベルの場合には、信号電荷は電荷排出ドレイン部１４の方向へと転送される。従って、各単位セル回路４Ｂ−１〜４Ｂ−８が保持する信号レベルに応じて、各ＣＣＤイメージセンサ７Ｂ、８Ｂ、９ＢのＴＤＩ段数が設定される。すなわち、本実施の形態では、各単位セル回路４Ｂ−２、４Ｂ−４、４Ｂ−６、４Ｂ−８は、異なるＣＣＤイメージセンサのＴＤＩ段数を設定する信号を保持することを特徴とする。すなわち、複数の選択信号のうち所定の選択信号を、複数のＣＣＤイメージセンサ７Ｂ、８Ｂ、９Ｂのうちの２つのＣＣＤイメージセンサのための選択信号として用いる。なお、各単位セル回路４Ｂ−１〜４Ｂ−８のうちの任意の単位セル回路が複数のＣＣＤイメージセンサのＴＤＩ段数を設定する信号を保持するようにしてもよい。

図１８及び図１９において、各単位セル回路４Ｂ−１〜４Ｂ−８は、金属配線３１〜３８を介して所定のＣＣＤイメージセンサ７Ｂ〜９Ｂのライン選択回路５の単位セル回路５−１〜５−４にそれぞれ接続される。

以上のように構成された実施の形態３に係る撮像装置１０Ｂの動作は、第１の実施形態に係る撮像装置１０と同様である。

以上の実施の形態に係る撮像装置１０Ｂによれば、第１の実施形態に係る撮像装置１０に比較すると、所定の単位セル回路が複数のＣＣＤイメージセンサに対して接続されて共通化されるので、垂直シフトレジスタ回路を構成する単位セル回路の数がより減少させることができる。従って、第１の実施形態に係る撮像装置１０に比較すると、チップサイズをより微細化することが可能となる。また、チップサイズの微細化にともなって、半導体製造プロセスをより効率化でき、消費電力をさらに減少させることができる。

上述した本実施の形態３では、１チップ内に３個のＣＣＤイメージセンサを備えたが、本発明はこれに限らず、例えば、１チップ内に５個のＣＣＤイメージセンサ２００〜２０４を備えてもよい。この場合において、ＣＣＤイメージセンサ２０１とＣＣＤイメージセンサ２０２の単位セル回路を共通化し、ＣＣＤイメージセンサ２０３とＣＣＤイメージセンサ２０４の単位セル回路を共通化してもよいし、共通化するＣＣＤイメージセンサにおいてイメージセンサの組み合わせや数は任意に設定してもよい。従って、上述した本実施の形態３では、複数の選択信号のうち所定の選択信号を、複数のＣＣＤイメージセンサ７、８、９のうちの２つのＣＣＤイメージセンサのための選択信号として用いたが、本発明はこれに限らず、例えば、１チップに搭載されたＣＣＤイメージセンサのうちの任意の複数個のＣＣＤイメージセンサのための選択信号として用いてもよい。

なお、上述した実施の形態１〜３では、複数のＣＣＤイメージセンサのＴＤＩ段数をそれぞれ設定するための入力端子の数を１つに設定したが、本発明はこれに限らず、複数の入力端子を用いてもよい。例えば、１つのチップ上に７個のＣＣＤイメージセンサ３００〜３０６を形成する場合、ＣＣＤイメージセンサ３００〜３０１で１つの入力端子φＴＳ１を用いてＴＤＩ段数の設定信号を入力し、ＣＣＤイメージセンサ３０２〜３０３で別の入力端子φＴＳ２を用いてＴＤＩ段数の設定信号を入力し、ＣＣＤイメージセンサ３０４〜３０６でさらに別の入力端子φＴＳ３を用いてＴＤＩ段数の設定信号を入力してもよい。この場合には、各入力端子φＴＳ１〜φＴＳ３に接続される垂直シフトレジスタ回路に含まれる単位セル回路の数は、（（各入力端子φＴＳでＴＤＩ段数を設定するＣＣＤイメージセンサの数）×（各ＣＣＤイメージセンサのＴＤＩ段数））個となる。従って、各入力端子φＴＳ１、φＴＳ２に接続される垂直シフトレジスタ回路に含まれる単位セル回路の数はそれぞれ８（＝２×４）個となり、入力端子φＴＳ３に接続される垂直シフトレジスタ回路に含まれる単位セル回路の数は１２（＝３×４）個となる。ここで、Ｎ（Ｎは２以上の自然数）個の入力端子φＴＳ１〜φＴＳＮを用いて複数のＣＣＤイメージセンサのＴＤＩ段数をそれぞれ設定する場合には、各入力端子φＴＳｎ（ｎは１以上でかつＮ以下の整数）に接続される垂直シフトレジスタ回路に含まれる単位セル回路の数は、（（入力端子φＴＳｎでＴＤＩ段数を設定するＣＣＤイメージセンサの数）×（入力端子φＴＳｎでＴＤＩ段数を設定するＣＣＤイメージセンサのＴＤＩ段数））個となる。この場合においても、本実施の形態と同様の効果を得ることができる。

また、上述した実施の形態では、１チップ内に含まれるＣＣＤイメージセンサの数を３個に設定し、それぞれの垂直画素数（段数）を４段に設定したが、本発明はこれに限らず、１チップ内に含まれるＣＣＤイメージセンサの数及び垂直画素数（段数）を任意の値に設定してもよい。この場合においても、本実施の形態と同様の効果を得ることができる。

さらに、上述した実施の形態１〜３では、垂直シフトレジスタ回路４に含まれる単位セル回路の数を、（（１チップ内に含まれるＣＣＤイメージセンサの数）×（垂直画素数））個に設定したが、本発明はこれに限らない。例えば、暗時での出力レベルを確かめるためのダミー画素を配置する場合では、必要に応じて任意の数だけ単位セル回路の数を追加して垂直画素数（段数）以上でＴＤＩ段数を設定してもよい。また、複数のＣＣＤイメージセンサの段数がそれぞれ異なる場合でも同様に本発明を実施することができる。この場合においても、本実施の形態と同様の効果を得ることができる。

以上詳述したように、本発明に係る撮像装置によれば、１つのクロックパルスにより複数のＣＣＤイメージセンサの段数を設定することができるので、端子数を増加させることなしに、１つのチップ上に複数のＣＣＤイメージセンサを形成することが可能となる。

１０，１０Ａ，１０Ｂ 撮像装置、３，４１ａ，４１ｂ 伝達ゲート、４，４ａ，４ｂ，４ｃ，４Ｂ 垂直シフトレジスタ回路、５ ライン選択回路、６ 基板、１００ ＣＣＤ撮像部、７，８，９，７Ａ，８Ａ，９Ａ，７Ｂ，８Ｂ，９Ｂ ＣＣＤイメージセンサ、４−１〜４−１２，５−１〜５−４ 単位セル回路、１１ 画素、１２ 水平ＣＣＤ回路、１３ 電荷蓄積部、１４ 電荷排出ドレイン部、１５ 出力アンプ、１６，１６ａ〜１６ｄ 転送電極、１７ 分離領域、４２ａ，４２ｂ，５１ａ，５１ｂ インバータ、５２ａ，５２ｂ，５２ｃ，５２ｄ ＮＭＯＳトランジスタ、５３ａ，５３ｂ，５３ｃ，５３ｄ ＰＭＯＳトランジスタ、５４ａ，５４ｂ，５４ｃ，５４ｄ トランスミッションゲート、ＣＰ 接続部。

Claims (9)

1. 複数のイメージセンサを備えた撮像装置であって、
   上記各イメージセンサは、
   ２次元アレイ状に配列された複数の画素を有する画素群と、
   上記各画素において蓄積された信号電荷を時間遅延積分して垂直転送するための複数の転送電極と、
   上記時間遅延積分された信号電荷を水平転送する水平転送部と、
   上記各転送電極にそれぞれ接続された複数の選択線と、
   上記各選択線に接続され、複数の垂直転送クロックを所定の上記選択線に接続するライン選択回路と、
   複数の単位セル回路から構成され、上記複数のイメージセンサのための複数の選択信号であって、上記ライン選択回路における上記各垂直転送クロックの接続状態を表す複数の選択信号を対応する単位セル回路に保持する垂直シフトレジスタ回路と、
   上記垂直シフトレジスタ回路から出力される、上記複数のイメージセンサのための複数の選択信号のうち当該イメージセンサのための選択信号を選択して上記ライン選択回路に出力する接続部とを備えることを特徴とする撮像装置。
2. 上記ライン選択回路における上記各垂直転送クロックの接続状態は、上記信号電荷を上記水平転送部に垂直転送するか否かの接続状態であり、
   上記ライン選択回路は、上記各選択信号に基づいて、上記複数の垂直転送クロックのうち所定対の垂直転送クロックを互いに入れ換えるか否かを行うことにより、上記信号電荷を上記水平転送部に垂直転送するか否かを選択することを制御することを特徴とする請求項１記載の撮像装置。
3. 上記各選択信号は、上記各イメージセンサの時間遅延積分の段数を制御する請求項１又は２記載の撮像装置。
4. 上記各選択信号は第１又は第２のレベルを有する２値信号であり、所定の時間遅延積分の段数に対応しかつ、上記各イメージセンサにおいて連続した第１のレベルの２値信号及び連続した第２のレベルの２値信号とを組み合わせた信号であることを特徴とする請求項３記載の撮像装置。
5. 上記複数の選択信号は上記各イメージセンサのための選択信号を順次繰り返して構成され、
   上記垂直シフトレジスタ回路の複数の単位セル回路は、上記各イメージセンサのための選択信号を順次繰り返して保持することを特徴とする請求項１〜４のうちのいずれか１つに記載の撮像装置。
6. 上記複数の選択信号のうち所定の選択信号を、上記複数のイメージセンサのうちの所定の１つのイメージセンサまたは複数のイメージセンサのための選択信号として用いることを特徴とする請求項５記載の撮像装置。
7. 上記複数の選択信号を、上記各イメージセンサの垂直シフトレジスタ回路に並列に入力するように構成されることを特徴とする請求項１〜６のうちのいずれか１つに記載の撮像装置。
8. 上記各イメージセンサの垂直シフトレジスタ回路を互いに直列に接続するように構成されることを特徴とする請求項１〜６のうちのいずれか１つに記載の撮像装置。
9. 上記直列に接続された各イメージセンサの垂直シフトレジスタ回路のうち、奇数番目の垂直シフトレジスタ回路には対応するイメージセンサのための所定の順序の方向の１組の選択信号を入力し、偶数番目の垂直シフトレジスタ回路には対応するイメージセンサのための上記順序の方向とは逆の方向の１組の選択信号を入力して保持するように、上記各イメージセンサの垂直シフトレジスタ回路を直列に接続したことを特徴とする請求項８記載の撮像装置。

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