JP2015204460A - Teg-fet, and teg test method thereof - Google Patents

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魯 男 孫
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嘉 哲 許
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Abstract

PROBLEM TO BE SOLVED: To provide a TEG-FET which allows for enhancement of product quality of a semiconductor device by understanding the product quality of a semiconductor device entirely, and to provide a test method thereof.SOLUTION: A TEG-FET includes a substrate, a source region located in the substrate, a drain region located in the substrate, and arranged oppositely to the source region in the horizontal direction of the substrate, a dielectric layer covering above the substrate in the vertical direction perpendicular to the substrate, a gate region located on the dielectric layer in the vertical direction, and located between the source region and drain region in the horizontal direction, where the gate region is separated from the axis line in the directing from the center region of the source region toward the center region of the drain region, in the horizontal direction.

Description

本発明は、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関し、特に、テスト素子グループ（ＴＥＧ：Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）に用いられるＦＥＴ、及びこのようなＦＥＴをテストするためのＴＥＧテスト方法に関する。   The present invention relates to a field effect transistor (FET), and more particularly to a FET used in a test element group (TEG) and a TEG test method for testing such a FET.

半導体装置の生産過程において、テスト素子グループを用いて半導体装置の製品特性、またはプロセス性能をモニタリングする場合が多い。   In the production process of a semiconductor device, product characteristics or process performance of the semiconductor device is often monitored using a test element group.

例えば、図１は、従来技術におけるＴＥＧ−ＦＥＴの平面図である。図２Ａ、及び図２Ｂは、それぞれ図１の切断線ａ−ａから上に向いてみた断面図、及び図１の切断線ｂ−ｂから左側に向いてみた断面図である。ここで、切断線ａ−ａは、ＴＥＧ−ＦＥＴの電流チャネル方向であり、切断線ｂ−ｂは、ＴＥＧ−ＦＥＴの幅方向に位置し、切断線ａ−ａに垂直する。   For example, FIG. 1 is a plan view of a TEG-FET in the prior art. 2A and 2B are a cross-sectional view looking upward from the cutting line aa in FIG. 1 and a cross-sectional view looking from the cutting line bb in FIG. 1 to the left. Here, the cutting line aa is the current channel direction of the TEG-FET, and the cutting line bb is positioned in the width direction of the TEG-FET and is perpendicular to the cutting line aa.

図１、図２Ａ、及び図２Ｂから分かるように、従来技術のＴＥＧ−ＦＥＴ ＦＴは、外部リード（ｏｕｔｓｉｄｅ ｌｅａｄ）Ｍを介して外部のテストパットＰｓに接続されるソース領域Ｓと、別の外部リードＭを介して外部のテストパットＰｄに接続されるドレイン領域Ｄと、さらに別の外部リードＭを介して外部のテストパットＰｇに接続されるゲート領域Ｇと、を含む。   As can be seen from FIGS. 1, 2A, and 2B, the TEG-FET FT of the prior art has a source region S connected to an external test pad Ps through an external lead M, and another external region. A drain region D connected to the external test pad Pd via the lead M and a gate region G connected to the external test pad Pg via another external lead M are included.

図１に示されたように、ゲート領域Ｇは、ＴＥＧ−ＦＥＴ ＦＴのチャネル方向において、ソース領域Ｓとドレイン領域Ｄの間に位置し、ＴＥＧ−ＦＥＴ ＦＴの幅方向において、ＴＥＧ−ＦＥＴ ＦＴの幅全体を貫通する。   As shown in FIG. 1, the gate region G is located between the source region S and the drain region D in the channel direction of the TEG-FET FT, and in the width direction of the TEG-FET FT, It penetrates the entire width.

ここで、図２Ａは、図１の切断線ａ−ａから上に向いてみた断面図を例示的に示す。図２Ａに示されたように、ＴＥＧ−ＦＥＴ ＦＴのソース領域Ｓとドレイン領域Ｄは、通常、基板Ｂの上面から基板Ｂの内部まで延伸し、その上は、誘電体層（ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）Ｉに覆われ、ゲート領域Ｇが誘電体層Ｉ上に位置する。   Here, FIG. 2A exemplarily shows a cross-sectional view taken upward from the cutting line aa in FIG. 1. As shown in FIG. 2A, the source region S and the drain region D of the TEG-FET FT typically extend from the upper surface of the substrate B to the inside of the substrate B, and above that, a dielectric layer I The gate region G is located on the dielectric layer I.

ここで、図２Ｂは、図１の切断線ｂ−ｂから左側に向いてみた断面図を例示的に示す。ゲート領域ＧとＴＥＧ−ＦＥＴ ＦＴのＴＥＧ−ＦＥＴ ＦＴの幅方向における位置関係を明らかに示すために、図２Ｂにおいて、ソース領域Ｓが見えるように誘電体層Ｉを透明にし、各外部リードＭの図示を省略する。図２Ｂに示されたように、ゲート領域Ｇは、ＴＥＧ−ＦＥＴ ＦＴの幅方向において、ＴＥＧ−ＦＥＴ ＦＴの幅全体を貫通する。図２Ｂには、ＴＥＧ−ＦＥＴ ＦＴのチャネルのエッジに近接するエッジ部Ｅも図示されている。   Here, FIG. 2B exemplarily shows a cross-sectional view taken from the cutting line bb in FIG. 1 toward the left side. In order to clearly show the positional relationship between the gate region G and the TEG-FET FT in the width direction of the TEG-FET FT, the dielectric layer I is made transparent so that the source region S can be seen in FIG. Illustration is omitted. As shown in FIG. 2B, the gate region G penetrates the entire width of the TEG-FET FT in the width direction of the TEG-FET FT. FIG. 2B also shows an edge E close to the channel edge of the TEG-FET FT.

図３Ａ、及び図３Ｂは、それぞれ図１のＴＥＧ−ＦＥＴにおける電界分布の模式図、及び電流分布の模式図を例示的に示す。   3A and 3B exemplarily show a schematic diagram of an electric field distribution and a schematic diagram of a current distribution in the TEG-FET of FIG. 1, respectively.

図３Ａに示されたように、ＴＥＧ−ＦＥＴ ＦＴのゲート領域Ｇとソース領域Ｓの間に電圧を印加すると、例えば図面に示された矢印のような電界分布が形成される。ゲート領域Ｇとソース領域Ｓの立体形状が所定の角部を有するため、ＴＥＧ−ＦＥＴ ＦＴのチャネルのエッジに近接するエッジ部Ｅにおける電界がより強い。   As shown in FIG. 3A, when a voltage is applied between the gate region G and the source region S of the TEG-FET FT, an electric field distribution such as an arrow shown in the drawing is formed. Since the three-dimensional shape of the gate region G and the source region S has a predetermined corner, the electric field at the edge E close to the edge of the channel of the TEG-FET FT is stronger.

図３Ｂに示されたように、ＴＥＧ−ＦＥＴ ＦＴのソース領域Ｓとドレイン領域Ｄの間に導通電流（ｔｕｒｎ−ｏｎ ｃｕｒｒｅｎｔ）が流れると、例えば図面に示された矢印のような電流分布が形成される。電流は、ソース領域Ｓとドレイン領域Ｄの間の一定の幅を有する立体チャネルを流れる。また、ＴＥＧ−ＦＥＴ ＦＴのチャネルのエッジに近接するエッジ部Ｅにおける電界がより強いため、ＴＥＧ−ＦＥＴ ＦＴのチャネルのエッジに近接するエッジ部Ｅにおける電流もより強い。   As shown in FIG. 3B, when a turn-on current flows between the source region S and the drain region D of the TEG-FET FT, a current distribution such as an arrow shown in the drawing is formed. Is done. The current flows through a solid channel having a certain width between the source region S and the drain region D. Further, since the electric field at the edge portion E adjacent to the edge of the channel of the TEG-FET FT is stronger, the current at the edge portion E adjacent to the edge of the channel of the TEG-FET FT is also stronger.

一方、工程上の原因により、ＴＥＧ−ＦＥＴのチャネルのエッジに近接する部分は、チャネルの中心部に比べて工程欠陥が発生しやすいため、ＴＥＧ−ＦＥＴのエッジにおける信頼性と作動特性がより弱い。図１〜図３に示された従来技術のＴＥＧ−ＦＥＴを用いてテスト素子グループをテストする場合、ＴＥＧ−ＦＥＴのエッジ部と中心部の間の信頼性と作動特性の差異を考えないため、半導体装置の製品品質を全面的に把握することができず、半導体装置の製品品質の向上に不利である。   On the other hand, due to process reasons, process defects are more likely to occur in the portion close to the channel edge of the TEG-FET than in the center of the channel, and therefore the reliability and operating characteristics at the edge of the TEG-FET are weaker. . When testing a test element group using the prior art TEG-FETs shown in FIGS. 1 to 3, the difference between reliability and operating characteristics between the edge and the center of the TEG-FET is not considered. The product quality of the semiconductor device cannot be fully understood, which is disadvantageous for improving the product quality of the semiconductor device.

上記技術問題を解決するために、本発明は、ＴＥＧ−ＦＥＴを提供する。上記ＴＥＧ−ＦＥＴは、基板と、上記基板に位置するソース領域と、上記基板に位置し、上記基板の水平方向において、上記ソース領域と対向して配置されているドレイン領域と、上記基板に垂直する垂直方向において、上記基板上を覆う誘電体層と、上記垂直方向において、上記誘電体層上に位置し、上記水平方向において、上記ソース領域と上記ドレイン領域の間に位置するゲート領域と、を含み、上記ゲート領域は、上記水平方向において、ソース領域の中心領域から上記ドレイン領域の中心領域に向かう軸線と離れている。   In order to solve the above technical problem, the present invention provides a TEG-FET. The TEG-FET includes a substrate, a source region located on the substrate, a drain region located on the substrate and disposed opposite to the source region in a horizontal direction of the substrate, and a vertical to the substrate A dielectric layer covering the substrate in the vertical direction, a gate region located on the dielectric layer in the vertical direction, and located between the source region and the drain region in the horizontal direction; The gate region is separated from an axis line from the center region of the source region toward the center region of the drain region in the horizontal direction.

ここで、上記ゲート領域は、第１のゲート領域と第２のゲート領域を含み、上記第１のゲート領域と第２のゲート領域は、それぞれ上記軸線の両側に配置される。   Here, the gate region includes a first gate region and a second gate region, and the first gate region and the second gate region are respectively disposed on both sides of the axis.

ここで、上記第１のゲート領域と上記第２のゲート領域は、上記ソース領域を避けてチップ内部ワイヤを介して接続される。   Here, the first gate region and the second gate region are connected via a chip internal wire while avoiding the source region.

ここで、上記第１のゲート領域と上記第２のゲート領域は、上記ドレイン領域をさけてチップ内部ワイヤを介して接続される。   Here, the first gate region and the second gate region are connected via a chip internal wire with the drain region therebetween.

ここで、上記第１のゲート領域と上記第２のゲート領域は、外部リードを介して接続される。   Here, the first gate region and the second gate region are connected via an external lead.

ここで、上記ソース領域、上記ドレイン領域、及び上記ゲート領域は、外部リードを介して各々の外部テストパットに接続される。   Here, the source region, the drain region, and the gate region are connected to respective external test pads via external leads.

ここで、上記ソース領域、上記ドレイン領域、上記第１のゲート領域、及び上記第２のゲート領域は、外部リードを介して各々の外部テストパットに接続される。   Here, the source region, the drain region, the first gate region, and the second gate region are connected to each external test pad via an external lead.

本発明は、ＴＥＧ−ＦＥＴをテストするためのＴＥＧテスト方法をさらに提供する。上記ＴＥＧ−ＦＥＴは、基板と、上記基板に位置するソース領域と、上記基板に位置し、上記基板の水平方向において、上記ソース領域と対向して配置されているドレイン領域と、上記基板に垂直する垂直方向において、上記基板上を覆う誘電体層と、上記垂直方向において、上記誘電体層上に位置し、上記水平方向において、上記ソース領域と上記ドレイン領域の間に位置するゲート領域と、を含み、上記ゲート領域は、上記水平方向において、ソース領域の中心領域から上記ドレイン領域の中心領域に向かう軸線と離れ、上記ＴＥＧテスト方法は、上記ＦＥＴの上記ゲート領域と上記ソース領域の間に第１の電圧を印加し、所定の時間が経過した後に、上記第１の電圧の印加を停止して上記ＦＥＴの信頼性を測定するステップＳ１００と、上記ＦＥＴの上記ゲート領域と上記ソース領域の間に第２の電圧を印加して、上記ＦＥＴの動作特性を測定するステップＳ２００と、を含む。   The present invention further provides a TEG test method for testing a TEG-FET. The TEG-FET includes a substrate, a source region located on the substrate, a drain region located on the substrate and disposed opposite to the source region in a horizontal direction of the substrate, and a vertical to the substrate A dielectric layer covering the substrate in the vertical direction, a gate region located on the dielectric layer in the vertical direction, and located between the source region and the drain region in the horizontal direction; And the gate region is separated from an axis line from the central region of the source region to the central region of the drain region in the horizontal direction, and the TEG test method is performed between the gate region and the source region of the FET. Applying a first voltage and, after a predetermined time has elapsed, stopping the application of the first voltage and measuring the reliability of the FET; And applying a second voltage between said gate region and the source region of the FET, comprising the step S200 of measuring the operating characteristics of the FET, the.

ここで、上記ステップＳ１００において、上記第１の電圧は、上記ゲート領域と上記ソース領域の間で耐えられる最大電圧の期待値であり、上記ステップＳ２００において、上記第２の電圧は、上記ゲート領域と上記ソース領域の間の動作電圧範囲内の１組の値である。   Here, in the step S100, the first voltage is an expected value of the maximum voltage that can be endured between the gate region and the source region, and in the step S200, the second voltage is the gate region. And a set of values within the operating voltage range between the source regions.

ここで、上記ステップＳ１００において、上記第１の電圧は、２０Ｖであり、上記ステップＳ２００において、上記第２の電圧は、上記ゲート領域と上記ソース領域の間の動作電圧範囲である−１０Ｖ〜＋１０Ｖ範囲内の１組の値である。   Here, in step S100, the first voltage is 20V, and in step S200, the second voltage is −10V to + 10V which is an operating voltage range between the gate region and the source region. A set of values within the range.

ここで、上記ステップＳ１００と上記ステップＳ２００において、上記ゲート領域は、第１のゲート領域と第２のゲート領域を含み、上記第１のゲート領域と上記第２のゲート領域は、それぞれ上記軸線の両側に配置される。   Here, in the step S100 and the step S200, the gate region includes a first gate region and a second gate region, and the first gate region and the second gate region are respectively in the axis line. Located on both sides.

ここで、上記ステップＳ１００と上記ステップＳ２００において、上記第１のゲート領域と上記第２のゲート領域は、上記ソース領域を避けてチップ内部ワイヤを介して接続される。   Here, in step S100 and step S200, the first gate region and the second gate region are connected to each other via a chip internal wire while avoiding the source region.

ここで、上記ステップＳ１００と上記ステップＳ２００において、上記第１のゲート領域と上記第２のゲート領域は、上記ドレイン領域を避けてチップ内部ワイヤを介して接続される。   Here, in the step S100 and the step S200, the first gate region and the second gate region are connected via a chip internal wire while avoiding the drain region.

ここで、上記ステップＳ１００と上記ステップＳ２００において、上記第１のゲート領域と上記第２のゲート領域は、外部リードを介して接続される。   Here, in step S100 and step S200, the first gate region and the second gate region are connected via an external lead.

ここで、上記ソース領域、上記ドレイン領域、及び上記ゲート領域は、外部リードを介して各々の外部テストパットに接続される。   Here, the source region, the drain region, and the gate region are connected to respective external test pads via external leads.

ここで、上記ソース領域、上記ドレイン領域、上記第１のゲート領域、及び上記第２のゲート領域は、外部リードを介して各々の外部テストパットに接続される。   Here, the source region, the drain region, the first gate region, and the second gate region are connected to each external test pad via an external lead.

本発明のＴＥＧ−ＦＥＴ、及びそのＴＥＧテスト方法によると、ＴＥＧ−ＦＥＴのエッジ部分の信頼性と動作特性を測定することができるため、半導体装置の製品品質を全面的に分かることができ、半導体装置の製品品質の向上に有利である。   According to the TEG-FET and the TEG test method of the present invention, since the reliability and operating characteristics of the edge portion of the TEG-FET can be measured, the product quality of the semiconductor device can be fully understood. It is advantageous for improving the product quality of the apparatus.

以下、図面を参照しながら本発明の実施例を説明する。ここで、
図１は、従来技術のＴＥＧ−ＦＥＴの平面図である。 図２Ａは、それぞれ図１の切断線ａ−ａから上に向いてみた断面図、及び図１の切断線ｂ−ｂから左側に向いてみた断面図である。 図２Ｂは、それぞれ図１の切断線ａ−ａから上に向いてみた断面図、及び図１の切断線ｂ−ｂから左側に向いてみた断面図である。 図３Ａは、それぞれ図１のＴＥＧ−ＦＥＴにおける電界分布の模式図、及び電流分布の模式図である。 図３Ｂは、それぞれ図１のＴＥＧ−ＦＥＴにおける電界分布の模式図、及び電流分布の模式図である。 図４は、本発明の一実施例に係るＴＥＧ−ＦＥＴの平面図である。 図５Ａは、それぞれ図４の切断線ａ−ａから上に向いてみた断面図、及び図４の切断線ｂ−ｂから左側に向いてみた断面図である。 図５Ｂは、それぞれ図４の切断線ａ−ａから上に向いてみた断面図、及び図４の切断線ｂ−ｂから左側に向いてみた断面図である。 図６Ａは、それぞれ図４のＴＥＧ−ＦＥＴにおける電界分布の模式図、及び電流分布の模式図である。 図６Ｂは、それぞれ図４のＴＥＧ−ＦＥＴにおける電界分布の模式図、及び電流分布の模式図である。 図７は、本発明の別の実施例に係るＴＥＧ−ＦＥＴの平面図である。 図８Ａは、それぞれ図７の切断線ａ−ａから上に向いてみた断面図、及び図７の切断線ｂ−ｂから左側に向いてみた断面図である。 図８Ｂは、それぞれ図７の切断線ａ−ａから上に向いてみた断面図、及び図７の切断線ｂ−ｂから左側に向いてみた断面図である。 図９Ａは、それぞれ図７のＴＥＧ−ＦＥＴにおける電界分布の模式図と電流分布の模式図である。 図９Ｂは、それぞれ図７のＴＥＧ−ＦＥＴにおける電界分布の模式図と電流分布の模式図である。 図１０は、本発明のＴＥＧテスト方法のフロー図である。 Embodiments of the present invention will be described below with reference to the drawings. here,
FIG. 1 is a plan view of a conventional TEG-FET. 2A is a cross-sectional view taken upward from the cutting line aa in FIG. 1 and a cross-sectional view taken from the cutting line bb in FIG. 1 toward the left side. 2B is a cross-sectional view looking upward from the cutting line aa in FIG. 1 and a cross-sectional view looking from the cutting line bb in FIG. 1 to the left. 3A is a schematic diagram of an electric field distribution and a schematic diagram of a current distribution in the TEG-FET of FIG. 3B is a schematic diagram of an electric field distribution and a schematic diagram of a current distribution in the TEG-FET of FIG. 1, respectively. FIG. 4 is a plan view of a TEG-FET according to one embodiment of the present invention. 5A is a cross-sectional view looking upward from the cutting line aa in FIG. 4 and a cross-sectional view looking from the cutting line bb in FIG. 4 to the left. 5B is a cross-sectional view looking upward from the cutting line aa in FIG. 4 and a cross-sectional view looking from the cutting line bb in FIG. 4 to the left. 6A is a schematic diagram of an electric field distribution and a schematic diagram of a current distribution in the TEG-FET of FIG. 4, respectively. 6B is a schematic diagram of an electric field distribution and a schematic diagram of a current distribution in the TEG-FET of FIG. 4, respectively. FIG. 7 is a plan view of a TEG-FET according to another embodiment of the present invention. 8A is a cross-sectional view looking upward from the cutting line aa in FIG. 7 and a cross-sectional view looking from the cutting line bb in FIG. 7 to the left. 8B is a cross-sectional view looking upward from the cutting line aa in FIG. 7 and a cross-sectional view looking from the cutting line bb in FIG. 7 to the left. 9A is a schematic diagram of an electric field distribution and a schematic diagram of a current distribution in the TEG-FET of FIG. 7, respectively. FIG. 9B is a schematic diagram of an electric field distribution and a schematic diagram of a current distribution in the TEG-FET of FIG. FIG. 10 is a flowchart of the TEG test method of the present invention.

以下、図４乃至図１０を参照しながら本発明を説明する。ここで、同一の符号は、同一、または類似する装置、ユニット、材料、または構成を示す。   The present invention will be described below with reference to FIGS. Here, the same reference numerals indicate the same or similar devices, units, materials, or configurations.

図４は、本発明の一実施例に係るＴＥＧ−ＦＥＴの平面図である。図５Ａ、及び図５Ｂは、それぞれ図４の切断線ａ−ａから上に向いてみた断面図、及び図４の切断線ｂ−ｂから左側に向いてみた断面図である。ここで、切断線ａ−ａは、ＴＥＧ−ＦＥＴの電流チャネル方向であり、切断線ｂ−ｂは、ＴＥＧ−ＦＥＴの幅方向に位置し、切断線ａ−ａに垂直する。   FIG. 4 is a plan view of a TEG-FET according to one embodiment of the present invention. 5A and 5B are a cross-sectional view looking upward from the cutting line aa in FIG. 4 and a cross-sectional view looking from the cutting line bb in FIG. 4 to the left. Here, the cutting line aa is the current channel direction of the TEG-FET, and the cutting line bb is positioned in the width direction of the TEG-FET and is perpendicular to the cutting line aa.

図４、図５Ａ、及び図５Ｂから分かるように、本発明のＴＥＧ−ＦＥＴ ＦＴ１は、基板Ｂと、基板Ｂに位置するソース領域Ｓと、基板Ｂに位置し、基板Ｂの水平方向（即ち、ＴＥＧ−ＦＥＴ ＦＴ１の電流チャネル方向）において、ソース領域Ｓと対向して配置されているドレイン領域Ｄと、基板Ｂに垂直する方向において、基板Ｂ上、即ち、ソース領域Ｓとドレイン領域Ｄ上を覆う誘電体層Ｉと、上記垂直方向において、誘電体層Ｉ上に位置し、上記水平方向において、ソース領域Ｓとドレイン領域Ｄの間に位置するゲート領域Ｇ１とを含む。ここで、ゲート領域Ｇ１は、上記水平方向において、ソース領域Ｓの中心領域からドレイン領域Ｄの中心領域に向かう軸線（即ち、切断線ａ−ａ）と離れている。即ち、ゲート領域Ｇ１は、ＴＥＧ−ＦＥＴ ＦＴ１の幅方向において、ＴＥＧ−ＦＥＴ ＦＴ１のチャネルの中心部と離れ、ＴＥＧ−ＦＥＴ ＦＴ１のチャネルのエッジ部Ｅに近接する。   As can be seen from FIGS. 4, 5A and 5B, the TEG-FET FT1 of the present invention is located on the substrate B, the source region S located on the substrate B, the substrate B, and the horizontal direction of the substrate B (ie, , In the direction of the current channel of the TEG-FET FT1), on the substrate B, that is, on the source region S and the drain region D, in the direction perpendicular to the substrate B, and in the direction perpendicular to the substrate B. And a gate region G1 located on the dielectric layer I in the vertical direction and located between the source region S and the drain region D in the horizontal direction. Here, the gate region G1 is separated from the axis line (that is, the cutting line aa) from the central region of the source region S to the central region of the drain region D in the horizontal direction. That is, the gate region G1 is separated from the center portion of the channel of the TEG-FET FT1 in the width direction of the TEG-FET FT1, and close to the edge portion E of the channel of the TEG-FET FT1.

ここで、ソース領域Ｓは、外部リードＭを介して外部のテストパットＰｓに接続され、ドレイン領域Ｄは、別の外部リードＭを介して外部のテストパットＰｄに接続され、ゲート領域Ｇ１は、さらに別の外部リードＭを介して外部のテストパットＰｇに接続される。   Here, the source region S is connected to an external test pad Ps via an external lead M, the drain region D is connected to an external test pad Pd via another external lead M, and the gate region G1 is Further, it is connected to an external test pad Pg via another external lead M.

ここで、図５Ｂは、図４の切断線ｂ−ｂから左側に向いてみた断面図を例示的に示す。ゲート領域Ｇ１とＴＥＧ−ＦＥＴ ＦＴ１のＴＥＧ−ＦＥＴ ＦＴ１の幅方向における位置関係を明らかに示すために、図５Ｂにおいて、ソース領域Ｓが見えるように誘電体層Ｉを透明にし、各外部リードＭの図示を省略する。図５Ｂに示されたように、ゲート領域Ｇ１は、ＴＥＧ−ＦＥＴ ＦＴ１の幅方向において、ＴＥＧ−ＦＥＴ ＦＴ１のチャネルの中心部と離れ、ＴＥＧ−ＦＥＴ ＦＴ１のチャネルのエッジ部Ｅに近接する。   Here, FIG. 5B exemplarily shows a cross-sectional view taken from the cutting line bb of FIG. 4 toward the left side. In order to clearly show the positional relationship between the gate region G1 and the TEG-FET FT1 in the width direction of the TEG-FET FT1, the dielectric layer I is made transparent so that the source region S can be seen in FIG. Illustration is omitted. As shown in FIG. 5B, the gate region G1 is separated from the center of the channel of the TEG-FET FT1 in the width direction of the TEG-FET FT1, and is close to the edge E of the channel of the TEG-FET FT1.

図６Ａ、及び図６Ｂは、それぞれ図４のＴＥＧ−ＦＥＴにおける電界分布の模式図、及び電流分布の模式図である。   6A and 6B are a schematic diagram of an electric field distribution and a schematic diagram of a current distribution in the TEG-FET of FIG. 4, respectively.

図６Ａに示されたように、ＴＥＧ−ＦＥＴ ＦＴ１のゲート領域Ｇ１とソース領域Ｓの間に電圧を印加すると、例えば図面に示された矢印のような電界分布が形成される。電界は、主に、ＴＥＧ−ＦＥＴ ＦＴ１のチャネルの一側のエッジに近接するエッジ部Ｅに存在する。   As shown in FIG. 6A, when a voltage is applied between the gate region G1 and the source region S of the TEG-FET FT1, an electric field distribution such as an arrow shown in the drawing is formed. The electric field is mainly present at the edge portion E adjacent to the edge on one side of the channel of the TEG-FET FT1.

図６Ｂに示されたように、ＴＥＧ−ＦＥＴ ＦＴ１のソース領域Ｓとドレイン領域Ｄの間に導通電流が流れると、例えば図面に示された矢印のような電流分布が形成される。電流は、主に、ＴＥＧ−ＦＥＴ ＦＴ１のチャネルの一側のエッジに近接するエッジ部Ｅに存在する。   As shown in FIG. 6B, when a conduction current flows between the source region S and the drain region D of the TEG-FET FT1, a current distribution such as an arrow shown in the drawing is formed. The current mainly exists at the edge portion E adjacent to the edge on one side of the channel of the TEG-FET FT1.

図７は、本発明のさらに別の実施例に係るＴＥＧ−ＦＥＴの平面図である。図８Ａ、及び図８Ｂは、それぞれ図７の切断線ａ−ａから上に向いてみた断面図、及び図７の切断線ｂ−ｂから左側に向いてみた断面図である。ここで、切断線ａ−ａは、ＴＥＧ−ＦＥＴの電流チャネル方向であり、切断線ｂ−ｂは、ＴＥＧ−ＦＥＴの幅方向に位置し、切断線ａ−ａに垂直する。   FIG. 7 is a plan view of a TEG-FET according to still another embodiment of the present invention. 8A and 8B are a cross-sectional view looking upward from the cutting line aa in FIG. 7 and a cross-sectional view looking from the cutting line bb in FIG. 7 to the left. Here, the cutting line aa is the current channel direction of the TEG-FET, and the cutting line bb is positioned in the width direction of the TEG-FET and is perpendicular to the cutting line aa.

図７、図８Ａ、及び図８Ｂから分かるように、図７、図８Ａ、及び図８Ｂに示された本発明のＴＥＧ−ＦＥＴ ＦＴ２と、図４、図５Ａ、及び図５Ｂに示された本発明のＴＥＧ−ＦＥＴ ＦＴ１との差異点は、図７、図８Ａ、及び図８Ｂに示された本発明のＴＥＧ−ＦＥＴ ＦＴ２のゲート領域が、ゲート領域Ｇ１以外にゲート領域Ｇ２をさらに含むことにある。ゲート領域Ｇ１とゲート領域Ｇ２は、それぞれ水平方向（即ち、ＴＥＧ−ＦＥＴ ＦＴ２の電流チャネル方向）において、ソース領域Ｓの中心領域からドレイン領域Ｄの中心領域に向かう軸線（即ち、切断線ａ−ａ）の両側に配置されている。即ち、ゲート領域Ｇ１とゲート領域Ｇ２は、ＴＥＧ−ＦＥＴ ＦＴ２の幅方向において、それぞれＴＥＧ−ＦＥＴ ＦＴ２のチャネルの中心部と離れ、ＴＥＧ−ＦＥＴ ＦＴ２のチャネルのエッジ部Ｅに近接する。図７、図８Ａ、及び図８Ｂに示されたように、本発明のＴＥＧ−ＦＥＴ ＦＴ２のソース領域Ｓ、ドレイン領域Ｄ、ゲート領域Ｇ１、及びゲート領域Ｇ２は、それぞれ外部リードを介して各々の外部テストパットに接続される。   As can be seen from FIGS. 7, 8A, and 8B, the TEG-FET FT2 of the present invention shown in FIGS. 7, 8A, and 8B and the book shown in FIGS. 4, 5A, and 5B. The difference from the TEG-FET FT1 of the present invention is that the gate region of the TEG-FET FT2 of the present invention shown in FIGS. 7, 8A and 8B further includes a gate region G2 in addition to the gate region G1. is there. The gate region G1 and the gate region G2 each have an axis line (that is, a cutting line aa) from the central region of the source region S to the central region of the drain region D in the horizontal direction (that is, the current channel direction of the TEG-FET FT2). ) Are arranged on both sides. That is, the gate region G1 and the gate region G2 are separated from the center portion of the channel of the TEG-FET FT2 in the width direction of the TEG-FET FT2, and close to the edge portion E of the channel of the TEG-FET FT2. As shown in FIGS. 7, 8A, and 8B, the source region S, the drain region D, the gate region G1, and the gate region G2 of the TEG-FET FT2 of the present invention are respectively connected to each other through external leads. Connected to external test pad.

一実施例として、図７、図８Ａ、及び図８Ｂに示されたように、本発明のＴＥＧ−ＦＥＴ ＦＴ２のゲート領域Ｇ１とゲート領域Ｇ２は、ドレイン領域Ｄを避けてチップ内部ワイヤ（ｏｎ−ｃｈｉｐ ｗｉｒｅ）を介して互いに接続されてもよい。   As an example, as shown in FIGS. 7, 8A, and 8B, the gate region G1 and the gate region G2 of the TEG-FET FT2 of the present invention are separated from the chip internal wire (on- may be connected to each other via a chip wire).

また、一実施例として、本発明のＴＥＧ−ＦＥＴ ＦＴ２のゲート領域Ｇ１とゲート領域Ｇ２は、ソース領域Ｓを避けてチップ内部ワイヤを介して互いに接続されてもよい。   As an example, the gate region G1 and the gate region G2 of the TEG-FET FT2 of the present invention may be connected to each other via a chip internal wire while avoiding the source region S.

また、一実施例として、本発明のＴＥＧ−ＦＥＴ ＦＴ２のゲート領域Ｇ１とゲート領域Ｇ２は、それぞれ外部リードを介して互いに接続されてもよい。   As an example, the gate region G1 and the gate region G2 of the TEG-FET FT2 of the present invention may be connected to each other via external leads.

図９Ａ、及び図９Ｂは、それぞれ図７のＴＥＧ−ＦＥＴにおける電界分布の模式図、及び電流分布の模式図である。   9A and 9B are a schematic diagram of an electric field distribution and a schematic diagram of a current distribution in the TEG-FET of FIG. 7, respectively.

図９Ａに示されたように、ＴＥＧ−ＦＥＴ ＦＴ２のゲート領域Ｇ１、Ｇ２とソース領域Ｓの間に電圧を印加すると、例えば図面に示された矢印のような電界分布が形成される。電界は、主に、ＴＥＧ−ＦＥＴ ＦＴ２のチャネルの両側のエッジに近接するエッジ部Ｅに存在する。   As shown in FIG. 9A, when a voltage is applied between the gate regions G1 and G2 of the TEG-FET FT2 and the source region S, an electric field distribution such as an arrow shown in the drawing is formed. The electric field is mainly present at the edge portion E adjacent to the edges on both sides of the channel of the TEG-FET FT2.

図９Ｂに示されたように、ＴＥＧ−ＦＥＴ ＦＴ２のソース領域Ｓとドレイン領域Ｄの間に導通電流が流れると、例えば図面に示された矢印のような電流分布が形成される。電流は、主に、ＴＥＧ−ＦＥＴ ＦＴ２のチャネルの両側のエッジに近接するエッジ部Ｅに存在する。   As shown in FIG. 9B, when a conduction current flows between the source region S and the drain region D of the TEG-FET FT2, for example, a current distribution as indicated by an arrow shown in the drawing is formed. The current exists mainly at the edge portion E adjacent to the edges on both sides of the channel of the TEG-FET FT2.

本発明の上記のようなＴＥＧ−ＦＥＴを用いて、本発明のテスト素子グループ（ＴＥＧ）をテストすることができる。   The test element group (TEG) of the present invention can be tested using the TEG-FET as described above of the present invention.

図１０は、本発明のＴＥＧテスト方法のフロー図である。図１０に示されたように、本発明のＴＥＧテスト方法は、図４乃至図９に示されたＴＥＧ−ＦＥＴのテストに用いられ、以下のようなステップを含む。   FIG. 10 is a flowchart of the TEG test method of the present invention. As shown in FIG. 10, the TEG test method of the present invention is used for testing the TEG-FET shown in FIGS. 4 to 9 and includes the following steps.

ステップＳ１００において、ＦＥＴのゲート領域とソース領域の間に第１の電圧を印加し、所定の時間が経過した後に、第１の電圧の印加を停止してＦＥＴの信頼性を測定する。例えば、酸化層の耐電圧特性を測定する。ここで、第１の電圧は、例えばゲート領域とソース領域の間で耐えられる最大電圧の期待値であり、例えば２０Ｖの直流電圧である。   In step S100, a first voltage is applied between the gate region and the source region of the FET, and after a predetermined time has elapsed, the application of the first voltage is stopped and the reliability of the FET is measured. For example, the withstand voltage characteristics of the oxide layer are measured. Here, the first voltage is, for example, an expected value of the maximum voltage that can be endured between the gate region and the source region, and is, for example, a DC voltage of 20V.

ステップＳ２００において、ＦＥＴのゲート領域とソース領域の間に第２の電圧を印加して、ＦＥＴの正常に動作する際の動作特性を測定する。例えば、ＦＥＴの遷移特性（ｔｒａｎｓｆｅｒ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を測定する。ここで、第２の電圧は、例えばゲート領域とソース領域の間の動作電圧範囲内の１組の値であり、例えば、−１０Ｖ〜＋１０Ｖの範囲内の１組の直流電圧値である。   In step S200, a second voltage is applied between the gate region and the source region of the FET, and the operating characteristics when the FET operates normally are measured. For example, the transfer characteristic of the FET is measured. Here, the second voltage is, for example, a set of values within an operating voltage range between the gate region and the source region, for example, a set of DC voltage values within a range of −10V to + 10V.

また、一実施例として、本発明のＴＥＧテスト方法において、上記ステップＳ１００と上記ステップＳ２００において、上記ゲート領域は、第１のゲート領域と第２のゲート領域を含み、上記第１のゲート領域と上記第２のゲート領域は、それぞれ上記軸線の両側に配置される。   In one embodiment, in the TEG test method of the present invention, in the step S100 and the step S200, the gate region includes a first gate region and a second gate region, and the first gate region The second gate regions are respectively disposed on both sides of the axis.

また、一実施例として、本発明のＴＥＧテスト方法において、上記ステップＳ１００と上記ステップＳ２００において、上記第１のゲート領域と上記第２のゲート領域は、上記ソース領域を避けてチップ内部ワイヤを介して接続される。   Also, as an example, in the TEG test method of the present invention, in the step S100 and the step S200, the first gate region and the second gate region avoid the source region via a chip internal wire. Connected.

また、一実施例として、本発明のＴＥＧテスト方法において、上記ステップＳ１００と上記ステップＳ２００において、上記第１のゲート領域と上記第２のゲート領域は、上記ドレイン領域を避けてチップ内部ワイヤを介して接続される。   As an example, in the TEG test method of the present invention, in the step S100 and the step S200, the first gate region and the second gate region avoid the drain region via a chip internal wire. Connected.

また、一実施例として、本発明のＴＥＧテスト方法において、上記ステップＳ１００と上記ステップＳ２００において、上記第１のゲート領域と上記第２のゲート領域は、外部リードを介して接続される。   As an example, in the TEG test method of the present invention, in the step S100 and the step S200, the first gate region and the second gate region are connected via an external lead.

また、一実施例として、本発明のＴＥＧテスト方法において、上記ソース領域、上記ドレイン領域、及び上記ゲート領域は、外部リードを介して各々の外部テストパットに接続される。   As an example, in the TEG test method of the present invention, the source region, the drain region, and the gate region are connected to each external test pad via an external lead.

また、一実施例として、本発明のＴＥＧテスト方法において、上記ソース領域、上記ドレイン領域、上記第１のゲート領域、及び上記第２のゲート領域は、外部リードを介して各々の外部テストパットに接続される。   In one embodiment, in the TEG test method of the present invention, the source region, the drain region, the first gate region, and the second gate region are connected to each external test pad via an external lead. Connected.

本発明のＴＥＧ−ＦＥＴ、及びそのＴＥＧテスト方法によると、ＴＥＧ−ＦＥＴのエッジ部分の信頼性と動作特性を測定することができるため、半導体装置の製品品質を全面的に分かることができ、半導体装置の製品品質の向上に有利である。   According to the TEG-FET and the TEG test method of the present invention, since the reliability and operating characteristics of the edge portion of the TEG-FET can be measured, the product quality of the semiconductor device can be fully understood. It is advantageous for improving the product quality of the apparatus.

以上、典型的な実施例によって本発明を説明したが、本発明の用語は、ただ例示的なものであり、制限的なものではないことを理解すべきである。本発明が様様な具体的な実施例によって具現できるため、本発明の範囲は、上記実施例の如何なる詳細説明にも限定されず、添付される特許請求の範囲内で広く解釈されるべきである。従って、本発明の特許請求の範囲、または均等範囲内の全ての変化と改良は、全て本発明の範囲に属する。   While the invention has been described in terms of exemplary embodiments, it is to be understood that the terminology of the invention is illustrative only and not limiting. Since the invention may be embodied in various specific embodiments, the scope of the invention is not limited to any detailed description of the above embodiments, but should be construed broadly within the scope of the appended claims. . Accordingly, all changes and modifications within the scope of claims or equivalents of the present invention are all within the scope of the present invention.

Claims (9)

基板と、
前記基板に位置するソース領域と、
前記基板に位置し、前記基板の水平方向において、前記ソース領域と対向して配置されているドレイン領域と、
前記基板に垂直する垂直方向において、前記基板上を覆う誘電体層と、
前記垂直方向において、前記誘電体層上に位置し、前記水平方向において、前記ソース領域と前記ドレイン領域の間に位置するゲート領域と、を含み、
前記ゲート領域は、前記水平方向において、ソース領域の中心領域から前記ドレイン領域の中心領域に向かう軸線と離れていることを特徴とするＴＥＧ−ＦＥＴ。 A substrate,
A source region located on the substrate;
A drain region located on the substrate and disposed opposite the source region in a horizontal direction of the substrate;
A dielectric layer covering the substrate in a vertical direction perpendicular to the substrate;
A gate region located on the dielectric layer in the vertical direction and located between the source region and the drain region in the horizontal direction;
The TEG-FET, wherein the gate region is separated from an axis line from a central region of the source region to a central region of the drain region in the horizontal direction. 前記ゲート領域は、第１のゲート領域と第２のゲート領域を含み、前記第１のゲート領域と第２のゲート領域は、それぞれ前記軸線の両側に配置されることを特徴とする請求項１に記載のＴＥＧ−ＦＥＴ。   2. The gate region includes a first gate region and a second gate region, and the first gate region and the second gate region are respectively disposed on both sides of the axis. The TEG-FET described in 1. 前記第１のゲート領域と前記第２のゲート領域は、前記ソース領域を避けてチップ内部ワイヤを介して接続されることを特徴とする請求項２に記載のＴＥＧ−ＦＥＴ。   3. The TEG-FET according to claim 2, wherein the first gate region and the second gate region are connected via a chip internal wire while avoiding the source region. 4. 前記第１のゲート領域と前記第２のゲート領域は、前記ドレイン領域を避けてチップ内部ワイヤを介して接続されることを特徴とする請求項２に記載のＴＥＧ−ＦＥＴ。   3. The TEG-FET according to claim 2, wherein the first gate region and the second gate region are connected via a chip internal wire while avoiding the drain region. 4. 前記第１のゲート領域と前記第２のゲート領域は、外部リードを介して接続されることを特徴とする請求項２に記載のＴＥＧ−ＦＥＴ。   The TEG-FET according to claim 2, wherein the first gate region and the second gate region are connected via an external lead. 前記ソース領域、前記ドレイン領域、及び前記ゲート領域は、外部リードを介して各々の外部テストパットに接続されることを特徴とする請求項１乃至５の何れか１項に記載のＴＥＧ−ＦＥＴ。   6. The TEG-FET according to claim 1, wherein the source region, the drain region, and the gate region are connected to respective external test pads via external leads. 前記請求項１乃至６に記載のＴＥＧ−ＦＥＴをテストするためのＴＥＧテスト方法において、
前記ＦＥＴの前記ゲート領域と前記ソース領域の間に第１の電圧を印加し、所定の時間が経過した後に、前記第１の電圧の印加を停止して前記ＦＥＴの信頼性を測定するステップＳ１００と、
前記ＦＥＴの前記ゲート領域と前記ソース領域の間に第２の電圧を印加して、前記ＦＥＴの動作特性を測定するステップＳ２００と、を含むことを特徴とするＴＥＧテスト方法。 In the TEG test method for testing the TEG-FET according to claim 1,
A step of applying a first voltage between the gate region and the source region of the FET and measuring the reliability of the FET by stopping the application of the first voltage after a predetermined time has elapsed. When,
Applying a second voltage between the gate region and the source region of the FET to measure an operational characteristic of the FET, and a TEG test method. 前記ステップＳ１００において、前記第１の電圧は、前記ゲート領域と前記ソース領域の間で耐えられる最大電圧の期待値であり、
前記ステップＳ２００において、前記第２の電圧は、前記ゲート領域と前記ソース領域の間の動作電圧範囲内の１組の値であることを特徴とする請求項７に記載のＴＥＧテスト方法。 In the step S100, the first voltage is an expected value of a maximum voltage that can be withstood between the gate region and the source region,
8. The TEG test method according to claim 7, wherein in the step S200, the second voltage is a set of values within an operating voltage range between the gate region and the source region. 前記ステップＳ１００において、前記第１の電圧は、２０Ｖであり、
前記ステップＳ２００において、前記第２の電圧は、前記ゲート領域と前記ソース領域の間の動作電圧範囲である−１０Ｖ〜＋１０Ｖの範囲内の１組の値であることを特徴とする請求項８に記載のＴＥＧテスト方法。 In the step S100, the first voltage is 20V,
9. The step S200, wherein the second voltage is a set of values within a range of −10V to + 10V that is an operating voltage range between the gate region and the source region. The TEG test method described.
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