JP2015201847A - 高分解能アナログ・デジタル変換器 - Google Patents
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Abstract
Description
本出願では、2014年4月8日出願の米国暫定特許第61/977、020号の仮出願の優先権を主張するものであり、その内容は本明細書にすべて組み込まれている。
この発明は、アナログ・デジタル変換のためのシステムと方法に関する。
例えば、本発明は以下の項目を提供する。
(項目1)
それぞれが第1と第2の極板を備えた、第1のコンデンサと第2のコンデンサを入力電圧で充電するステップと、
第1の基準電圧を、前記第1のコンデンサの前記第2の極板に接続するステップと、
第2の基準電圧を、前記第2のコンデンサの前記第1の極板に接続するステップと、
コンパレータを使用して、前記第1のコンデンサの前記第1の極板と、前記第2のコンデンサの前記第2の極板間の電位差である、出力電圧の極性を判定するステップと、
前記出力電圧の前記極性を表す2進ビットを出力するステップと、
前記2進ビットに基づき、前記出力電圧の前記極性を切り換えて、前記出力電圧を整流するステップと、
を備える、アナログ・デジタル変換方法。
(項目2)
第1の出力端子が、前記第1のコンデンサの前記第1の極板に接続され、第2の出力端子が、前記第2のコンデンサの前記第2の極板に接続され、
前記極性を切り換えるステップが、前記2進ビットに基づいて、前記第1の出力端子への接続と第2の出力端子への接続とを切り換えるステップを備える、上記項目に記載の方法。
(項目3)
前記極性を切り換えるステップは、
前記極性が正であれば、前記第1の出力端子を、前記第2のコンデンサの前記第2の極板に接続し、前記第2の出力端子を、前記第1のコンデンサの前記第1の極板に接続し、
前記極性が負であれば、前記第2の出力端子を、前記第2のコンデンサの前記第2の極板に接続し、前記第1の出力端子を、前記第1のコンデンサの前記第1の極板に接続する、上記項目のいずれかに記載の方法。
(項目4)
前記第1と第2の出力端子を、前記正と負の入力端子に接続することにより、残差を再循環するステップをさらに備える、上記項目のいずれかに記載の方法。
(項目5)
前記第1の基準電圧と前記第2の基準電圧との間の電位差が、スケール電圧の半分に等しい、上記項目のいずれかに記載の方法。
(項目6)
前記第1の基準電圧を、前記第1のコンデンサの前記第2の極板に接続するステップと、前記第2の基準電圧を、前記第2のコンデンサの前記第1の極板に接続するステップとが同時に行われる、上記項目のいずれかに記載の方法。
(項目7)
前記方法を繰り返して、前記入力電圧を変更する前に14ビット以上を抽出する、上記項目のいずれかに記載の方法。
(項目8)
前記入力電圧は、共通モード電圧を中心とする差分電圧である、上記項目のいずれかに記載の方法。
(項目9)
前記第1の基準電圧と前記第2の基準電圧とが、第3のコンデンサと第4のコンデンサにより各々供給される、上記項目のいずれかに記載の方法。
(項目10)
前記第1のコンデンサの容量と、前記第2のコンデンサの容量とは等しくない、上記項目のいずれかに記載の方法。
(項目11)
それぞれが第1と第2の極板を備えた、第1のコンデンサと第2のコンデンサと、
前記第1のコンデンサと前記第2のコンデンサを、入力電圧で充電するように構成された、正の入力端子と負の入力端子と、
前記第1のコンデンサの前記第2の極板に切り換え可能に接続された、第1の基準電圧源と、
前記第2のコンデンサの前記第1の極板に切り換え可能に接続された、第2の基準電圧源と、
前記第1のコンデンサの前記第1の極板と、前記第2のコンデンサの前記第2の極板に接続され、コンパレータ出力を持つコンパレータと、
第1と第2の出力端子であって、各端子が、前記第1のコンデンサの前記第1の極板と、前記第2のコンデンサの前記第2の極板に切り換え可能に接続され、前記端子の切り換え可能な接続が、前記コンパレータ出力により制御される、第1と第2の出力端子と、を備える、アナログ・デジタル変換システム。
(項目12)
前記端子の前記切り換え可能な接続は、
前記極性が正の場合には、前記第1の出力端子を前記第2のコンデンサの前記第2の極板に電気的に接続し、前記第2の出力端子を前記第1のコンデンサの前記第1の極板に電気的に接続し、
前記極性が負の場合には、前記第2の出力端子を前記第2のコンデンサの前記第2の極板に電気的に接続し、前記第1の出力端子を前記第1のコンデンサの前記第1の極板に電気的に接続するように構成されている、上記項目のいずれかに記載のシステム。
(項目13)
前記第1と第2の出力端子は、前記正と負の入力端子にそれぞれ接続されている、上記項目のいずれかに記載のシステム。
(項目14)
前記第1の基準電圧源と、前記第2の基準電圧源との間の電位差は、スケール電圧の半分に等しい、上記項目のいずれかに記載のシステム。
(項目15)
前記第1の基準電圧源は、第3のコンデンサを備え、前記第2の基準電圧源は、第4のコンデンサを備える、上記項目のいずれかに記載のシステム。
(項目16)
前記第1のコンデンサの容量と、前記第2のコンデンサの容量とは等しくない、上記項目のいずれかに記載のシステム。
(項目17)
それぞれが第1と第2の極板を備えた、第1のコンデンサと第2のコンデンサと、
前記第1のコンデンサと前記第2のコンデンサを入力電圧で充電するための手段と、
第1の基準電圧を、前記第1のコンデンサの前記第2の極板に接続するための手段と、
第2の基準電圧を、前記第2のコンデンサの前記第1の極板に接続するための手段と、
前記第1のコンデンサの前記第1の極板と、前記第2のコンデンサの前記第2の極板との間の電位差である出力電圧の極性を判定するための手段と、
前記出力電圧の前記極性を表す2進ビットを出力するための手段と、
前記2進ビットに基づいて前記出力電圧の前記極性を切り換え、前記出力電圧を整流するための手段と、を備えるアナログ・デジタル変換システム。
(項目18)
前記極性を切り換えるための前記手段は、
前記極性が正の場合には、前記第1の出力端子を前記第2のコンデンサの前記第2の極板に接続し、前記第2の出力端子を前記第1のコンデンサの前記第1の極板に接続し、
前記極性が負の場合には、前記第2の出力端子を前記第2のコンデンサの前記第2の極板に接続し、前記第1の出力端子を前記第1のコンデンサの前記第1の極板に接続する手段を備える、上記項目のいずれかに記載のシステム。
(項目19)
前記第1と第2の出力端子を、前記正と負の入力端子に接続することにより、残差を再循環する手段をさらに備える、上記項目のいずれかに記載のシステム。
(項目20)
前記第1の基準電圧と前記第2の基準電圧とが、第3のコンデンサと第4のコンデンサとにより各々供給される、上記項目のいずれかに記載のシステム。
(摘要)
本明細書に開示するシステム、方法、装置は、ビットパーステージADCに関する。ビットパーステージADCは、各ステージで1ビット以上を抽出し、後続の類似の、または同一のステージがさらに多くのビットを生成することができるように、残差を生成する。ADCは1ビットを入力の記号(例えば、極性)を観察することにより抽出できるように、反射された2進出力符号を使用する。入力を整流し、2を掛け、全長の半分でレベルシフトさせることにより、残差を生成することができる。コンデンサとスイッチを使用して、残差を生成することができる。このためADCは、消費電力が小さく、小型化することができる。
以下の説明では、低電力ビットパーステージアナログ・デジタル変換器(ADC)の設計を開示する。ADCは、入力の極性を測定して判定することにより、入力から1ビットを抽出し、同一ステージにより使用可能な残差を出力して、後続のビットを決定する、折り曲げ型ビットパーステージ変換器を実装してもよい。ADCは、従来のADCに対して小型化した、コンパクトな再循環設計を使用して実装することができる。再循環による実装を行うと、ADCの分解能を可変にすることができる。例えば、ADCは追加したサイクル用残差を再循環させることにより、入力からさらに多くのビットを抽出することができ、回路の変更も必要としない。低消費電力のままでも高いスループットが得られる、カスケード設計も期待できる。
Residue=−2|VIN|+VR
となる。ステージ100の後に1つ以上のステージがある場合には、残差信号が次のステージに受け渡される。
2VIN+VR=−2VIN+VR=VR
となるので、残差が跳び不連続になることがないことには、注目すべきである。
VA=VCM+VIN/2
VB=VCM−VIN/2
のように、共通モード電圧VCMを中心とした差分入力である。差分動作は、電源ノイズを除去することができるので有益である、といってよい。読出し信号がゲート304a−bを閉じると、入力電圧がコンパレータ308の入力電圧に印加される。コンパレータ308は、入力の極性を判定してから信号bを出力する。信号bは、回路300の第1出力ビットである。信号bは、スイッチ306a−bを制御するためにも使用される。スイッチ306a−bは、VINの極性に基づいて、回路300のノード338aと338b間の電圧の極性を切り換えるので、コンパレータ308と共に整流器として機能する。この整流は差分信号の配線とクロスして行われるので本質的にエラーフリーである。図3に示すように、スイッチ306a−bは、正のVINに対応する位置に示される。
+VR=VCM+VSH/2
−VR=VCM−VSH/2
VSHは、回路300のスケール電圧の半分に等しくてもよい。
VB−VA+VR
で与えられる電位を持つ。また、コンデンサ316の下側極板は、
−VR−(VB−VA)
で与えられる電位を持つ。
その結果、コンデンサ314の上側極板とコンデンサ316の下側極板間の電位差は
2(VB−VA)+VSH
となる。この電位差をさらに一般化して表すと
−2|VIN|+VSH
となるが、これは図1に示すビットパーステージ変換器の伝達関数である。この電位差は、第1ステージの残差R1である。
R2=−2|R1|+VSH
となる。この電位差R2は、ゲート320a−b(読出し信号はローであると仮定)を介して供給され、バッファー322a−bを介して入力に戻される。コンパレータ308は、R2の極性を判定して、3番目の出力ビットを出力する。R2は,コンデンサ314、316にも印加される。
VOUT=−|VIN|
となるように、スイッチ422a−bも制御する。この整流は差分信号の配線とクロスして行われるので実質的にエラーフリーであり得る。回路412のスイッチは、正入力に対応する位置に示される。回路412の効果は、伝達関数402に示される。
Residue=−2|VIN|+VR
となる。ここで、VRは、第1と第2の基準電圧の電位差である。
Claims (20)
- それぞれが第1と第2の極板を備えた、第1のコンデンサと第2のコンデンサを入力電圧で充電するステップと、
第1の基準電圧を、前記第1のコンデンサの前記第2の極板に接続するステップと、
第2の基準電圧を、前記第2のコンデンサの前記第1の極板に接続するステップと、
コンパレータを使用して、前記第1のコンデンサの前記第1の極板と、前記第2のコンデンサの前記第2の極板間の電位差である、出力電圧の極性を判定するステップと、
前記出力電圧の前記極性を表す2進ビットを出力するステップと、
前記2進ビットに基づき、前記出力電圧の前記極性を切り換えて、前記出力電圧を整流するステップと、
を備える、アナログ・デジタル変換方法。 - 第1の出力端子が、前記第1のコンデンサの前記第1の極板に接続され、第2の出力端子が、前記第2のコンデンサの前記第2の極板に接続され、
前記極性を切り換えるステップが、前記2進ビットに基づいて、前記第1の出力端子への接続と第2の出力端子への接続とを切り換えるステップを備える、請求項1に記載の方法。 - 前記極性を切り換えるステップは、
前記極性が正であれば、前記第1の出力端子を、前記第2のコンデンサの前記第2の極板に接続し、前記第2の出力端子を、前記第1のコンデンサの前記第1の極板に接続し、
前記極性が負であれば、前記第2の出力端子を、前記第2のコンデンサの前記第2の極板に接続し、前記第1の出力端子を、前記第1のコンデンサの前記第1の極板に接続する、請求項1または2に記載の方法。 - 前記第1と第2の出力端子を、前記正と負の入力端子に接続することにより、残差を再循環するステップをさらに備える、請求項1から請求項3のいずれか1項に記載の方法。
- 前記第1の基準電圧と前記第2の基準電圧との間の電位差が、スケール電圧の半分に等しい、請求項1から請求項4のいずれか1項に記載の方法。
- 前記第1の基準電圧を、前記第1のコンデンサの前記第2の極板に接続するステップと、前記第2の基準電圧を、前記第2のコンデンサの前記第1の極板に接続するステップとが同時に行われる、請求項1から請求項5のいずれか1項に記載の方法。
- 前記方法を繰り返して、前記入力電圧を変更する前に14ビット以上を抽出する、請求項4に記載の方法。
- 前記入力電圧は、共通モード電圧を中心とする差分電圧である、請求項1から請求項7のいずれか1項に記載の方法。
- 前記第1の基準電圧と前記第2の基準電圧とが、第3のコンデンサと第4のコンデンサにより各々供給される、請求項1から請求項8のいずれか1項に記載の方法。
- 前記第1のコンデンサの容量と、前記第2のコンデンサの容量とは等しくない、請求項1から請求項9のいずれか1項に記載の方法。
- それぞれが第1と第2の極板を備えた、第1のコンデンサと第2のコンデンサと、
前記第1のコンデンサと前記第2のコンデンサを、入力電圧で充電するように構成された、正の入力端子と負の入力端子と、
前記第1のコンデンサの前記第2の極板に切り換え可能に接続された、第1の基準電圧源と、
前記第2のコンデンサの前記第1の極板に切り換え可能に接続された、第2の基準電圧源と、
前記第1のコンデンサの前記第1の極板と、前記第2のコンデンサの前記第2の極板に接続され、コンパレータ出力を持つコンパレータと、
第1と第2の出力端子であって、各端子が、前記第1のコンデンサの前記第1の極板と、前記第2のコンデンサの前記第2の極板に切り換え可能に接続され、前記端子の切り換え可能な接続が、前記コンパレータ出力により制御される、第1と第2の出力端子と、を備える、アナログ・デジタル変換システム。 - 前記端子の前記切り換え可能な接続は、
前記極性が正の場合には、前記第1の出力端子を前記第2のコンデンサの前記第2の極板に電気的に接続し、前記第2の出力端子を前記第1のコンデンサの前記第1の極板に電気的に接続し、
前記極性が負の場合には、前記第2の出力端子を前記第2のコンデンサの前記第2の極板に電気的に接続し、前記第1の出力端子を前記第1のコンデンサの前記第1の極板に電気的に接続するように構成されている、請求項11に記載のシステム。 - 前記第1と第2の出力端子は、前記正と負の入力端子にそれぞれ接続されている、請求項11または12に記載のシステム。
- 前記第1の基準電圧源と、前記第2の基準電圧源との間の電位差は、スケール電圧の半分に等しい、請求項11から請求項13のいずれか1項に記載のシステム。
- 前記第1の基準電圧源は、第3のコンデンサを備え、前記第2の基準電圧源は、第4のコンデンサを備える、請求項11から請求項14のいずれか1項に記載のシステム。
- 前記第1のコンデンサの容量と、前記第2のコンデンサの容量とは等しくない、請求項11から請求項15のいずれか1項に記載のシステム。
- それぞれが第1と第2の極板を備えた、第1のコンデンサと第2のコンデンサと、
前記第1のコンデンサと前記第2のコンデンサを入力電圧で充電するための手段と、
第1の基準電圧を、前記第1のコンデンサの前記第2の極板に接続するための手段と、
第2の基準電圧を、前記第2のコンデンサの前記第1の極板に接続するための手段と、
前記第1のコンデンサの前記第1の極板と、前記第2のコンデンサの前記第2の極板との間の電位差である出力電圧の極性を判定するための手段と、
前記出力電圧の前記極性を表す2進ビットを出力するための手段と、
前記2進ビットに基づいて前記出力電圧の前記極性を切り換え、前記出力電圧を整流するための手段と、を備えるアナログ・デジタル変換システム。 - 前記極性を切り換えるための前記手段は、
前記極性が正の場合には、前記第1の出力端子を前記第2のコンデンサの前記第2の極板に接続し、前記第2の出力端子を前記第1のコンデンサの前記第1の極板に接続し、
前記極性が負の場合には、前記第2の出力端子を前記第2のコンデンサの前記第2の極板に接続し、前記第1の出力端子を前記第1のコンデンサの前記第1の極板に接続する手段を備える、請求項17に記載のシステム。 - 前記第1と第2の出力端子を、前記正と負の入力端子に接続することにより、残差を再循環する手段をさらに備える、請求項17または18に記載のシステム。
- 前記第1の基準電圧と前記第2の基準電圧とが、第3のコンデンサと第4のコンデンサとにより各々供給される、請求項17から請求項19のいずれか1項に記載のシステム。
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Families Citing this family (1)
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EP3737980A4 (en) | 2018-01-14 | 2021-11-10 | Light Field Lab, Inc. | SYSTEMS AND METHODS FOR LOCATING TRANSVERSE ENERGY IN ENERGY RELAYS USING ORDERED STRUCTURES |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5472661A (en) * | 1977-11-21 | 1979-06-11 | Yokogawa Hokushin Electric Corp | Analog digital converter |
US4667180A (en) * | 1986-01-27 | 1987-05-19 | General Datacomm, Inc. | Continuous time domain analog-digital converter |
JPH05235766A (ja) * | 1991-10-07 | 1993-09-10 | Nec Corp | A/d変換器 |
US5499027A (en) * | 1994-02-24 | 1996-03-12 | Massachusetts Institute Of Technology | Digitally self-calibrating pipeline analog-to-digital converter |
JP2010283773A (ja) * | 2009-06-08 | 2010-12-16 | Fujitsu Semiconductor Ltd | スイッチトキャパシタ回路及びそれを有するパイプライン型ad変換回路 |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3187325A (en) | 1962-07-02 | 1965-06-01 | Bell Telephone Labor Inc | Analog-to-digital converter |
US4691190A (en) | 1986-01-27 | 1987-09-01 | General Datacomm, Inc. | Analog-digital converter |
US4931797A (en) | 1987-11-11 | 1990-06-05 | Matsushita Electric Industrial Co., Ltd. | Folding circuit and serial-type A/D converter |
US5461381A (en) * | 1993-12-13 | 1995-10-24 | Motorola, Inc. | Sigma-delta analog-to-digital converter (ADC) with feedback compensation and method therefor |
US5581252A (en) * | 1994-10-13 | 1996-12-03 | Linear Technology Corporation | Analog-to-digital conversion using comparator coupled capacitor digital-to-analog converters |
WO1996037951A1 (en) * | 1995-05-23 | 1996-11-28 | Analog Devices, Inc. | Switched capacitor offset suppression |
US5703589A (en) * | 1996-03-08 | 1997-12-30 | Burr-Brown Corporation | Switched capacitor input sampling circuit and method for delta sigma modulator |
SE9604617L (sv) | 1996-12-16 | 1998-06-17 | Ericsson Telefon Ab L M | Cyklisk analog-digitalomvandling |
US6445331B1 (en) * | 2001-08-14 | 2002-09-03 | National Semiconductor Corporation | Apparatus and method for common-mode regulation in a switched capacitor circuit |
US6630898B1 (en) * | 2001-08-14 | 2003-10-07 | National Semiconductor Corporation | Low voltage, unit delay quantizer with feedforward auto-zero mechanism |
US6674386B2 (en) * | 2002-05-10 | 2004-01-06 | Analog Devices, Inc. | Dual channel analog to digital converter |
JP4302672B2 (ja) * | 2005-07-14 | 2009-07-29 | シャープ株式会社 | Ad変換器 |
JP4751667B2 (ja) * | 2005-08-12 | 2011-08-17 | 富士通セミコンダクター株式会社 | 逐次比較型ad変換器。 |
TWI304686B (en) * | 2006-01-06 | 2008-12-21 | Realtek Semiconductor Corp | Pipeline analog-to-digital converter capable of sharing comparators |
KR100824793B1 (ko) * | 2006-07-19 | 2008-04-24 | 삼성전자주식회사 | 기준 전압을 스스로 공급하는 파이프라인 구조의 아날로그디지털 컨버터 |
US7851013B2 (en) * | 2007-03-08 | 2010-12-14 | Nitto Denko Corporation | Underlay substrate, screen printing method and manufacturing method of printed circuit substrate |
WO2009091620A1 (en) * | 2008-01-17 | 2009-07-23 | President And Fellows Of Harvard College | Digital background calibration in pipelined adcs |
EP2141802A1 (en) * | 2008-07-03 | 2010-01-06 | Stmicroelectronics SA | Switched capacitor amplifier |
US7898453B2 (en) * | 2008-12-05 | 2011-03-01 | Qualcomm Incorporated | Apparatus and method for successive approximation analog-to-digital conversion |
CN101938279A (zh) * | 2009-06-30 | 2011-01-05 | 比亚迪股份有限公司 | 一种模数转换电路、模数转换方法及图像处理系统 |
US8736471B2 (en) * | 2012-08-22 | 2014-05-27 | Hittite Microwave Corporation | Methods and apparatus for calibrating stages in pipeline analog-to-digital converters |
US8791845B2 (en) * | 2012-08-31 | 2014-07-29 | Texas Instruments Incorporated | Circuitry and method for reducing area and power of a pipelince ADC |
US8860599B1 (en) * | 2013-06-06 | 2014-10-14 | Mediatek Inc. | Analog-to-digital conversion apparatus and method capable of achieving fast settling |
-
2015
- 2015-04-06 JP JP2015077547A patent/JP6618701B2/ja active Active
- 2015-04-07 TW TW104111146A patent/TWI663838B/zh active
- 2015-04-07 US US14/680,271 patent/US9236880B2/en active Active
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- 2015-04-08 CN CN201510162131.4A patent/CN104980157B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5472661A (en) * | 1977-11-21 | 1979-06-11 | Yokogawa Hokushin Electric Corp | Analog digital converter |
US4667180A (en) * | 1986-01-27 | 1987-05-19 | General Datacomm, Inc. | Continuous time domain analog-digital converter |
JPH05235766A (ja) * | 1991-10-07 | 1993-09-10 | Nec Corp | A/d変換器 |
US5499027A (en) * | 1994-02-24 | 1996-03-12 | Massachusetts Institute Of Technology | Digitally self-calibrating pipeline analog-to-digital converter |
JP2010283773A (ja) * | 2009-06-08 | 2010-12-16 | Fujitsu Semiconductor Ltd | スイッチトキャパシタ回路及びそれを有するパイプライン型ad変換回路 |
Also Published As
Publication number | Publication date |
---|---|
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