JP2015181154A - 逆バイアスｈｅｍｔトランジスタを備えた電子装置 - Google Patents

逆バイアスｈｅｍｔトランジスタを備えた電子装置 Download PDF

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Abstract

【課題】逆バイアスされたツェナーダイオードの挙動と類似の挙動を有する電子装置を提供する。
【解決手段】電子装置１００は、第１のＨＥＭＴトランジスタ１０６と、第１のＨＥＭＴトランジスタのソース１０８とドレイン１１０との間に正値の電圧を印加することによって、第１のＨＥＭＴトランジスタを逆バイアス可能なバイアス手段１０２、１０３、１０４とを少なくとも備える。第１のＨＥＭＴトランジスタは、ゲート１１２とドレインとの間の電圧が、しきい値より高いときにオンする。
【選択図】図１

Description

本発明は、マイクロ電子部品に関し、より詳細には少なくとも電子装置が逆バイアスされたときにツェナーダイオードの挙動と類似の挙動を有する電子装置に関する。そのような電子装置は、電子回路内の電圧を調整するか、基準電源として働くか、電子回路を保護するか、更には電圧モニタを行うことを可能にするために使用されると有利である。本発明は、また、逆バイアスＨＥＭＴトランジスタの使用によって電気接続内の電流の流れを制御するための方法に関する。
順バイアスされたとき（Ｖａｎｏｄｅ−Ｖｃａｔｈｏｄｅ＞０）だけオンになり、電流を単一方向即ち順方向（ダイオードのアノードからカソードへ）にだけ流す従来のダイオードと異なり、逆バイアスされたツェナーダイオード（Ｖｃａｔｈｏｄｅ−Ｖａｎｏｄｅ＞０）は、その端子間の電圧（Ｖｃａｔｈｏｄｅ−Ｖａｎｏｄｅ）が、ツェナーダイオードの電子なだれしきい値（ツェナー電圧とも呼ばれる）に対応する特定値より高い場合のみ逆方向（ツェナーダイオードのカソードからアノード）にも電流を流す。更に、逆バイアスされたツェナーダイオードが、その端子間の電圧を、ツェナーダイオードを通る逆電流の値と関係なくツェナー電圧と実質的に等しい値に保持する場合、ツェナーダイオードは、例えば、数ボルトから数十ボルトまでの電圧範囲の電圧調整を約１００ｍＶの精度で行うことを可能にする。
ツェナーダイオードは、高ドープＰＮ接合によって構成され、そのツェナー電圧の値は、ツェナーダイオードを製造する技術に依存する。
ツェナー電圧の値が調整可能又はプログラム可能なツェナーダイオードと類似の挙動を有する電子装置がある。しかしながら、そのような電子装置は、例えばレギュレータＴＬ４３１／ＴＬ４３２のように、複雑であり、トランジスタ、キャパシタ、抵抗、ダイオードなどの多数の電子部品を含む。
また、双方向、即ち、逆バイアスの場合に端子間の電圧（Ｖｃａｔｈｏｄｅ−Ｖａｎｏｄｅ）が第１のツェナー電圧の値より高い場合だけ逆電流を流し、順バイアスの場合に端子間の電圧（Ｖｃａｔｈｏｄｅ−Ｖａｎｏｄｅ）が第２のツェナー電圧の値より低い場合だけ順電流を流す、ツェナーダイオードと類似の挙動を有する電子装置もある。そのような電子装置は、約１７５℃に制限された動作温度を有するという欠点を有し、その理由は、この温度を超えると、ツェナー電圧の値は、なだれ現象によって温度と共に増大するので保証されなくなる。この欠点は、ツェナー電圧の値がダイオード内のなだれ現象に基づくので、単純なツェナーダイオードにも見られる。
本発明の１つの目的は、逆バイアスツェナーダイオードの挙動と類似の挙動、即ち端子間の電圧がある値を超えたときだけオンになる挙動を有する電子装置であって、製造に多数の電子部品を必要とせず、先行技術の装置の動作温度範囲より高い動作温度範囲で使用可能な電子装置を提供することである。
このため、以下の電子装置が提案される。当該電子装置は、
第１のＨＥＭＴトランジスタと、
第１のＨＥＭＴトランジスタのソースと第１のＨＥＭＴトランジスタのドレインとの間に正値の電圧ＶＳＤを印加することによって第１のＨＥＭＴトランジスタを少なくとも逆バイアスすることが可能なバイアス手段とを含み、
第１のＨＥＭＴトランジスタは、第１のＨＥＭＴトランジスタのゲートと第１のＨＥＭＴトランジスタのドレインとの間の電圧ＶＧＤの値が、第１のＨＥＭＴトランジスタのしきい電圧Ｖｔｈの値より高いときにオンになることが可能である。
本発明は、電子装置が少なくとも、
第１のＨＥＭＴトランジスタ及び第２のＨＥＭＴトランジスタと、
第１のＨＥＭＴトランジスタのソースと第１のＨＥＭＴトランジスタのドレインとの間に正値の電圧ＶＳＤを印加することによって、第１のＨＥＭＴトランジスタを少なくとも逆バイアスすることが可能なバイアス手段とを含み、
第１のＨＥＭＴトランジスタは、第１のＨＥＭＴトランジスタのゲートと第１のＨＥＭＴトランジスタのドレインとの間の電圧ＶＧＤの値が、第１のＨＥＭＴトランジスタのしきい電圧Ｖｔｈの値より高いときにオンになることができ、
第１のＨＥＭＴトランジスタのゲートが、第１のＨＥＭＴトランジスタのソースに電気的に接続され、
電子装置が、第１の構成又は第２の構成に従って構成され、
第１の構成では、
第２のＨＥＭＴトランジスタのソースが、第１のＨＥＭＴトランジスタのソースに電気的に接続され、
第２のＨＥＭＴトランジスタのドレインが、第１のＨＥＭＴトランジスタのドレインに電気的に接続され、
第２のＨＥＭＴトランジスタのゲートが、約１ＭΩより高い値の少なくとも１つの第１の抵抗を介して第２のＨＥＭＴトランジスタのソースに電気的に接続されると共に、約１ＭΩより高い値の少なくとも１つの第２の抵抗を介して第２のＨＥＭＴトランジスタのドレインに電気的に接続され、
第２のＨＥＭＴトランジスタのしきい電圧Ｖｔｈ２の値がゼロであり、
バイアス手段が、負値の電圧ＶＳＤを印加することによって第１のＨＥＭＴトランジスタと第２のＨＥＭＴトランジスタを順バイアス可能であり、
第２の構成では、
第２のＨＥＭＴトランジスタのソースが、第１のＨＥＭＴトランジスタのドレインに電気的に接続され、
第２のＨＥＭＴトランジスタのドレインが、第１のＨＥＭＴトランジスタのソースに電気的に接続され、
第２のＨＥＭＴトランジスタのゲートが、第２のＨＥＭＴトランジスタのソースに電気的に接続され、
第２のＨＥＭＴトランジスタは、第２のＨＥＭＴトランジスタのゲートと第２のＨＥＭＴトランジスタのドレインとの間の電圧ＶＧＤ２の値が、第２のＨＥＭＴトランジスタのしきい電圧Ｖｔｈ２の値より高いときにオンになることが可能な構成である、電子装置が提案される。
そのような電子装置は、ＨＥＭＴ（「高電子移動度トランジスタ」）トランジスタのこれまで使用されていなかった特性を用いる。実際には、本発明による電子装置では、順バイアスされたＨＥＭＴトランジスタ、即ち、ドレインとソース間に正値の電圧ＶＤＳが印加されるＨＥＭＴトランジスタの従来の使用法と異なり、ＨＥＭＴトランジスタは、この場合、ＨＥＭＴトランジスタのソースとドレイン間に正値の電圧ＶＳＤを印加することによって、その通常の使用法から外れ、逆バイアスである。ＨＥＭＴトランジスタのそのような逆バイアス状態では、電流が、ＨＥＭＴトランジスタ内をソースからドレインに流れ、一方そのようなＨＥＭＴトランジスタの従来の使用では、電流はドレインからソースに流れる。一方、逆バイアスＨＥＭＴトランジスタは、ＨＥＭＴトランジスタのゲートとドレイン間の電圧ＶＧＤの値が、ＨＥＭＴトランジスタのしきい電圧Ｖｔｈの値より高いときにオンになることが可能である。したがって、ＨＥＭＴトランジスタのしきい電圧Ｖｔｈの値及び／又はＨＥＭＴトランジスタのゲートとソース間の電圧ＶＧＳの値を調整することによって、ＨＥＭＴトランジスタのバイアス電圧（ツェナー電圧と呼ばれる）の値を規定することができ、この値を超えると、ＨＥＭＴトランジスタはオンになり、電流がＨＥＭＴトランジスタのソースからドレインに流れることができ、この値より低いと、ＨＥＭＴトランジスタがオフになる。したがって、そのような電子装置は、端子間の電圧の値の容易な調節を可能にし、その値を超えると電流が電子装置を流れうる。
したがって、そのような電子装置は、逆バイアスツェナーダイオードの挙動と類似の挙動を有する。更に、この電子装置は、その製造に多数の電子部品を必要としない。この電子装置は、更に、例えば約−４０℃〜＋３００℃、更にはこれ以上の先行技術の装置の温度範囲より高い温度範囲で使用されうる。
第１のＨＥＭＴトランジスタのゲートは、第１のＨＥＭＴトランジスタのソースに電気的に接続される。
電子装置は、順バイアス中、順バイアス又は逆バイアスされたツェナーダイオードの挙動と類似の挙動を有する。
この場合、第１のＨＥＭＴトランジスタのゲートは、第１のＨＥＭＴトランジスタのソースに直接電気的に接続されてもよく、第１のＨＥＭＴトランジスタは、エンハンスメント型（「ノーマリオフ」）のものであってもよい。したがって、第１のＨＥＭＴトランジスタのゲートとソース間の電圧ＶＧＳの値は、ゼロであり、電流が電子装置を流れうる最低の電圧の値は、第１のＨＥＭＴトランジスタのしきい電圧Ｖｔｈの値の調整によって設定されうる（ＶＳＤ＞Ｖｔｈ−ＶＧＳのときにＨＥＭＴトランジスタがオンになるので）。
あるいは、第１のＨＥＭＴトランジスタのゲートは、第１のＨＥＭＴトランジスタのゲートと第１のＨＥＭＴトランジスタのソースとの間に非ゼロ値の電圧ＶＧＳを印加可能な第１の電圧源を介して、第１のＨＥＭＴトランジスタのソースに電気的に接続されてもよい。この場合、ＨＥＭＴトランジスタが順バイアスされたときにトランジスタをほぼオンにすることにあるＨＥＭＴトランジスタのゲートの従来の使用と異なり、ここでは第１のＨＥＭＴトランジスタのゲートは、第１のＨＥＭＴトランジスタ（及び、例えば、電子装置も）が完全オフ状態からオン状態にきわめて小さい固有抵抗で切り換わる電圧の値をオフセットするために使用される。したがって、電流が電子装置を流れうる最低の電圧の値は、第１のＨＥＭＴトランジスタのしきい電圧Ｖｔｈの値の調整及び／又は第１の電圧源によって出力される電圧ＶＧＳの値の事後調整によって設定されうる。この代替案により、プログラム可能なツェナーダイオードの挙動に対応する挙動の電子装置を作成可能である。
電子装置は、第２のＨＥＭＴトランジスタをさらに備えてよく、これにより、
第２のＨＥＭＴトランジスタのソースが、第１のＨＥＭＴトランジスタのソースに電気的に接続され、
第２のＨＥＭＴトランジスタのドレインが、第１のＨＥＭＴトランジスタのドレインに電気的に接続され、
第２のＨＥＭＴトランジスタのゲートが、約１ＭΩより高い値の少なくとも１つの第１の抵抗を介して第２のＨＥＭＴトランジスタのソースに電気的に接続されると共に、約１ＭΩより高い値の少なくとも１つの第２の抵抗を介して第２のＨＥＭＴトランジスタのドレインに電気的に接続され、
第２のＨＥＭＴトランジスタのしきい電圧Ｖｔｈ２の値がゼロになり、
バイアス手段は、負の値の電圧ＶＳＤを印加することによって第１のＨＥＭＴトランジスタと第２のＨＥＭＴトランジスタを順バイアス可能である。そのような電子装置は、ツェナー電圧の値がプログラム可能な逆バイアスツェナーダイオードの挙動に加えて、順バイアス中に、順バイアスツェナーダイオードの挙動と類似の挙動を有するという利点を有する。
電子装置は、第２のＨＥＭＴトランジスタを備えてもよく、それにより、
第２のＨＥＭＴトランジスタのソースが、第１のＨＥＭＴトランジスタのドレインに電気的に接続され、
第２のＨＥＭＴトランジスタのドレインが、第１のＨＥＭＴトランジスタのソースに電気的に接続され、
第２のＨＥＭＴトランジスタのゲートが、第２のＨＥＭＴトランジスタのソースに電気的に接続され、
第２のＨＥＭＴトランジスタは、第２のＨＥＭＴトランジスタのゲートと第２のＨＥＭＴトランジスタのドレインとの間の電圧ＶＧＤ２の値が第２のＨＥＭＴトランジスタのしきい電圧Ｖｔｈ２より高いときにオンになりうる。そのような電子装置は、双方向ツェナーダイオードの挙動と類似の挙動、即ち、逆バイアスで電圧ＶＳＤが第１のツェナー電圧の値より高いときにオンであり、順バイアスでこの電圧ＶＳＤが第２のツェナー電圧の値より低いときもオンである挙動を有するという利点を有する。
この場合、即ち、電子装置が、第２の構成に従って構成されたとき、第２のＨＥＭＴトランジスタのゲートが、第２のＨＥＭＴトランジスタのソースに直接電気的に接続され、第２のＨＥＭＴトランジスタが、エンハンスメント型でもよい。したがって、第２のＨＥＭＴトランジスタのゲートとソース間の電圧ＶＧＳ２の値はゼロであり、順バイアスで電流が電子装置を流れうる最低の電圧の値（即ち、第２のツェナー電圧）が、第２のＨＥＭＴトランジスタのしきい電圧Ｖｔｈ２の値の調整によって調整されうる。
あるいは、電子装置が、第２の構成に従って構成されたとき、第２のＨＥＭＴトランジスタのゲートは、第２のＨＥＭＴトランジスタのゲートと第２のＨＥＭＴトランジスタのソースとの間に非ゼロ電圧ＶＧＳ２を印加可能な第２の電圧源を介して第２のＨＥＭＴトランジスタのソースに電気的に接続されてもよい。この場合、第２のＨＥＭＴトランジスタのゲートは、第２のＨＥＭＴトランジスタ（及び、例えば、電子装置も）完全オフ状態からオン状態にきわめて小さい固有抵抗で切り換わる電圧の値をオフセットするために使用される。したがって、電流が順バイアス電子装置を流れうる最低の電圧（第２のツェナー電圧）の値が、第２のＨＥＭＴトランジスタのしきい電圧Ｖｔｈ２の値の調整及び／又は第２の電圧源によって出力された電圧ＶＧＳ２の値の事前調整とによって設定されうる。この代替案は、電子装置を、双方向でプログラム可能なツェナーダイオードの挙動に対応する挙動をなしうる。
あるいは、電子装置は、
第１のＨＥＭＴトランジスタのソースが、抵抗を介して電子装置の電力端子に電気的に接続され、
第１のＨＥＭＴトランジスタのドレインが、基準電圧に電気的に接続され、
電子装置の入力が、第１のＨＥＭＴトランジスタのゲートに電気的に接続され、
電子装置の出力が、第１のＨＥＭＴトランジスタのソースに電気的に接続され、
電子装置は、電子装置の入力と基準電圧との間に印加された入力電圧の値が第１のＨＥＭＴトランジスタのしきい電圧Ｖｔｈの値より高いときに、電子装置の出力と基準電圧との間に正値の出力電圧を出力可能である。したがって、そのような代替案では、電子装置は、入力電圧の値を第１のＨＥＭＴトランジスタのしきい電圧Ｖｔｈの値と比較することを可能にする電圧比較器に相当する。
第１のＨＥＭＴトランジスタは、第１のＡｌＧａＮ／ＧａＮヘテロ構造を含んでもよく、かつ／又は電子装置が、第２のＨＥＭＴトランジスタを含むとき、第２のＨＥＭＴトランジスタは、第２のＡｌＧａＮ／ＧａＮヘテロ構造を含みうる。
また、電気接続の少なくとも第１端から第２端への電流の流れを制御するための方法が提案され、
電気接続は、第１のＨＥＭＴトランジスタのソースを第１端に電気的に接続し、第１のＨＥＭＴトランジスタのドレインを第２端に電気的に接続することによって構成され、次に、
−第１のＨＥＭＴトランジスタは少なくとも、第１のＨＥＭＴトランジスタのソースと第１のＨＥＭＴトランジスタのドレインとの間に正値の電圧ＶＳＤを印加することによって逆バイアスされ、
第１のＨＥＭＴトランジスタのゲートと第１のＨＥＭＴトランジスタのドレインとの間の電圧ＶＧＤの値が第１のＨＥＭＴトランジスタのしきい電圧Ｖｔｈの値より高いときに、電流が、第１のＨＥＭＴトランジスタを通って第１端から第２端に流れる。
本発明は、また、少なくとも電気接続の第１端から第２端への電流の流れを制御する方法に関し、電気接続は、第１のＨＥＭＴトランジスタのソースを第１端に電気的に接続し、第１のＨＥＭＴトランジスタのドレインを第２端に電気的に接続し、第１のＨＥＭＴトランジスタのゲートを第１のＨＥＭＴトランジスタのソースに電気的に接続することによって構成される。また、電気接続は、第１の構成又は第２の構成に従って構成され、第１の構成では、
第２のＨＥＭＴトランジスタのソースが、第１のＨＥＭＴトランジスタのソースに電気的に接続され、
第２のＨＥＭＴトランジスタのドレインが、第１のＨＥＭＴトランジスタのドレインに電気的に接続され、
第２のＨＥＭＴトランジスタのゲートが、約１ＭΩより高い値の少なくとも１つの第１の抵抗を介して第２のＨＥＭＴトランジスタのソースに電気的に接続され、かつ約１ＭΩより高い値の少なくとも１つの第２の抵抗を介して第２のＨＥＭＴトランジスタのドレインに電気的に接続され、
第２のＨＥＭＴトランジスタのしきい電圧Ｖｔｈ２の値がゼロになるものであり、
第２の構成では、
第２のＨＥＭＴトランジスタのソースが、第１のＨＥＭＴトランジスタのドレインに電気的に接続され、
第２のＨＥＭＴトランジスタのドレインが、第１のＨＥＭＴトランジスタのソースに電気的に接続され、
第２のＨＥＭＴトランジスタのゲートが、第２のＨＥＭＴトランジスタのソースに電気的に接続され、
第１のＨＥＭＴトランジスタは少なくとも、第１のＨＥＭＴトランジスタのソースと第１のＨＥＭＴトランジスタのドレインとの間に正値の電圧ＶＳＤを印加することによって逆バイアスされ、第１のＨＥＭＴトランジスタのゲートと第１のＨＥＭＴトランジスタのドレインとの間の電圧ＶＧＤの値が、第１のＨＥＭＴトランジスタのしきい電圧Ｖｔｈの値より高いときに、電流が第１のＨＥＭＴトランジスタを通って第１端から第２端に流れるものであり、
電気接続が、第１の構成に従って構成されたとき、
第１のＨＥＭＴトランジスタが逆バイアスされるとき、第２のＨＥＭＴトランジスタも逆バイアスされる。または、負値の電圧ＶＳＤを印加することによって第１のＨＥＭＴトランジスタと第２のＨＥＭＴトランジスタが順バイアスされると、電流は、第２のＨＥＭＴトランジスタを通って第２端から第１端に流れる。
電気接続が、第２の構成に従って構成されたとき、
第１のＨＥＭＴトランジスタが逆バイアスされるとき、第２のＨＥＭＴトランジスタが順バイアスされる。または、負値の電圧ＶＳＤを印加することによって第１のＨＥＭＴトランジスタが順バイアスされ、第２のＨＥＭＴトランジスタが逆バイアスされると、第２のＨＥＭＴトランジスタのゲートと第２のＨＥＭＴトランジスタのドレインとの間の電圧ＶＧＤ２の値が第２のＨＥＭＴトランジスタのしきい電圧Ｖｔｈ２の値より高いときに、電流が、第２のＨＥＭＴトランジスタを通って第２端から第１端に流れる。
電気接続は、更に、第１のＨＥＭＴトランジスタのゲートを第１のＨＥＭＴトランジスタのソースに電気的に接続することにより構成される。
この場合、電気接続は、第１のＨＥＭＴトランジスタのゲートを第１のＨＥＭＴトランジスタのソースに直接接続することによって構成されてもよく、第１のＨＥＭＴトランジスタは、エンハンスメント型であり、電圧ＶＳＤの値が第１のＨＥＭＴトランジスタのしきい電圧Ｖｔｈの値より高いときに電流が第１のＨＥＭＴトランジスタを通って第１端から第２端に流れる。
あるいは、電気接続は、第１のＨＥＭＴトランジスタのゲートと第１のＨＥＭＴトランジスタのソースとの間に非ゼロ電圧ＶＧＳを印加可能な第１の電圧源を介して、第１のＨＥＭＴトランジスタのゲートを第１のＨＥＭＴトランジスタのソースに電気的に接続し、更に、第１のＨＥＭＴトランジスタの逆バイアス前に、第１の電圧源が、第１のＨＥＭＴトランジスタのしきい電圧Ｖｔｈの値と、電流が第１のＨＥＭＴトランジスタを通って第１端から第２端に流れるように意図された最低の電圧ＶＳＤの値との差に等しい値の電圧ＶＧＳを印加することを含むことによって行われる。
電気接続は、
第２のＨＥＭＴトランジスタのソースが、第１のＨＥＭＴトランジスタのソースに電気的に接続され、
第２のＨＥＭＴトランジスタのドレインが、第１のＨＥＭＴトランジスタのドレインに電気的に接続され、
第２のＨＥＭＴトランジスタのゲートが、約１ＭΩより高い値の少なくとも１つの第１の抵抗を介して第２のＨＥＭＴトランジスタのソースに電気的に接続されると共に、約１ＭΩより高い値の少なくとも１つの第２の抵抗を介して第２のＨＥＭＴトランジスタのドレインに電気的に接続され、
第２のＨＥＭＴトランジスタのしきい電圧Ｖｔｈ２の値がゼロであり、
第１のＨＥＭＴトランジスタが逆バイアスされるとき、第２のＨＥＭＴトランジスタも逆バイアスされる。または、第１のＨＥＭＴトランジスタと第２のＨＥＭＴトランジスタが負値の電圧ＶＳＤを印加することによって順バイアスされたとき、電流が第２のＨＥＭＴトランジスタを通って第２端から第１端に流れる。
あるいは、電気接続は、
第２のＨＥＭＴトランジスタのソースが、第１のＨＥＭＴトランジスタのドレインに電気的に接続され、
第２のＨＥＭＴトランジスタのドレインが、第１のＨＥＭＴトランジスタのソースに電気的に接続され、
第２のＨＥＭＴトランジスタのゲートが、第２のＨＥＭＴトランジスタのソースに電気的に接続され、
第１のＨＥＭＴトランジスタが逆バイアスされ、第２のＨＥＭＴトランジスタが順バイアスされたとき、または第１のＨＥＭＴトランジスタが順バイアスされ、第２のＨＥＭＴトランジスタが、負値の電圧ＶＳＤを印加することによって逆バイアスされると、第２のＨＥＭＴトランジスタのゲートと第２のＨＥＭＴトランジスタのドレインとの間の電圧ＶＧＤ２の値が、第２のＨＥＭＴトランジスタのしきい電圧Ｖｔｈ２の値より高いとき、電流が、第２のＨＥＭＴトランジスタを通って第２端から第１端に流れる。
この場合、即ち、電気接続が第２の構成に従って構成されたとき、電気接続は、第２のＨＥＭＴトランジスタのゲートを第２のＨＥＭＴトランジスタのソースに直接接続することによって構成されてもよく、第２のＨＥＭＴトランジスタは、エンハンスメント型であり、電圧ＶＳＤの値が第２のＨＥＭＴトランジスタのしきい電圧Ｖｔｈ２の値より低いときに電流が第２のＨＥＭＴトランジスタを通って第２端から第１端に流れてもよい。
あるいは、また電気接続が第２の構成に従って構成されたとき、電気接続は、第２のＨＥＭＴトランジスタのゲートと第２のＨＥＭＴトランジスタのソースとの間に非ゼロ電圧ＶＧＳ２を印加可能な第２の電圧源を介して、第２のＨＥＭＴトランジスタのゲートを第２のＨＥＭＴトランジスタのソースに電気的に接続することによって構成されてもよい。当該方法は、更に、第２のＨＥＭＴトランジスタの逆バイアス前に、第２の電圧源が、第２のＨＥＭＴトランジスタのしきい電圧Ｖｔｈ２の値と、電流が第２のＨＥＭＴトランジスタを通って第２端から第１端に流れるように意図された最高の電圧ＶＳＤの値との差に等しい値の電圧ＶＧＳ２を印加することを含んでもよい。
別の構成では、電気接続は、
第１のＨＥＭＴトランジスタのソースが、電気接続の第１端を構成する抵抗を介して電力端子に電気的に接続され、
第１のＨＥＭＴトランジスタのドレインが、電気接続の第２端を構成する基準電圧に電気的に接続され、
第１のＨＥＭＴトランジスタのゲートが、入力に電気的に接続され、
第１のＨＥＭＴトランジスタのソースが、出力に電気的に接続され、
当該方法は、第１のＨＥＭＴトランジスタの逆バイアス後に、入力と基準電圧との間に入力電圧を印加することをさらに含み、入力電圧の値が第１のＨＥＭＴトランジスタのしきい電圧Ｖｔｈの値より高いときに、出力と基準電圧との間に正値の出力電圧が出力されうる。
本発明は、添付図面を参照して限定のためではなく単に例示のために示された例示的実施形態の記述を読むと、よりよく理解されるであろう。
第１の実施形態による本発明の対象である電子装置を概略的に示す図である。 本発明の対象である電子装置の一部分であるＨＥＭＴトランジスタを概略的に示す図である。 ＨＥＭＴトランジスタの出力電気特性を概略的に示す図である。 第２の実施形態による本発明の対象の電子装置を概略的に示す図である。 第３の実施形態による本発明の対象の電子装置を概略的に示す図である。 第４の実施形態による本発明の対象の電子装置を概略的に示す図である。 第５の実施形態による本発明の対象の電子装置を概略的に示す図である。
後述する様々な図の同一、類似又は同等な部分は、図の切り換えを容易にするために同じ参照数字で示される。
図示された様々な部分は、図をより明瞭にするために必ずしも均一な倍率で描かれていない。
様々な可能性（代替案と実施形態）は、互いに排他的でないように理解されるべきであり、互いに組み合わされうる。
最初に、第１の実施形態による電子装置１００を概略的に示す図１が参照される。
電子装置１００は、逆バイアスツェナーダイオードの動作と類似の動作を有する。したがって、電子装置１００は、電気接続上で、電流が印加されるように意図された第１端１０２と電流が出力されるように意図された第２端１０４との間に提供される。電子装置１００は、電流が第１端１０２から第２端１０４に流れるかどうかを、これらの両端１０２，１０４の端子間の電圧の値の関数として制御することを可能にする。電子装置１００は、電子装置１００の挙動が逆バイアスツェナーダイオードの挙動と類似しているので、第１端１０２での電位（Ｖ１０２と呼ばれる）と第２端１０４での電位（Ｖ１０４と呼ばれる）との差に対応する第１端１０２と第２端１０４との間の電圧（Ｖ１０２−Ｖ１０４と呼ばれる）が、ツェナー電圧と呼ばれる非ゼロ値より高いときにオンになるように意図される。更に、電子装置１００がオンのとき、電圧Ｖ１０２−Ｖ１０４の値は、この電流の値にかかわらず実質的に一定である。
そのような動作を実現するために、電子装置１００は、第１のＨＥＭＴトランジスタ１０６（ＨＦＥＴ（「ヘテロ構造電界効果トランジスタ」）トランジスタ又はＭＯＤＦＥＴ（「変調ドーピング電界効果トランジスタ」）とも呼ばれる）を含み、そのソース１０８が、第１端１０２に電気的に接続され、ドレイン１１０が、第２端１０４に電気的に接続され、ゲート１１２が、ソース１０８に電気的に接続される。この第１の実施形態では、ゲート１１２は、電線又はトラックによってソース１０８に直接接続され、第１のＨＥＭＴトランジスタ１０６は、エンハンスメント型、即ち「ノーマリオフ」のものである。
第１のＨＥＭＴトランジスタ１０６の例示的な実施形態を図２に概略的に示す。
第１のＨＥＭＴトランジスタ１０６は、例えばシリコン、ＳｉＣ、サファイア又はＧａＮの基板１１４を含み、基板１１４の上に、例えばＧａＮの高バンドギャップ材料の層１１６と、例えばＡｌＧａＮのより高バンドギャップ材料の層１１８とによって構成されたヘテロ接合が提供される。また、層１１６及び１１８は、それぞれＧａＡｓとＡｌＧａＡｓ、又はヘテロ構造を作成するのに適したバンドギャップを有する他の材料から成ってもよい。基板１１４と層１１６の間には、一般に、例えばＡｌＮとＧａＮを含み基板１１４上に層１１６及び１１８を成長させるための格子整合を可能にするバッファ層（図２に示されない）がある。第１のＨＥＭＴトランジスタ１０６は、また、第１のＨＥＭＴトランジスタ１０６のソース１０８に接する第１のオーム接点１２０と、第１のＨＥＭＴトランジスタ１０６のドレイン１１０に接する第２のオーム接点１２２とを含む。最後に、第１のＨＥＭＴトランジスタ１０６は、層１１８内に金属とゲート誘電体とによって構成されたゲート１１２を含む。あるいは、層１１８上に、表面電荷の不動態化が行われることを可能にする別のＧａＮ又はＳｉＮ層を有することが可能である。図２の例では、ゲート１１２と第１の接点１２０との距離は、ゲート１１２と第２の接点１２２との間の距離より小さい。しかしながら、これらの距離が互いに類似してもよい。
第１のＨＥＭＴトランジスタ１０６では、層１１８のより高バンドギャップ材料と層１１６のより小バンドギャップ材料とを並置することによって、両方の材料の境界に伝導帯不連続性ができる。このヘテロ接合によって、より小バンドギャップ材料内に、層１１８からの電子が移動して蓄積するポテンシャル井戸、即ち量子井戸が形成される。この井戸内の電子の蓄積は、二次元電子ガス（２ＤＥＧ）とも呼ばれ、図２では点線によって象徴的に示され、この電子ガスは、層１１６及び１１８の境界とこの点線との間に形成される。
第１のＨＥＭＴトランジスタ１０６の出力電気特性を図３に示す。
第１のＨＥＭＴトランジスタ１０６の順バイアスに対応する第１の部分では（正のＶＤＳ及びＩＤＳ。ＶＤＳは、第１のＨＥＭＴトランジスタ１０６のドレイン１１０とソース１０８間の電圧であり、ＩＤＳは、第１のＨＥＭＴトランジスタ１０６のドレイン１１０とソース１０８間に流れる電流である）、第１のＨＥＭＴトランジスタ１０６は、電圧ＶＧＳの値（第１のＨＥＭＴトランジスタ１０６のゲート１１２とソース１０８間の電圧）が、第１のＨＥＭＴトランジスタ１０６のしきい電圧に対応する電圧Ｖｔｈの値より高いときオンとなる。第１のＨＥＭＴトランジスタ１０６のこのしきい電圧Ｖｔｈの値は、第１のＨＥＭＴトランジスタ１０６の様々な物理パラメータ（使用材料、様々な層の寸法など）に依存し、例えば、デプレッションＨＥＭＴトランジスタ（即ち、「ノーマリオン」）の場合には約−４Ｖであり、エンハンスメントＨＥＭＴトランジスタの場合には約２Ｖである。他方、第１のＨＥＭＴトランジスタ１０６は、ＶＧＳがＶｔｈより低いときはオフのままである。図１に示された電子装置１００では、第１のＨＥＭＴトランジスタ１０６のソース１０８が、第１のＨＥＭＴトランジスタ１０６のゲート１１２に直接接続され、第１のＨＥＭＴトランジスタ１０６が、エンハンスメント型のものなので、第１のＨＥＭＴトランジスタ１０６は、第１のＨＥＭＴトランジスタ１０６の順バイアスの場合に常にオフのままである。
第１のＨＥＭＴトランジスタ１０６の逆バイアスに対応する第３の部分（負のＶＤＳとＩＤＳ）では、第１のＨＥＭＴトランジスタ１０６は、ＶＤＳ＞ＶＧＳ−Ｖｔｈである限りオフとなる。他方、第１のＨＥＭＴトランジスタ１０６は、ＶＤＳ＜ＶＧＳ−Ｖｔｈのときにオンになり、この場合、電圧ＶＤＳの値は、電流ＩＤＳの値にかかわらず実質的に一定のままである。用語「実質的に一定」は、実際には、ＶＤＳ＜ＶＧＳ−Ｖｔｈであるときに、電圧ＶＤＳの値が電流ＩＤＳの関数として僅かに変化することから使用され、この変化は、第１の部分でトランジスタの抵抗Ｒｏｎの値と等しい勾配ＩＤＳ（ＶＤＳ）の関数であり、抵抗Ｒｏｎは、例えば、１００Ａ／６００Ｖ ＨＥＭＴトランジスタの場合には約１０ｍΩである。
電子装置１００では、第１のＨＥＭＴトランジスタ１０６のゲート１１２は、第１のＨＥＭＴトランジスタ１０６のソース１０８に直接接続される。したがって、電圧ＶＧＳは、常にゼロであり、第１のＨＥＭＴトランジスタ１０６は、ＶＤＳ＞−Ｖｔｈにときにオフとなり、ＶＤＳ＜−Ｖｔｈのときにオンになる。例えば、Ｖｔｈ＝２Ｖの場合、電子装置１００は、電圧Ｖ１０２−Ｖ１０４（電圧ＶＳＤ又は−ＶＤＳに対応する）が２Ｖ未満のときにオフのままであるが、電子装置１００は、電圧ＶＳＤが２Ｖ以上のときにオンとなる。
したがって、この電子装置１００のツェナー電圧は、第１のＨＥＭＴトランジスタ１０６のしきい電圧Ｖｔｈと等しい。第１のＨＥＭＴトランジスタ１０６のこのしきい電圧Ｖｔｈの値は、トランジスタのより高バンドギャップ材料の層１１８をエッチングし、かつ／又は層１１８に電荷を注入することによって第１のＨＥＭＴトランジスタ１０６を作成することにより調整されうる。層１１８が、２ＤＥＧガスを除去するために完全にエッチングされ、次に、ゲート上に正バイアスを必要とするＭＯＳ型動作を回復するためにゲートの下の絶縁体が追加されて、２ＤＥＧガスがなくなったゾーンが「再配置（ｒｅｐｏｐｕｌａｔｅ）」される。そのようなＨＥＭＴトランジスタの製造に関する詳細は、例えばＺｈｏｎｇｄａ Ｌｉらによる文書「Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｎｏｒｍａｌｌｙ−ｏｆｆ ＧａＮ ＭＯＳＣ−ＨＥＭＴｓ ｏｎ Ｓｉｌｉｃｏｎ Ｓｕｂｓｔｒａｔｅｓ ｆｏｒ Ｐｏｗｅｒ Ｓｗｉｔｃｈｉｎｇ Ａｐｐｌｉｃａｔｉｏｎｓ」Ｐｒｏｃ． Ｉｎｔ． Ｓｙｍｐ． Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄ． Ｄｅｖｉｃｅｓ ＩＣｓ， ｐｐ．４５−４８，２０１２に記載されている。
図１に示された電子装置１００では、バイアス電圧ＶＳＤは、電子装置１００が組み込まれた回路の全ての電子要素を記号化する要素１０３によって出力され、要素１０３は、端１０２及び１０４間にバイアス電圧ＶＳＤを出力する。したがって、第１のＨＥＭＴトランジスタ１０６のバイアス手段は、端１０２及び１０４と要素１０３とによって構成される。
図４は、第２の実施形態による電子装置１００を示す。
第１の実施形態では、第２の実施形態による電子装置１００は、要素１０３、第１端１０２及び第２端１０４によって構成されたバイアス手段に電気的に接続され、第１のＨＥＭＴトランジスタ１０６を含む。第１のＨＥＭＴトランジスタ１０６のゲート１１２が第１のＨＥＭＴトランジスタ１０６のソース１０８に直接接続された第１の実施形態と異なる。この場合、ゲート１１２は、第１の電圧源１２４を介してソース１０８に電気的に接続されて、第１のＨＥＭＴトランジスタ１０６のゲート１１２とソース１０８間に印加された電圧ＶＧＳを調整することを可能にする。更に、この第２の実施形態では、第１のＨＥＭＴトランジスタ１０６は、第１の実施形態のようなエンハンスメント型のものでもよく、デプレッション型のものでもよい（「ノーマリオン」）。デプレッション型のトランジスタの製造が、エンハンスメント型ＨＥＭＴトランジスタの製造より単純なので、第１のＨＥＭＴトランジスタ１０６は、デプレッション型のものであることが好ましい。
第１の電圧源１２４によって印加される電圧ＶＧＳの値は、電子装置１００に必要なツェナー電圧と、第１のＨＥＭＴトランジスタ１０６のしきい電圧Ｖｔｈの値との関数である。したがって、第１のＨＥＭＴトランジスタ１０６は、ＶＳＤ＜Ｖｔｈ−ＶＧＳである限りオフであり、ＶＳＤ＞Ｖｔｈ−ＶＧＳのときにオンになる。しきい電圧Ｖｔｈが例えば−４Ｖである第１のデプレッションＨＥＭＴトランジスタ１０６の場合、電子装置１００の所望のツェナー電圧が１Ｖの場合に、第１の電圧源１２４によって出力される電圧が、ＶＧＳ＝−５Ｖとなるように選択される（この場合、第１のＨＥＭＴトランジスタ１０６の導通は、ＶＳＤ＞Ｖｔｈ−ＶＧＳ＝＞ＶＳＤ＞−４＋５＝＞ＶＳＤ＞１Ｖであるときに保証される）。しきい電圧Ｖｔｈが例えば２Ｖである第１のエンハンスメント型ＨＥＭＴトランジスタ１０６の場合、電子装置１００の所望のツェナー電圧が３Ｖの場合に、第１の電圧源１２４によって出力される電圧は、ＶＧＳ＝−１Ｖとなるように選択される（この場合、第１のＨＥＭＴトランジスタ１０６の導通は、ＶＳＤ＞Ｖｔｈ−ＶＧＳ＝＞ＶＳＤ＞２＋１＝＞ＶＳＤ＞３Ｖのときに保証される）。
したがって、この第２の実施形態による電子装置１００は、逆バイアスツェナーダイオードの動作と類似した動作を有し、そのツェナー電圧は、プログラム可能であり、約−８Ｖ〜６Ｖであり、例えば−１０Ｖ〜１０Ｖのしきい電圧Ｖｔｈを有する（ＶＧＳの最大値はトランジスタゲートの耐電圧と関連付けられる）。
図５は、第３の実施形態による電子装置１００を示す。
第２の実施形態と同じように、電子装置１００が、第１端１０２、第２端１０４及び要素１０３に電気的に接続され、第１のＨＥＭＴトランジスタ１０６と第１の電圧源１２４を含む。この第３の実施形態では、電子装置１００は、また、第２のＨＥＭＴトランジスタ１２６を含み、そのソース１２８は、第１端１０２に（したがって、第１のＨＥＭＴトランジスタ１０６のソース１０８にも）電気的に接続され、そのドレイン１３０は、第２端１０４に（したがって、第１のＨＥＭＴトランジスタ１０６のドレイン１１０にも）電気的に接続される。第２のＨＥＭＴトランジスタ１２６のゲート１３２は、第１の抵抗１３４を介して第２のＨＥＭＴトランジスタ１２６のソース１２８に電気的に接続され、第２の抵抗１３６を介して第２のＨＥＭＴトランジスタ１２６のドレイン１３０に電気的に接続される。第１と第２の抵抗１３４，１３６の値は、約１ＭΩより高く、例えば１ＭΩ〜１０ＭΩである。第２のＨＥＭＴトランジスタ１２６は、そのしきい電圧Ｖｔｈ２が０Ｖより高くなるように作成される。前述のように、第２のＨＥＭＴトランジスタ１２６のこのしきい電圧Ｖｔｈ２の値は、例えば、ＨＥＭＴトランジスタのより高バンドギャップ材料の層をエッチングすることによって、第２のＨＥＭＴトランジスタ１２６を作成する際に規定されてもよい。
ＨＥＭＴトランジスタ１０６及び１２６が、逆バイアスされたき（ＨＥＭＴトランジスタ１０６及び１２６両方のソースとドレイン間で正電圧ＶＳＤであり、即ち、第１端１０２から装置１００上に入力電流が印加される）、この第３の実施形態による電子装置１００の動作は、第２の実施形態による電子装置１００の動作と似ており、この電流は、第１のＨＥＭＴトランジスタ１０６の端子間の電圧ＶＳＤが、電子装置１００に関して規定されたツェナー電圧（ＶｔｈとＶＧＳの関数）より高いときに、第１のＨＥＭＴトランジスタ１０６を通って第２端１０４に達する。この場合、第２のＨＥＭＴトランジスタ１２６は、抵抗１３４及び１３６が両方とも、ＶＧＤ＜Ｖｔｈ２、即ちＶＧＳ＜Ｖｔｈ２−ＶＳＤになるようなものなのでオフである。例えば、ＶＳＤ＝１ＶかつＶｔｈ２＝２Ｖの場合、両方の抵抗の値は、条件ＶＧＳ＜１Ｖを満たすためにＶＧＤ＝−０．５Ｖとなるように選択されうる。更に、両方の抵抗１３４と１３６が分圧器ブリッジを構成するので、関係ＶＧＤ＜ＶＳＤが常に考慮される。
しかしながら、ＨＥＭＴトランジスタ１０６及び１２６が、負の値の電圧ＶＳＤで順バイアスされたとき（これは、第２端１０４に正入力電流を有することに対応する）、第２のＨＥＭＴトランジスタ１２６のゲート１３２とソース１２８間の電圧ＶＧＳ２は、この場合ゼロより高く、したがって、ゼロであるそのしきい電圧Ｖｔｈ２より高く、これにより、電流が、この場合オンの第２のＨＥＭＴトランジスタ１２６を介して、電子装置１００内を第２端１０４から第１端１０２まで通ることを可能にする。
第２の実施形態と同じように、第１のＨＥＭＴトランジスタ１０６は、エンハンスメント型でもデプレッション型でもよい。第２のＨＥＭＴトランジスタ１２６は、エンハンスメント型である。
この第３の実施形態の代わりに、ＨＥＭＴトランジスタ１０６のゲート１１２とソース１０８間の電気接続は、第１の電圧源１２４を含まなくてもよく、第１の実施形態に関して図１と関連して前述したように電線又はトラックによって直接行われてもよい。この場合、電流が電子装置１００内を端１０２から第２端１０４まで流れる最低のツェナー電圧の値は、この場合にはエンハンスメント型の第１のＨＥＭＴトランジスタ１０６のしきい電圧Ｖｔｈの値にのみ依存する。
図６は、第４の実施形態による電子装置１００を示す。
第２の実施形態と同じように、電子装置１００は、第１端１０２、第２端１０４及び要素１０３に電気的に接続され、第１のＨＥＭＴトランジスタ１０６と第１の電圧源１２４を含む。この第４の実施形態では、電子装置１００は、第２のＨＥＭＴトランジスタ１２６を含み、そのソース１２８は、第２端１０４に（及び、したがって第１のＨＥＭＴトランジスタ１０６のドレイン１１０にも）電気的に接続され、そのドレイン１３０は、第１端１０２に（及び、したがって第１のＨＥＭＴトランジスタ１０６のソース１０８にも）電気的に接続される。したがって、両方のＨＥＭＴトランジスタ１０６及び１２６は、互い違いに電気的に接続される。第２のＨＥＭＴトランジスタ１２６のゲート１３２は、第２の電圧源１３８を介して第２のＨＥＭＴトランジスタ１２６のソース１２８に電気的に接続され、第２の電圧源１３８は、第２のＨＥＭＴトランジスタ１２６のゲート１３２とソース１２８との間に印加される電圧ＶＧＳ２を調整することを可能にする。
第１端１０２に入力電流が印加されたとき、即ち、電圧ＶＳＤが、正で、第１のＨＥＭＴトランジスタ１０６を逆バイアスし、第２のＨＥＭＴトランジスタ１２６を順バイアスするとき、この第４の実施形態による電子装置１００の動作は、第２の実施形態による電子装置１００の動作と類似している。この電流は、第１のＨＥＭＴトランジスタ１０６のソース１０８とドレイン１１０間の電圧ＶＳＤが電子装置１００に関して規定された第１のツェナー電圧より高いときに第１のＨＥＭＴトランジスタ１０６を通って第２端１０４に達し、この第１のツェナー電圧の値は、第１の電圧源１２４によって印加される電圧ＶＧＳの値と、第１のＨＥＭＴトランジスタ１０６のしきい電圧Ｖｔｈの値との関数である。この場合、第２のＨＥＭＴトランジスタ１２６が順バイアスされるので、ＶＧＳ２＜Ｖｔｈ２でなければならない。他方、この第４の実施形態による電子装置１００に逆電流が印加されたとき、即ち、第１のＨＥＭＴトランジスタ１０６が順バイアスされ、第２のＨＥＭＴトランジスタ１２６が逆バイアスされたとき（装置に第２端１０４から正入力電流を印加することに対応する）、この電流は、電圧ＶＳＤ（第１のＨＥＭＴトランジスタ１０６のソース１０８とドレイン１１０間の電圧に対応するが第２のＨＥＭＴトランジスタ１２６のドレイン１３０とソース１２８間の電圧にも対応する）が負であり、電子装置１００に関して規定された第２のツェナー電圧より低いとき、第２のＨＥＭＴトランジスタ１２６を通って第２端１０４から第１端１０２まで流れ、この第２のツェナー電圧の値は、第２の電圧源１３８によって印加された電圧ＶＧＳ２の値と第２のＨＥＭＴトランジスタ１２６のしきい電圧Ｖｔｈ２の値との関数である。
したがって、この第４の実施形態による電子装置１００は、双方向ツェナーダイオードの挙動と類似の挙動、即ち、一方のツェナーダイオードのアノードと他方のツェナーダイオードのカソードで互いに直列に接続された２個のツェナーダイオードの挙動を有し、これらのツェナーダイオードは、プログラム可能である。
あるいは、第１の電圧源１２４によって構成された第１のＨＥＭＴトランジスタ１０６のソース１０８とゲート１１２間の電気接続は、第１の実施形態に関して図１と関連して前述したように、電線又はトラックによって構成された直接電気接続によって置き換えられうる。この場合、電子装置１００内を第１端１０２から第２端１０４まで電流が流れる最低の第１のツェナー電圧の値は、この場合エンハンスメント型である第１のＨＥＭＴトランジスタ１０６のしきい電圧Ｖｔｈの値にのみ依存する。更に、第２の電圧源１３８によって構成された第２のＨＥＭＴトランジスタ１２６のソース１２８とゲート１３２間の電気接続は、電線又はトラックによって構成された直接電気接続と置き換えられうる。この場合、電流が電子装置１００内を第２端１０４から第１端１０２に流れる最低の第２のツェナー電圧の値は、この場合エンハンスメント型である第２のＨＥＭＴトランジスタ１２６のしきい電圧Ｖｔｈ２の値にのみ依存する。
前述の実施形態では、ＨＥＭＴトランジスタ１０６，１２６は、これらのＨＥＭＴトランジスタ１０６，１２６が逆バイアスなので、その通常動作から外れる。したがって、電子装置１００は、ＨＥＭＴトランジスタのソースとドレイン間に正電圧ＶＳＤを印加することによって電子装置のＨＥＭＴトランジスタを逆バイアス可能なバイアス手段１０２、１０３及び１０４を含む。
図７は、第５の実施形態による電子装置１００を概略的に示す。電子装置１００の目的が、第１端１０２と第２端１０４間の電気接続の導電率を制御する前の実施形態と異なり、この第５の実施形態による電子装置１００は、電子装置１００の入力に印加された電圧の値を、この電子装置１００のツェナー電圧、及び電子装置１００の入力に印加されたこの電圧が電子装置１００のツェナー電圧より高いときに出力される特定電圧と比較することを可能にする電圧比較器に相当する。
電子装置１００は、第１のＨＥＭＴトランジスタ１０６を含み、第１のＨＥＭＴトランジスタ１０６のゲート１１２とソース１０８は、電子装置１００の入力２０２に電気的に接続されて入力電圧Ｖｅをゲート１１２とソース１０８間に印加することを可能にし、そのソース１０８は、電子装置１００の出力２０４に電気的に接続される。第１のＨＥＭＴトランジスタ１０６のドレイン１１０は、例えば電子装置１００のアースに対応する基準電位に電気的に接続される。ソース１０８は、抵抗２０６の第１端子にも接続される。抵抗２０６の第２端子に電圧Ｖｃｃが印加される。この場合、第１のＨＥＭＴトランジスタ１０６の逆バイアス手段は、電圧Ｖｃｃ、基準電圧、及び抵抗２０６に対応して、第１のＨＥＭＴトランジスタ１０６の端子間に正電圧ＶＳＤを印加することが可能である。
第１のＨＥＭＴトランジスタ１０６は、ＶＧＳ＞Ｖｔｈのときにオンなので、第１のＨＥＭＴトランジスタ１０６は、入力電圧ＶｅがＨＥＭＴトランジスタ１０６のしきい電圧Ｖｔｈより高いときにオンである（Ｖｅ＝ＶＧＳなので）。したがって、入力電圧Ｖｅの値が、第１のＨＥＭＴトランジスタ１０６のしきい電圧Ｖｔｈより低い限り、出力２０４で測定される出力電圧Ｖｓはゼロである。入力電圧Ｖｅの値が、第１のＨＥＭＴトランジスタ１０６のしきい電圧Ｖｔｈより高くなるとき、出力電圧Ｖｓは、非ゼロになり、第１のＨＥＭＴトランジスタ１０６のしきい電圧Ｖｔｈの値と実質的に等しくなる。更に、第１のＨＥＭＴトランジスタ１０６のゲート１１２とソース１０８との間に電圧源を追加することによって比較電圧を設定することが可能である。
１００：電子装置
１０６，１２６：ＨＥＭＴトランジスタ
１０８，１２８：ソース
１１０，１３０：ドレイン
１０２，１０３，１０４，２０６：バイアス手段
１１２，１３２：ゲート
１３４，１３６：抵抗

Claims (9)

  1. 第１のＨＥＭＴトランジスタ（１０６）と第２のＨＥＭＴトランジスタ（１２６）と、
    前記第１のＨＥＭＴトランジスタ（１０６）のソース（１０８）と前記第１のＨＥＭＴトランジスタ（１０６）のドレイン（１１０）との間に正値の電圧ＶＳＤを印加することによって、少なくとも前記第１のＨＥＭＴトランジスタ（１０６）を逆バイアス可能なバイアス手段（１０２，１０３，１０４，２０６）とを少なくとも備え、
    前記第１のＨＥＭＴトランジスタ（１０６）は、前記第１のＨＥＭＴトランジスタ（１０６）のゲート（１１２）と前記第１のＨＥＭＴトランジスタ（１０６）の前記ドレイン（１１０）との間の電圧ＶＧＤの値が、前記第１のＨＥＭＴトランジスタ（１０６）のしきい電圧Ｖｔｈの値より高いときにオンになることが可能であり、
    前記第１のＨＥＭＴトランジスタ（１０６）の前記ゲート（１１２）は、前記第１のＨＥＭＴトランジスタ（１０６）の前記ソース（１０８）に電気的に接続され、
    前記電子装置（１００）は、第１の構成又は第２の構成に従って構成され、
    前記第１の構成では、
    前記第２のＨＥＭＴトランジスタ（１２６）のソース（１２８）が、前記第１のＨＥＭＴトランジスタ（１０６）の前記ソース（１０８）に電気的に接続され、
    前記第２のＨＥＭＴトランジスタ（１２６）のドレイン（１３０）が、前記第１のＨＥＭＴトランジスタ（１０６）の前記ドレイン（１１０）に電気的に接続され、
    前記第２のＨＥＭＴトランジスタ（１２６）のゲート（１３２）が、約１ＭΩより高い値の少なくとも１つの第１の抵抗（１３４）を介して前記第２のＨＥＭＴトランジスタ（１２６）の前記ソース（１２８）に電気的に接続されると共に、約１ＭΩより高い値の少なくとも１つの第２の抵抗（１３６）を介して前記第２のＨＥＭＴトランジスタ（１２６）の前記ドレイン（１３０）に電気的に接続され、
    前記第２のＨＥＭＴトランジスタ（１２６）のしきい電圧Ｖｔｈ２の値がゼロであり、
    前記バイアス手段（１０２，１０３，１０４）が、負値の電圧ＶＳＤを印加することによって前記第１のＨＥＭＴトランジスタ（１０６）と前記第２のＨＥＭＴトランジスタ（１２６）を順バイアス可能であり、
    前記第２の構成では、
    前記第２のＨＥＭＴトランジスタ（１２６）の前記ソース（１２８）が、前記第１のＨＥＭＴトランジスタ（１０６）の前記ドレイン（１１０）に電気的に接続され、
    前記第２のＨＥＭＴトランジスタ（１２６）の前記ドレイン（１３０）が、前記第１のＨＥＭＴトランジスタ（１０６）の前記ソース（１０８）に電気的に接続され、
    前記第２のＨＥＭＴトランジスタ（１２６）の前記ゲート（１３２）が、前記第２のＨＥＭＴトランジスタ（１２６）の前記ソース（１２８）に電気的に接続され、
    前記第２のＨＥＭＴトランジスタ（１２６）は、前記第２のＨＥＭＴトランジスタ（１２６）の前記ゲート（１３２）と前記第２のＨＥＭＴトランジスタ（１２６）の前記ドレイン（１３０）との間の電圧ＶＧＤ２の値が、前記第２のＨＥＭＴトランジスタ（１２６）のしきい電圧Ｖｔｈ２の値より高いときにオンになることが可能である、
    電子装置（１００）。
  2. 前記第１のＨＥＭＴトランジスタ（１０６）の前記ゲート（１１２）は、前記第１のＨＥＭＴトランジスタ（１０６）のソース（１０８）に直接電気的に接続され、前記第１のＨＥＭＴトランジスタ（１０６）が、エンハンスメント型であり、あるいは、
    前記第１のＨＥＭＴトランジスタ（１０６）の前記ゲート（１１２）は、前記第１のＨＥＭＴトランジスタ（１０６）の前記ゲート（１１２）と前記第１のＨＥＭＴトランジスタ（１０６）の前記ソース（１０８）との間に非ゼロ値の電圧ＶＧＳを印加可能な第１の電圧源（１２４）を介して前記第１のＨＥＭＴトランジスタ（１０６）の前記ソース（１０８）に電気的に接続された、請求項１に記載の電子装置（１００）。
  3. 前記電子装置（１００）は、第２の構成に従って構成され、
    前記第２のＨＥＭＴトランジスタ（１２６）の前記ゲート（１３２）は、前記第２のＨＥＭＴトランジスタ（１２６）の前記ソース（１２８）に電気的に接続される共に、前記第２のＨＥＭＴトランジスタ（１２６）は、エンハンスメント型であり、あるいは、
    前記第２のＨＥＭＴトランジスタ（１２６）の前記ゲート（１３２）は、前記第２のＨＥＭＴトランジスタ（１２６）の前記ゲート（１３２）と前記第２のＨＥＭＴトランジスタ（１２６）の前記ソース（１２８）との間に非ゼロ電圧ＶＧＳ２を印加可能な第２の電圧源（１３８）を介して、前記第２のＨＥＭＴトランジスタ（１２６）の前記ソース（１２８）に電気的に接続された、請求項１又は請求項２に記載の電子装置（１００）。
  4. 前記第１のＨＥＭＴトランジスタ（１０６）は、第１のＡｌＧａＮ／ＧａＮヘテロ構造（１１６，１１８）を含み、かつ／又は
    前記第２のＨＥＭＴトランジスタ（１２６）は、第２のＡｌＧａＮ／ＧａＮヘテロ構造を含む、請求項１〜３のいずれか一項に記載の電子装置（１００）。
  5. 少なくとも電気接続の第１端（１０２）から当該電気接続の第２端（１０４）への電流の流れを制御する方法であって、
    前記電気接続は、第１のＨＥＭＴトランジスタ（１０６）のソース（１０８）を前記第１端（１０２）に電気的に接続し、前記第１のＨＥＭＴトランジスタ（１０６）のドレイン（１１０）を前記第２端（１０４）に電気的に接続し、及び前記第１のＨＥＭＴトランジスタ（１０６）のゲート（１１２）を前記第１のＨＥＭＴトランジスタ（１０６）の前記ソース（１０８）に電気的に接続することによって構成され、
    前記電気接続は、第１の構成又は第２の構成に従って構成され、
    前記第１の構成では、
    第２のＨＥＭＴトランジスタ（１２６）のソース（１２８）が、前記第１のＨＥＭＴトランジスタ（１０６）の前記ソース（１０８）に電気的に接続され、
    前記第２のＨＥＭＴトランジスタ（１２６）のドレイン（１３０）が、前記第１のＨＥＭＴトランジスタ（１０６）の前記ドレイン（１１０）に電気的に接続され、
    前記第２のＨＥＭＴトランジスタ（１２６）のゲート（１３２）が、約１ＭΩより高い値の少なくとも１つの第１の抵抗（１３４）を介して前記第２のＨＥＭＴトランジスタ（１２６）の前記ソース（１２８）に電気的に接続されると共に、約１ＭΩより高い値の少なくとも１つの第２の抵抗（１３６）を介して前記第２のＨＥＭＴトランジスタ（１２６）の前記ドレイン（１３０）に電気的に接続され、
    前記第２のＨＥＭＴトランジスタ（１２６）のしきい電圧Ｖｔｈ２の値がゼロであり、
    前記第２の構成では、
    前記第２のＨＥＭＴトランジスタ（１２６）の前記ソース（１２８）が、前記第１のＨＥＭＴトランジスタ（１０６）の前記ドレイン（１１０）に電気的に接続され、
    前記第２のＨＥＭＴトランジスタ（１２６）の前記ドレイン（１３０）が、前記第１のＨＥＭＴトランジスタ（１０６）の前記ソース（１０８）に電気的に接続され、
    前記第２のＨＥＭＴトランジスタ（１２６）の前記ゲート（１３２）が、前記第２のＨＥＭＴトランジスタ（１２６）の前記ソース（１２８）に電気的に接続され、
    前記第１のＨＥＭＴトランジスタ（１０６）は、少なくとも、前記第１のＨＥＭＴトランジスタ（１０６）の前記ソース（１０８）と前記第１のＨＥＭＴトランジスタ（１０６）の前記ドレイン（１１０）との間に正値の電圧ＶＳＤを印加することによって逆バイアスされ、
    前記第１のＨＥＭＴトランジスタ（１０６）のゲート（１１２）と前記第１のＨＥＭＴトランジスタ（１０６）の前記ドレイン（１１０）との間の電圧ＶＧＤの値が、前記第１のＨＥＭＴトランジスタ（１０６）のしきい電圧Ｖｔｈの値より高いときに、前記電流が、前記第１のＨＥＭＴトランジスタ（１０６）を通って前記第１端（１０２）から前記第２端（１０４）に流れ、
    前記電気接続が前記第１の構成に従って構成されたとき、
    前記第１のＨＥＭＴトランジスタ（１０６）が逆バイアスされたとき、前記第２のＨＥＭＴトランジスタ（１２６）も逆バイアスされ、または
    負値の電圧ＶＳＤを印加することによって、前記第１のＨＥＭＴトランジスタ（１０６）と前記第２のＨＥＭＴトランジスタ（１２６）が順バイアスされると、前記電流が前記第２のＨＥＭＴトランジスタ（１２６）を通って前記第２端（１０４）から前記第１端（１０２）に流れ、
    前記電気接続が前記第２の構成に従って構成されたとき、
    前記第１のＨＥＭＴトランジスタ（１０６）が逆バイアスされたとき、前記第２のＨＥＭＴトランジスタ（１２６）が順バイアスされ、または
    負値の電圧ＶＳＤを印加することによって、前記第１のＨＥＭＴトランジスタ（１０６）が順バイアスされ、前記第２のＨＥＭＴトランジスタ（１２６）が逆バイアスされると、前記第２のＨＥＭＴトランジスタ（１２６）の前記ゲート（１３２）と前記第２のＨＥＭＴトランジスタ（１２６）の前記ドレイン（１３０）との間の電圧ＶＧＤ２の値が前記第２のＨＥＭＴトランジスタ（１２６）のしきい電圧Ｖｔｈ２の値より高いときに、前記電流が前記第２のＨＥＭＴトランジスタ（１２６）を通って前記第２端（１０４）から前記第１端（１０２）に流れる、方法。
  6. 前記電気接続は、前記第１のＨＥＭＴトランジスタ（１０６）の前記ゲート（１１２）を前記第１のＨＥＭＴトランジスタ（１０６）の前記ソース（１０８）に直接接続することによって構成され、
    前記第１のＨＥＭＴトランジスタ（１０６）は、エンハンスメント型であり、
    前記電圧ＶＳＤの値が前記第１のＨＥＭＴトランジスタ（１０６）の前記しきい電圧Ｖｔｈの値より高いときに、前記電流は前記第１のＨＥＭＴトランジスタ（１０６）を通って前記第１端（１０２）から前記第２端（１０４）に流れる、請求項５に記載の方法。
  7. 前記電気接続は、前記第１のＨＥＭＴトランジスタ（１０６）のゲート（１１２）と前記第１のＨＥＭＴトランジスタ（１０６）の前記ソース（１０８）との間に非ゼロ電圧ＶＧＳを印加可能な第１の電圧源（１２４）を介して、前記第１のＨＥＭＴトランジスタ（１０６）の前記ゲート（１１２）を前記第１のＨＥＭＴトランジスタ（１０６）の前記ソース（１０８）に電気的に接続することによって構成され、
    更に、前記第１のＨＥＭＴトランジスタ（１０６）の逆バイアス前に、前記第１の電圧源（１２４）は、前記第１のＨＥＭＴトランジスタ（１０６）の前記しきい電圧Ｖｔｈの値と、前記電流が前記第１のＨＥＭＴトランジスタ（１０６）を通って前記第１端（１０２）から前記第２端（１０４）に流れるように意図された前記電圧ＶＳＤの値との差に等しい値の前記電圧ＶＧＳを印加することを含む、請求項５に記載の方法。
  8. 前記電気接続が前記第２の構成に従って構成されたとき、
    前記電気接続は、前記第２のＨＥＭＴトランジスタ（１２６）の前記ゲート（１３２）を前記第２のＨＥＭＴトランジスタ（１２６）の前記ソース（１２８）に直接接続することによって構成され、
    前記第２のＨＥＭＴトランジスタ（１２６）は、エンハンスメント型であり、
    前記電圧ＶＳＤの値が、前記第２のＨＥＭＴトランジスタ（１２６）の前記しきい電圧Ｖｔｈ２の値より低いときに、前記電流が前記第２のＨＥＭＴトランジスタ（１２６）を通って前記第２端（１０４）から前記第１端（１０２）に流れる、請求項５〜７のいずれか一項に記載の方法。
  9. 前記電気接続が前記第２の構成に従って構成されたとき、
    前記電気接続は、前記第２のＨＥＭＴトランジスタ（１２６）の前記ゲート（１３２）と前記第２のＨＥＭＴトランジスタ（１２６）の前記ソース（１２８）との間に非ゼロ電圧ＶＧＳ２を印加可能な第２の電圧源（１３８）を介して、前記第２のＨＥＭＴトランジスタ（１２６）の前記ゲート（１３２）を前記第２のＨＥＭＴトランジスタ（１２６）の前記ソース（１２８）に電気的に接続することによって構成され、
    更に、前記第２のＨＥＭＴトランジスタ（１２６）の逆バイアス前に、前記第２の電圧源（１３８）は、前記第２のＨＥＭＴトランジスタ（１２６）の前記しきい電圧Ｖｔｈ２の値と、前記電流が前記第２のＨＥＭＴトランジスタ（１２６）を通って前記第２端（１０４）から前記第１端（１０２）に流れるように意図された最高の前記電圧ＶＳＤの値との差に等しい値の前記電圧ＶＧＳ２を印加することを含む、請求項５〜７のいずれか一項に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101903272B1 (ko) * 2016-02-09 2018-10-01 미쓰비시덴키 가부시키가이샤 보호 다이오드 부착 전계 효과 트랜지스터

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170170821A1 (en) 2015-12-11 2017-06-15 Freebird Semiconductor Corporation Voltage detection circuit
DE102016205079B4 (de) * 2016-03-29 2021-07-01 Robert Bosch Gmbh High-electron-mobility Transistor
KR102384624B1 (ko) * 2016-10-21 2022-04-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01137827A (ja) * 1987-11-25 1989-05-30 Fujitsu Ltd レベル変換回路
US20090072269A1 (en) * 2007-09-17 2009-03-19 Chang Soo Suh Gallium nitride diodes and integrated components
WO2010125819A1 (ja) * 2009-04-30 2010-11-04 パナソニック株式会社 半導体素子、半導体装置および電力変換器
JP2011151528A (ja) * 2010-01-20 2011-08-04 Panasonic Corp 双方向スイッチのゲート駆動装置
JP2012164084A (ja) * 2011-02-04 2012-08-30 Toshiba Corp 定電圧回路とその半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006310769A (ja) * 2005-02-02 2006-11-09 Internatl Rectifier Corp Ｉｉｉ族窒化物一体化ショットキおよび電力素子
US7616418B2 (en) * 2006-10-27 2009-11-10 Bourns, Inc. Mitigation of current collapse in transient blocking units
JP2013042193A (ja) * 2009-12-03 2013-02-28 Panasonic Corp スイッチ装置
US9263439B2 (en) * 2010-05-24 2016-02-16 Infineon Technologies Americas Corp. III-nitride switching device with an emulated diode
JP5261621B1 (ja) * 2011-06-23 2013-08-14 パナソニック株式会社 双方向スイッチのシミュレーション方法、双方向スイッチのシミュレーション装置、及びプログラム
US9192424B2 (en) * 2012-05-31 2015-11-24 Covidien Lp AC active load
KR101922123B1 (ko) * 2012-09-28 2018-11-26 삼성전자주식회사 반도체소자 및 그 제조방법
AU2014302625B2 (en) * 2013-06-24 2017-05-11 Ideal Power Inc. Systems, circuits, devices, and methods with bidirectional bipolar transistors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01137827A (ja) * 1987-11-25 1989-05-30 Fujitsu Ltd レベル変換回路
US20090072269A1 (en) * 2007-09-17 2009-03-19 Chang Soo Suh Gallium nitride diodes and integrated components
WO2010125819A1 (ja) * 2009-04-30 2010-11-04 パナソニック株式会社 半導体素子、半導体装置および電力変換器
JP2011151528A (ja) * 2010-01-20 2011-08-04 Panasonic Corp 双方向スイッチのゲート駆動装置
JP2012164084A (ja) * 2011-02-04 2012-08-30 Toshiba Corp 定電圧回路とその半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101903272B1 (ko) * 2016-02-09 2018-10-01 미쓰비시덴키 가부시키가이샤 보호 다이오드 부착 전계 효과 트랜지스터
US10438942B2 (en) 2016-02-09 2019-10-08 Mitsubishi Electric Corporation Field-effect transistor with protection diodes

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