JP2015176998A - 電子部品の実装構造 - Google Patents

Abstract

【課題】音鳴りを低減できる電子部品の実装構造を提供する。
【解決手段】電子部品１の一対の外部端子電極３と、基板４の実装面５に設けられた一対のランド６とを、導電性材料７を介して接合してなる実装構造において、一対の外部端子電極３が、電子部品１の基板４に対向する第１の主面８において、一対の第１の辺部９または第１の辺部９の近傍を含む領域に、第１の辺部９の二等分線９ｃの一部を含むように設けられており、第１の辺部９の長さをＥ１、ランド６の第１の辺部９方向の長さをＬ１としたとき、Ｌ１＜Ｅ１とすることにより、音鳴りを低減できる。
【選択図】図１

Description

本発明は、電子部品の実装構造に関する。

電子部品、特に誘電体層と内部電極層とが積層されてなる積層型の電子部品では、電子部品に直流電圧と交流電圧が同時に印加されると、電圧による電歪効果から誘電体層に歪みが発生し、電子部品自体が振動する。この電子部品の振動により、電子部品が半田等により実装されている基板が振動し、基板が可聴域の共振周波数で共振した際に「音鳴り」と呼ばれる振動音が発生する。

このような「音鳴り」を低減するため、電子部品自体の歪みを抑制し振動を低減する方法（たとえば電歪効果の小さい低誘電率材料を用いる、内部電極パターンにより電歪効果を抑えるなど）や、電子部品の振動を吸収し基板への伝達を抑制する方法（たとえば金属端子、リードにより振動を吸収する、半田フィレットの高さを規定するなど）が提案されている。たとえば、特許文献１では、コンデンサの振動の伝搬媒体である導電性材料が、コンデンサの最も振動する部分から離れた実装構造とすることにより、振動が回路基板に伝搬されにくくなることが開示されている。

特開２０１３−０６５８２０号公報

しかしながら、電子部品自体の歪みを抑制する場合は、材料の誘電率が低い、容量発現領域が小さくなるなどの理由から、たとえばコンデンサなどの場合は容量が確保できないという課題があった。また、金属端子やリードにより振動を吸収する場合や、特許文献１に記載されたような実装構造でも、製造工程や実装工程が複雑化する割に充分な振動の減衰効果が得られないという課題があった。

本発明は上記の課題に鑑みなされたもので、音鳴りを低減できる電子部品の実装構造を提供することを目的とする。

本発明の電子部品の実装構造は、電子部品の一対の外部端子電極と、基板の実装面に設けられた一対のランドとを、導電性材料を介して接合してなる電子部品の実装構造において、前記一対の外部端子電極が、前記電子部品の前記基板に対向する第１の主面において、一対の第１の辺部または該第１の辺部の近傍を含む領域に、前記第１の辺部の二等分線の一部を含むように設けられており、前記第１の辺部の長さをＥ１、前記ランドの前記第１の辺部方向の長さをＬ１としたとき、Ｌ１＜Ｅ１であることを特徴とする。

本発明によれば、音鳴りを低減できる電子部品の実装構造を提供することができる。

本発明の電子部品の実装構造の第１実施形態を示す、（ａ）は基板の実装面側からみた電子部品とランドの配置を示す平面図、（ｂ）は座標軸のｙ軸方向からみた側面図、（ｃ）は座標軸のｘ軸方向から見た側面図である。 （ａ）は図１（ａ）の各部の寸法を示す平面図、（ｂ）および（ｃ）は第１実施形態の他の態様を示す平面図である。 電子部品の内部構造を示す断面図である。 図１（ａ）のＡ１−Ａ１線断面図である。 積層セラミックコンデンサ単体に４ＶのＤＣバイアスを印加した場合のインピーダンス測定結果を示すグラフである。 積層セラミックコンデンサのインピーダンス解析に使用した有限要素法のモデルの模式図である。 積層セラミックコンデンサ単体の、１０ｋＨｚにおける振動モードの計算結果を示す斜視図であって、（ａ）は対称面側からみた図、（ｂ）は表面側からみた図である。 積層セラミックコンデンサにおける振動モードの節状部を模式的に示す斜視図である。 本発明の電子部品の実装構造の第２実施形態を示す、（ａ）は基板の実装面側からみた電子部品とランドの配置を示す平面図、（ｂ）は座標軸のｙ軸方向からみた側面図、（ｃ）は座標軸のｘ軸方向から見た側面図である。 （ａ）は図９（ａ）の各部の寸法を示す平面図、（ｂ）および（ｃ）は第２実施形態の他の態様を示す平面図である。 図９（ａ）のＡ２−Ａ２線断面図である。 音圧レベルの測定装置の概略図である。 実施例において測定した音鳴りの音圧レベルを示すグラフであって、（ａ）は基板Ａを用いた測定データを示すグラフ、（ｂ）は基板Ｂを用いた測定データを示すグラフである。 従来の電子部品の実装構造を示す、（ａ）は電子部品とランドの配置を示す平面図、（ｂ）は座標軸のｙ軸方向からみた側面図、（ｃ）は座標軸のｘ軸方向から見た側面図である。

本発明の電子部品の実装構造について、図面を参照しつつ詳細に説明する。なお、各図面においては、同じ部材、部分に関しては共通の符号を用い、重複する説明は省略する。また、各図には、説明を容易にするためにｘｙｚの座標軸を付した。さらに、各図は模式的なものであり、特に基板の寸法や導体の厚さ等は実際の寸法関係を反映したものではない。

（第１実施形態）
本発明の第１実施形態である電子部品の実装構造においては、図１（ａ）〜（ｃ）に示すように、電子部品１は、積層体２の両端部に設けられた一対の外部端子電極３と、基板４の実装面５に設けられた一対のランド６とが導電性材料７を介してそれぞれ接合されている。導電性材料７は、電子部品１を基板４に接合する役割とともに、電子部品１の外部端子電極３と基板４の回路（図示せず）とを電気的に接続する役割も担っている。

ランド６とは、実装面５における導体の露出部であり、図１（ｂ）、（ｃ）ではランド６の表面が基板４の実装面５よりも突出している（基板４の実装面５上に設けられている）例を示したが、ランド６を除く基板４の実装面５の一部または全部がソルダーレジストで被覆され、ランド６の表面とソルダーレジストの表面とが同一平面上にある、またはソルダーレジストの表面に対してランド６がくぼんだ状態であってもよい。また、ソルダーレジストが基板４の電子部品１と対向する部位に存在する場合は、ソルダーレジストの表面を実装面５とみなす。

実装面５に対向する電子部品１の第１の主面８において、一対の外部端子電極３は、それぞれ一対の第１の辺部９の二等分線である第１の二等分線９ｃの一部を含むように設けられている。換言すれば、第１の主面８を構成する辺部のうち、辺部の二等分線上に外部端子電極３が存在する辺部を、第１の辺部９とする。

なお、第１の辺部９を二等分する第１の二等分線９ｃとは、第１の主面８側において第１の辺部９の長さを二等分するとともに第１の辺部９に垂直な直線である。

なお、第１の主面８を構成する辺部のうち、辺部の二等分線上に外部端子電極３が存在しない辺部を、第２の辺部１０とする。

本実施形態においては、図２（ａ）に示すように、第１の辺部９の長さＥ１が第２の辺部１０の長さＥ２よりも短い、すなわちＥ１＜Ｅ２である。なお、Ｅ１およびＥ２はいずれも外部端子電極３を含む電子部品１の長さである。また、Ｄは、一対のランド６の間隔、すなわち、基板４の実装面５において、電子部品１の第１の辺部９に垂直な方向における一対のランド６同士の距離である。また、図１（ｂ）、（ｃ）に示すように、Ｈ０はｚ軸方向における電子部品１の高さ、Ｃは基板４の実装面５と電子部品１との間隔である。

そして、本実施形態においては、図２（ａ）に示すように、一対のランド６の第１の辺部９方向の長さＬ１が、一対の第１の辺部９の長さＥ１よりも小さい、すなわちＬ１＜Ｅ１であることが重要である。

一方、従来の電子部品の実装構造（以下、単に従来構造という場合もある）においては、図１４に示すように外部端子電極３と、基板上のランド１０６とが、導電性材料（半田）１０７を介して電気的に接続された状態で固定される。半田１０７は、外部端子電極３とランド１０６の間の隙間を埋めるとともに、積層体２の端面と、側面および上下面の一部を被覆する外部端子電極３をさらに被覆しており、ランド１０６の第１の辺部方向の長さＬ１は、第１の辺部９の長さＥ１と同等または大きい、すなわちＬ１≧Ｅ１とされている。なお、図１４においては便宜上、電子部品１の構成要素がランド１０６を通して見えるものとして示している。

ここで、電子部品１の積層体２は、図３に示すように、誘電体層１１と内部電極層１２とが交互に積層されたものであって、内部電極層１２は、積層体２の両端部のいずれか一方において外部端子電極３と電気的に接続している。

なお、図３に示した誘電体層１１および内部電極層１２の構造は模式的なものであり、実際には数層〜数百層の誘電体層１１と内部電極層１２とが積層されたものが多く用いられる。これは、後述するような他の構造を有する電子部品１についても同様である。

例えば電子部品の一つである積層セラミックコンデンサは、誘電体層１１としてチタン酸バリウムなどの強誘電性を有する材料を用い、内部電極層１２としてＮｉなどの金属材料を用いている。また、外部端子電極３は、通常、下地電極としてＣｕペーストを焼き付け、その表面にＮｉおよびＳｎめっきを施したものを用いている。

基板に実装された積層セラミックコンデンサに、直流電圧（ＤＣバイアス）とともに交流電圧が印加されると、直流電圧による電歪効果のため誘電体層に圧電的な性質が生じ、交流電圧により圧電振動が発生する。さらに、従来構造では、積層セラミックコンデンサの圧電振動が半田１０７を介して基板１０４に伝わって基板１０４が振動し、基板１０４が可聴域の共振周波数で共振した際に「音鳴り」と呼ばれる振動音が発生する。

そこで、積層セラミックコンデンサ本体の圧電振動についてシミュレーションを行った。まず、積層セラミックコンデンサとして１００５型の積層セラミックコンデンサ（容量１０μＦ、定格電圧４Ｖ、以下、単に評価部品という）を用い、４Ｖの直流電圧（ＤＣバイアス）を印加した状態でインピーダンスを測定した。測定結果を図５に示す。

また、評価部品に基くモデル（誘電体材料：チタン酸バリウム系材料、内部電極：Ｎｉ、外部電極：Ｃｕ、積層体寸法：１１００×６２０×６２０μｍ、外部電極厚み２０μｍ）を用いてインピーダンスのシミュレーションを行った。２ＧＨｚ以上の周波数領域に存在する圧電共振ピークについて、測定した実測値に合致するように、評価部品の材料パラメータのフィッティングを行った。図６はインピーダンスのシミュレーションに使用した有限要素法のモデルを模式的に示したものである。これは、対称性を考慮した１／８モデルであり、図６の前面に現れている２つの断面および下側の断面は対称面である。

フィッティングにより得られた誘電体層１１のパラメータ（弾性スティフネスｃ_ｉｊおよび圧電定数ｅ_ｉｊ）を表１に示す。表１より、評価部品の誘電体層１１の材料特性には異方性（ｃ_１１＞ｃ_３３、ｃ_２２＞ｃ_３３）があることがわかる。これは、内部電極層１２による圧縮応力に起因するものと考えられる。

得られたパラメータを用いて、評価部品の可聴周波数領域（２０Ｈｚ〜２０ｋＨｚ）における振動モードを、上述の１／８モデルを用いて計算した。１０ｋＨｚにおける計算結果を図７に示す。なお、図７（ａ）は、１／８モデルの内部側（対称面側）からみたものであり、図７（ｂ）は、図７（ａ）の反対側、すなわち１／８モデルの外部側（表面側）からみたものである。ここで、破線は交流電圧を印加していない状態の評価部品の形状を示し、実線は交流電圧により最大に変位した状態の評価部品の形状を示している。この結
果から、評価部品全体を模式的に表した図８に示すように、評価部品の積層方向に位置する２つの主面において、各辺部の中央部に振動振幅が小さい、すなわち振動の節ともいえる領域（以下、節状部という）１５が存在することがわかる。この節状部１５またはその近傍において、電子部品１を基板４に固定することで、基板４への電子部品１の圧電振動の伝播が抑制され、音鳴りを低減できると考えられる。

なお、本発明では、電子部品１は節状部１５またはその近傍において基板４に固定されていれば良く、図４に示すように電子部品１の積層方向に位置する２つの主面のうちいずれかを第１の主面８として基板４に固定してもよいし、他の主面を第１の主面８として基板４に固定してもよい。

本実施形態は、基板４のランド６の長さＬ１を、ランド６に接合される電子部品１の第１の辺部９の長さＥ１よりも小さくしたことから、電子部品１の外部端子電極３上に存在するこのような節状部１５において、電子部品１を基板４に固定することが可能となる。

特に、Ｌ１／Ｅ１≦０．６、すなわちＬ１をＥ１の０．６倍以下の長さとし、基板４の実装面５に電子部品１を投影した時、第１の辺部９の二等分点がランド６上に位置することで、電子部品１を節状部１５のより振動振幅の小さい領域において基板４に接合することができ、音鳴りがより低減される。なお、第１の辺部９の二等分点は、ランド６の第１の辺部９方向における二等分線上に位置することがより好ましい。

なお、Ｌ１／Ｅ１は、実装性という点から０．４以上、すなわちＬ１がＥ１の０．４倍以上であることが好ましい。

また、第１の辺部９は、本実施形態においてはその全体が外部端子電極３により構成されているものとしたが、他の態様として図２（ｂ）のように外部端子電極３と積層体２とで構成されていてもよい。また、図２（ｃ）に示すように、第１の辺部９の全体が積層体２により構成され、第１の主面８の第１の辺部９の近傍に外部端子電極３が位置していてもよい。すなわち、外部端子電極３の第１の辺部方向の長さをＭ１としたとき、Ｍ１＜Ｅ１であってもよい。この場合、電子部品１を基板４に接合したときに、基板４上における導電性材料７のはみ出しが低減され、電子部品１の実装密度向上が可能となる。なお、本実施形態において、第１の主面８側における第１の辺部９の近傍とは、第１の辺部９からの距離がＥ２の０．２５倍以下の領域とする。また、振動振幅が比較的大きい電子部品１の頂点には、外部端子電極３が設けられていないことが好ましい。

さらに、Ｍ１／Ｅ１を０．４〜０．６とすることにより、電子部品１を節状部１５の振動振幅の小さい領域において基板４に接合する精度が向上する。

このように、第１の辺部９の長さＥ１よりも外部端子電極３の長さＭ１が小さい場合、一対の外部端子電極３は、互いに第１の主面８を介して対向する部位に位置していることが好ましく、さらには実装性という点から、第１の主面８の面重心に対して点対称な部位に位置していることが好ましい。

積層体２にこのような外部端子電極３を形成する方法としては、所望の形状の外部端子電極３を、金属等の導電性材料を用いて積層体２の内部電極層１２が露出した表面に直接形成する以外に、たとえば、積層体２の内部電極層１２が露出した表面に内部電極層１２同士を電気的に接続する内部電極接続層を形成し、第１の辺部９またはその近傍に所望の形状の外部端子電極３を形成し、対応する内部電極接続層と外部端子電極３とを、直接または導電体を介して電気的に接続してもよい。また、前述の内部電極接続層を、第１の辺部９またはその近傍である一部を残して絶縁性材料で被覆し、内部電極接続層の絶縁性材
料で被覆されていない一部を外部端子電極３としてもよい。

また、評価部品の振動モード解析の結果によれば、評価部品を構成する各表面の中央近傍では振動振幅が大きい。したがって、第１の辺部９に垂直な方向における一対のランド６の間隔、すなわち一対のランド６同士の距離は、第２の辺部１０の長さＥ２に対する比率（Ｄ／Ｅ２）にして０．５以上であることが好ましい。

なお、本実施形態においては、電子部品１は基板４の実装面５に直接接触していない。特に、電子部品１と基板４の実装面５との間隔であるＣのＨ０に対する比（Ｃ／Ｈ０）は、０．１以上であることが好ましい。

導電性材料７としては、たとえば共晶半田、鉛フリー半田（Ｓｎ−Ａｇ−Ｃｕ）などのろう材や、導電性接着剤などを用いることができる。

本発明は、たとえばチタン酸バリウム系などの強誘電体材料を誘電体層１１に用い、Ｎｉ、Ｃｕ、Ａｇ、Ａｇ−Ｐｄなどの金属材料を内部電極層１２に用いた積層セラミックコンデンサを電子部品１とした場合に、特に好適に用いられるが、他の電子部品においても、電子部品自体の圧電振動による、電子部品が実装されている基板等の励振を抑制する必要がある場合などに適用できる。本発明は、特に、１００５型以上の型式の積層型電子部品において顕著な効果を発揮できる。

さらに、例えば、多くの積層セラミックコンデンサには外部端子電極３として、Ｃｕからなる下地電極にＮｉおよびＳｎめっきを施したものが用いられているが、下地電極を用いずめっき電極のみで構成された外部端子電極３を有するものにも好適に適用できる。

（第２実施形態）
本発明の第２実施形態においても、第１実施形態と同様、電子部品１は、積層体２の両端部に設けられた一対の外部端子電極３と、基板４の実装面５に設けられた一対のランド６とが導電性材料７を介してそれぞれ接合されており、Ｌ１はＥ１よりも小さい、すなわちＬ１＜Ｅ１である（図９、１０）。

第１実施形態と異なるのは、図１０（ａ）に示すように、第１の辺部９の長さＥ１が第２の辺部１０の長さＥ２よりも長い、すなわちＥ１＞Ｅ２であるという点である。

なお、本実施形態においても、Ｌ１は第１実施形態と同様、Ｌ１／Ｅ１≦０．６、すなわちＬ１をＥ１の０．６倍以下の長さとし、基板４の実装面５に電子部品１を投影した時、第１の辺部９の二等分点がランド６上に位置することで、電子部品１を節状部１５のより振動振幅の小さい領域において基板４に接合することができ、音鳴りがより低減される。Ｌ１／Ｅ１は、小さくなるほど実装時に電子部品１の基板４に対する傾きが発生しやすいため、Ｌ１／Ｅ１を０．１〜０．５とすることが、実装性という点からも好ましい。また、外部端子電極３の第１の辺部９方向の長さＭ１は、図１０（ｂ）、（ｃ）のようにＭ１＜Ｅ１とすることが好ましく、さらにはＭ１／Ｅ１を０．１〜０．５とすることが好ましい。なお、Ｃ、Ｄについては、第１実施形態と同様な範囲とすることが好ましい。

図１１は図９（ａ）のＡ２−Ａ２線断面図であり、内部電極１２は積層体２の両端部のいずれか一方において外部端子電極３と電気的に接続している。

導電性材料７としては、第１の実施形態と同様、たとえば共晶半田、鉛フリー半田（Ｓｎ−Ａｇ−Ｃｕ）などのろう材や、導電性接着剤などを用いることができる。

本実施形態を適用可能な電子部品の構成、材料については、第１実施形態と同様であることから、さらなる説明は省略する。

積層セラミックコンデンサを基板に実装したときの音鳴りを測定した。測定には、１００５型の積層セラミックコンデンサ（容量１０μＦ、定格電圧４Ｖ、以下、単にコンデンサという）、および１００×４０ｍｍ、厚さ０．８ｍｍのＦＲ材からなる基板を用いた。コンデンサは、Ｓｎ−Ａｇ−Ｃｕ（ＳＡＣ）系の半田を用いて基板の中央に実装した。

コンデンサを接合する基板として、ランドの形状が異なる２種類の基板（基板Ａ，基板Ｂ）を用いた。基板Ａは、Ｌ１を０．５ｍｍ、Ｄを０．５ｍｍとし、基板Ｂは、Ｌ１を０．３ｍｍ、Ｄを０．３ｍｍとした。

コンデンサを基板Ａ、Ｂ（以下、単に基板という場合もある）にそれぞれ実装した後、実装状態をマイクロスコープにて観察し、いずれも半田のフィレット高さが４６０μｍ、基板の実装面とコンデンサとの間隔Ｃが４５μｍであることを確認した。

測定は、図１２に示すような音圧レベルの測定装置を用いて行った。コンデンサを基板に実装した実装基板２１（以下、単に実装基板ともいう）を無響箱２２（内寸６００×７００ｍｍ、高さ６００ｍｍ）内に設置し、基板の中央から基板に垂直な方向に３ｍｍ離間した位置に設置した集音マイク２３により音鳴りを集音し、アンプ２４およびＦＥＴアナライザ２５（小野測器製 ＤＳ２１００）で、集音された音の音圧レベルを測定した。コンデンサに対して４Ｖの直流電圧（ＤＣバイアス）および２０Ｈｚ〜２０ｋＨｚ、１Ｖｐ−ｐの交流電圧を印加した際の音鳴り測定結果を図１３（ａ）、（ｂ）に示す。

なお、図１３（ａ）および（ｂ）においては、音圧レベルをＡ特性音圧レベル（ｄＢＡ）で示しており、０ｄＢＡは人間が音として聞こえる最低の音圧レベルに相当する。これは人間の聴覚に近くなるように周波数毎に重み付けされた音圧レベルであり、サウンドレベルメータ（騒音計）の規格（ＪＩＳＣ１５０９−１：２００５）に記載されている。

図１３（ａ）は、基板Ａを用いた場合、図１３（ｂ）は、基板Ｂを用いた場合の測定結果を示すグラフである。Ｌ１を小さくした基板Ｂでは、測定周波数の全域にわたって音圧レベルが低減していることがわかる。なお、得られた結果を５Ｈｚ〜２０ｋＨｚの周波数領域にわたって平均すると、基板Ｂにおける音圧レベルの平均値は、基板Ａの場合、すなわち従来の実装構造に対して５．６ｄＢＡ低減された結果となった。

１ 電子部品
２ 積層体
３ 外部電極
４、１０４ 基板
５、１０５ 基板の実装面
６、１０６ ランド
７、１０７ 導電性材料
８ 第１の主面
９ 第１の辺部
９ｃ 第１の辺部の二等分線
１０ 第２の辺部
１０ｃ 第２の辺部の二等分線
１１ 誘電体層
１２ 内部電極層
１５ 節状部
２１ 実装基板
２２ 無響箱
２３ 集音マイク
２４ アンプ
２５ ＦＥＴアナライザ

Claims (11)

1. 電子部品の一対の外部端子電極と、基板の実装面に設けられた一対のランドとを、導電性材料を介して接合してなる電子部品の実装構造において、
   前記一対の外部端子電極が、前記電子部品の前記基板に対向する第１の主面において、一対の第１の辺部または該第１の辺部の近傍を含む領域に、前記第１の辺部の二等分線の一部を含むように設けられており、
   前記第１の辺部の長さをＥ１、前記ランドの前記第１の辺部方向の長さをＬ１としたとき、
   Ｌ１＜Ｅ１であることを特徴とする電子部品の実装構造。
2. 前記Ｌ１が、前記Ｅ１に対する比（Ｌ１／Ｅ１）にして、０．６以上であることを特徴とする請求項１に記載の電子部品の実装構造。
3. 前記基板の前記実装面に前記電子部品を投影した時、前記第１の辺部の二等分点が、前記ランド上に位置することを特徴とする請求項１または２に記載の電子部品の実装構造。
4. 前記導電性材料が、ろう材および導電性接着剤のうち少なくともいずれか一方であることを特徴とする請求項１乃至３のいずれかに記載の電子部品の実装構造。
5. 前記外部端子電極の前記第１の辺部方向の長さをＭ１としたとき、Ｍ１＜Ｅ１であることを特徴とする請求項１乃至４のいずれかに記載の電子部品の実装構造。
6. 前記電子部品の頂点には、前記外部端子電極が設けられていないことを特徴とする請求項５に記載の電子部品の実装構造。
7. 前記一対のランドの間隔をＤとし、前記電子部品の前記第１の主面において他の一対の辺部の長さをＥ２としたとき、前記Ｄの前記Ｅ２に対する比（Ｄ／Ｅ２）が、０．５以上であることを特徴とする請求項１乃至６のいずれかに記載の電子部品の実装構造。
8. 前記第１の主面における他の一対の辺部の長さをＥ２としたとき、Ｅ１＜Ｅ２であることを特徴とする請求項１乃至７のいずれかに記載の電子部品の実装構造。
9. 前記Ｌ１が、前記Ｅ１に対する比（Ｌ１／Ｅ１）にして、０．４以上であることを特徴とする請求項８に記載の電子部品の実装方法。
10. 前記第１の主面における他の一対の辺部の長さをＥ２としたとき、Ｅ１＞Ｅ２であることを特徴とする請求項１乃至７のいずれかに記載の電子部品の実装構造。
11. 前記Ｌ１が、前記Ｅ１に対する比（Ｌ１／Ｅ１）にして、０．１以上０．５以下であることを特徴とする請求項１０に記載の電子部品の実装構造。

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