JP2015167019A5 - - Google Patents
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- 230000000946 synaptic Effects 0.000 claims description 6
- 230000001537 neural Effects 0.000 claims description 3
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Description
上記は、本開示の実施形態を対象とする一方で、本開示の基本的な適用範囲を逸脱することなしにそれのその他の及びさらなる実施形態を案出することができ、それの適用範囲は、後続する請求項によって決定される。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[C1]
複数のニューロン回路及び少なくとも1つのシナプスを有するニューロプロセッサチップと、
前記少なくとも1つのシナプスの荷重を格納する前記ニューロプロセッサチップに接続された取り外し可能なメモリと、を備え、前記少なくとも1つのシナプスは、一対のニューロン回路を接続し、前記荷重は、少なくとも部分的に、前記ニューロプロセッサチップの機能を定義する、電気回路。
[C2]
前記取り外し可能なメモリは、インタフェース回路を介して前記ニューロプロセッサチップに接続され、
前記インタフェース回路は、前記ニューロプロセッサチップから前記取り外し可能なメモリに及び前記取り外し可能なメモリから前記ニューロプロセッサチップに前記荷重を搬送するC1に記載の電気回路。
[C3]
前記ニューロプロセッサチップは、前記荷重の少なくとも一部を格納するためのローカルメモリを備えるC1に記載の電気回路。
[C4]
前記荷重は、前記取り外し可能なメモリ内に格納される前にニューロン回路の前記対に関して訓練されるC1に記載の電気回路。
[C5]
前記訓練された荷重の値は、他のニューロプロセッサチップに接続された他の取り外し可能なメモリ内において模写及び格納され、
前記他のニューロプロセッサチップは、少なくとも部分的に前記荷重の前記値に基づいて前記ニューロプロセッサチップの前記機能を実行するC4に記載の電気回路。
[C6]
前記取り外し可能なメモリは、前記取り外し可能なメモリと異なる前記荷重の値を格納する他の取り外し可能なメモリと交換され、
前記荷重の前記値は、少なくとも部分的に、前記ニューロプロセッサチップの他の機能を定義するC1に記載の電気回路。
[C7]
前記取り外し可能なメモリは、非揮発性メモリデバイスを備えるC1に記載の電気回路。
[C8]
ニューロプロセッサチップに取り外し可能なメモリを接続することと、
前記取り外し可能なメモリにシナプス荷重を格納することと、を備え、シナプスは、ニューロプロセッサチップの複数のニューロン回路のうちの2つを接続し、前記荷重は、少なくとも部分的に、前記ニューロプロセッサチップの機能を定義する、ニューラルシステムを実装するための方法。
[C9]
インタフェース回路を用いて前記ニューロプロセッサチップに前記取り外し可能なメモリを接続することと、
前記インタフェース回路を介して、前記ニューロプロセッサチップから前記取り外し可能なメモリに、及び前記取り外し可能なメモリから前記ニューロプロセッサチップに、前記荷重を転送することと、をさらに備えるC8に記載の方法。
[C10]
前記ニューロプロセッサチップ内のローカルメモリに前記シナプス荷重の少なくとも一部を格納することをさらに備えるC8に記載の方法。
[C11]
前記2つのニューロン回路に関して前記荷重を訓練することと、
前記取り外し可能なメモリに前記訓練された荷重を格納することと、をさらに備えるC8に記載の方法。
[C12]
他のニューロプロセッサチップに接続された他の取り外し可能なメモリに前記訓練された荷重の値を模写することをさらに備え、
前記他のニューロプロセッサチップは、少なくとも部分的に前記荷重の前記値に基づいて前記ニューロプロセッサチップの前記機能を実行するC11に記載の方法。
[C13]
前記取り外し可能なメモリと異なる前記荷重の値を格納する他の取り外し可能なメモリと前記取り外し可能なメモリを交換することをさらに備え、前記荷重の前記値は、少なくとも部分的に、前記ニューロプロセッサチップの他の機能を定義するC8に記載の方法。
[C14]
前記取り外し可能なメモリは、非揮発性メモリデバイスを備えるC8に記載の方法。
[C15]
ニューロプロセッサチップに取り外し可能なメモリを接続するための手段と、
前記取り外し可能なメモリにシナプス荷重を格納するための手段と、を備え、シナプスは、ニューロプロセッサチップの複数のニューロン回路のうちの2つを接続し、前記荷重は、少なくとも部分的に、前記ニューロプロセッサチップの機能を定義する、ニューラルシステムを実装するための装置。
[C16]
インタフェース回路を用いて前記ニューロプロセッサチップに前記取り外し可能なメモリを接続するための手段と、
前記インタフェース回路を介して、前記ニューロプロセッサチップから前記取り外し可能なメモリに、及び前記取り外し可能なメモリから前記ニューロプロセッサチップに、前記荷重を転送するための手段と、をさらに備えるC15に記載の装置。
[C17]
前記ニューロプロセッサチップ内のローカルメモリに前記シナプス荷重の少なくとも一部を格納するための手段をさらに備えるC15に記載の装置。
[C18]
前記2つのニューロン回路に関して前記荷重を訓練するための手段と、
前記取り外し可能なメモリに前記訓練された荷重を格納するための手段と、をさらに備えるC15に記載の装置。
[C19]
他のニューロプロセッサチップに接続された他の取り外し可能なメモリに前記訓練された荷重の値を模写するための手段をさらに備え、
前記他のニューロプロセッサチップは、少なくとも部分的に前記荷重の前記値に基づいて前記ニューロプロセッサチップの前記機能を実行するC18に記載の装置。
[C20]
前記取り外し可能なメモリと異なる前記荷重の値を格納する他の取り外し可能なメモリと前記取り外し可能なメモリを交換するための手段をさらに備え、前記荷重の前記値は、少なくとも部分的に、前記ニューロプロセッサチップの他の機能を定義するC15に記載の装置。
[C21]
前記取り外し可能なメモリは、非揮発性メモリデバイスを備えるC15に記載の装置。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[C1]
複数のニューロン回路及び少なくとも1つのシナプスを有するニューロプロセッサチップと、
前記少なくとも1つのシナプスの荷重を格納する前記ニューロプロセッサチップに接続された取り外し可能なメモリと、を備え、前記少なくとも1つのシナプスは、一対のニューロン回路を接続し、前記荷重は、少なくとも部分的に、前記ニューロプロセッサチップの機能を定義する、電気回路。
[C2]
前記取り外し可能なメモリは、インタフェース回路を介して前記ニューロプロセッサチップに接続され、
前記インタフェース回路は、前記ニューロプロセッサチップから前記取り外し可能なメモリに及び前記取り外し可能なメモリから前記ニューロプロセッサチップに前記荷重を搬送するC1に記載の電気回路。
[C3]
前記ニューロプロセッサチップは、前記荷重の少なくとも一部を格納するためのローカルメモリを備えるC1に記載の電気回路。
[C4]
前記荷重は、前記取り外し可能なメモリ内に格納される前にニューロン回路の前記対に関して訓練されるC1に記載の電気回路。
[C5]
前記訓練された荷重の値は、他のニューロプロセッサチップに接続された他の取り外し可能なメモリ内において模写及び格納され、
前記他のニューロプロセッサチップは、少なくとも部分的に前記荷重の前記値に基づいて前記ニューロプロセッサチップの前記機能を実行するC4に記載の電気回路。
[C6]
前記取り外し可能なメモリは、前記取り外し可能なメモリと異なる前記荷重の値を格納する他の取り外し可能なメモリと交換され、
前記荷重の前記値は、少なくとも部分的に、前記ニューロプロセッサチップの他の機能を定義するC1に記載の電気回路。
[C7]
前記取り外し可能なメモリは、非揮発性メモリデバイスを備えるC1に記載の電気回路。
[C8]
ニューロプロセッサチップに取り外し可能なメモリを接続することと、
前記取り外し可能なメモリにシナプス荷重を格納することと、を備え、シナプスは、ニューロプロセッサチップの複数のニューロン回路のうちの2つを接続し、前記荷重は、少なくとも部分的に、前記ニューロプロセッサチップの機能を定義する、ニューラルシステムを実装するための方法。
[C9]
インタフェース回路を用いて前記ニューロプロセッサチップに前記取り外し可能なメモリを接続することと、
前記インタフェース回路を介して、前記ニューロプロセッサチップから前記取り外し可能なメモリに、及び前記取り外し可能なメモリから前記ニューロプロセッサチップに、前記荷重を転送することと、をさらに備えるC8に記載の方法。
[C10]
前記ニューロプロセッサチップ内のローカルメモリに前記シナプス荷重の少なくとも一部を格納することをさらに備えるC8に記載の方法。
[C11]
前記2つのニューロン回路に関して前記荷重を訓練することと、
前記取り外し可能なメモリに前記訓練された荷重を格納することと、をさらに備えるC8に記載の方法。
[C12]
他のニューロプロセッサチップに接続された他の取り外し可能なメモリに前記訓練された荷重の値を模写することをさらに備え、
前記他のニューロプロセッサチップは、少なくとも部分的に前記荷重の前記値に基づいて前記ニューロプロセッサチップの前記機能を実行するC11に記載の方法。
[C13]
前記取り外し可能なメモリと異なる前記荷重の値を格納する他の取り外し可能なメモリと前記取り外し可能なメモリを交換することをさらに備え、前記荷重の前記値は、少なくとも部分的に、前記ニューロプロセッサチップの他の機能を定義するC8に記載の方法。
[C14]
前記取り外し可能なメモリは、非揮発性メモリデバイスを備えるC8に記載の方法。
[C15]
ニューロプロセッサチップに取り外し可能なメモリを接続するための手段と、
前記取り外し可能なメモリにシナプス荷重を格納するための手段と、を備え、シナプスは、ニューロプロセッサチップの複数のニューロン回路のうちの2つを接続し、前記荷重は、少なくとも部分的に、前記ニューロプロセッサチップの機能を定義する、ニューラルシステムを実装するための装置。
[C16]
インタフェース回路を用いて前記ニューロプロセッサチップに前記取り外し可能なメモリを接続するための手段と、
前記インタフェース回路を介して、前記ニューロプロセッサチップから前記取り外し可能なメモリに、及び前記取り外し可能なメモリから前記ニューロプロセッサチップに、前記荷重を転送するための手段と、をさらに備えるC15に記載の装置。
[C17]
前記ニューロプロセッサチップ内のローカルメモリに前記シナプス荷重の少なくとも一部を格納するための手段をさらに備えるC15に記載の装置。
[C18]
前記2つのニューロン回路に関して前記荷重を訓練するための手段と、
前記取り外し可能なメモリに前記訓練された荷重を格納するための手段と、をさらに備えるC15に記載の装置。
[C19]
他のニューロプロセッサチップに接続された他の取り外し可能なメモリに前記訓練された荷重の値を模写するための手段をさらに備え、
前記他のニューロプロセッサチップは、少なくとも部分的に前記荷重の前記値に基づいて前記ニューロプロセッサチップの前記機能を実行するC18に記載の装置。
[C20]
前記取り外し可能なメモリと異なる前記荷重の値を格納する他の取り外し可能なメモリと前記取り外し可能なメモリを交換するための手段をさらに備え、前記荷重の前記値は、少なくとも部分的に、前記ニューロプロセッサチップの他の機能を定義するC15に記載の装置。
[C21]
前記取り外し可能なメモリは、非揮発性メモリデバイスを備えるC15に記載の装置。
Claims (9)
- 複数のニューロン回路及び少なくとも1つのシナプスを有するニューロプロセッサチップと、ここで、前記少なくとも1つのシナプスは、一対のニューロン回路を接続する、
前記少なくとも1つのシナプスの荷重(ω 1...P )を格納する前記ニューロプロセッサチップに接続された取り外し可能なランダムアクセスメモリと、を備え、前記荷重(ω 1...P )は、少なくとも部分的に、前記ニューロプロセッサチップの機能を定義し、
前記取り外し可能なランダムアクセスメモリは、前記ニューロン回路の外部にあり、かつインタフェース回路を介して前記ニューロプロセッサチップに接続され、
前記インタフェース回路は、前記ニューロプロセッサチップから前記取り外し可能なランダムアクセスメモリに及び前記取り外し可能なランダムアクセスメモリから前記ニューロプロセッサチップに前記荷重(ω 1...P )を搬送する電気回路。 - 訓練された荷重(ω 1...P )の値は、他のニューロプロセッサチップに接続された他の取り外し可能なランダムアクセスメモリ内において模写及び格納され、
前記他のニューロプロセッサチップは、少なくとも部分的に前記荷重(ω 1...P )の前記値に基づいて前記ニューロプロセッサチップの前記機能を実行する請求項1に記載の電気回路。 - 前記取り外し可能なランダムアクセスメモリは、前記取り外し可能なランダムアクセスメモリと異なる前記荷重(ω 1...P )の値を格納する他の取り外し可能なランダムアクセスメモリと交換され、
前記荷重(ω 1...P )の前記値は、少なくとも部分的に、前記ニューロプロセッサチップの他の機能を定義する請求項1に記載の電気回路。 - 前記取り外し可能なランダムアクセスメモリは、非揮発性メモリデバイスを備える請求項1に記載の電気回路。
- ニューロプロセッサチップに取り外し可能なランダムアクセスメモリを接続することと、
前記取り外し可能なランダムアクセスメモリにシナプス荷重(ω 1...P )を格納することと、を備え、シナプスは、ニューロプロセッサチップの複数のニューロン回路のうちの2つを接続し、前記荷重(ω 1...P )は、少なくとも部分的に、前記ニューロプロセッサチップの機能を定義し、前記取り外し可能なランダムアクセスメモリは、前記ニューロプロセッサチップの外部にあり、かつインタフェース回路を介して前記ニューロプロセッサチップに接続される、
前記インタフェース回路を介して、前記ニューロプロセッサチップから前記取り外し可能なランダムアクセスメモリに、及び前記取り外し可能なランダムアクセスメモリから前記ニューロプロセッサチップに、前記荷重(ω 1...P )を転送すること、をさらに備えるニューラルシステムを実装するための方法。 - 他のニューロプロセッサチップに接続された他の取り外し可能なランダムアクセスメモリに訓練された荷重(ω 1...P )の値を模写することをさらに備え、
前記他のニューロプロセッサチップは、前記荷重(ω 1...P )の前記値に少なくとも部分的に基づいて前記ニューロプロセッサチップの前記機能を実行する請求項5に記載の方法。 - 前記取り外し可能なランダムアクセスメモリと異なる前記荷重(ω 1...P )の値を格納する他の取り外し可能なランダムアクセスメモリと前記取り外し可能なランダムアクセスメモリを交換することをさらに備え、前記荷重(ω 1...P )の前記値は、少なくとも部分的に、前記ニューロプロセッサチップの他の機能を定義する請求項5に記載の方法。
- 前記取り外し可能なランダムアクセスメモリは、非揮発性メモリデバイスを備える請求項5に記載の方法。
- 実行されたときにコンピュータに、請求項5〜8のいずれか一項に記載の方法のステップをすべて実行させるためのコードを備える、コンピュータプログラム製品。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/831,484 US8676734B2 (en) | 2010-07-07 | 2010-07-07 | Methods and systems for replaceable synaptic weight storage in neuro-processors |
US12/831,484 | 2010-07-07 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013518841A Division JP2013534017A (ja) | 2010-07-07 | 2011-07-07 | ニューロプロセッサにおける交換可能なシナプス荷重記憶装置に関する方法及びシステム |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017156493A Division JP2018014114A (ja) | 2010-07-07 | 2017-08-14 | ニューロプロセッサにおける交換可能なシナプス荷重記憶装置に関する方法及びシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015167019A JP2015167019A (ja) | 2015-09-24 |
JP2015167019A5 true JP2015167019A5 (ja) | 2015-11-26 |
Family
ID=44584777
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013518841A Withdrawn JP2013534017A (ja) | 2010-07-07 | 2011-07-07 | ニューロプロセッサにおける交換可能なシナプス荷重記憶装置に関する方法及びシステム |
JP2015075223A Pending JP2015167019A (ja) | 2010-07-07 | 2015-04-01 | ニューロプロセッサにおける交換可能なシナプス荷重記憶装置に関する方法及びシステム |
JP2017156493A Pending JP2018014114A (ja) | 2010-07-07 | 2017-08-14 | ニューロプロセッサにおける交換可能なシナプス荷重記憶装置に関する方法及びシステム |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013518841A Withdrawn JP2013534017A (ja) | 2010-07-07 | 2011-07-07 | ニューロプロセッサにおける交換可能なシナプス荷重記憶装置に関する方法及びシステム |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017156493A Pending JP2018014114A (ja) | 2010-07-07 | 2017-08-14 | ニューロプロセッサにおける交換可能なシナプス荷重記憶装置に関する方法及びシステム |
Country Status (6)
Country | Link |
---|---|
US (1) | US8676734B2 (ja) |
EP (1) | EP2591449A1 (ja) |
JP (3) | JP2013534017A (ja) |
KR (1) | KR101466251B1 (ja) |
CN (1) | CN102971754B (ja) |
WO (1) | WO2012006468A1 (ja) |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8977583B2 (en) * | 2012-03-29 | 2015-03-10 | International Business Machines Corporation | Synaptic, dendritic, somatic, and axonal plasticity in a network of neural cores using a plastic multi-stage crossbar switching |
WO2014130120A2 (en) * | 2012-12-03 | 2014-08-28 | Hrl Laboratories, Llc | Generating messages from the firing of pre-synaptic neurons |
US10339041B2 (en) * | 2013-10-11 | 2019-07-02 | Qualcomm Incorporated | Shared memory architecture for a neural simulator |
CN104809498B (zh) * | 2014-01-24 | 2018-02-13 | 清华大学 | 一种基于神经形态电路的类脑协处理器 |
CN104809501B (zh) * | 2014-01-24 | 2018-05-01 | 清华大学 | 一种基于类脑协处理器的计算机系统 |
US20150324691A1 (en) * | 2014-05-07 | 2015-11-12 | Seagate Technology Llc | Neural network connections using nonvolatile memory devices |
EP3035249B1 (en) * | 2014-12-19 | 2019-11-27 | Intel Corporation | Method and apparatus for distributed and cooperative computation in artificial neural networks |
US11100397B2 (en) | 2015-05-21 | 2021-08-24 | Rochester Institute Of Technology | Method and apparatus for training memristive learning systems |
US10664751B2 (en) * | 2016-12-01 | 2020-05-26 | Via Alliance Semiconductor Co., Ltd. | Processor with memory array operable as either cache memory or neural network unit memory |
US11221872B2 (en) | 2015-10-08 | 2022-01-11 | Shanghai Zhaoxin Semiconductor Co., Ltd. | Neural network unit that interrupts processing core upon condition |
US11226840B2 (en) | 2015-10-08 | 2022-01-18 | Shanghai Zhaoxin Semiconductor Co., Ltd. | Neural network unit that interrupts processing core upon condition |
US11216720B2 (en) | 2015-10-08 | 2022-01-04 | Shanghai Zhaoxin Semiconductor Co., Ltd. | Neural network unit that manages power consumption based on memory accesses per period |
US11029949B2 (en) | 2015-10-08 | 2021-06-08 | Shanghai Zhaoxin Semiconductor Co., Ltd. | Neural network unit |
US10725934B2 (en) | 2015-10-08 | 2020-07-28 | Shanghai Zhaoxin Semiconductor Co., Ltd. | Processor with selective data storage (of accelerator) operable as either victim cache data storage or accelerator memory and having victim cache tags in lower level cache wherein evicted cache line is stored in said data storage when said data storage is in a first mode and said cache line is stored in system memory rather then said data store when said data storage is in a second mode |
WO2017162129A1 (zh) * | 2016-03-21 | 2017-09-28 | 成都海存艾匹科技有限公司 | 含有三维存储阵列的集成神经处理器 |
US11270193B2 (en) | 2016-09-30 | 2022-03-08 | International Business Machines Corporation | Scalable stream synaptic supercomputer for extreme throughput neural networks |
US10489702B2 (en) * | 2016-10-14 | 2019-11-26 | Intel Corporation | Hybrid compression scheme for efficient storage of synaptic weights in hardware neuromorphic cores |
CN108073982B (zh) * | 2016-11-18 | 2020-01-03 | 上海磁宇信息科技有限公司 | 类脑计算系统 |
US10423876B2 (en) * | 2016-12-01 | 2019-09-24 | Via Alliance Semiconductor Co., Ltd. | Processor with memory array operable as either victim cache or neural network unit memory |
US11580373B2 (en) * | 2017-01-20 | 2023-02-14 | International Business Machines Corporation | System, method and article of manufacture for synchronization-free transmittal of neuron values in a hardware artificial neural networks |
US11238334B2 (en) | 2017-04-04 | 2022-02-01 | Hailo Technologies Ltd. | System and method of input alignment for efficient vector operations in an artificial neural network |
US11544545B2 (en) | 2017-04-04 | 2023-01-03 | Hailo Technologies Ltd. | Structured activation based sparsity in an artificial neural network |
US10387298B2 (en) | 2017-04-04 | 2019-08-20 | Hailo Technologies Ltd | Artificial neural network incorporating emphasis and focus techniques |
US11551028B2 (en) | 2017-04-04 | 2023-01-10 | Hailo Technologies Ltd. | Structured weight based sparsity in an artificial neural network |
US11615297B2 (en) | 2017-04-04 | 2023-03-28 | Hailo Technologies Ltd. | Structured weight based sparsity in an artificial neural network compiler |
US10197971B1 (en) | 2017-08-02 | 2019-02-05 | International Business Machines Corporation | Integrated optical circuit for holographic information processing |
WO2019049654A1 (ja) * | 2017-09-07 | 2019-03-14 | パナソニック株式会社 | 半導体記憶素子を用いたニューラルネットワーク演算回路 |
US11074499B2 (en) | 2017-11-20 | 2021-07-27 | International Business Machines Corporation | Synaptic weight transfer between conductance pairs with polarity inversion for reducing fixed device asymmetries |
WO2019141902A1 (en) * | 2018-01-17 | 2019-07-25 | Nokia Technologies Oy | An apparatus, a method and a computer program for running a neural network |
CN109886416A (zh) * | 2019-02-01 | 2019-06-14 | 京微齐力(北京)科技有限公司 | 集成人工智能模块的系统芯片及机器学习方法 |
CN112684977B (zh) * | 2019-10-18 | 2024-05-28 | 旺宏电子股份有限公司 | 存储器装置及其存储器内计算方法 |
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KR20210047413A (ko) | 2019-10-21 | 2021-04-30 | 삼성전자주식회사 | 플래시 메모리 장치 및 플래시 메모리 셀들을 포함하는 컴퓨팅 장치 |
US11264082B2 (en) | 2019-10-28 | 2022-03-01 | Samsung Electronics Co., Ltd. | Memory device, memory system and autonomous driving apparatus |
KR20210050634A (ko) | 2019-10-28 | 2021-05-10 | 삼성전자주식회사 | 메모리 장치, 메모리 시스템 및 자율 주행 장치 |
US11221929B1 (en) | 2020-09-29 | 2022-01-11 | Hailo Technologies Ltd. | Data stream fault detection mechanism in an artificial neural network processor |
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- 2010-07-07 US US12/831,484 patent/US8676734B2/en active Active
-
2011
- 2011-07-07 JP JP2013518841A patent/JP2013534017A/ja not_active Withdrawn
- 2011-07-07 EP EP11733755.0A patent/EP2591449A1/en not_active Ceased
- 2011-07-07 WO PCT/US2011/043254 patent/WO2012006468A1/en active Application Filing
- 2011-07-07 CN CN201180033657.2A patent/CN102971754B/zh active Active
- 2011-07-07 KR KR1020137003298A patent/KR101466251B1/ko active IP Right Grant
-
2015
- 2015-04-01 JP JP2015075223A patent/JP2015167019A/ja active Pending
-
2017
- 2017-08-14 JP JP2017156493A patent/JP2018014114A/ja active Pending
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