JP2015149360A - compound semiconductor FET - Google Patents
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Abstract
Description
本明細書が開示する技術は、化合物半導体FETに関し、より典型的にはHEMTに関する。 The technology disclosed herein relates to compound semiconductor FETs, and more typically to HEMTs.
特許文献1には、ヘテロ接合部に形成されるキャリアガスをチャネルとして用いる化合物半導体FETが開示されている。化合物半導体FETによれば、高速かつ低損失のスイッチング素子が実現される。 Patent Document 1 discloses a compound semiconductor FET that uses a carrier gas formed at a heterojunction as a channel. According to the compound semiconductor FET, a high-speed and low-loss switching element is realized.
一般に、化合物半導体FETのゲート閾値電圧(すなわち、化合物半導体FETをオンさせるために最低限必要なゲート電圧)は低い。化合物半導体FETを安定して動作させるためには、ゲート閾値電圧を上昇させて、化合物半導体FETをノーマリオフ化することが望ましい。 In general, the gate threshold voltage of the compound semiconductor FET (that is, the minimum gate voltage required to turn on the compound semiconductor FET) is low. In order to operate the compound semiconductor FET stably, it is desirable to raise the gate threshold voltage and to normally turn off the compound semiconductor FET.
本明細書が開示する化合物半導体FETは、半導体基板と、ソース電極と、ゲート電極と、ドレイン電極と、バックゲート電極を有する。半導体基板内には、二次元電子ガスと二次元ホールガスのいずれか一方である深部キャリアガス層と、二次元電子ガスと二次元ホールガスのいずれか他方であり、深部キャリアガス層よりも半導体基板の表面側であって深部キャリアガス層と対向する位置に配置されている表面側キャリアガス層が存在している。ソース電極とゲート電極とドレイン電極は、半導体基板の前記表面に、直接、または他の層を介して接続されている。バックゲート電極は、深部キャリアガス層と導通している。ゲート電極の下側において、深部キャリアガス層のキャリア濃度は、表面側キャリアガス層のキャリア濃度よりも高い。 The compound semiconductor FET disclosed in this specification includes a semiconductor substrate, a source electrode, a gate electrode, a drain electrode, and a back gate electrode. In the semiconductor substrate, there is a deep carrier gas layer that is one of two-dimensional electron gas and two-dimensional hole gas, and one of the two-dimensional electron gas and two-dimensional hole gas, and the semiconductor is deeper than the deep carrier gas layer. There is a surface-side carrier gas layer disposed on the surface side of the substrate at a position facing the deep carrier gas layer. The source electrode, the gate electrode, and the drain electrode are connected to the surface of the semiconductor substrate directly or via another layer. The back gate electrode is electrically connected to the deep carrier gas layer. Below the gate electrode, the carrier concentration of the deep carrier gas layer is higher than the carrier concentration of the surface side carrier gas layer.
なお、上記の「半導体基板の表面側」は、ソース電極、ゲート電極及びドレイン電極が形成されている表面に近い側を意味する。上記の「深部キャリアガス層と対向する位置」は、半導体基板を厚み方向に沿って見たときに深部キャリアガス層と重なる位置を意味する。上記の「ゲート電極の下側」は、半導体基板を厚み方向に沿って見たときにゲート電極と重なる範囲を意味する。 The “surface side of the semiconductor substrate” means a side close to the surface on which the source electrode, the gate electrode, and the drain electrode are formed. The above-mentioned “position facing the deep carrier gas layer” means a position overlapping the deep carrier gas layer when the semiconductor substrate is viewed along the thickness direction. The “under the gate electrode” means a range that overlaps with the gate electrode when the semiconductor substrate is viewed along the thickness direction.
なお、本明細書において、ソース電極とゲート電極とドレイン電極は、これらのうちのいずれかが半導体基板の表面に直接接続されており、残りが他の層を介して半導体基板の表面に接続されていてもよい。また、各電極と半導体基板の間に他の層が介在する場合は、介在する各層は互いに異なる層であってもよい。 In this specification, any one of the source electrode, the gate electrode, and the drain electrode is directly connected to the surface of the semiconductor substrate, and the rest is connected to the surface of the semiconductor substrate through another layer. It may be. Further, when another layer is interposed between each electrode and the semiconductor substrate, the interposed layers may be different layers.
この化合物半導体FETでは、表面側キャリアガス層が主電流経路となる。この化合物半導体FETにおいて、バックゲート電極を負電位に接続すると、深部キャリアガス層の電位が低下し、表面側キャリアガス層のキャリア濃度が低下する。このため、この化合物半導体FETでは、バックゲート電極に負電位を印加することによって、化合物半導体FETのゲート閾値電圧を上昇させることができる。また、バックゲート電極に負電位を印加すると、深部キャリアガス層のキャリア濃度も低下する。バックゲート電極の電位を低下させていく際に、表面側キャリアガス層よりも先に深部キャリアガス層のキャリアが消失すると、それ以上深部キャリアガス層の電位を低下させることができなくなり、表面側キャリアガス層のキャリア濃度をそれ以上低下させることができなくなる。しかしながら、この化合物半導体FETでは、ゲート電極の下側において、深部キャリアガス層のキャリア濃度が、表面側キャリアガス層のキャリア濃度よりも高い。このため、バックゲート電極の電位を低下させる際に、ゲート電極の下側において、深部キャリアガス層よりも先に表面側キャリアガス層のキャリアを消失させることができる。このため、この化合物半導体FETは、ゲート閾値電圧としてプラスの値を有することができる。すなわち、この化合物半導体FETによれば、ノーマリオフを実現することができる。 In this compound semiconductor FET, the surface-side carrier gas layer becomes the main current path. In this compound semiconductor FET, when the back gate electrode is connected to a negative potential, the potential of the deep carrier gas layer is lowered, and the carrier concentration of the surface side carrier gas layer is lowered. For this reason, in this compound semiconductor FET, the gate threshold voltage of the compound semiconductor FET can be increased by applying a negative potential to the back gate electrode. In addition, when a negative potential is applied to the back gate electrode, the carrier concentration in the deep carrier gas layer is also reduced. When reducing the potential of the back gate electrode, if the carriers in the deep carrier gas layer disappear before the carrier gas layer on the surface side, the potential of the deep carrier gas layer can no longer be reduced, and the surface side It becomes impossible to further reduce the carrier concentration of the carrier gas layer. However, in this compound semiconductor FET, the carrier concentration of the deep carrier gas layer is higher than the carrier concentration of the surface side carrier gas layer below the gate electrode. For this reason, when lowering the potential of the back gate electrode, carriers in the surface-side carrier gas layer can be lost before the deeper carrier gas layer below the gate electrode. For this reason, this compound semiconductor FET can have a positive value as the gate threshold voltage. That is, according to this compound semiconductor FET, normally-off can be realized.
最初に、以下に説明する実施例の特徴を列記する。なお、ここに列記する特徴は、何れも独立して有効なものである。 First, the features of the embodiments described below are listed. Note that the features listed here are all independently effective.
(特徴1)表面側キャリアガス層が二次元電子ガスである場合には、表面側キャリアガス層のキャリア濃度Neは、以下の数式により算出することができる。
(特徴2)表面側キャリアガス層が二次元ホールガスである場合には、表面側キャリアガス層のキャリア濃度Nhは、以下の数式により算出することができる。
(特徴3)深部キャリアガス層のキャリア濃度が、いずれの位置においても、対向する位置の表面側キャリアガス層のキャリア濃度よりも高い。
(特徴4)深部キャリアガス及び表面側キャリアガスが形成されるヘテロ接合は、バンドギャップが相違する2つの半導体層を積層することによって形成されている。バンドギャップの相違する半導体層の組み合わせを例示すると、特に限定されないが、2種類以上の相違する結晶材料、同位体材料、結晶構造材料の組み合わせを挙げることができる。より具体的には、結晶材料の組み合わせとしては、例えば、AlGaNとGaN、AlGaAsとGaAs、または、InAlGaAsPとInGaP等のようにIII族原子とV族原子をそれぞれ1種類以上含むIII−V族半導体化合物の組み合わせを採用することができる。また、別の結晶材料の組み合わせとして、例えば、ZnMgOとZnO等のようにII族原子とVI族原子をそれぞれ1種類以上含むII−VI族半導体化合物の組み合わせ、SiGeCとSiGeSiとGe等のようにIV族原子を1種類以上含み、互いに組成比が相違するIV族半導体化合物の組み合わせ、CZTS等のII−IV−VI族半導体化合物等を挙げることができる。なお、上記の化合物の表記においては、組成比を表すサフィックスは省略されており、適宜好ましい組成比の化合物を用いることができる。また、同位体材料の組み合わせとしては、例えば、13Cと12C、28Siと29Siと30Siを挙げることができる。また、結晶構造材料の組み合わせとしては、例えば、ウルツ鉱構造のGaNと閃亜鉛構造のGaN、単結晶のGaNと多結晶のGaNを挙げることができる。バンドギャップの相違する半導体層の組み合わせとしてとして好ましいものを挙げると、バンドギャップ差が大きく、格子定数差が小さい組み合わせや、バンドギャップ差が大きく、自発分極係数及びピエゾ分極係数が大きい組み合わせが好ましい。また、それぞれの半導体層が、高熱伝導度、高移動度、高飽和速度及び低欠陥密度の特性を有していることが好ましい。さらに、AlGaNとGaNの組み合わせ等の、バンドギャップ差が大きく、格子定数差が小さく、かつ、自発分極係数及びピエゾ分極定数が大きい組み合わせは、特に好ましい。なお、該組み合わせ(すなわち、AlGaNとGaNの組み合わせ等)の場合は、分極効果によって、下記実施例中の高ドーパント層24b、28bがなくても二次元ホールガス25b、二次元電子ガス27bが形成される。
(Feature 1) When the surface-side carrier gas layer is a two-dimensional electron gas, the carrier concentration Ne of the surface-side carrier gas layer can be calculated by the following formula.
(Feature 2) When the surface side carrier gas layer is a two-dimensional hole gas, the carrier concentration Nh of the surface side carrier gas layer can be calculated by the following equation.
(Characteristic 3) The carrier concentration of the deep carrier gas layer is higher than the carrier concentration of the surface side carrier gas layer at the opposite position at any position.
(Feature 4) The heterojunction in which the deep part carrier gas and the surface side carrier gas are formed is formed by stacking two semiconductor layers having different band gaps. Examples of combinations of semiconductor layers having different band gaps include, but not limited to, combinations of two or more different crystal materials, isotope materials, and crystal structure materials. More specifically, as a combination of crystal materials, for example, a group III-V semiconductor including at least one group III atom and group V atom, such as AlGaN and GaN, AlGaAs and GaAs, or InAlGaAsP and InGaP. Combinations of compounds can be employed. Further, as another combination of crystal materials, for example, a combination of II-VI group semiconductor compounds each including one or more group II atoms and group VI atoms such as ZnMgO and ZnO, SiGeC, SiGeSi, Ge, etc. Examples include a combination of group IV semiconductor compounds containing one or more group IV atoms and having different composition ratios, and II-IV-VI group semiconductor compounds such as CZTS. In the description of the above compounds, the suffix indicating the composition ratio is omitted, and a compound having a preferable composition ratio can be used as appropriate. Examples of combinations of isotope materials include 13 C and 12 C, 28 Si, 29 Si, and 30 Si. Examples of the combination of crystal structure materials include wurtzite structure GaN and zinc blend structure GaN, single crystal GaN, and polycrystalline GaN. Preferred examples of combinations of semiconductor layers having different band gaps include combinations having a large band gap difference and a small lattice constant difference, and combinations having a large band gap difference and a large spontaneous polarization coefficient and piezoelectric polarization coefficient. In addition, each semiconductor layer preferably has characteristics of high thermal conductivity, high mobility, high saturation speed, and low defect density. Furthermore, a combination such as a combination of AlGaN and GaN having a large band gap difference, a small lattice constant difference, and a large spontaneous polarization coefficient and piezoelectric polarization constant is particularly preferable. In the case of the combination (that is, a combination of AlGaN and GaN), the two-
図1に示す実施例1のHEMT10は、半導体基板20と、ソース電極42と、ゲート電極44と、ドレイン電極46と、バックゲート電極48を有している。なお、図1では、図の見易さを考慮して、一部の半導体層のハッチングを省略している。
The
半導体基板20は、GaAs基板22と、AlGaAs層24と、GaAs層26と、AlGaAs層28を有している。
The
GaAs基板22は、絶縁性であり、平坦な下面を有している。GaAs基板22の上面には、段差22aが形成されている。
The
AlGaAs層24は、GaAs基板22上に形成されている。AlGaAs層24は、GaAs基板22の上面の形状に沿って、略一定の厚さに形成されている。したがって、AlGaAs層24の上面には、段差24dが形成されている。AlGaAs層24は、下層24a、高ドーパント層24b、及び、上層24cを有する。下層24aは、i型のAlGaAsにより構成されており、GaAs基板22の上面に形成されている。高ドーパント層24bは、BeがドープされたAlGaAsにより構成されており、下層24a上に形成されている。上層24cは、i型のAlGaAsにより構成されており、高ドーパント層24b上に形成されている。下層24a及び上層24cはi型であるので、高ドーパント層24b内のドーパント濃度は下層24a及び上層24cよりも高い。
The
GaAs層26は、AlGaAs層24上に形成されている。GaAs層26は、後述するp型拡散領域26aを除いて、i型のGaAsにより構成されている。GaAs層26のエネルギーバンドギャップは、AlGaAs層24のエネルギーバンドギャップよりも小さい。したがって、GaAs層26とAlGaAs層24との接合部25aは、ヘテロ接合となっている。AlGaAs層24の上面が段差24dを有するので、ヘテロ接合25aは段差24dに沿って伸びている。ヘテロ接合25a近傍のGaAs層26には、ヘテロ接合25aに沿って、二次元ホールガス25b(以下、2DHG25bという)が形成されている。なお、2DHG25bの厚みは極めて薄いため、実質的には2DHG25bの位置はヘテロ接合25aの位置と一致する。GaAs層26の上面は、略平坦である。したがって、図1において、段差24dよりも左側の領域30におけるGaAs層26の厚みは、段差24dよりも右側の領域32におけるGaAs層26の厚みよりも薄い。
The
AlGaAs層28は、GaAs層26上に形成されている。AlGaAs層28のエネルギーバンドギャップは、GaAs層26のエネルギーバンドギャップよりも大きい。したがって、GaAs層26とAlGaAs層28との接合部27aは、ヘテロ接合となっている。ヘテロ接合27a近傍のGaAs層26には、ヘテロ接合27aに沿って、二次元電子ガス27b(以下、2DEGという)が形成されている。なお、2DEG27bの厚みは極めて薄いため、実質的には2DEG27bの位置はヘテロ接合27aの位置と一致する。2DEG27b内の電子の濃度(以下、2DEG27bの濃度という)は、何れの位置の2DHG25b内のホールの濃度(以下、2DHG25bの濃度という)よりも低い。AlGaAs層28は、略一定の厚さを有する。AlGaAs層28は、下層28a、高ドーパント層28b、及び、上層28cを有する。下層28aは、i型のAlGaAsにより構成されており、GaAs層26の上面に形成されている。高ドーパント層28bは、CがドープされたAlGaAsにより構成されており、下層28a上に形成されている。上層28cは、i型のAlGaAsにより構成されており、高ドーパント層28b上に形成されている。下層28a及び上層28cはi型であるので、高ドーパント層28b内のドーパント濃度は下層28a及び上層28cよりも高い。また、上層28c内には、n型のドーパントを拡散させることで形成されたソース領域28d及びドレイン領域28eが形成されている。ソース領域28dは、領域30内の上層28cの上面に露出する範囲に部分的に形成されている。ドレイン領域28eは、領域32内の上層28cの上面に露出する範囲に部分的に形成されている。
The
ソース電極42、ゲート電極44、ドレイン電極46は、AlGaAs層28上に形成されている。ソース電極42とゲート電極44は、領域30内に配置されており、ドレイン電極46は領域32内に配置されている。ソース電極42は、ソース領域28d上に形成されており、ソース領域28dに対してオーミック接続されている。ドレイン電極46は、ドレイン領域28e上に形成されており、ドレイン領域28eに対してオーミック接続されている。ゲート電極44は、上層28c上に形成されており、上層28cに対してショットキー接続されている。
The
図1の左端の領域においては、半導体基板20にメサ構造50が形成されている。メサ構造50では、GaAs層26上にAlGaAs層28が存在しておらず、GaAs層26が露出している。バックゲート電極48は、その露出しているGaAs層26の表面に形成されている。バックゲート電極48の下部のGaAs層26内には、p型ドーパントを拡散させることで形成されたp型拡散領域26aが形成されている。バックゲート電極48は、p型拡散領域26aに対してオーミック接続されている。バックゲート電極48は、p型拡散領域26aと、その直下のGaAs層26を介して、2DHG25bと導通している。
In the leftmost region of FIG. 1, a
次に、HEMT10の動作について説明する。HEMT10を動作させる際には、バックゲート電極48を、負電位に接続する。図2、3は、図1のA−A線(すなわち、ゲート電極44の直下)におけるバンドギャップ図を模式的に示している。図2は、バックゲート電極48をソース電極48と同電位とした状態を示しており、図3は、バックゲート電極48を負電位に接続した状態を示している。なお、図2、3において、符号Efはフェルミレベルを示す。図2に示すように、バックゲート電極48をソース電極48と同電位とした状態では、AlGaAs層28とGaAs層26の境界部の伝導帯に谷間が形成され、その谷間に自由電子が溜まることで2DEG27bが形成されている。また、GaAs層26とAlGaAs層24の境界部の価電子帯に谷間が形成され、その谷間にホールが溜まることで2DHG25bが形成されている。バックゲート電極48が負電位に接続されると、AlGaAs層24側のバンドが上側にシフトし、その結果、2DEG27bが存在する谷間、及び、2DHG25bが存在する谷間が狭くなる。これによって、2DEG27b内のキャリア濃度、及び、2DHG25b内のキャリア濃度が低下する。バックゲート電極48の電位をさらに下げると、2DEG27b(より詳細には、領域30内の2DEG27b)が消失する。他方、本実施例では、2DHG25b内のホールの濃度が2DEG27bの濃度よりも高いので、2DEG27bが消失するときのバックゲート電極48の電位では、2DHG25bは消失しない。このため、バックゲート電極48を介して2DHG25bを負電位に接続することで、2DEG27bを消失させることができる。本実施例では、バックゲート電極48は、ソース電極42よりも低い電位であって、領域30内の2DEG27bを消失させるのに十分な電位に接続される。
Next, the operation of the
また、HEMT10を動作させる際には、ドレイン電極46とソース電極42の間に、ドレイン電極46が高電位となる電圧が印加される。ゲート電極44は、ゲート電圧を印加しない状態(すなわち、ソース電極42以下の電位を印加した状態)とゲート電圧を印加した状態(すなわち、ソース電極42よりも高い電位を印加した状態)の間で切り替えられる。ゲート電圧が印加されていない状態では、領域30内に2DEG27bが存在していないので、ドレイン電極46とソース電極42の間に電流は流れない。ゲート電圧が印加されると、ゲート電極44からの電界によって領域30内のヘテロ接合27a近傍に電子が引き寄せられて、領域30内に2DEG27bが形成される。これによって、HEMT10がオンし、ドレイン電極46からソース電極42に向かって電流が流れる。すなわち、ドレイン電極46から、ドレイン領域28e、2DEG27b、ソース領域28dを通って、ソース電極42に電流が流れる。このように、HEMT10では、ゲート電圧が印加されていない状態では、領域30内に2DEG27bが存在しないようになっている。これによって、ゲート閾値電圧が正の電位まで上昇されており、HEMT10のノーマリオフが実現されている。
Further, when the
また、このHEMT10では、ゲート電極44の直下を含む領域30内のGaAs層26の厚みが薄く、ドレイン電極46側の電流経路を含む領域32内のGaAs層26の厚みが厚い。これによって、領域30内に形成される2DEG27bと2DHG25bの間の間隔W1が、領域32内に形成される2DEG27bと2DHG25bの間の間隔W2よりも狭くなっている。この間隔が狭いほど、2DEG27bの濃度は低くなる。すなわち、HEMT10では、領域30内の2DEG27bの濃度が、領域32内の2DEG27bの濃度よりも低くなっている。ゲート電極44の直下を含む領域30内の2DEG27bの濃度が低くなっていることで、ゲート閾値電圧がより高められている。また、領域32内の2DEG27bの濃度が高くなっていることで、領域32内の2DEG27b内の移動度が高くなっている。これによって、HEMT10のオン電圧が低減されており、HEMT10で生じる損失が抑制されている。
In this
また、HEMT10をオフさせている際には、ドレイン電極46とソース電極42の間の印加電圧によって、半導体基板20内に局所的に高電界が印加される場合がある。このように高電界が半導体基板20に印加されると、高電界が印加された領域に電子とホールが生成される。このように発生した電子とホールが半導体基板20内に長時間滞在すると、アバランシェ現象が生じ、問題となる。しかしながら、実施例1のHEMT10では、2DHG25bがバックゲート電極48を介して負電位に接続されている。このため、半導体基板20内で発生したホールは、瞬時に、2DHG25bを介してバックゲート電極48に排出される。また、電子は移動度が高いため、瞬時に、領域32内の2DEG27b等を通ってドレイン電極46に排出される。このように、高電界により生じた電子とホールが瞬時に半導体基板20の外部に排出されるため、HEMT10はアバランシェ耐量が高い。
Further, when the
次に、実施例1のHEMT10の製造方法について説明する。まず、絶縁性のGaAs基板22を準備する。次に、GaAs基板22の上面をエッチング等により加工することで、段差22aを形成する。次に、MBE法等により、GaAs基板22上に、下層24a(i型のAlGaAs層:厚み約400nm)、高ドーパント層24b(BeがドープされたAlGaAs層:厚み約5nm)、上層24c(i型のAlGaAs層:厚み約5nm)、GaAs層26(i型のGaAs層:厚み約600nm)、下層28a(i型のAlGaAs層:厚み約5nm)、高ドーパント層28b(GeがドープされたAlGaAs層:厚み約5nm)、及び、上層28c(i型のAlGaAs層:厚み約400nm)を順に積層する。このように各層を形成することで、ヘテロ接合25a、27aが形成される。また、熱平衡状態では、高ドーパント層24bからホールが放出され、放出されたホールがヘテロ接合25a近傍に集まり、2DHG25bが形成される。また、熱平衡状態では、高ドーパント層28bから電子が放出され、放出された電子がヘテロ接合27a近傍に集まり、2DEG27bが形成される。なお、GaAs層26を形成する際には、GaAs層26を成長させたのちに、その表面をエッチバック等することによって、GaAs層26の表面を平坦化する。また、各層を形成する際には、2DEG27bの濃度が2DHG25bの濃度よりも低くなるように、各層の厚みやドーパント濃度を調節する。
Next, the manufacturing method of HEMT10 of Example 1 is demonstrated. First, an insulating
次に、半導体基板20の一部をエッチングすることで、メサ構造50を形成する。次に、Zn含有Au層を蒸着し、その後パターニングすることで、バックゲート電極48を形成する。次に、Ge含有Au層を蒸着し、その後パターニングすることで、ソース電極42とドレイン電極46を形成する。次に、半導体基板20を熱処理することで、バックゲート電極48中のZn、及び、ソース電極42とドレイン電極46中のGeを半導体基板20中に拡散させる。これによって、p型拡散領域26a、ソース領域28d、及び、ドレイン領域28eを形成する。すなわち、バックゲート電極48、ソース電極42、及び、ドレイン電極46を半導体基板20にオーミック接続させる。次に、Al層を蒸着し、その後パターニングすることで、ゲート電極44を形成する。これにより、ゲート電極44は半導体基板20に対してショットキー接続される。以上の工程により、HEMT10を製造することができる。なお、上記の各パターニングは、通常のフォトリソグラフィとエッチングによって行うことができる。
Next, a
次に、他の実施例に係るHEMTについて説明する。なお、以下の説明においては、他の実施例のHEMTのうち、実施例1のHEMT10に対応する構成要素に対しては実施例1と同じ参照番号を用いる。また、実施例1と共通の構成については説明を省略する。
Next, a HEMT according to another embodiment will be described. In the following description, the same reference numerals as those in the first embodiment are used for the components corresponding to the
図4に示す実施例2のHEMT200では、GaAs基板22の上面が平坦である。また、AlGaAs層24の上面に段差24dが形成されている。段差24dは、ゲート電極44とドレイン電極46の間の位置に形成されている。段差24dよりもゲート電極44及びソース電極42側の領域30ではAlGaAs層24dの厚みが厚く、段差24dよりもドレイン電極46側の領域32ではAlGaAs層24dの厚みが薄い。実施例2のHEMT200のその他の構成は、実施例1のHEMT10と略等しい。
In the
実施例2のHEMT200のように、GaAs基板22の上面を平坦とし、AlGaAs層24の厚みを変化させることでも、AlGaAs層24の上面に段差24dを形成することができる。これによって、領域30内における2DEG27bと2DHG25bの間の間隔W1を、領域32内における2DEG27bと2DHG25bの間の間隔W2よりも狭くすることができる。すなわち、領域30内の2DEG27bの濃度を、領域32内の2DEG27bの濃度よりも低くすることができる。
The
また、2DHG25bには、AlGaAs層24からホールが供給される。領域30内では、領域32内よりもAlGaAs層24の厚みが厚い。このため、領域30内では、領域32内よりも2DHG25bに多くのホールが供給される。このため、領域30内の2DHG25bの濃度は、領域32内の2DHG25bの濃度よりも高い。2DEG27bの濃度は、対向する2DHG25bの濃度が高いほど、低くなる。すなわち、HEMT200では、2DHG25bの濃度分布の影響によっても、領域30内の2DEG27bの濃度が、領域32内の2DEG27bの濃度よりも低くなっている。このような構成によれば、ドレイン電極46側の2DEG27bの濃度を高濃度に維持したまま、ゲート電極44の直下における2DEG27bの濃度をより効果的に低減することができる。これによって、オン電圧が低く、ゲート閾値電圧が高いHEMTをより容易に実現することができる。
Further, holes are supplied from the
図5に示す実施例3のHEMT300では、GaAs基板22の上面に段差322aが形成されている。段差322aは、ゲート電極44とドレイン電極46の間の位置に形成されている。他方、AlGaAs層24の上面は平坦である。すなわち、AlGaAs層24の厚みは、段差322aよりもゲート電極44及びソース電極42側の領域330で厚く、段差322aよりもドレイン電極46側の領域332で薄い。また、GaAs層26の厚みは、ソース電極42とドレイン電極46の間で略一定である。すなわち、HEMT300では、2DEG27bと2DHG25bの間の間隔が略一定である。
In the
実施例3のHEMT300の構成によれば、領域330内では、領域332内よりもAlGaAs層24の厚みが厚いため、領域330内の2DHG25bの濃度が、領域332内の2DHG25bの濃度よりも高い。このため、領域330内の2DEG27bの濃度が、領域332内の2DEG27bの濃度よりも低い。したがって、ドレイン電極46側の2DEG27bの濃度を高濃度に維持したまま、ゲート電極44の直下における2DEG27bの濃度が低減されている。これによって、オン電圧が低く、ゲート閾値電圧が高いHEMTが実現されている。
According to the configuration of the
図6に示す実施例4のHEMT400では、GaAs基板22の上面が平坦である。また、ドレイン電極46とソース電極42の間で、AlGaAs層24の厚みは略一定である。HEMT400では、AlGaAs層24内の高ドーパント層24b内のドーパント濃度が、位置によって異なる。図6に示すドーパント濃度の境界部422aよりもゲート電極44及びソース電極42側の領域430では、境界部422aよりもドレイン電極46側の領域432よりもドーパント濃度が高い。このため、領域430内の2DHG25bの濃度は、領域432内の2DHG25bの濃度よりも高い。したがって、領域430内の2DEG27bの濃度が、領域432内の2DEG27bの濃度よりも低い。すなわち、ドレイン電極46側の2DEG27bの濃度を高濃度に維持したまま、ゲート電極44の直下における2DEG27bの濃度が低減されている。これによって、オン電圧が低く、ゲート閾値電圧が高いHEMTが実現されている。
In the
図7に示す実施例5のHEMT500では、GaAs基板22の上面が平坦である。また、ドレイン電極46とソース電極42の間で、AlGaAs層24の厚みは略一定である。さらに、AlGaAs層24内の高ドーパント層24b内のドーパント濃度は、略一定である。したがって、2DHG25bの濃度は位置によらず略一定である。このため、2DEG27bの濃度も位置によらず略一定である。以上のように2DEG27bの濃度が略一定であっても、2DEG27bに対向する2DHG25bが存在していれば、HEMT500の使用時に2DHG25b(すなわち、バックゲート電極48)に負電位を印加することで、2DHG25bの濃度を低下させることができる。また、2DHG25bの濃度が2DEG27bの濃度より高いので、HEMT500のゲート閾値電圧をプラス(すなわち、ソース電極42よりも高い電位)まで上昇させることができる。これによって、HEMT500のノーマリオフ化が実現されている。
In the
図8に示す実施例6のHEMT600では、実施例5のHEMT500と同様に、GaAs基板22、AlGaAs層24、及びGaAs層26が略一定の厚さを有している。このHEMT600では、ドレイン電極46の下側のn型拡散層(すなわち、ドレイン領域28e)、及び、ソース電極42の下側のn型拡散層(すなわち、ソース領域28d)がGaAs層26(2DHG25bよりも浅い位置)まで伸びている。また、このHEMT600では、メサ構造50が半導体基板20に形成されていない。代わりに、AlGaAs層28の上面からGaAs層26の2DHG25bまで伸びるp型拡散領域648が形成されている。ソース電極42は、p型拡散領域648の上面も覆っており、p型拡散領域648に対してオーミック接続されている。2DHG25bは、p型拡散領域648を介してソース電極42と接続されている。言い換えると、このHEMT600では、ソース電極42がバックゲート電極を兼ねている。したがって、2DHG25bの電位は、ソース電極42と略等しい。このように2DHG25bをソース電極42と短絡させても、2DHG25b及び2DEG27bの濃度及び位置関係を適切に調節することで、ゲート閾値電圧を十分に高めることができる。これによって、HEMT600のノーマリオフ化を実現することができる。また、このようにソース電極42とバックゲート電極を共通化することで、メサ構造を形成する必要がなくなる。AlGaAs層28の表面が平坦となるため、このHEMT600は、効率よく製造することが可能である。
In the
以上、実施例1〜6のHEMTについて説明した。なお、実施例6のようにバックゲート電極とソース電極を共通化する構成を、実施例1〜5のHEMTに適用してもよい。または、実施例1〜5のHEMTにおいて、バックゲート電極48とソース電極42とを短絡させてもよい。また、実施例1〜5に示したものよりも、バックゲート電極48をソース電極42等のHEMTの主構造から離れた位置に設けてもよい。2DHG25bの移動度が高いので、バックゲート電極48を主構造から離れた位置に設けても、HEMTを適切に動作させることができる。
The HEMTs of Examples 1 to 6 have been described above. In addition, you may apply the structure which makes a back gate electrode and a source electrode common like Example 6 to HEMT of Examples 1-5. Or you may short-circuit the
なお、実施例1〜6では、上述したように、2DEG27bの濃度及び2DHG25bの濃度を最適化することが好ましい。また、いくつかの実施例では、位置によって2DEG及び2DHGの濃度が異なる。各位置における2DEG27bの濃度は、以下の計算式により表すことができる。
なお、HEMTをノーマリオフ化する場合には、上述した計算式により算出されるNe及びNhが、Ne<Nhの関係を満たす必要がある。しかしながら、ノーマリオフ化させない場合にはこの関係は必須ではない。Ne>Nhの場合であっても、実施例1〜4の構成によれば、ゲート電極44の下側で2DEG27bの濃度が低く、その他の領域の少なくとも一部における2DEG27bの濃度が高くなることから、ゲート閾値電位を比較的高くするとともに、HEMTのオン電圧を低減することができる。
Note that when the HEMT is normally off, Ne and Nh calculated by the above-described calculation formula must satisfy the relationship Ne <Nh. However, this relationship is not essential if the normally-off is not performed. Even in the case of Ne> Nh, according to the configurations of the first to fourth embodiments, the concentration of 2DEG27b is low below the
また、実施例1〜6では、2DEGが半導体基板20の表面側に位置し、2DHGが半導体基板20の深い側に位置していた。しかしながら、2DHGが半導体基板20の表面側に位置し、2DEGが半導体基板20の深い側に位置していてもよい。この場合、2DHGがドレイン電極46とソース電極42の間の電流経路となり、2DEGがバックゲート電極に接続される。
In Examples 1 to 6, 2DEG was positioned on the front side of the
また、実施例1〜4のHEMTでは、ゲート電極44の下側とゲート電極44よりもソース電極42側の領域で2DEG27bの濃度が低くなっており、ゲート電極44よりもドレイン電極46側の領域で2DEG27bの濃度が高くなっていた。しかしながら、少なくともゲート電極44の下側の領域で2DEG27bの濃度が低くなっており、その他の領域の少なくとも一部で2DEG27bの濃度が高くなっていれば、2DEG27bの濃度はどのように分布していてもよい。例えば、ゲート電極44よりもソース電極42側の領域とゲート電極44よりもドレイン電極46側の領域の両方で、2DEG27bの濃度が高くなっていてもよい。また、例えば、ゲート電極44よりもソース電極42側の領域でのみ、2DEG27bの濃度が高くなっていてもよい。上記のように2DEG27bの濃度を分布させるために、GaAs層26の各位置における厚み、AlGaAs層24の各位置における厚み、及び、高ドーパント層24bの各位置におけるドーパント濃度を調節することができる。
In the HEMTs of Examples 1 to 4, the concentration of
また、実施例1〜6のHEMTは、変調ドープによって形成された高ドーパント層24b及び28bを有していた。しかしながら、各層の材料及び面方位を選択することで自発分極またはピエゾ分極により2DEGと2DHGを発生させることができる場合には、高ドーパント層24b及び28bは形成されていなくてもよい。この場合、2DEG及び2DHGに沿って、分極によって生じた電荷が存在する層が形成される。 In addition, the HEMTs of Examples 1 to 6 had high dopant layers 24b and 28b formed by modulation doping. However, when 2DEG and 2DHG can be generated by spontaneous polarization or piezoelectric polarization by selecting the material and plane orientation of each layer, the high dopant layers 24b and 28b may not be formed. In this case, a layer in which charges generated by polarization exist is formed along 2DEG and 2DHG.
また、実施例1〜6のHEMTでは、AlGaAs層28の上面が略平坦であった。しかしながら、図9に示すように、AlGaAs層28の上面に溝702が形成されており、溝702内にゲート電極44が形成されていてもよい。このようにゲート電極44の下側のAlGaAs層28を薄くすることで、ゲート電極44の下側の2DEG27bの濃度をさらに低くすることができる。これによって、HEMTのゲート閾値電圧をさらに上昇させることができる。
In the HEMTs of Examples 1 to 6, the upper surface of the
また、実施例1〜6のHEMTでは、ゲート電極44がAlGaAs層28に対してショットキー接続されていた。しかしながら、図10に示すように、ゲート電極44とAlGaAs層28の間に、Al2O3からなる絶縁層704を設けてもよい。また、ゲート電極44は、金属であってもよいし、p−GaAs等の半導体であってもよい。このような構成でも、ゲート電極44により適切にスイッチングを行うことができる。このように、本明細書に記載のHEMTでは、2DHG25bの電位、濃度、または、位置によって2DEG27bの濃度を制御できるので、さまざまなタイプのゲート電極44を採用することができる。
In the HEMTs of Examples 1 to 6, the
また、実施例1〜6のようにソース電極42とドレイン電極46がAlGaAs層28に接触していてもよいし、他の導電層を介してソース電極42とドレイン電極46がAlGaAs層28に接続されていてもよい。
Further, the
また、上述した実施例1〜6では、基板22が絶縁性のGaAsにより構成されていた。しかしながら、基板22は、Siやサファイア等、結晶材料を汚染しない材料であれば、何でもよい。
Moreover, in Examples 1-6 mentioned above, the board |
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.
10:HEMT
20:半導体基板
22:GaAs基板
22a:段差
24:AlGaAs層
24a:下層
24b:高ドーパント層
24c:上層
24d:段差
25a:ヘテロ接合
25b:2DHG
26:GaAs層
26a:p型拡散領域
27a:ヘテロ接合
27b:2DEG
28:AlGaAs層
28a:下層
28b:高ドーパント層
28c:上層
28d:ソース領域
28e:ドレイン領域
30:領域
32:領域
42:ソース電極
44:ゲート電極
46:ドレイン電極
48:バックゲート電極
50:メサ構造
648:p型拡散層
702:溝
704:絶縁層
10: HEMT
20: Semiconductor substrate 22:
26:
28: AlGaAs
Claims (2)
半導体基板と、ソース電極と、ゲート電極と、ドレイン電極と、バックゲート電極を有しており、
前記半導体基板内には、
二次元電子ガスと二次元ホールガスのいずれか一方である深部キャリアガス層と、
二次元電子ガスと二次元ホールガスのいずれか他方であり、前記深部キャリアガス層よりも前記半導体基板の表面側であって前記深部キャリアガス層と対向する位置に配置されている表面側キャリアガス層、
が存在しており、
前記ソース電極と前記ゲート電極と前記ドレイン電極は、前記半導体基板の前記表面に、直接、または他の層を介して接続されており、
前記バックゲート電極は、前記深部キャリアガス層と導通しており、
前記ゲート電極の下側において、前記深部キャリアガス層のキャリア濃度が、前記表面側キャリアガス層のキャリア濃度よりも高い化合物半導体FET。 A compound semiconductor FET,
It has a semiconductor substrate, a source electrode, a gate electrode, a drain electrode, and a back gate electrode,
In the semiconductor substrate,
A deep carrier gas layer that is one of a two-dimensional electron gas and a two-dimensional hole gas;
A surface-side carrier gas that is either the two-dimensional electron gas or the two-dimensional hole gas, and is disposed on the surface side of the semiconductor substrate with respect to the deep carrier gas layer and facing the deep carrier gas layer layer,
Exists,
The source electrode, the gate electrode, and the drain electrode are connected to the surface of the semiconductor substrate directly or via another layer,
The back gate electrode is in conduction with the deep carrier gas layer;
A compound semiconductor FET under which the carrier concentration of the deep carrier gas layer is higher than the carrier concentration of the front-side carrier gas layer below the gate electrode.
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US10680091B2 (en) | 2017-12-27 | 2020-06-09 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
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- 2014-02-05 JP JP2014020647A patent/JP2015149360A/en active Pending
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