JP2015142257A

JP2015142257A - Ｐｌｄ型信号検出装置

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Publication number: JP2015142257A
Application number: JP2014014218A
Authority: JP
Inventors: 幸浩畑岸; Yukihiro Hatagishi; 佐藤　健; Takeshi Sato; 健佐藤; 雅之西村; Masayuki Nishimura
Original assignee: Diamond Electric Manufacturing Co Ltd
Current assignee: Diamond Electric Manufacturing Co Ltd
Priority date: 2014-01-29
Filing date: 2014-01-29
Publication date: 2015-08-03

Abstract

【課題】外部出力データの監視を行い得るＰＬＤ型信号検出装置を提供する。【解決手段】ＰＬＤ型信号検出装置１００は、プログラマブルロジックデバイス（Programable Logic Device）が主たる構成とされ、その他、第１のセンサ装置２１１，フィルタ回路２１２，各種配線等が適宜配備される。このうち、ロジックデバイス１０１は、Ｉ／Ｏブロック１１１〜１１２，デジタルクロックマネージャー１２０，ロジックブロック１３０等が基板上に構成されている。当該デバイス１０１には、外部データラインＬｘ及び帰還データラインＬｙ等が設けられている。出力データ監視部１３３は、帰還二次デジタルデータと内部二次デジタルデータを比較させ、その比較結果を外部データ監視情報として出力する。【選択図】図１

Description

本発明は、ＰＬＤ型信号検出装置に関し、特に、外部出力データのフェイルセーフに関するものである。

例えば、特開２００３−２４８５９５号公報（特許文献１）では、同一論理演算を実施する論理ブロックを複数設け、当該論理ブロックの各出力について論理積を得ることで、論理演算結果のフェイルセーフが確保されている。

特開２００３−２４８５９５号公報

しかしながら、特許文献１の技術によれば、ＰＬＤ（Programable Logic Device）のロジックブロック内についてデータの適否が監視されているに過ぎず、ＰＬＤといったロジックデバイスの外部へ出力される真のデータについて監視が行われていない。このため、ＰＬＤと外部デバイスとを接続してデータ通信させる場合、通信対象のデータに誤りが生じてもこれを正す手段が存在しない。

本発明は上記課題に鑑み、外部出力データの監視を行い得るＰＬＤ型信号検出装置の提供を目的とする。

上記課題を解決するため、本発明では次のようなＰＬＤ型信号検出装置の構成とする。即ち、第１のセンサ装置から出力された第１のセンサ信号について一次デジタルデータを作成する第１のＡＤ変換部と、前記一次デジタルデータに基づいて作成された二次デジタルデータを外部デバイスへ送信するデータ出力部と、前記ＡＤ変換部から前記データ出力部の間で前記二次デジタルデータの中継ラインを形成する内部データラインと、前記データ出力部から前記外部デバイスへデータ通信可能に設けられた外部データラインと、前記データ出力部から自身のデバイス内のロジックブロックへデータ通信可能に設けられた帰還データラインと、前記内部データラインを介して与えられた内部二次デジタルデータと前記帰還データラインを介して与えられた帰還二次デジタルデータとが入力される出力データ監視部と、を備えるＰＬＤ型信号検出装置において、
前記出力データ監視部は、前記内部二次デジタルデータと前記帰還二次デジタルデータとに基づいて、双方のデジタルデータの一致または不一致を表現した外部データ監視情報を出力することとする。

好ましくは、前記ロジックブロックには、前記外部データ監視情報に基づいて前記二次デジタルデータの外部出力を許可又は不許可とさせる第１のエラー機能部、又は、前記データ出力部から出力された二次デジタルデータが不正である旨の情報を出力させる第２のエラー機能部、が形成されていることとする。

好ましくは、前記データ出力部は、自身のデバイスに形成されたＩ／Ｏブロックと、前記ロジックブロックに機能構築され且つデータ通信方式を変換させるデータ変換部と、から成ることとする。

好ましくは、前記ロジックブロックは、前記二次デジタルデータを作成する二次データ作成部と、前記二次データ作成部での入力データ及び出力データの差異を監視する内部データ監視部と、が機能構築されることとする。

好ましくは、前記ロジックブロックは、第２のセンサ装置から出力された第２のセンサ信号について一次デジタルデータを作成する第２のＡＤ変換部と、前記第１のＡＤ変換部で作成された一次デジタルデータ及び前記第２のＡＤ変換部で作成された一次デジタルデータの差異を監視する一次データ監視部と、が機能構築されることとする。

好ましくは、前記第１のエラー機能部は、前記外部データ監視情報に基づいて、前記二次デジタルデータの外部出力を許可又は不許可とさせることとする。

好ましくは、前記第２のエラー機能部は、前記外部データ監視情報に基づいて、前記データ出力部から出力された二次デジタルデータが不正である旨の情報を出力させることとする。

本発明に係るＰＬＤ型信号検出装置によると、帰還二次デジタルデータの監視が行われるので、実質的には外部出力データの監視が行われることになり、当該外部出力データのフェイルセーフが確保される。

実施の形態に係るＰＬＤ型信号検出装置の回路構成を示す図。実施例１に係るＰＬＤ型信号検出装置の回路構成を示す図。実施例２に係るＰＬＤ型信号検出装置の回路構成を示す図。

以下、本発明に係る実施の形態（及び、実施例１〜実施例２）につき図面を参照して具体的に説明する。図１は、本実施の形態に係るＰＬＤ型信号検出装置の回路構成が示されている。ＰＬＤ型信号検出装置１００は、プログラマブルロジックデバイス（Programable Logic Device）が主たる構成とされ、その他、第１のセンサ装置２１１，フィルタ回路２１２，各種配線等が適宜配備される。

言うまでもなく、第１のセンサ装置２１１は、測定対象を電気的信号へ変換させる装置であり、この電気的信号は、電力成分，温度，光，周波数，圧力といった様々なものを表現したものが想定され得る。即ち、センサ装置は、測定対象を電圧値で表現された電気信号へ変換し、これを後段装置へ出力する。以下、第１のセンサ信号２１１から出力される電気信号を、第１のセンサ信号と呼ぶこととする。

プログラマブルロジックデバイス（Programable Logic Device）は、完成した基板の論理構造を変更することができるＬＳＩであって、メモリセルの集積回路をベースとして形成されたデバイスである。当該プログラマブルロジックデバイスには、ＰＬＡ（Programable Logic Array），ＰＡＬ（Programable Array Logic），ＦＰＧＡ（Field Programable Gate Array）等がこれに属する。以下、プログラマブルロジックデバイスを単にロジックデバイス１０１またはデバイス１０１と呼ぶことがある。尚、以下では、かかるロジックデバイス１０１が（Field Programable Gate Array）であるとして説明を行う。

図１に示す如く、ロジックデバイス１０１は、Ｉ／Ｏブロック１１１〜１１２，デジタルクロックマネージャー１２０，ロジックブロック１３０等が基板上に構成されている。当該デバイス１０１には、外部データラインＬｘ及び帰還データラインＬｙ等が設けられている。

デジタルクロックマネージャー１２０は、クロック信号をデバイスの全体に提供し、この機能により、「Phase Lock Loop Control」を実現させる。即ち、デバイス内に機能構築される各回路部は、このクロック信号によって一律制御され、同期的な信号処理が実施されることとなる。

Ｉ／Ｏブロック１１１〜１１２は、ＬＶＤＳ，ＬＶＣＭＯＳ、この他、様々なインターフェース機能（Ｉ／Ｏエレメント）が配備されている。このように、Ｉ／Ｏブロック１１１〜１１２は、インターフェース機能部を制御することにより、或る信号をロジックデバイス１０１の内部へ取り込む機能を担い、また、他の或る信号をロジックデバイス１０１の外部へ出力させる機能を担う。

このうち、Ｉ／Ｏブロック１１１は、フィルタ回路２１２を介して第１の信号が入力され、この信号を適宜のタイミングでロジックブロック１３０へ中継する。このタイミングは、デジタルクロックマネージャー１２０によって制御されるものである。

Ｉ／Ｏブロック１１２は、後述するＵＡＲＴ１３４を伴って、データ出力部を構成するものである。当該Ｉ／Ｏブロック１１２では、外部データラインＬｘを介して外部出力データが外部デバイスへ出力される。当該外部出力データは、データラインＬｆを介して与えられたデジタルデータ（二次デジタルデータ）に相当するものであるが、デバイス１０１から其の外部へ出力されたデジタルデータについて、このように呼ぶこととする。

ロジックブロック１３０は、複数のエレメントが集積されたものである。そして、このエレメントには、ルックアップテーブル，マルチプレクサ，及び，レジスタが構成されており、これらがインターコネクトによって互いに接続されている。このロジックブロックでは、インターコネクトに配備されたスイッチ機構を制御することで、其の接続経路が自由に変更され得る（プログラマブル機能）。

図示の如く、本実施の形態に係るロジックブロック１３０は、第１のＡＤ変換部１３１ａと、デジタルフィルタ１３２と、出力データ監視部１３３と、データ変換部１３４とから構成される。

第１のＡＤ変換部１３１ａは、ＡＤレジスタが与えられており、入力された電気信号を量子化して当該ＡＤレジスタへデータ作成させる。従って、第１のＡＤ変換部１３１ａは、此処に第１の信号が入力されると、この電気信号を変換してデジタルデータを作成・出力する。以下、第１のＡＤ変換部１３１ａから出力されるデジタルデータを、一次デジタルデータと呼ぶこととする。

デジタルフィルタ１３２は、特許請求の範囲における二次データ作成部の一形態である。デジタルフィルタ１３２は、所定のアルゴリズムを用いた演算によって、ノイズ域の成分をカットさせる。即ち、一次デジタルデータにノイズ成分が含まれている場合、デジタルフィルタ１３２では、出力する内部二次デジタルデータと入力された一次デジタルデータとが一致しなくなる。一方、一次デジタルデータにノイズ成分が殆ど含まれていない場合、デジタルフィルタ１３２は、内部二次デジタルデータと一次デジタルデータとの差異は微差の範囲となる。

尚、内部二次デジタルデータとは、二次データ作成部（デジタルフィルタ）以後のデジタルデータであって、ロジックデバイス１０１の内部で扱われるデジタルデータを指す。従って、データラインＬａ１を介して伝達される一次デジタルデータとは区別されるものである。同図によれば、内部二次デジタルデータは、データラインＬｃ，データラインＬｄ１，データラインＬｅ１，データラインＬｆで伝達される。このうち、データラインＬｄ１及びデータラインＬｆは、ＡＤ変換部１３１ａからデータ出力部の間で内部二次デジタルデータの中継ラインを形成するものであり、これらは、特許請求の範囲における内部データラインに属するものである。尚、本実施の形態では、内部二次デジタルデータの通信方式はパラレル通信であるとする。

一方、二次デジタルデータと呼ぶ場合、これは、上述した内部二次デジタルデータ，後述する帰還二次デジタルデータ、を総称する用語である。帰還二次デジタルデータは、外部出力データそのものを表現したデータであり、データ出力部を一端経由して再度ロジックブロック１３０へ戻されたデジタルデータを指す。尚、本実施の形態では、帰還二次デジタルデータの通信方式がシリアル通信方式であるとし、内部二次デジタルデータの通信方式がパラレル通信方式であるとする。同図では、パラレル通信が行われるデータラインを黒太線で現し、シリアル通信が行われるデータラインを白太線で現している。

出力データ監視部１３３は、デバイス内に形成・構築された帰還データラインを介して、帰還二次デジタルデータが入力される。また、出力データ監視部１３３は、内部データラインＬｄ１を介して内部二次デジタルデータが入力される。出力データ監視部１３３は、入力された双方の二次デジタルデータを比較させ、双方のデジタルデータが一致している旨または双方のデジタルデータが不一致である旨を特定し、その特定結果が表現された外部データ監視情報を後段機能部へ出力する。

但し、本実施の形態では、双方の二次デジタルデータの通信方式が異なっている。従って、出力データ監視部１３３では、シリアル通信によって送られる帰還二次デジタルデータについて、１ビットずつ逐次受信し当該データの全ビットが得られてから、内部二次デジタルデータとの比較動作を開始する。

双方の二次デジタルデータの通信方式が異なっているのは、ロジックブロック１３０でパラレル通信が行われる一方、外部デバイスはシリアル通信方式が採用されている為である。このため、本実施の形態に係るロジックブロック１３０では、内部データラインの後段にデータ変換部１３４が設けられている。当該データ変換部１３４は、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）の機能を構築させたものであって、内部データラインＬｃを介して入力されたデータをシリアル通信方式に変換して、このデータをＩ／Ｏブロック１１２へ供給する。

このように、Ｉ／Ｏブロック１１２は、データラインＬｆを介して内部二次デジタルデータを受け、デジタルクロックマネージャー１２０にて規定されたタイミングにより、このデータを外部出力データとして出力させる。この外部出力データは、Ｉ/Ｏブロック１１２を構成するＩ／Ｏエレメントに配備された外部データラインＬｘを介して外部出力され、この外部データラインは、外部デバイス（メモリ回路又はＣＰＵ等）とデータ通信可能に接続されている。

また、Ｉ／Ｏブロック１１２には、帰還データラインＬｙが設けられ、これが一端、Ｉ／Ｏブロック１１２を経由して再びロジックブロックへ導かれるラインが形成される。このように、帰還データラインＬｙは、Ｉ／Ｏブロック１１２の外部を一端経由し、デバイス１０１の内部にも構築されるデータラインである。この帰還データラインＬｙは、外部データラインＬｘが設けられるＩ／Ｏエレメントとは異なる入力用のＩ／Ｏエレメントを経由する。

帰還データラインＬｙは、Ｉ／Ｏブロック１１２からデータ出力を行う出力部と、このデータをＩ／Ｏブロック１１２に対して再入力させる再入力部とが存在する。このうち、再入力部については、外部データラインＬｘが設けられるＩ／Ｏエレメント（出力用Ｉ／Ｏエレメント）とは異なる部位、即ち、入力用のＩ／Ｏエレメントに設けられることとなる。これにより、外部出力データは、Ｉ／Ｏブロック１１２の外を経由して、ロジックブロック１３０に設けられた出力データ監視部１３３へ帰還二次デジタルデータとして与えられる。

一方、帰還データラインＬｙの出力部は、帰還二次デジタルデータと外部出力データとが同一情報を現すのであれば、先の出力用Ｉ／Ｏエレメントとは異なる他の出力用Ｉ／Ｏエレメントに設けられても良く、外部データラインＬｘから分枝して設けられても良い。この他、帰還データラインＬｙの出力部は、データ変換部１３４へ直接配設させても良い。この場合、帰還データラインがデバイス内のみに形成され、帰還二次デジタルデータは、Ｉ／Ｏブロック１１２を介さずにデータ変換部１３４へ直接的に伝達されることとなる。

上述の如く、本実施の形態に係るＰＬＤ型信号検出装置１００によると、帰還二次デジタルデータの監視が行われるので、実質的には外部出力データの監視が行われることになり、当該外部出力データのフェイルセーフが確保される。

特に、本実施の形態では、帰還二次デジタルデータと内部二次デジタルデータの同一性（一致しているか否かの判断処理／以下、外部出力データの整合性と呼ぶ）が監視されるので、ロジックデバイスから出力するよう準備されたデータとこれに基づいて実際に出力されたデータとの整合性が監視される。従って、ロジックデバイスでは、この整合性に関するエラーを検出することが可能となる。

これによれば、外部出力データの整合性が監視されるので、ロジックデバイス１０１では、データ出力部（データ変換部１３４，Ｉ／Ｏブロック１１２）の故障を把握することが可能となる。ここで、例えば、出力データ監視部１３３は、Ｉ／Ｏブロック１１２を経由した外部出力データと、Ｉ／Ｏブロックを経由せずにデータ変換部１３４から直接的に帰還したデータとを比較することで、データ変換部１３４又はＩ／Ｏブロック１１２の何れで不具合が生じたかを特定することが可能となる。

更に、本実施の形態によれば、ロジックブロック１３０にエラー機能部１３５が機能構築されている。当該エラー機能部１３５は、外部データ監視情報に基づいて二次デジタルデータの外部出力（外部出力データ）を許可又は不許可とさせても良い。また、データ出力部から出力された二次デジタルデータ（外部出力データ）が不正である旨の情報を出力させても良い。以下、ここで説明した前者のエラー機能部を第１のエラー機能部と呼び、後者のエラー機能部を第２のエラー機能部と呼ぶ。

本実施の形態に第１のエラー機能部が構築される場合、当該第１のエラー機能部１３５では、外部出力データの整合性が崩れると、外部データ監視情報によってこの状況を把握し、外部出力データの出力処理を停止させる。これによれば、外部デバイスでは、この不正なデータを受信することはなくなり、この不正データに起因する不具合も回避される。

本実施の形態に第２のエラー機能部が構築される場合、当該第２のエラー機能部１３５では、外部出力データの整合性が崩れると、外部データ監視情報によってこの状況を把握し、外部出力データの出力と併せて当該データが不正である旨の情報（不正情報）を出力させる。これによれば、外部デバイスでは、不正情報を受けることで、この不正データの利用を中止することが可能となる。また、外部デバイス側に当該不正データの利用に係る価値判断を実施させることで、当該外部デバイスでは、不正データの劣悪度に応じて、これを後段の処理に供するか否かの高度な判断を行い得ることになる。

図１は、本実施例に係るＰＬＤ型信号検出装置が示されている。これを構成するロジックデバイスの論理領域（ロジックブロック１３０）は、内部データ監視部１３６が追加構成として機能構築されている。

この内部データ監視部１３６は、デジタルフィルタ１３２への入力データ（一次デジタルデータ）と同一のデータを中継するデータ通信ラインＬａ２、内部二次デジタルデータと同一のデータを中継するデータ通信ラインＬｄ２、の双方が入力データラインとして設けられている。また、この内部データ監視部１３６は、エラー機能部１３５に対し通信可能となるよう、データ通信ラインＬｅ２が設けられている。

内部データ監視部１３６は、一次デジタルデータと内部二次デジタルデータとの差異を監視する。即ち、内部データ監視部１３６は、デジタルフィルタ１３２の入力データと出力データの差異を監視する。本実施例に係る内部データ監視部１３６は、当該双方のデータが所定限度の範囲内であるとき、出力側のデータ（内部二次デジタルデータ）が適正である旨の情報を提供し、双方のデータが所定限度を逸脱したとき、出力側のデータ（内部二次デジタルデータ）が不正である旨の情報を提供する。以下、かかる情報を内部データ監視情報と呼ぶ。

通常、デジタルフィルタでは、入力データと出力データとの差異が大きくなる場合、当該データの何れかについてデータ品質上の不具合が生じている可能性が高い。即ち、何れのデータに不具合が生じても、結果として、内部二次デジタルデータが不正なデータとなる蓋然性が高い。従って、本実施例に係る内部データ監視部１３６は、双方データの差分値に対する閾値が設けられ、デジタルデータの不具合を監視している。

次に、本実施例に係るエラー機能部１３５について説明する。当該エラー機能部１３５は、外部データ監視情報と内部データ監視情報とを論理ＯＲ条件としてエラー判定を行うので、実施の形態に係るロジックデバイスと比較してフェイルセーフに係る安全度合が引き上げられる。このため、エラー機能部１３５では、内部データ監視情報によるアラートを検出することで、デジタルフィルタ１３２におけるデータ品質上の不具合（不具合の危険性も含む）を把握し、外部出力データに関するフェイルセーフ機能を発揮させる。また、外部データ監視情報によっても、この情報が示す不正を把握し、外部出力データに関するフェイルセーフ機能を発揮させる。

図３は、本実施例に係るＰＬＤ型信号検出装置が示されている。これを構成するロジックデバイスの論理領域（ロジックブロック１３０）は、更に、第２のＡＤ変換部１３１ｂと、一次データ監視部１３７とが追加構成として機能構築されている。また、デバイスの外部では、フィルタ回路２２２と第２のセンサ装置２２１とが追加されている。但し、フィルタ回路２２２と第２のセンサ装置２２１とについては、フィルタ回路２１２と第１のセンサ装置２１１の機能と同等である。尚、第２のセンサ装置２１１は、第１のセンサ装置２１１と同一の検査対象を測定している。即ち、本来であれば、第１のセンサ装置から出力される信号（第１のセンサ信号）と第２のセンサ装置から出力される信号（第２のセンサ信号）は、各々が正常であれば略一致する関係でなければならない。

一次データ監視部１３７は、第１のＡＤ変換部１３１ａで作成された一次デジタルデータを中継するデータ通信ラインＬａ３、第２のＡＤ変換部１３１ｂで作成された一次デジタルデータを中継するデータ通信ラインＬｂ、の双方が入力データラインとして設けられている。また、この一次データ監視部１３７は、エラー機能部１３５に対し通信可能となるよう、データ通信ラインＬｅ３が設けられている。

一次データ監視部１３７は、双方の一次デジタルデータについてデータ上の差異を監視する。本実施例に係る一次データ監視部１３７は、双方のデータが所定限度の範囲内であるとき、双方のＡＤ変換部が適正に機能している旨の情報を提供し、双方のデータが所定限度を逸脱したとき、これらＡＤ変換部の何れかで機能問題が生じている旨の情報を提供する。以下、かかる情報を一次データ監視情報と呼ぶ。

次に、本実施例に係るエラー機能部１３５について説明する。当該エラー機能部１３５は、外部データ監視情報，内部データ監視情報，及び，一次データ監視情報の全てを論理ＯＲ条件としてエラー判定を行う。このため、本実施例では、フェイルセーフに係る安全度合が更に引き上げられる。そして、エラー機能部１３５は、一次データ監視情報によるアラートを検出することでＡＤ変換部の異常を把握し、これにより、外部出力データに関するフェイルセーフ機能を発揮させる。

尚、上述した実施の形態，実施例によると、信号検出装置としてＰＬＤ（Programable Logic Device）が採用されている。従って、当該信号検出装置では、上述した複数の処理が並列的に進行するので、かかる複雑な機能を有する場合でも、データ作成に係る高速化が図られる。

上述した実施例等は、言うまでもなく、特許請求の範囲に記載された発明の一形態に過ぎず、当該発明は、その技術的思想において適宜改変等が可能である。例えば、上記具体例では、内部二次デジタルデータと外部出力データとが異なる通信方式によるものであるから、ＵＡＲＴとＩ／Ｏブロックによってデータ出力部が構成されていた。但し、両データの通信方式が共通しているのであれば、ＵＡＲＴを省略することが可能となり、この場合、Ｉ／Ｏブロックのみによってデータ出力部を構成することとなる。

１００ＰＬＤ型信号検出装置，１１１〜１１２Ｉ／Ｏブロック，１３０ロジックブロック，１３１ａ〜１３１ｂＡＤ変換部，１３２デジタルフィルタ，１３３出力データ監視部，１３４ＵＡＲＴ，１３５エラー機能部，１３６内部データ監視部，１３７一次データ監視部，Ｌｃ内部データライン，Ｌｘ外部データライン，Ｌｙ帰還データライン。

Claims

第１のセンサ装置から出力された第１のセンサ信号について一次デジタルデータを作成する第１のＡＤ変換部と、前記一次デジタルデータに基づいて作成された二次デジタルデータを外部デバイスへ送信するデータ出力部と、前記ＡＤ変換部から前記データ出力部の間で前記二次デジタルデータの中継ラインを形成する内部データラインと、前記データ出力部から前記外部デバイスへデータ通信可能に設けられた外部データラインと、前記データ出力部から自身のデバイス内のロジックブロックへデータ通信可能に設けられた帰還データラインと、前記内部データラインを介して与えられた内部二次デジタルデータと前記帰還データラインを介して与えられた帰還二次デジタルデータとが入力される出力データ監視部と、を備えるＰＬＤ型信号検出装置において、
前記出力データ監視部は、前記内部二次デジタルデータと前記帰還二次デジタルデータとに基づいて、双方のデジタルデータの一致または不一致を表現した外部データ監視情報を出力することを特徴とするＰＬＤ型信号検出装置。
前記ロジックブロックには、前記外部データ監視情報に基づいて前記二次デジタルデータの外部出力を許可又は不許可とさせる第１のエラー機能部、又は、前記データ出力部から出力された二次デジタルデータが不正である旨の情報を出力させる第２のエラー機能部、が形成されていることを特徴とする請求項１に記載のＰＬＤ型信号検出装置。
前記データ出力部は、自身のデバイスに形成されたＩ／Ｏブロックと、前記ロジックブロックに機能構築され且つデータ通信方式を変換させるデータ変換部と、から成ることを特徴とする請求項１又は請求項２に記載のＰＬＤ型信号検出装置。
前記ロジックブロックは、前記二次デジタルデータを作成する二次データ作成部と、前記二次データ作成部での入力データ及び出力データの差異を監視する内部データ監視部と、が機能構築されることを特徴とする請求項１乃至請求項３の何れか一項に記載のＰＬＤ型信号検出装置。
前記ロジックブロックは、第２のセンサ装置から出力された第２のセンサ信号について一次デジタルデータを作成する第２のＡＤ変換部と、前記第１のＡＤ変換部で作成された一次デジタルデータ及び前記第２のＡＤ変換部で作成された一次デジタルデータの差異を監視する一次データ監視部と、が機能構築されることを特徴とする請求項１乃至請求項４の何れか一項に記載のＰＬＤ型信号検出装置。
前記第１のエラー機能部は、前記外部データ監視情報に基づいて、前記二次デジタルデータの外部出力を許可又は不許可とさせることを特徴とする請求項２乃至請求項５の何れか一項に記載のＰＬＤ型信号検出装置。
前記第２のエラー機能部は、前記外部データ監視情報に基づいて、前記データ出力部から出力された二次デジタルデータが不正である旨の情報を出力させることを特徴とする請求項２乃至請求項５の何れか一項に記載のＰＬＤ型信号検出装置。