JP2015132941A - Constant voltage source circuit - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor constant voltage circuit that enables an operation from a low voltage and outputs a highly stable constant voltage even in self-bias configurations in which an output generated in a reference voltage circuit is used as an own power voltage.SOLUTION: A reference voltage generation circuit 10 is configured to include a NMOS transistor N1 in a current channel, and generate a voltage corresponding to a threshold voltage of a NMOS transistor N1 as the reference voltage (Vtn), and an operation amplifier 20 is configured to include an offset PMOS transistor P1 in a current channel of a reverse input side IN (-) terminal, have an offset voltage equivalent to a threshold voltage of the PMOS transistor P1, and thereby output a voltage equivalent to a sum of the threshold voltage (Vtn) of the NMOS transistor N1 and a threshold voltage (Vtp) of the PMOS transistor P1 as a constant voltage (Vtn+Vtp) from an output terminal OUT.

Description

本発明は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのしきい値電圧の和に相当する電圧を定電圧として出力する定電圧源回路に関するものである。   The present invention relates to a constant voltage source circuit that outputs a voltage corresponding to the sum of threshold voltages of an NMOS transistor and a PMOS transistor as a constant voltage.

従来、ＣＭＯＳ回路を低電力（Low Power）動作させようとした場合、貫通電流が流れない電源電圧領域で動作させるのが望ましい。例えば、貫通電流が流れ始める寸前の電圧である|Ｖｔｐ|+Ｖｔｎ（＝ΣＶｔｈ）が電源電圧として用いられる。このΣＶｔｈの基準電圧を生成する回路は、特許文献１に記載されている。図４及び図５は特許文献１に開示された基準電圧発生回路及び定電圧回路の概要である。Ｖｔｐ、Ｖｔｎは、それぞれＣＭＯＳ回路で用いられるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）である。   Conventionally, when trying to operate a CMOS circuit at a low power, it is desirable to operate in a power supply voltage region where no through current flows. For example, | Vtp | + Vtn (= ΣVth), which is a voltage just before the through current starts to flow, is used as the power supply voltage. A circuit that generates the reference voltage of ΣVth is described in Patent Document 1. 4 and 5 are outlines of the reference voltage generating circuit and the constant voltage circuit disclosed in Patent Document 1. FIG. Vtp and Vtn are the threshold voltages (Vth) of the PMOS transistor and NMOS transistor used in the CMOS circuit, respectively.

図４に示す基準電圧発生回路は、一端がプラス側電源ＶＤＤに接続された定電流源１０１と、ソース電極が定電流源１０１に接続され、ドレイン電極とゲート電極が接続されたPMOSトランジスタ１０３と、ドレイン電極がPMOSトランジスタ１０３のドレイン電極に接続され、ゲート電極がドレイン電極に接続され、ソース電極が接地（GND）されたＮＭＯＳトランジスタ１０５を有し、両トランジスタは直列に接続されている。また、定電流源１０１とPMOSトランジスタ１０３との間には出力電圧Ｖｒｅｇを出力するための出力ノード１０７が接続されている。   The reference voltage generating circuit shown in FIG. 4 includes a constant current source 101 having one end connected to the positive power supply VDD, a PMOS transistor 103 having a source electrode connected to the constant current source 101, and a drain electrode and a gate electrode connected to each other. The NMOS transistor 105 has a drain electrode connected to the drain electrode of the PMOS transistor 103, a gate electrode connected to the drain electrode, and a source electrode grounded (GND). Both transistors are connected in series. An output node 107 for outputting the output voltage Vreg is connected between the constant current source 101 and the PMOS transistor 103.

ここで、ＧＮＤ−ＶＤＤ間に電源電圧を供給すると、PMOSトランジスタ１０３とＮＭＯＳトランジスタ１０５は共にゲート電極とドレイン電極を接続していることから、ＶＤＳ＝ＶＧＳ（ＶＤＳはドレイン電極−ソース電極間電圧、ＶＧＳはゲート電極−ソース電極間電圧）である。例えば、定電流源１０１の設定電流値をPMOSトランジスタ１０３とＮＭＯＳトランジスタ１０５がしきい値電圧Ｖｔｈ付近で動作する様に設定すると、PMOSトランジスタ１０３とＮＭＯＳトランジスタ１０５のＶＤＳはそれぞれほぼＶｔｐ、Ｖｔｎとなる。従って、Ｖｒｅｇはほぼ｜Ｖｔｐ｜＋Ｖｔｎ（＝ΣＶｔｈ）となり、ＶｒｅｇはPMOSトランジスタ１０３とＮＭＯＳトランジスタ５のしきい値電圧の和ΣＶｔｈとほぼ等しくなる。また、定電流源１０１の電流値を任意に設定することにより、PMOSトランジスタ１０３とＮＭＯＳトランジスタ１０５のＶＤＳ、しいてはＶｒｅｇを調整する事も可能である。
また、図５に示す定電圧回路は、発振回路駆動用電源を生成するものであり、基準電圧発生回路１００とインピーダンス変換部２００とから構成され、基準電圧発生回路１００で作られる所望の出力電圧（Ｖｒｅｇ）をインピーダンス変換部２００で低インピーダンスに変換して発振回路３００に供給する。 Here, when a power supply voltage is supplied between GND and VDD, both the PMOS transistor 103 and the NMOS transistor 105 connect the gate electrode and the drain electrode, so that VDS = VGS (VDS is the voltage between the drain electrode and the source electrode, VGS is a voltage between the gate electrode and the source electrode). For example, when the set current value of the constant current source 101 is set so that the PMOS transistor 103 and the NMOS transistor 105 operate near the threshold voltage Vth, the VDS of the PMOS transistor 103 and the NMOS transistor 105 are approximately Vtp and Vtn, respectively. . Therefore, Vreg is approximately | Vtp | + Vtn (= ΣVth), and Vreg is approximately equal to the sum ΣVth of the threshold voltages of the PMOS transistor 103 and the NMOS transistor 5. Further, by arbitrarily setting the current value of the constant current source 101, it is also possible to adjust the VDS and therefore Vreg of the PMOS transistor 103 and the NMOS transistor 105.
The constant voltage circuit shown in FIG. 5 generates a power supply for driving the oscillation circuit. The constant voltage circuit includes a reference voltage generation circuit 100 and an impedance conversion unit 200, and a desired output voltage generated by the reference voltage generation circuit 100. (Vreg) is converted into a low impedance by the impedance converter 200 and supplied to the oscillation circuit 300.

特開平８−３０５４５３号公報JP-A-8-305453

基準電圧を生成する回路には、一般的には電源電圧（Ｖｄｄ）がその電源に用いられるが、この電源電圧が変動した場合、生成される基準電圧（Ｖｒｅｇ）にも影響が出る。特に、ＣＭＯＳ回路での消費電流を少なくするために|Ｖｔｐ|＋Ｖｔｎを１Ｖ程度の低電圧に設定した場合、微小な電源電圧（Ｖｄｄ）の変動による基準電圧（Ｖｒｅｇ）の変動であっても、相対的にその影響は大きい。
電源電圧（Ｖｄｄ）の変動への対策として、基準電圧回路で発生する出力（基準電圧Ｖｒｅｇ）を用いて、自己の電源電圧とする、いわゆるセルフバイアス構成にすることが考えられる。しかしながら、出力電圧を自己の電源電圧として用いる場合には、その構成上、フィードバックする際に該出力電圧よりも高い電圧に変換する必要があり、変換のために、インピーダンス変換部に加えてオペアンプが１段追加で必要になるなど回路が複雑になり、また、消費電流も増えてしまうという問題がある。
本発明は、このような事情によりなされたものであり、基準電圧回路で発生する出力を用いて自己の電源電圧とするセルフバイアス構成でありながら低電圧から動作が可能で、高安定な定電圧を出力する半導体定電圧源回路を提供する。 In a circuit that generates a reference voltage, a power supply voltage (Vdd) is generally used for the power supply. However, when the power supply voltage fluctuates, the generated reference voltage (Vreg) is also affected. In particular, when | Vtp | + Vtn is set to a low voltage of about 1 V in order to reduce current consumption in the CMOS circuit, even if the reference voltage (Vreg) varies due to a minute variation of the power supply voltage (Vdd), The effect is relatively large.
As a countermeasure against fluctuations in the power supply voltage (Vdd), a so-called self-bias configuration in which the output (reference voltage Vreg) generated in the reference voltage circuit is used as the self power supply voltage can be considered. However, when using the output voltage as its own power supply voltage, it is necessary to convert the output voltage to a voltage higher than the output voltage when feedback is performed. There is a problem that the circuit becomes complicated, such as being required by adding one stage, and the current consumption increases.
The present invention has been made under such circumstances, and can operate from a low voltage while having a self-bias configuration in which the output generated in the reference voltage circuit is used as its own power supply voltage, and is a highly stable constant voltage. A semiconductor constant voltage source circuit is provided.

本発明の半導体定電圧源回路の一態様は、非反転入力端子に基準電圧が入力され、その出力を反転入力端子へ帰還させた構成を有し所定の定電圧を出力するオペアンプと、前記オペアンプの出力する電圧を電源として用いて前記基準電圧を生成する基準電圧発生回路とを有し、前記基準電圧発生回路は、ＮＭＯＳトランジスタをその電流路に含み、前記ＮＭＯＳトランジスタのしきい値電圧に相当する電圧を前記基準電圧として生成し、前記オペアンプは、反転入力側の電流路にオフセット用ＰＭＯＳトランジスタを含んでおり、前記オフセット用ＰＭＯＳトランジスタのしきい値電圧に相当するオフセット電圧を持つことにより、前記ＮＭＯＳトランジスタのしきい値電圧と前記オフセット用ＰＭＯＳトランジスタのしきい値電圧の和に相当する電圧を前記定電圧として出力することを特徴としている。   An aspect of the semiconductor constant voltage source circuit according to the present invention includes an operational amplifier having a configuration in which a reference voltage is input to a non-inverting input terminal and an output of the reference voltage is fed back to the inverting input terminal, and a predetermined constant voltage is output. A reference voltage generating circuit that generates the reference voltage using a voltage output from the power supply as a power source, the reference voltage generating circuit including an NMOS transistor in its current path and corresponding to a threshold voltage of the NMOS transistor The operational amplifier includes an offset PMOS transistor in the current path on the inverting input side, and has an offset voltage corresponding to the threshold voltage of the offset PMOS transistor, The sum of the threshold voltage of the NMOS transistor and the threshold voltage of the offset PMOS transistor It is characterized in that outputs a voltage as the constant voltage.

また、本発明の半導体定電圧源回路の一態様は、非反転入力端子に基準電圧が入力され、その出力を反転入力端子へ帰還させた構成を有し所定の定電圧を出力するオペアンプと、前記オペアンプの出力する電圧を電源として用いて前記基準電圧を生成する基準電圧発生回路とを有し、前記基準電圧発生回路は、ＰＭＯＳトランジスタをその電流路に含み、前記ＰＭＯＳトランジスタのしきい値電圧に相当する電圧を前記基準電圧として生成し、前記オペアンプは、反転入力側の電流路にオフセット用ＮＭＯＳトランジスタを含んでおり、前記オフセット用ＮＭＯＳトランジスタのしきい値電圧に相当するオフセット電圧をもつことにより、前記ＰＭＯＳトランジスタのしきい値電圧と前記オフセット用ＮＭＯＳトランジスタのしきい値電圧の和に相当する電圧を前記定電圧として出力することを特徴としている。 Further, according to one aspect of the semiconductor constant voltage source circuit of the present invention, an operational amplifier having a configuration in which a reference voltage is input to a non-inverting input terminal and an output thereof is fed back to the inverting input terminal, and a predetermined constant voltage is output; A reference voltage generation circuit that generates the reference voltage using a voltage output from the operational amplifier as a power supply, the reference voltage generation circuit including a PMOS transistor in its current path, and a threshold voltage of the PMOS transistor The operational amplifier includes an offset NMOS transistor in the current path on the inverting input side, and has an offset voltage corresponding to the threshold voltage of the offset NMOS transistor. The threshold voltage of the PMOS transistor and the threshold voltage of the offset NMOS transistor It is characterized in that output as the constant voltage corresponding to voltage.

基準電圧回路で発生する出力を用いて自己の電源電圧とするセルフバイアス構成を用いながら低電圧から動作が可能で、高安定な定電圧を出力することができる。 It is possible to operate from a low voltage while using a self-bias configuration in which the output generated in the reference voltage circuit is used as its own power supply voltage, and a highly stable constant voltage can be output.

実施例１に係る半導体定電圧源回路のブロック図。1 is a block diagram of a semiconductor constant voltage source circuit according to a first embodiment. 実施例１に係る半導体定電圧源回路の詳細を示す回路図。1 is a circuit diagram showing details of a semiconductor constant voltage source circuit according to Embodiment 1. FIG. 図１に係る起動回路の詳細を示す回路図。The circuit diagram which shows the detail of the starting circuit which concerns on FIG. 従来の基準電圧発生回路の回路図。The circuit diagram of the conventional reference voltage generation circuit. 従来の定電圧回路の回路図。The circuit diagram of the conventional constant voltage circuit.

以下、実施例を参照して発明の実施の形態を説明する。     Hereinafter, embodiments of the invention will be described with reference to examples.

図１乃至図３を参照して実施例１を説明する。
図１に示すように、半導体定電圧源回路１は、非反転入力端子（＋）に基準電圧（Ｖｔｎ）が入力され、その出力（Ｖｔｐ）を反転入力端子（−）へ帰還させた構成を有し所定の定電圧（Ｖｔｎ＋Ｖｔｐ）を出力するオペアンプ２０と、前記オペアンプ２０の出力する電圧（Ｖｔｎ＋Ｖｔｐ）を電源として用いて前記基準電圧を生成する基準電圧発生回路１０とを有している。
基準電圧発生回路１０は、後に詳述するように、ＮＭＯＳトランジスタをその電流路に含み、このＮＭＯＳトランジスタのしきい値電圧に相当する電圧（Ｖｔｎ）を前記基準電圧として生成し、オペアンプ２０は、反転入力側（−）の電流路にオフセット用ＰＭＯＳトランジスタを含んでおり、このオフセット用ＰＭＯＳトランジスタのしきい値電圧に相当するオフセット電圧を持つことにより、ＮＭＯＳトランジスタのしきい値電圧（Ｖｔｎ）とオフセット用ＰＭＯＳトランジスタのしきい値電圧の絶対値（|Ｖｔｐ|）の和に相当する電圧を定電圧（Ｖｔｎ＋|Ｖｔｐ|）として出力する。 The first embodiment will be described with reference to FIGS.
As shown in FIG. 1, the semiconductor constant voltage source circuit 1 has a configuration in which a reference voltage (Vtn) is input to a non-inverting input terminal (+) and an output (Vtp) is fed back to the inverting input terminal (−). An operational amplifier 20 that outputs a predetermined constant voltage (Vtn + Vtp), and a reference voltage generation circuit 10 that generates the reference voltage using the voltage (Vtn + Vtp) output from the operational amplifier 20 as a power source.
As will be described later in detail, the reference voltage generation circuit 10 includes an NMOS transistor in its current path, generates a voltage (Vtn) corresponding to the threshold voltage of the NMOS transistor as the reference voltage, and the operational amplifier 20 The PMOS transistor for offset is included in the current path on the inverting input side (−), and by having an offset voltage corresponding to the threshold voltage of this PMOS transistor for offset, the threshold voltage (Vtn) of the NMOS transistor A voltage corresponding to the sum of absolute values (| Vtp |) of threshold voltages of the offset PMOS transistors is output as a constant voltage (Vtn + | Vtp |).

図２に示すように、基準電圧発生回路１０は、抵抗Ｒ１とＮＭＯＳトランジスタＮ１とから構成されている。抵抗Ｒ１の一端は、起動回路３０の出力端に接続され、他端は、ＮＭＯＳトランジスタＮ１のドレインに接続されている。ＮＭＯＳトランジスタＮ１は、ソースが接地（ＧＮＤ）電位に接続され、ゲート・ドレインが結線されている（ダイオード接続されている）。基準電圧発生回路１０では、このＮＭＯＳトランジスタＮ１のしきい値電圧に相当する電圧（Ｖｔｎ）が基準電圧として生成される。この基準電圧（Ｖｔｎ）は、オペアンプ２０に入力される。
基準電圧発生回路１０で生成された基準電圧（Ｖｔｎ）が入力するオペアンプ２０は、ＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ４、ＮＭＯＳトランジスタＮ２、Ｎ３、Ｎ４、Ｎ５、抵抗Ｒ２及び容量Ｃを具備し、さらに、オフセット用ＰＭＯＳトランジスタＰ１を備えている。 As shown in FIG. 2, the reference voltage generation circuit 10 includes a resistor R1 and an NMOS transistor N1. One end of the resistor R1 is connected to the output end of the starter circuit 30, and the other end is connected to the drain of the NMOS transistor N1. The source of the NMOS transistor N1 is connected to the ground (GND) potential, and the gate and the drain are connected (diode connected). In the reference voltage generation circuit 10, a voltage (Vtn) corresponding to the threshold voltage of the NMOS transistor N1 is generated as a reference voltage. This reference voltage (Vtn) is input to the operational amplifier 20.
The operational amplifier 20 to which the reference voltage (Vtn) generated by the reference voltage generation circuit 10 is input includes PMOS transistors P2, P3, P4, NMOS transistors N2, N3, N4, N5, a resistor R2, and a capacitor C. An offset PMOS transistor P1 is provided.

オペアンプ２０のＰＭＯＳトランジスタＰ２−Ｐ４は、ソースが電源電圧Ｖｄｄに接続されており、ＮＭＯＳトランジスタＮ２、Ｎ５のソースが接地（ＧＮＤ）されている。ＰＭＯＳトランジスタＰ２は、ゲート・ドレインが結線され、ドレインはＮＭＯＳトランジスタＮ３のドレインに接続されている。ＰＭＯＳトランジスタＰ３は、ゲートがＰＭＯＳトランジスタＰ２のゲートに接続され、ドレインがＮＭＯＳトランジスタＮ４のドレインに接続されている。   The sources of the PMOS transistors P2 to P4 of the operational amplifier 20 are connected to the power supply voltage Vdd, and the sources of the NMOS transistors N2 and N5 are grounded (GND). The gate and drain of the PMOS transistor P2 are connected, and the drain is connected to the drain of the NMOS transistor N3. The PMOS transistor P3 has a gate connected to the gate of the PMOS transistor P2, and a drain connected to the drain of the NMOS transistor N4.

オペアンプ２０は、ボルテージフォロア構成であり、非反転入力端子ＩＮ（＋）は、ＮＭＯＳトランジスタＮ４のゲートに接続され、反転入力端子ＩＮ（−）は、ＮＭＯＳトランジスタＮ３のゲートに接続されている。ＮＭＯＳトランジスタＮ４のソースは、ＮＭＯＳトランジスタＮ２のドレインに接続されている。ＮＭＯＳトランジスタＮ２のソースは接地（ＧＮＤ）され、ゲートは、オペアンプ２０の出力端子ＯＵＴと基準電圧発生回路１０を構成するＮＭＯＳトランジスタＮ１のゲート・ドレインとの間を結ぶ信号線に接続されている。この信号線にはＮＭＯＳトランジスタＮ５が、出力端子ＯＵＴとＮＭＯＳトランジスタＮ２のゲートとの間に設けられており、ゲートがＮＭＯＳトランジスタＮ２のゲートに接続され、ドレインが出力端子ＯＵＴに接続され、ソースが接地（ＧＮＤ）されている。   The operational amplifier 20 has a voltage follower configuration, the non-inverting input terminal IN (+) is connected to the gate of the NMOS transistor N4, and the inverting input terminal IN (−) is connected to the gate of the NMOS transistor N3. The source of the NMOS transistor N4 is connected to the drain of the NMOS transistor N2. The source of the NMOS transistor N2 is grounded (GND), and the gate is connected to a signal line connecting the output terminal OUT of the operational amplifier 20 and the gate / drain of the NMOS transistor N1 constituting the reference voltage generation circuit 10. In this signal line, an NMOS transistor N5 is provided between the output terminal OUT and the gate of the NMOS transistor N2, the gate is connected to the gate of the NMOS transistor N2, the drain is connected to the output terminal OUT, and the source is connected. Grounded (GND).

反転入力端子ＩＮ（−）は、出力端子ＯＵＴと基準電圧発生回路１０を構成する抵抗Ｒ１の一端との間を結ぶ信号線に接続され、非反転入力端子ＩＮ（＋）は、前記抵抗Ｒ１の他端に接続されている。
ＰＭＯＳトランジスタＰ４は、ドレインが出力端子ＯＵＴと抵抗Ｒ１の一端との間を結ぶ信号線に接続され、ゲートがＰＭＯＳトランジスタＰ３のドレインとＮＭＯＳトランジスタＮ４のドレインの中点に接続され、この中点とＰＭＯＳトランジスタＰ４のドレインとの間に抵抗Ｒ２及びこれと直列接続された容量Ｃが接続されている。 The inverting input terminal IN (−) is connected to a signal line connecting the output terminal OUT and one end of the resistor R1 constituting the reference voltage generation circuit 10, and the non-inverting input terminal IN (+) is connected to the resistor R1. Connected to the other end.
The PMOS transistor P4 has a drain connected to the signal line connecting the output terminal OUT and one end of the resistor R1, and a gate connected to the midpoint of the drain of the PMOS transistor P3 and the drain of the NMOS transistor N4. A resistor R2 and a capacitor C connected in series are connected between the drain of the PMOS transistor P4.

起動回路３０は、ＰＭＯＳトランジスタＰ５、ＮＭＯＳトランジスタＮ６、Ｎ７、Ｎ８及び抵抗Ｒ３から構成されている。ＮＭＯＳトランジスタＮ６は、ゲート・ドレインが結線され、ドレインが抵抗Ｒ３を介して電源電圧Ｖｄｄに接続されている。ＮＭＯＳトランジスタＮ７は、ドレインが電源電圧Ｖｄｄに接続され、ゲートがＮＭＯＳトランジスタＮ６のゲートに接続され、ソースが基準電圧発生回路１０に接続されている。また、ＰＭＯＳトランジスタＰ５は、ゲート・ドレインが結線され、ソースがＮＭＯＳトランジスタＮ６のソースに接続されている。ＮＭＯＳトランジスタＮ８は、ゲート・ドレインが結線され、ソースが接地されている。半導体定電圧源回路のようなセルフバイアス構成の回路では回路に電流が流れない状態でも安定である。電流が流れない状態では回路はオフの状態であり、この状態で静止するのを防ぐため起動回路で起動する。起動回路３０の電流源で生成された電流は、ＮＭＯＳトランジスタＮ６、Ｎ７で構成されるカレントミラー回路を介して基準電圧発生回路１０に送られこれを起動する。   The starter circuit 30 includes a PMOS transistor P5, NMOS transistors N6, N7, N8, and a resistor R3. The NMOS transistor N6 has a gate and drain connected, and a drain connected to the power supply voltage Vdd via the resistor R3. The NMOS transistor N7 has a drain connected to the power supply voltage Vdd, a gate connected to the gate of the NMOS transistor N6, and a source connected to the reference voltage generation circuit 10. The PMOS transistor P5 has a gate / drain connected and a source connected to the source of the NMOS transistor N6. The NMOS transistor N8 has a gate / drain connected and a source grounded. A self-biased circuit such as a semiconductor constant voltage source circuit is stable even when no current flows in the circuit. In a state where no current flows, the circuit is in an off state. In this state, the circuit is started up by a start-up circuit to prevent it from being stopped. The current generated by the current source of the starting circuit 30 is sent to the reference voltage generating circuit 10 via a current mirror circuit composed of NMOS transistors N6 and N7 and is started.

この実施例では、オフセット用ＰＭＯＳトランジスタＰ１をオペアンプ２０に組み込む事に特徴がある。ＰＭＯＳトランジスタＰ１は、ソースがＮＭＯＳトランジスタＮ３のソースに接続され、ゲート・ドレインが結線され、ゲート及びドレインがＮＭＯＳトランジスタＮ２のドレイン及びＮＭＯＳトランジスタＮ４のソースに接続されている。
以上のように、前記オペアンプは、反転入力側（−）の電流路にオフセット用ＰＭＯＳトランジスタＰ１を設けている。したがって、半導体定電圧源回路は、基準電圧発生回路１０のＮＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｎとオフセット用ＰＭＯＳトランジスタＰ１のしきい値電圧Ｖｔｐの和に相当する電圧を定電圧として出力する。生成される定電圧は低電圧から動作が可能で、安定な電圧を得ることができる。 This embodiment is characterized in that the offset PMOS transistor P1 is incorporated in the operational amplifier 20. The PMOS transistor P1 has a source connected to the source of the NMOS transistor N3, a gate and a drain connected, and a gate and a drain connected to the drain of the NMOS transistor N2 and the source of the NMOS transistor N4.
As described above, the operational amplifier includes the offset PMOS transistor P1 in the current path on the inverting input side (−). Therefore, the semiconductor constant voltage source circuit outputs a voltage corresponding to the sum of the threshold voltage Vtn of the NMOS transistor N1 of the reference voltage generation circuit 10 and the threshold voltage Vtp of the offset PMOS transistor P1 as a constant voltage. The generated constant voltage can be operated from a low voltage, and a stable voltage can be obtained.

次に、実施例２を説明する。この実施例では実施例１において使用したＰＭＯＳトランジスタをＮＭＯＳトランジスタに変え、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに変えて構成されている。その構成は、段落０００８に示した通りである。
このような半導体定電圧源回路においても実施例１と同様に、オペアンプは、反転入力側（−）の電流路にオフセット用ＮＭＯＳトランジスタを設けている。したがって、基準電圧発生回路のＰＭＯＳトランジスタのしきい値電圧Ｖｔｐとオフセット用ＮＭＯＳトランジスタのしきい値電圧Ｖｔｎの和に相当する電圧を定電圧として出力する。生成される定電圧は、低電圧から動作が可能であり、安定な電圧を得ることができる。 Next, Example 2 will be described. In this embodiment, the PMOS transistor used in the first embodiment is changed to an NMOS transistor, and the NMOS transistor is changed to a PMOS transistor. Its configuration is as shown in paragraph 0008.
In such a semiconductor constant voltage source circuit, as in the first embodiment, the operational amplifier is provided with an offset NMOS transistor in the current path on the inverting input side (−). Therefore, a voltage corresponding to the sum of the threshold voltage Vtp of the PMOS transistor of the reference voltage generation circuit and the threshold voltage Vtn of the NMOS transistor for offset is output as a constant voltage. The generated constant voltage can be operated from a low voltage, and a stable voltage can be obtained.

１・・・半導体定電圧源回路
１０・・・基準電圧発生回路
２０・・・オペアンプ
３０・・・起動回路





DESCRIPTION OF SYMBOLS 1 ... Semiconductor constant voltage source circuit 10 ... Reference voltage generation circuit 20 ... Operational amplifier 30 ... Starting circuit





Claims (2)

非反転入力端子に基準電圧が入力され、その出力を反転入力端子へ帰還させた構成を有し所定の定電圧を出力するオペアンプと、前記オペアンプの出力する電圧を電源として用いて前記基準電圧を生成する基準電圧発生回路とを有し、前記基準電圧発生回路は、ＮＭＯＳトランジスタをその電流路に含み、前記ＮＭＯＳトランジスタのしきい値電圧に相当する電圧を前記基準電圧として生成し、前記オペアンプは、反転入力側の電流路にオフセット用ＰＭＯＳトランジスタを含んでおり、前記オフセット用ＰＭＯＳトランジスタのしきい値電圧に相当するオフセット電圧を持つことにより、前記ＮＭＯＳトランジスタのしきい値電圧と前記オフセット用ＰＭＯＳトランジスタのしきい値電圧の和に相当する電圧を前記定電圧として出力することを特徴とする半導体定電圧源回路。 A reference voltage is input to the non-inverting input terminal, and an output of the reference voltage is fed back to the inverting input terminal. The operational amplifier outputs a predetermined constant voltage, and uses the voltage output from the operational amplifier as a power source. A reference voltage generating circuit for generating, the reference voltage generating circuit including an NMOS transistor in its current path, generating a voltage corresponding to a threshold voltage of the NMOS transistor as the reference voltage, and the operational amplifier And an offset PMOS transistor in the current path on the inverting input side, and having an offset voltage corresponding to the threshold voltage of the offset PMOS transistor, the threshold voltage of the NMOS transistor and the offset PMOS A voltage corresponding to the sum of the threshold voltages of the transistors is output as the constant voltage. Semiconductor constant voltage source circuit according to claim. 非反転入力端子に基準電圧が入力され、その出力を反転入力端子へ帰還させた構成を有し所定の定電圧を出力するオペアンプと、前記オペアンプの出力する電圧を電源として用いて前記基準電圧を生成する基準電圧発生回路とを有し、前記基準電圧発生回路は、ＰＭＯＳトランジスタをその電流路に含み、前記ＰＭＯＳトランジスタのしきい値電圧に相当する電圧を前記基準電圧として生成し、前記オペアンプは、反転入力側の電流路にオフセット用ＮＭＯＳトランジスタを含んでおり、前記オフセット用ＮＭＯＳトランジスタのしきい値電圧に相当するオフセット電圧を持つことにより、前記ＰＭＯＳトランジスタのしきい値電圧と前記オフセット用ＮＭＯＳトランジスタのしきい値電圧の和に相当する電圧を前記定電圧として出力することを特徴とする半導体定電圧源回路。


A reference voltage is input to the non-inverting input terminal, and an output of the reference voltage is fed back to the inverting input terminal. The operational amplifier outputs a predetermined constant voltage, and uses the voltage output from the operational amplifier as a power source. A reference voltage generating circuit for generating, the reference voltage generating circuit including a PMOS transistor in its current path, generating a voltage corresponding to a threshold voltage of the PMOS transistor as the reference voltage, and the operational amplifier And an offset NMOS transistor in the current path on the inverting input side, and having an offset voltage corresponding to the threshold voltage of the offset NMOS transistor, the threshold voltage of the PMOS transistor and the offset NMOS A voltage corresponding to the sum of the threshold voltages of the transistors is output as the constant voltage. Semiconductor constant voltage source circuit according to claim.


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