JP2015128114A - Multi-piece wiring board and manufacturing method of the same - Google Patents
Multi-piece wiring board and manufacturing method of the same Download PDFInfo
- Publication number
- JP2015128114A JP2015128114A JP2013273429A JP2013273429A JP2015128114A JP 2015128114 A JP2015128114 A JP 2015128114A JP 2013273429 A JP2013273429 A JP 2013273429A JP 2013273429 A JP2013273429 A JP 2013273429A JP 2015128114 A JP2015128114 A JP 2015128114A
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- bottom plate
- insulating layer
- wiring
- shape
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Structure Of Printed Boards (AREA)
Abstract
Description
本発明は、多数の小型の配線基板を縦横の並びに配列形成して成る多数個取り配線基板およびの製造方法に関するものである。 The present invention relates to a multi-piece wiring board formed by arranging a large number of small-sized wiring boards vertically and horizontally and a method for manufacturing the same.
従来、CSP(チップサイズパッケージ)用の多数個取り配線基板として、金属から成る支持基板上に、絶縁層と金属層とを積層して成る多数の小型の配線基板を縦横の並びに一体的に形成して成る多数個取り配線基板が知られている。 Conventionally, as a multi-cavity wiring board for CSP (chip size package), a large number of small wiring boards formed by laminating an insulating layer and a metal layer are integrally formed vertically and horizontally on a support substrate made of metal. A multi-cavity wiring board is known.
このような多数個取り配線基板では、支持基板上に一体的に形成された各小型の配線基板上に半導体素子を実装するとともに、上面の略全面に半導体素子を覆うように封止樹脂層を形成し、次に支持基板をエッチング除去した後、各小型の配線基板の境界に沿ってダイシングにより切断して分割することにより、配線基板上に実装された半導体素子が封止樹脂により封止された小型の半導体装置が多数個同時集約的に製造される。 In such a multi-cavity wiring board, a semiconductor element is mounted on each small wiring board formed integrally on a support substrate, and a sealing resin layer is provided so as to cover the semiconductor element on substantially the entire upper surface. After forming and then etching away the support substrate, the semiconductor element mounted on the wiring substrate is sealed with a sealing resin by cutting and dividing along the boundary of each small wiring substrate by dicing A large number of small semiconductor devices are manufactured simultaneously.
しかしながら、上述した従来の多数個取り配線基板においては、配線基板を形成する樹脂層が薄く機械的な強度が低いことから、支持基板をエッチング除去した後にダイシングすると、ダイシングの際に加わる応力により配線基板に割れや欠けが発生しやすい。また、多数個取り配線基板およびその上の封止樹脂をダイシングすることにより小型の半導体装置に分割することから、分割された配線基板の形状は角が立った四角形状に限定されてしまう。そのため、配線基板に半導体素子が実装された半導体装置が収容される電子機器の筐体のデザインに応じて角の丸い四角形状や四角形以外の形状を有する配線基板が要求される場合にその要求に応えることが困難である。 However, in the conventional multi-cavity wiring board described above, since the resin layer forming the wiring board is thin and the mechanical strength is low, if the dicing is performed after the support substrate is removed by etching, the wiring is caused by the stress applied during the dicing. The substrate is easily cracked or chipped. In addition, since the multi-piece wiring board and the sealing resin thereon are diced to be divided into small semiconductor devices, the shape of the divided wiring board is limited to a rectangular shape with corners. Therefore, when a wiring board having a square shape with rounded corners or a shape other than a square is required according to the design of the casing of an electronic device in which a semiconductor device having a semiconductor element mounted on the wiring board is accommodated, this requirement is met. It is difficult to respond.
本発明は、ダイシングする際に配線基板に割れや欠けが発生しにくい多数個取り配線基板を提供することを目的とする。さらに本発明は、ダイシングにより分割された後、角の丸い四角形や四角形以外の他の形状を有する配線基板を形成することが可能な多数個取り配線基板を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a multi-piece wiring board that is less likely to be cracked or chipped when dicing. Furthermore, an object of the present invention is to provide a multi-piece wiring board capable of forming a wiring board having a quadrangular shape with rounded corners or a shape other than a quadrangular shape after being divided by dicing.
本発明の多数個取り配線基板は、平板状の底板上に、該底板上を縦横の並びの多数の製品形成領域に仕切る開口部を有する枠部が突設されて成るエッチング可能な支持基板と、前記各製品形成領域内の前記底板上に形成されており、前記枠部上面を露出させるように形成された絶縁層および該絶縁層上に形成された配線導体を含む配線基板と、を具備して成ることを特徴とするものである。 The multi-cavity wiring board according to the present invention includes an etching support substrate formed by projecting a frame portion having openings on a flat bottom plate to divide the bottom plate into a large number of product formation regions arranged vertically and horizontally. An insulating layer formed on the bottom plate in each of the product forming regions and including an insulating layer formed so as to expose the upper surface of the frame portion and a wiring conductor formed on the insulating layer. It is characterized by comprising.
また、本発明の多数個取り配線基板の製造方法は、上面に多数の製品形成領域を縦横の並びに有するエッチング可能な平板状の底板上に、前記多数の製品形成領域にわたる絶縁層を形成する第1の工程と、前記各製品形成領域上の前記絶縁層上に、配線導体を形成する第2の工程と、前記各製品形成領域周囲の前記絶縁層を除去し、前記各製品形成領域をそれぞれ枠状に取り囲むように前記底板の上面を露出させる第3の工程と、露出した前記底板の上面に、エッチング可能なめっき導体層を析出させることにより、前記底板上に前記各製品形成領域を仕切る開口部を有する枠部を突設する第4の工程と、を行うことを特徴とするものである。 In the method for manufacturing a multi-piece wiring board according to the present invention, an insulating layer is formed on an etchable plate-like bottom plate having a large number of product formation regions on both sides in the vertical and horizontal directions. 1, a second step of forming a wiring conductor on the insulating layer on each of the product forming regions, and removing the insulating layer around each of the product forming regions, A third step of exposing the top surface of the bottom plate so as to surround the frame, and depositing an etchable plating conductor layer on the exposed top surface of the bottom plate to partition the product formation regions on the bottom plate. And a fourth step of projecting a frame portion having an opening.
本発明の多数個取り配線基板によれば、支持基板の枠部で仕切られた各製品形成領域の底板上に、枠部上面を露出させるように形成された絶縁層およびその上に形成された配線導体を含む配線基板が形成されていることから、各配線基板上に半導体素子を実装するとともに上面の略全面に半導体素子を覆う封止樹脂層を形成し、次に支持基板をエッチング除去すると、各配線基板の境界は、枠部が除去された段差により形成され、配線基板自体は存在しない。したがって、各配線基板の境界に沿ってダイシングにより切断して分割する際、封止樹脂層のみを切断すればよく、配線基板に割れや欠けが発生することはない。 According to the multi-cavity wiring board of the present invention, the insulating layer formed on the bottom plate of each product formation region partitioned by the frame portion of the support substrate so as to expose the upper surface of the frame portion and the insulating layer formed thereon. Since wiring boards including wiring conductors are formed, when a semiconductor element is mounted on each wiring board, a sealing resin layer covering the semiconductor element is formed on substantially the entire upper surface, and then the support substrate is removed by etching. The boundary of each wiring board is formed by a step from which the frame portion is removed, and the wiring board itself does not exist. Therefore, when cutting and dividing along the boundary of each wiring board by dicing, it is only necessary to cut the sealing resin layer, and the wiring board is not cracked or chipped.
さらに、本発明の多数個取り配線基板によれば、枠部の開口部内周の形状を例えば角の丸い四角形状や四角形以外の形状とし、その内側の各製品形成領域内の底板上に枠部内周の形状に対応した外形の配線基板を形成することで、各配線基板上に半導体素子を実装するとともに上面の略全面に半導体素子を覆う封止樹脂層を形成し、次に支持基板をエッチング除去した後、各配線基板の境界に沿ってダイシングにより封止樹脂層のみを切断することにより、封止樹脂は角の立った四角形状であるものの、配線基板自体は角の丸い四角形状や四角形以外の形状とすることができる。 Furthermore, according to the multi-cavity wiring board of the present invention, the shape of the inner periphery of the opening portion of the frame portion is, for example, a square shape with rounded corners or a shape other than a square shape, By forming a wiring board having an outer shape corresponding to the shape of the circumference, a semiconductor element is mounted on each wiring board, and a sealing resin layer covering the semiconductor element is formed on substantially the entire upper surface, and then the support substrate is etched. After removing, by cutting only the sealing resin layer by dicing along the boundary of each wiring board, the sealing resin has a square shape with rounded corners, but the wiring board itself has a square shape or a square shape with rounded corners. Other shapes can be used.
また、本発明の多数個取り配線基板の製造方法によれば、多数の製品形成領域を縦横の並びに有するエッチング可能な平板状の底板上に、多数の製品形成領域にわたる絶縁層を形成し、次に各製品形成領域上の絶縁層上に配線導体を形成し、次に各製品形成領域周囲の絶縁層を除去し、各製品形成領域をそれぞれ枠状に取り囲むように底板の上面を露出させ、次に露出した底板の上面にエッチング可能なめっき導体層を析出させることにより、底板上に各製品形成領域を仕切る開口部を有する枠部を突設することにより、ダイシングする際に配線基板に割れや欠けが発生しにくい多数個取り配線基板を提供することができる。さらに、製品形成領域の周囲の絶縁層を除去する際に、底板上に形成される配線基板の形状が角の丸い四角形や四角以外の形状となるように絶縁層を除去すると、ダイシングにより分割された後、角の丸い四角形や四角形以外の他の形状を有する配線基板を形成することが可能な多数個取り配線基板を提供することができる。 Further, according to the method for manufacturing a multi-cavity wiring board of the present invention, an insulating layer that extends over a large number of product formation regions is formed on an etchable flat plate-like bottom plate having a large number of product formation regions. Forming a wiring conductor on the insulating layer on each product forming region, then removing the insulating layer around each product forming region, exposing the top surface of the bottom plate so as to surround each product forming region in a frame shape, Next, a plating conductor layer that can be etched is deposited on the exposed upper surface of the bottom plate, and a frame portion having an opening for partitioning each product forming region is projected on the bottom plate, thereby cracking the wiring board when dicing. It is possible to provide a multi-piece wiring board in which chipping and chipping are unlikely to occur. Furthermore, when the insulating layer around the product formation area is removed, if the insulating layer is removed so that the shape of the wiring board formed on the bottom plate is not a quadrangular shape or a square shape with rounded corners, it is divided by dicing. After that, it is possible to provide a multi-piece wiring board capable of forming a wiring board having a rounded corner or a shape other than the square.
次に、本発明の多数個取り配線基板の実施形態の一例を添付の図面を基に説明する。図1(a),(b)に示すように、本例の多数個取り配線基板10は、支持基板1と、支持基板1の上に形成された配線基板2とを備えている。
Next, an example of an embodiment of the multi-piece wiring board of the present invention will be described with reference to the accompanying drawings. As shown in FIGS. 1A and 1B, the
支持基板1は、平板状の底板3と、底板3上に突設された枠部4とから成る。底板3は、その上面に複数の製品形成領域Xを有しており、この製品形成領域Xを仕切る開口部4aを有するように枠部4が突設されている。この例では、開口部4aの内周は角の丸い四角形状をしている。底板3は、例えば厚みが100〜200μm程度の銅箔から成る。枠部4は、例えば厚みが20〜40μm程度の電解銅めっき層から成る。なお、この例では、簡略のため4つの製品形成領域Xを有する場合を示しているが、実際にはもっと多数の製品形成領域Xが配列される。
The
配線基板2は、支持基板1の製品形成領域X上に底板3および枠部4の内周面と密着するようにして形成されており、枠部4の上面を露出させている。配線基板2は、製品形成領域Xの底板3上に形成された絶縁層5と、その上に形成された配線導体6と、その上に形成されたソルダーレジスト層7とから成る。
The
絶縁層5は、例えばエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂にシリカ等の無機絶縁物フィラーを分散させた電気絶縁材料から成る。絶縁層5の厚みは、例えば10〜30μm程度である。配線導体6は、例えば銅めっき層から成る。配線導体6の厚みは例えば5〜15μm程度である。
The insulating
配線導体6は、その一部に半導体素子接続パッド8と外部接続パッド9とを有している。これらの半導体素子接続パッド8および外部接続パッド9は、ソルダーレジスト層7に設けた開口部から外部に露出している。
The
ソルダーレジスト層7は、例えばアクリル変性エポキシ樹脂等の感光性の熱硬化性樹脂から成る。ソルダーレジスト層7の厚みは、配線導体6の上で5〜15μm程度である。
The solder resist
ここで、本例の多数個取り配線基板10を用いて、各配線基板2上に半導体素子を実装するとともに樹脂封止して成る半導体装置の製造方法を説明する。
Here, a manufacturing method of a semiconductor device in which a semiconductor element is mounted on each
先ず、図2(a),(b)に示すように、多数個取り配線基板10の各配線基板2上に半導体素子Sを実装する。半導体素子Sの実装は、半導体素子Sの電極端子Tを配線基板2の半導体素子接続パッド8に半田を介してフリップチップ接続することにより行われる。
First, as shown in FIGS. 2A and 2B, the semiconductor element S is mounted on each
次に、図3(a),(b)に示すように、半導体素子Sが実装された多数個取り配線基板10の上面に半導体素子Sを覆うとともに外部接続パッド9を露出させる開口部Maを有する封止樹脂層Mをトランスファーモールド法により形成する。
Next, as shown in FIGS. 3A and 3B, an opening Ma that covers the semiconductor element S and exposes the
次に、図4(a),(b)に示すように、開口部Ma内に露出する外部接続パッド9に半田バンプBを形成する。半田バンプBは、開口部Ma内にフラックスを塗布した後、その上に半田ボールを載置してリフロー処理するとこにより形成される。
Next, as shown in FIGS. 4A and 4B, solder bumps B are formed on the
次に、図5(a),(b)に示すように、支持基板1をエッチングにより除去する。支持基板1は、銅から成るので、例えば塩化第二鉄や塩化第二銅等を含有するエッチング液により容易にエッチングすることができる。このとき、各配線基板2の境界は、枠部4が除去された跡の段差により形成される。段差部には、配線基板2を構成する絶縁層5や配線導体6やソルダーレジスト層7は存在しておらず、封止樹脂層Mのみが存在している。
Next, as shown in FIGS. 5A and 5B, the
次に、図6(a),(b)に示すように、各配線基板2の境界に沿ってダイシングすることにより配線基板2に実装された半導体素子Sが封止樹脂層Mにより樹脂封止された半導体装置が形成される。このとき、配線基板2の境界に位置する封止樹脂層Mのみを切断すればよいので、配線基板2にダイシングの応力による割れや欠けが発生することはない。
Next, as shown in FIGS. 6A and 6B, the semiconductor element S mounted on the
また、本発明の多数個取り配線基板10によれば、支持基板1の開口部4aの内周は角の丸い四角形状をしており、配線基板2は、支持基板1の製品形成領域X上に底板3および開口部4aの内周面と密着するようにして形成されていることから、上述したように、各配線基板2上に半導体素子Sを実装するとともに上面の略全面に半導体素子Sを覆う封止樹脂層Mを形成し、次に支持基板1をエッチング除去した後、各配線基板2の境界に沿ってダイシングにより封止樹脂層Mのみを切断することにより、得られる半導体装置においては、封止樹脂層Mは角の立った四角形状であるものの、配線基板2自体は角の丸い四角形状とすることができる。さらに、枠部4の開口部4aの形状を四角形以外の形状とし、その開口部4a内周面に密着するように配線基板2を形成することにより、四角形以外の形状の配線基板2を得ることができる。
Further, according to the
なお、上述の例では、多数個取り配線基板10の支持基板1をエッチング除去後にダイシングしたが、図7(a),(b)に示すように、配線基板10の支持基板1を付けたままでダイシングし、その後、分割された配線基板2から支持基板1をエッチング除去しても良い。
In the above-described example, the
次に、上述した多数個取り配線基板10の製造方法について説明する。先ず図8(a),(b)に示すように、底板3を準備する。なお、底板3は、その上面に複数の製品形成領域Xを有している。底板3は上述したように、厚みが100〜200μm程度の銅箔から成る。
Next, a method for manufacturing the
次に、図9に示すように、底板3の上面の全面に絶縁層5を形成させる。絶縁層5は、上述したように、エポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂にシリカ等の無機絶縁物フィラーを分散させた電気絶縁材料から成り、10〜30μm程度の厚みである。絶縁層5の形成は、例えば未硬化の電気絶縁材料のフィルムを底板3の上面に熱プレスにより貼着した後、熱硬化させることにより行われる。
Next, as shown in FIG. 9, the insulating
次に、図10に示すように、各製品形成領域X上の絶縁層5の上面に配線導体6を形成する。配線導体6は、5〜15μm程度の厚みの銅めっき層から成り、周知のセミアディティブ法により形成される。
Next, as shown in FIG. 10, the
次に、図11に示すように、配線導体6が形成された絶縁層5の上面に配線導体6の一部を半導体素子接続パッド8および外部接続パッド9として露出させる開口部を有するソルダーレジスト層7を形成する。ソルダーレジスト層7は、アクリル変性エポキシ樹脂等の感光性の熱硬化性樹脂から成り、配線導体6の上での厚みが5〜15μm程度である。ソルダーレジスト層7の形成は、感光性の熱硬化性樹脂ペーストを配線導体6が形成された絶縁層5の上面に配線導体6を完全に覆うように塗布するとともに乾燥させた後、周知のフォトリソグラフィー技術により半導体素子接続パッド8および外部接続パッド9を露出させる開口部を有するように露光および現像した後、熱硬化させることにより形成される。
Next, as shown in FIG. 11, a solder resist layer having openings for exposing a part of the
次に、図12に示すように、各製品形成領域Xの周囲のソルダーレジスト層7および絶縁層5を選択的に除去して、各製品形成領域Xの周囲の底板3の上面を露出させる。ソルダーレジスト層7および絶縁層5の除去には、例えばサンドブラスト法やレーザースクラブ法が採用される。これにより、角の丸い四角形状の配線基板2が各々所定の隣接間隔を持って底板3上に形成される。
Next, as shown in FIG. 12, the solder resist
次に、図13に示すように、底板3上面の製品形成領域Xの周囲に枠部4を形成する。枠部4は、厚みが20〜40μm程度の電解銅めっき層から成り、底板3上面の形成領域Xの周囲に電解銅めっき層を析出させることにより形成される。このとき、各配線基板2の側面は、析出した銅めっき層で包み込まれて枠部4に密着する。
Next, as shown in FIG. 13, the frame portion 4 is formed around the product formation region X on the upper surface of the
かくして、本発明の多数個取り配線基板10の製造方法によれば、多数の製品形成領域Xを縦横の並びに有するエッチング可能な平板状の底板3上に、各製品形成領域Xにわたる絶縁層を形成し、次に各製品形成領域X上の絶縁層5上に配線導体6を形成し、次に各製品形成領域X周囲の絶縁層を除去し、各製品形成領域Xをそれぞれ枠状に取り囲むように底板3の上面を露出させ、次に露出した底板3の上面にエッチング可能なめっき導体層を析出させて底板3上に各製品形成領域Xを仕切る開口部4を有する枠部4を突設することにより、ダイシングする際に配線基板2に割れや欠けが発生しにくい多数個取り配線基板を提供することができる。さらに、各製品形成領域Xの周囲のソルダーレジスト層7および絶縁層5を選択的に除去して、各製品形成領域Xの周囲の底板3の上面を露出させる際に、各製品形成領域X上に形成される配線基板2の形状が角の丸い四角形状や四角以外の形状となるようにソルダーレジスト層7および絶縁層5を除去すると、ダイシングにより分割された後、角の丸い四角形状や四角形以外形状の配線基板2を形成することが可能な多数個取り配線基板10を提供することができる。
Thus, according to the method of manufacturing the
なお、本発明は、上述の実施形態例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能であり、例えば上述の実施形態例では、配線導体6はセミアディティブ法により形成されたが、周知のサブトラクティブ法により形成されても良い。この場合、配線導体6として銅箔を用いることもできる。また、上述の実施形態例では、配線基板2は絶縁層5および配線導体6がそれぞれ1層ずつで形成されたが、複数の絶縁層5および配線導体6を積層した多層構造により形成されても良い。
Note that the present invention is not limited to the above-described embodiment, and various modifications are possible as long as they do not depart from the gist of the present invention. For example, in the above-described embodiment, the
1 支持基板
2 配線基板
3 底板
4 枠部
5 絶縁層
6 配線導体
7 ソルダーレジスト層
X 製品形成領域
DESCRIPTION OF
Claims (4)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013273429A JP6114181B2 (en) | 2013-12-27 | 2013-12-27 | Manufacturing method of multi-cavity wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013273429A JP6114181B2 (en) | 2013-12-27 | 2013-12-27 | Manufacturing method of multi-cavity wiring board |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015128114A true JP2015128114A (en) | 2015-07-09 |
JP6114181B2 JP6114181B2 (en) | 2017-04-12 |
Family
ID=53837987
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013273429A Active JP6114181B2 (en) | 2013-12-27 | 2013-12-27 | Manufacturing method of multi-cavity wiring board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6114181B2 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05327141A (en) * | 1992-05-25 | 1993-12-10 | Murata Mfg Co Ltd | Dielectric board and its manufacture |
JP2001160659A (en) * | 1999-11-30 | 2001-06-12 | Murata Mfg Co Ltd | Mounted component having electronic circuit |
JP2009016466A (en) * | 2007-07-03 | 2009-01-22 | Nec Corp | Wiring board complex, and manufacturing method of the wiring board complex, wiring board and semiconductor device |
JP2009026860A (en) * | 2007-07-18 | 2009-02-05 | Elpida Memory Inc | Semiconductor device and manufacturing method thereof |
-
2013
- 2013-12-27 JP JP2013273429A patent/JP6114181B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05327141A (en) * | 1992-05-25 | 1993-12-10 | Murata Mfg Co Ltd | Dielectric board and its manufacture |
JP2001160659A (en) * | 1999-11-30 | 2001-06-12 | Murata Mfg Co Ltd | Mounted component having electronic circuit |
JP2009016466A (en) * | 2007-07-03 | 2009-01-22 | Nec Corp | Wiring board complex, and manufacturing method of the wiring board complex, wiring board and semiconductor device |
JP2009026860A (en) * | 2007-07-18 | 2009-02-05 | Elpida Memory Inc | Semiconductor device and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
JP6114181B2 (en) | 2017-04-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5598787B2 (en) | Manufacturing method of stacked semiconductor device | |
US8823187B2 (en) | Semiconductor package, semiconductor package manufacturing method and semiconductor device | |
CN109494202B (en) | Semiconductor chip packaging method and packaging structure | |
US10674604B2 (en) | Printed wiring board and method for manufacturing the same | |
TW201740529A (en) | Integrated fan-out package and method of fabricating the same | |
US9949372B2 (en) | Printed wiring board and method for manufacturing the same | |
JP2009026805A (en) | Semiconductor device and its manufacturing method | |
TW201312713A (en) | Semiconductor device, semiconductor module structure configured by vertically stacking semiconductor devices, and manufacturing method thereof | |
US9204546B2 (en) | Circuit board and manufacturing method thereof | |
JP2010123708A (en) | Mounting board and semiconductor module | |
JP2017050310A (en) | Electronic component device and manufacturing method thereof | |
JP2018022824A (en) | Electronic component built-in substrate, manufacturing method, and electronic component device | |
JP2015222741A (en) | Multi-piece wiring board and method of manufacturing the same | |
JP6439046B2 (en) | Semiconductor device | |
JP2020096153A (en) | Semiconductor package structure and manufacturing method of the same | |
TWI585919B (en) | Chip package substrate ,chip packaging structure and manufacturing method of same | |
US20140167276A1 (en) | Substrate for semiconductor package, semiconductor package using the substrate, and method of manufacturing the semiconductor package | |
US20160295692A1 (en) | Printed wiring board and method for manufacturing the same | |
JP6114181B2 (en) | Manufacturing method of multi-cavity wiring board | |
JP2015128120A (en) | Multi-piece wiring board and manufacturing method of the same | |
TWI658557B (en) | Load circuit board and methord for manufacturing the same | |
TWI576979B (en) | Package substrate and method for manufacturing the same | |
TW201802971A (en) | Method of manufacture a package stack-up structure | |
TW202220139A (en) | Electronic package and circuit structure thereof | |
US9905519B1 (en) | Electronic structure process |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160105 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20160401 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161005 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161025 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161108 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170214 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170316 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6114181 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |