JP2015122351A - 電子部品搭載基板および回路基板 - Google Patents

電子部品搭載基板および回路基板 Download PDF

Info

Publication number
JP2015122351A
JP2015122351A JP2013263977A JP2013263977A JP2015122351A JP 2015122351 A JP2015122351 A JP 2015122351A JP 2013263977 A JP2013263977 A JP 2013263977A JP 2013263977 A JP2013263977 A JP 2013263977A JP 2015122351 A JP2015122351 A JP 2015122351A
Authority
JP
Japan
Prior art keywords
electronic component
insulating substrate
component mounting
electrode layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013263977A
Other languages
English (en)
Inventor
光治 坂井
Mitsuharu Sakai
光治 坂井
康蔵 牧之内
Yasuzo Makinouchi
康蔵 牧之内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2013263977A priority Critical patent/JP2015122351A/ja
Publication of JP2015122351A publication Critical patent/JP2015122351A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】 放熱効率がよい電子部品搭載基板を提供すること。
【解決手段】 上面に電子部品搭載部を有する絶縁基板と、該絶縁基板の内部に設けられ、前記上面に対して傾斜している電極層と、前記絶縁基板の内部から前記上面にかけて設けられ、下端が前記電極層に接続されており、上面視において前記電子部品搭載部に重なるように設けられた第1ビアと、前記絶縁基板の内部から前記絶縁基板の下面にかけて設けられ、上端が前記電極層に接続されており、上面視において前記第1ビアとは離間した位置に設けられている第2ビアと、を有している電子部品搭載基板である。
【選択図】 図1

Description

本発明は、電子部品搭載基板および回路基板に関するものである。
半導体素子等の電子部品が上面に搭載される電子部品搭載基板は、絶縁基板と、該絶縁基板の両主面間を貫通するサーマルビアを有していた。このサーマルビアの上端と接するように、電子部品を電子部品搭載基板の上面に搭載することにより、電子部品で発生した熱がサーマルビアを伝って、絶縁基板の下面側へ放熱されていた(特許文献1を参照)。
特開2006−121147号公報
近年、より大電流を要する電子部品の使用に伴い、電子部品搭載基板は、さらなる放熱効率の向上が望まれている。ここでサーマルビアは、焼成時における絶縁基板との熱収縮差に起因して絶縁基板との間に隙間が生じやすいので、ガラス材料を含有することが一般的である。しかし、ガラス材料は金属より熱伝導率が低いので、サーマルビアの熱伝導率を向上させることは困難であった。またビアの直径を大きくしたとしても、その分ガラス材料の含有量が多くなるので、やはりサーマルビアの熱伝導率を向上させることは困難であった。
本発明の目的は、前記の問題を鑑みて、電子部品で発生した熱の放熱効率を向上させることが可能となる電子部品搭載基板および回路基板を提供することにある。
本発明の一つの態様の電子部品搭載基板は、上面に電子部品搭載部を有する絶縁基板と、該絶縁基板の内部に設けられ、前記上面に対して傾斜している電極層と、前記絶縁基板の内部から前記上面にかけて設けられ、下端が前記電極層に接続されており、上面視において前記電子部品搭載部に重なるように設けられた第1ビアと、前記絶縁基板の内部から前記絶縁基板の下面にかけて設けられ、上端が前記電極層に接続されており、上面視において前記第1ビアとは離間した位置に設けられている第2ビアと、を有している。
本発明の一つの態様の回路基板は、上記の電子部品搭載基板と、前記電子部品搭載部に搭載された電子部品と、前記絶縁基板の前記下面に設けられている放熱板と、を有している。
本発明の一つの態様の電子部品搭載基板は、絶縁基板の内部に設けられ、上面に対して傾斜している電極層と、絶縁基板の内部から上面にかけて設けられ、下端が電極層に接続されており、上面視において電子部品搭載部に重なるように設けられた第1ビアと、絶縁基板の内部から絶縁基板の下面にかけて設けられ、上端が電極層に接続されており、上面視において第1ビアとは離間した位置に設けられている第2ビアと、を有する。電極層は、一般的にビアほどガラス材料を必要としないため、第1ビアおよび第2ビアよりも高い熱伝導率を有しやすい。この電極層は、上面に対して傾斜して設けられているので、絶縁基板の厚み方向において、熱伝導率の低い第1ビアおよび第2ビアの伝熱経路の割合を減
らし、熱伝導率の高い電極層の伝熱経路の割合を高めることができる。従って、放熱効率を向上させることができる。
本発明の一つの態様の回路基板によれば、上述の電子部品搭載基板を有していることから、電子部品で発生した熱の放熱効率を向上させることができる。
(a)は本発明の実施形態の一例である電子部品搭載基板を示す上面図であり、(b)は(a)のX−X線における断面図である。 (a)は図1に示す電子部品搭載基板の他の例における上面図であり、(b)は(a)のX−X線における断面図である。 (a)は図1に示す電子部品搭載基板の他の例における上面図であり、(b)は(a)のX−X線における断面図である。 (a)は、図1に示す例の電子部品搭載基板を用いた回路基板の上面図であり、(b)は、(a)のX−X線における断面図である。 図4に示す例の回路基板の下面図である。
本発明の電子部品搭載基板および回路基板について、添付の図面を参照して説明する。なお、以下の説明における上下の区別は説明のための便宜的なものであり、実際に電子部品搭載基板等が使用される際の上下を規定するものではない。
図1を用いて、本発明である電子部品搭載基板の実施形態の一例を説明する。本発明の電子部品搭載基板10は、絶縁基板1と、電極層2と、第1ビア3と、第2ビア4とを有する。
絶縁基板1は、図1に示す例のように、上面に電子部品搭載部5を有する。絶縁基板1は、例えば、平板状である。また、図1に示す例においては、絶縁基板1は、上面視において、四角形状を有しているが、特に形状は限定されることはない。例えば、絶縁基板1は、上面視した際に、円形状等であってもよい。
電子部品搭載部5の寸法は、搭載する電子部品によって適宜設定されるが、電子部品がICチップである場合には、例えば上面視における縦および横の寸法が5〜35mm程度であり、電子部品がLEDチップである場合には、例えば上面視における縦および横の寸法が1.5〜3.5mm程度である。
図1に示す例においては、互いに同様のセラミック材料からなる複数の絶縁層1a〜1dが同時焼成されて絶縁基板1が作製されている。絶縁基板1の厚みは、例えば約0.1m
m〜2mmである。絶縁基板1は、例えば上面視における縦および横の寸法が10〜50mm程度である。
絶縁基板1(絶縁層1a〜1d)は、電気絶縁材料からなり、例えば、酸化アルミニウム質セラミックス,ムライト質セラミックス,炭化ケイ素質セラミックス,窒化アルミニウム質セラミックス,または窒化ケイ素質セラミックス等のセラミックスからなる。
絶縁基板1が、例えば酸化アルミニウム質セラミックスからなる場合であれば、酸化アルミニウム、酸化珪素、酸化マグネシウムおよび酸化カルシウム等の原料粉末に適当な有機バインダおよび溶剤等を添加混合して作製したスラリーを、ドクターブレード法等のシート成形法によりシート状にすることにより複数枚のセラミックグリーンシートを成形し、これらを積層した後に、その積層体を高温で焼成することにより製作される。
図1に示す例のように、絶縁層1bと絶縁層1cとの界面は、絶縁基板1の上面に対して傾斜している。
絶縁層1a〜1dの厚みは、例えば、0.02〜0.2mmである。また、絶縁層1b、1c
における厚みの傾斜は、例えば、厚みの最小値0.02mmから厚みの最大値0.1mmとなる
ように設定すればよい。
電極層2は、図1に示す例のように、絶縁基板1の内部に設けられ、上面に対して傾斜している。電極層2は、例えばタングステン、モリブデン、マンガン、銅、銀、パラジウム、金等の金属材料によって形成されている。電極層2の厚みは、例えば、0.005〜0.03
mmである。
図1(a)における電極層2の形状は、上面視において長方形状であるが、これに限られず例えば、正方形状または円形状等であっても良い。
第1ビア3は、図1に示す例のように、絶縁基板1の内部から上面にかけて設けられ、下端が電極層2に接続されており、上面視において電子部品搭載部5に重なるように設けられている。
図1に示す例において、第1ビア3は、上端が絶縁基板1の上面の電子部品搭載部5から露出している。また、第1ビア3は、その上端が絶縁基板1の上面と面一であるか、又は当該上面より下方に位置することが好ましい。この場合には、電子部品を搭載する際に、第1ビア3の上端が電子部品の下面に接触することを避けることができる。また、例えば、電子部品の放熱性の観点から、第1ビア3の上端は、絶縁基板1の上面から1〜100μm程度下方に位置していれば良い。また、第1ビア3の上端が絶縁基板1の上面より下方に位置する場合には、第1ビア3の上端と電子部品の下面とは、接合材を介して接合されることとなる。
第1ビア3の下端は、図1に示す例において、絶縁層1bの下面から露出して電極層2と接続されている。
第1ビア3の直径は、例えば、0.05〜0.4mmであることが好ましい。0.05mm以上であれば、電子部品7で発生した熱は電極層2に伝わりやすくなる。また、0.4mm以下である場合には、後述するように、電子部品7と絶縁基板1との接合力が高くなる。
第2ビア4は、図1に示す例のように、絶縁基板1の内部から絶縁基板1の下面にかけて設けられ、上端が電極層2に接続されており、上面視において第1ビア3とは離間した位置に設けられている。
図1に示す例において、第2ビア4の下端も、第1ビア3の上端と同様、絶縁基板1の下面から露出している。また、第2ビア4も、その下端が絶縁基板1の下面と面一であるか、又は当該下面より上方に位置することが好ましい。この場合には、絶縁基板1の下面に放熱板を搭載する際に、第2ビア4の下端が放熱板の上面に接触することを避けることができる。また、例えば、熱伝導性の観点から、第2ビア4の下端は、絶縁基板1の下面から1〜100μm程度上方に位置していれば良い。また、第2ビア4の下端が絶縁基板1の下面より上方に位置する場合には、第2ビア4の下端と放熱板の上面とは、接合材を介して接合されることとなる。第2ビア4の上端は、図1に示す例において、絶縁層1cの上面から露出して電極層2と接続されている。第2ビア4の直径は、例えば、0.05
〜0.4mmである。
以上で説明した第1ビア3および第2ビア4は、焼成時における絶縁基板1との熱収縮差に起因して絶縁基板1との間に隙間が生じやすいので、ガラス材料を含有することが一般的である。
一方、電極層2は、一般的にビアほどガラス材料を必要としないため、第1ビア3および第2ビア4よりも高い熱伝導率とすることができる。この電極層2は、前述したように、上面に対して傾斜して設けられているので、絶縁基板1の厚み方向において、熱伝導率の低い第1ビア3および第2ビア4の伝熱経路の割合を減らし、熱伝導率の高い電極層2の伝熱経路の割合を高めることができる。従って、放熱効率を向上させることができる。
また、図1(a)に示す例において、電極層2の幅は、第1ビア3および第2ビア4の幅より広くなっている。よって、電極層2は、面方向に熱を拡散することができるので、第1ビア3および第2ビア4より熱伝導率を高くすることができる。
また、図1(a)に示す例では、熱伝導率の高い電極層2で主に放熱を行うため、第1ビア3の径を大きくすることなく高い放熱効率を保つことができる。よって、電子部品5の下面は、第1ビア3の上端より、絶縁基板1の上面と主に接合することとなるので、電子部品5と絶縁基板1との接合力を向上させることができる。
図1に示す例において、絶縁基板1の下面に、接続端子13が設けられている。この接続端子13は、電子部品搭載部5に搭載される電子部品を外部電気回路(図示せず)に電気的に接続するための端子として機能する。例えば、接続端子13が外部電気回路の所定部位に対向して位置合わせされ、はんだ等の導電性接続材を介して接続端子13と外部電気回路とが接合される。
図1に示す例において、絶縁基板1の上面に、電極パッド6が設けられている。この電極パッド6には、例えば、ボンディングワイヤ等が接続され、電子部品搭載部5に搭載される電子部品と電気的に接続される。
図1に示す例において、配線ビア9が絶縁基板1の内部に設けられており、上端が電極パッド6と接続されている。また、図1に示す例において、配線パターン11が、絶縁基板1の内部に設けられており、電極パッド6と接続端子13との電気的接続のための部材の一つとして配置されている。
第1ビア3、第2ビア4、接続端子13、電極パッド6、配線ビア9、および配線パターン11は、例えばタングステン、モリブデン、マンガン、銅、銀、パラジウム、金等の金属材料によって形成されている。これらの第1ビア3等は、例えばタングステンからなる場合であれば、タングステンの粉末を有機溶剤およびバインダ等とともに混練して作製した金属ペーストを、絶縁基板1となるセラミックグリーンシートの所定部位に塗布し、同時焼成することによって形成することができる。
以下に、図1に示す実施形態に係る本発明の電子部品搭載基板10の製造方法の例を示す。
次に、本実施形態の電子部品搭載基板10の製造方法について説明する。
(1)まず、絶縁基板1を構成する絶縁層1a〜1dとなるセラミックグリーンシートを形成する。例えば、酸化アルミニウム(Al)質焼結体である絶縁基板1を得る
場合には、Alの粉末に焼結助材としてシリカ(SiO),マグネシア(MgO)またはカルシア(CaO)等の粉末を添加し、さらに適当なバインダー、溶剤および可塑剤を添加し、次にこれらの混合物を混錬してスラリー状となす。その後、従来周知のドクターブレード法またはカレンダーロール法等の成形方法によってセラミックグリーンシートを得る。
また、以下に、主面が傾斜しているセラミックグリーンシート1b、1cを形成する方法を説明する。まず、比較的粘度が高くなるようにスラリーを作製する。これにより、主面が傾斜しているセラミックグリーンシートを成形した後、形状が変形してしまうことを防ぐことができる。例えば、粘度は50〜100ポイズ程度に調合されることが好ましい。ま
た、このような粘度の高いスラリーとするためには、例えば、溶剤量を減らせば良い。また、このような材料を用いることにより、乾燥が早くなり、形状維持の効果が向上する。なお、スラリーの粘度は粘度計もしくはレオメータ等で計測すれば良い。
次に、例えば、ドクターブレード法によって上記スラリーでセラミックグリーンシートを形成する際は、ブレードを傾けるか、又は、ブレードは動かさずにスラリーのテーブル面を傾斜させてもよい。これによって、主面が傾斜したセラミックグリーンシートを形成することができる。この形成方法を採用する場合、ブレード側、又はテーブル側には傾斜角度を微調整する調整機構を設けると良い。なお、テーブル面を傾斜させる場合には、成形後のスラリーが傾斜方向へ変形することを防止するため、テーブル面には流れ止めのリブを設けるとよい。
また、ドクターブレード法を用いる場合には、刃先において周期的に傾斜部が形成されたブレードを用いることによって、主面が傾斜したセラミックグリーンシートを形成しても良い。このブレードは、前方から見た場合、のこぎり歯形状となっている。
傾斜したセラミックグリーンシートの厚みの傾斜は、例えば、厚みの最小値20μmから厚みの最大値100μmとなるように設定すればよい。グリーンシートの厚みはレーザー変
位計やマイクロメータもしくはリングゲージ等を基準に用いて計測する。
(2)次に、例えば、スクリーン印刷法によって得られたセラミックグリーンシートに、接続端子13、電極パッド6、電極層2、配線パターン11となる金属ペーストを塗布する。また、例えば、セラミックグリーンシートの一部に貫通孔を打ち抜き加工等の方法で形成しておいて、この貫通孔内に、配線ビア9、第1ビア3、第2ビア4となる金属ペーストを充填する。
また、セラミックグリーンシートの傾斜した主面に、電極層2となる金属ペーストを塗布する場合には、印刷マスクとグリーンシートの印刷面とを互いに平行にするために、グリーンシートの支持台を傾斜させると良い。支持台を傾斜させるためには、傾斜角度を調整する支持台を用いるか、または、予め所定の角度に傾斜したスペーサ支持台を用いれば良い。
これらの金属ペーストは、タングステン,モリブデン,マンガン,銀または銅等の金属粉末に適当な溶剤およびバインダーを加えて混練することによって、適度な粘度に調整して作製される。なお、金属ペーストは、絶縁基板1との接合強度を高めるために、ガラス、セラミックスを含んでいても構わない。
(3)次に、各絶縁層となるセラミックグリーンシートを積層して加圧することによりセラミックグリーンシート積層体を作製する。また、本工程では傾斜面を有するグリーンシートを積層するため、加圧時の荷重に偏りが出ることを防止するため、弾性体を介して
積層体を加圧することが好ましい。また、傾斜面の状態に応じてプレス機の加工速度は適宜調整される。
(4)次に、このセラミックグリーンシート積層体を約1500〜1800℃の温度で焼成して、第1ビア3、第2ビア4、電極層2等が形成された絶縁基板1(電子部品搭載基板10)を得る。
次に、図2を用いて、本発明の実施形態の他の例の電子部品搭載基板10を説明する。図2において図1と同様の部位には同様の符号を付している。
図2に示す例においては、図1に示す例と同様に、電子部品搭載部5に搭載された電子部品は、ボンディングワイヤ等で電極パッド6と電気的に接続される。
図2に示す例においては、電極層2の面積が、平面視において、絶縁基板1と同程度なっている。これにより、電極層2による伝熱効果をさらに向上させることができる。さらに、電極層2がグランド電極である場合には、例えば、電極層2を挟むように、上下に配線パターンが形成されている場合には、電極層2を良好なグランド電極として機能させることができ、配線パターン同士のノイズの重畳を防ぐことができる。
図2に示す例においては、電子部品搭載部5に複数の第1ビア3が設けられている。なお、図2においては9個であるが、これに限らない。これによって、電子部品で発生した熱を効率的に電極層2側に放熱することができる。
図2に示す例においては、絶縁基板1内部に複数の第2ビア4が設けられている。なお、図2においては27個であるが、これに限らない。これによって、電子部品で発生した熱を効率的に絶縁基板1の下面側に放熱することができる。
次に、図3を用いて、本発明の実施形態の他の例の電子部品搭載基板10を説明する。図3において図1と同様の部位には同様の符号を付している。
図3に示す例においては、図1、2に示す例と異なり、電子部品搭載部5に搭載された電子部品は、フリップチップ方式で電子部品搭載基板10と電気的に接続される。
図3(a)に示す例においては、電子部品搭載部5に複数のビアが設けられている。例えば、本例では、9個のビアが設けられているが、個数は9個に限られない。なお、図3に示す例における電子部品搭載部5に搭載される電子部品としては、例えばセンサ用パッケージ部品等が挙げられる。
図3(a)に示す例においては、電子部品搭載部5の中央の位置に、第1ビア3が設けられており、この第1ビア3を囲むように、配線ビア9が設けられている。
図3(a)に示す例においては、電子部品の下面のグランド端子は、第1ビア3に接続され、電子部品の下面の信号端子は、配線ビア9に接続される。
図3に示す例においては、第1ビア3が配線ビア9に囲まれて近接しているので、第1ビア3の直径を大きくするのは限界があるが、本実施形態によれば、電極層2の幅は、第1ビア3および第2ビア4の幅より広くなっているので、電極層2を、第1ビア3および第2ビア4よりも、熱伝導率の高い部材とすることができる。また、電極層2は、絶縁基板1の上面に対して傾斜して設けられているので、絶縁基板1の厚み方向において、熱伝導率の低い第1ビア3の伝熱経路の割合を減らし、熱伝導率の高い電極層2の伝熱経路の
割合を高めることができる。従って、図3に示す例のように、上面において第1ビアの直径を小さくしなければならない状況であっても、電子部品搭載基板10の放熱効率を向上させることができる。
第1ビア3の直径は、例えば、0.05〜0.2mmであることが好ましい。0.05mm以上であれば、電子部品7で発生した熱は電極層2に伝わりやすくなる。また、0.2mm以下である場合には、電子部品が小型化し多端子化している場合であっても、第1ビア3が隣りの端子とショートしにくくなる。
次に、図4、5を用いて、図1に示した例の電子部品搭載基板10を有する回路基板20について説明する。図4,5において図1と同様の部位には同様の符号を付している。本発明の回路基板20は、電子部品搭載基板10、電子部品7と、放熱板12とを有している。
図4、5に示す例においては、電子部品7が電子部品搭載部5に搭載されている。電子部品7が、ボンディングワイヤ等の導電性接続材8および配線ビア9等を介して接続端子13と電気的に接続される。
電子部品7としては、例えば、CMOSまたはCCD等の撮像素子および半導体集積回路素子(IC等)、発光素子、受光素子等の半導体素子、圧力センサ素子等のセンサ素子、水晶振動素子等の圧電素子、弾性表面波素子、容量素子、抵抗器および半導体基板上に微細な電子機械システムが設けられてなる素子(いわゆるMEMS素子)等が挙げられる。
電子部品7の搭載部への固定は、例えば樹脂接着剤、ガラス(低融点ガラス)または金−シリコン、はんだ等の低融点ろう材によって行なわれる。
図4、5に示す例においては、放熱板12が、絶縁基板1の下面に設けられている。また、図4、5に示す例においては、第2ビア4の下端が放熱板12に接続されている。この構成によって、電子部品7で発生した熱が、第1ビア3、電極層2、第2ビア4を介して放熱板12に伝わり、絶縁基板1の下面側から効率的に放熱される。
なお、本発明は上述の実施形態の例に限定されるものではなく、種々の変形は可能である。
例えば、絶縁基板1の上面に、電子部品搭載部5を囲むように絶縁枠体(不図示)を設けてあってもよい。これにより、絶縁基板1の上面と絶縁枠体の内周面とによって、凹部(キャビティ)が形成され、この凹部の底面が電子部品搭載部5となる。絶縁枠体は、絶縁基板1と同様の材料を用い、同様の方法で作製することができる。この場合、セラミックグリーンシートに打ち抜き加工を施して枠状等の所定の形状に加工する必要がある。枠状のセラミックグリーンシートを絶縁基板1となるセラミックグリーンシートの上に積層し、これらを一体焼成すれば、上面に凹部を含む上記基体を作製することができる。電子部品7を凹部に収容した後、蓋体(不図示)をろう材等で封止すれば、気密性の高い電子装置とすることができる。
また、例えば、電極層2は、電子部品7への電源供給の役割を兼ねて設けられていてもよい。また、電極層2は、例えば、配線導体9について高周波信号の伝送に適したストリップラインやマイクロストリップライン等の伝送線路の役割を兼ねて設けられていてもよい。
1・・・絶縁基板
1a・・・平板絶縁層
1b・・・傾斜絶縁層
2・・・電極層
3・・・第1ビア
4・・・第2ビア
5・・・電子部品搭載部
6・・・電極パッド
7・・・電子部品
8・・・導電性接続材
9・・・配線ビア
10・・・電子部品搭載基板
11・・・配線パターン
12・・・放熱板
13・・・接続端子

Claims (3)

  1. 上面に電子部品搭載部を有する絶縁基板と、
    該絶縁基板の内部に設けられ、前記上面に対して傾斜している電極層と、
    前記絶縁基板の内部から前記上面にかけて設けられ、下端が前記電極層に接続されており、上面視において前記電子部品搭載部に重なるように設けられた第1ビアと、
    前記絶縁基板の内部から前記絶縁基板の下面にかけて設けられ、上端が前記電極層に接続されており、上面視において前記第1ビアとは離間した位置に設けられている第2ビアと、
    を有している電子部品搭載基板。
  2. 前記絶縁基板は、第1絶縁体層と、該第1絶縁体層の下面に接合された第2絶縁体層とを有しており、
    前記電極層は、前記第1絶縁体層と前記第2絶縁体層との界面に設けられている
    請求項1記載の電子部品搭載基板。
  3. 請求項1又は請求項2記載の電子部品搭載基板と、
    前記電子部品搭載部に搭載された電子部品と、
    前記絶縁基板の前記下面に設けられている放熱板と、
    を有する回路基板。
JP2013263977A 2013-12-20 2013-12-20 電子部品搭載基板および回路基板 Pending JP2015122351A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013263977A JP2015122351A (ja) 2013-12-20 2013-12-20 電子部品搭載基板および回路基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013263977A JP2015122351A (ja) 2013-12-20 2013-12-20 電子部品搭載基板および回路基板

Publications (1)

Publication Number Publication Date
JP2015122351A true JP2015122351A (ja) 2015-07-02

Family

ID=53533759

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013263977A Pending JP2015122351A (ja) 2013-12-20 2013-12-20 電子部品搭載基板および回路基板

Country Status (1)

Country Link
JP (1) JP2015122351A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017188253A1 (ja) * 2016-04-25 2017-11-02 京セラ株式会社 電子部品搭載用基板、電子装置および電子モジュール
CN112368825A (zh) * 2018-06-26 2021-02-12 京瓷株式会社 电子元件搭载用基板、电子装置以及电子模块
WO2024070528A1 (ja) * 2022-09-30 2024-04-04 京セラ株式会社 配線基板、電子装置、及び電子モジュール

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005243831A (ja) * 2004-02-25 2005-09-08 Ngk Spark Plug Co Ltd セラミック配線基板及びその製造方法、並びにそれを用いた部品実装済み配線基板
JP2008205123A (ja) * 2007-02-19 2008-09-04 Fujikura Ltd 電子部品内蔵型配線基板及びその実装部品
JP2011071417A (ja) * 2009-09-28 2011-04-07 Murata Mfg Co Ltd 配線基板の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005243831A (ja) * 2004-02-25 2005-09-08 Ngk Spark Plug Co Ltd セラミック配線基板及びその製造方法、並びにそれを用いた部品実装済み配線基板
JP2008205123A (ja) * 2007-02-19 2008-09-04 Fujikura Ltd 電子部品内蔵型配線基板及びその実装部品
JP2011071417A (ja) * 2009-09-28 2011-04-07 Murata Mfg Co Ltd 配線基板の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017188253A1 (ja) * 2016-04-25 2017-11-02 京セラ株式会社 電子部品搭載用基板、電子装置および電子モジュール
CN109075133A (zh) * 2016-04-25 2018-12-21 京瓷株式会社 电子部件搭载用基板、电子装置以及电子模块
EP3451371A4 (en) * 2016-04-25 2019-10-23 KYOCERA Corporation ELECTRONIC COMPONENT MOUNTING SUBSTRATE, ELECTRONIC DEVICE, AND ELECTRONIC MODULE
US10985098B2 (en) 2016-04-25 2021-04-20 Kyocera Corporation Electronic component mounting substrate, electronic device, and electronic module
CN109075133B (zh) * 2016-04-25 2022-08-09 京瓷株式会社 电子部件搭载用基板、电子装置以及电子模块
CN112368825A (zh) * 2018-06-26 2021-02-12 京瓷株式会社 电子元件搭载用基板、电子装置以及电子模块
WO2024070528A1 (ja) * 2022-09-30 2024-04-04 京セラ株式会社 配線基板、電子装置、及び電子モジュール

Similar Documents

Publication Publication Date Title
US9609754B2 (en) Package for mounting electronic element, electronic device, and imaging module
JP6140834B2 (ja) 配線基板および電子装置
CN107993985B (zh) 电子部件搭载用基板、电子装置以及电子模块
US9848491B2 (en) Wiring board, electronic device, and electronic module
JP2015122351A (ja) 電子部品搭載基板および回路基板
JP2014157949A (ja) 配線基板および電子装置
JP6408423B2 (ja) パッケージおよび電子装置
CN109075133A (zh) 电子部件搭载用基板、电子装置以及电子模块
JP2016006846A (ja) 配線基板および電子装置
JP6121860B2 (ja) 配線基板および電子装置
CN107431047B (zh) 布线基板、电子装置以及电子模块
JP6622583B2 (ja) 配線基板および電子装置
JP2015146383A (ja) 配線基板、電子装置および電子モジュール
JP2015159139A (ja) 配線基板、電子装置および電子モジュール
JP6166094B2 (ja) 配線基板および電子装置
JP6189755B2 (ja) 配線基板および電子装置
JP6633381B2 (ja) 電子部品搭載用基板、電子装置および電子モジュール
JP2011049342A (ja) 電子部品搭載用基板およびその製造方法
JP6595308B2 (ja) 電子部品搭載用基板、電子装置および電子モジュール
JP2017212327A (ja) 配線基板および電子装置
JP6441696B2 (ja) 配線基板、電子装置および電子モジュール
JP6001464B2 (ja) 配線基板および電子装置
JP2015050313A (ja) 配線基板および電子装置
JP5964704B2 (ja) 水晶振動子搭載用パッケージおよび水晶デバイス
JP2013171922A (ja) 電子部品搭載用基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160615

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170720

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170905

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180306