JP2015114204A - 電圧検出回路及びその制御方法とプログラム - Google Patents

Abstract

【課題】 ショットキーバリアダイオードの特性はデータブックなどに示された通りのものでなく、部品毎のばらつきがあることなどから複数のショットキーバリアダイオードを用いた電圧検出回路では検出電圧の精度を向上するのは難しい。
【解決手段】 第１の電源から供給される電力で動作するＣＰＵと、第２の電源から供給される電力で電圧を発生する電圧検出部位とを有し、前記電圧検出部位の電圧を前記ＣＰＵの入力ポートに入力して検出する電圧検出回路とその制御方法であって、ＣＰＵの入力ポートにアノードが接続され、カソードが第１の電源の電源正端子側に接続されたダイオードと、ダイオードのアノードと接地とを接続する抵抗と、電圧検出部位を接地と短絡或いは接地から開放する短絡開放回路とを有し、電圧検出部位を接地と短絡した状態で入力ポートで検出した電圧値である第１の電圧値と、電圧検出部位を接地から開放した状態で入力ポートで検出した電圧値である第２の電圧値とに基づいて、電圧検出部位の電圧値を取得する。
【選択図】 図１

Description

本発明は、電圧検出回路及びその制御方法とプログラムに関するものである。

複数の電源装置から電力供給を受ける回路では、それぞれの電源装置の立ち上がり、立下りが制御されていない場合、各電源装置に接続されている回路に対してある電源装置からの電圧だけが供給される事態が生じる。このため、そのような事態に備えて保護回路を設ける必要がある。

図３は、１２Ｖと３．３Ｖの２つ電源装置から電圧が供給される回路で、ＣＰＵにより電圧を検出する電圧検出回路の一例を示す回路図である。

図３ではＣＰＵは、Ａ／Ｄ入力ポートに入力される電圧検出部位の電圧を検出している。ここでは、ＣＰＵのＡ／Ｄ入力ポートに、ＣＰＵに損傷を与えるような過剰な正電圧が印加されるのを防ぐため、電圧検出部位と３．３Ｖの電源の電源ラインとの間にクランピング用のダイオードＤ１が接続されている。このダイオードＤ１は、ＣＰＵのＡ／Ｄ入力ポートの最大定格で決められる。一般的にＣＰＵの入力ポートの最大定格は、ＣＰＵの電源電圧（Ｖｃｃ）＋０．３Ｖ程度であるため、この定格を守るためにクランピング用ダイオードＤ１の順方向電圧が０．３Ｖ程度以下のものを用いている。このような順方向電圧の小さいダイオードＤ１として、例えばショットキーバリアダイオードがある。

特開２００４−２４５６３２号公報

ショットキーバリアダイオードは、整流ダイオードと比べて漏れ電流が大きい特徴があり、かつ、周囲温度が高くなるに従って漏れ電流が増加するという特性を有している。このため、ショットキーバリアダイオードを備えた電圧検出回路では、ＣＰＵの入力ポートで検出される検出電圧の精度が問題となる。

これに対して、電圧検出部位に接続されたＣＰＵのＡ／Ｄ入力ポートとは別の入力ポートにサーミスタを接続して周囲温度を検出し、その検出した温度を基に電圧を補正することにより検出電圧の精度を向上する技術が提案されている。このときＣＰＵは、予め周囲温度とショットキーバリアダイオードの漏れ電流との関係を示すデータを記憶している。そしてＣＰＵは、このサーミスタを接続した入力ポートで検出した電圧から周囲温度を求め、その求めた周囲温度とＣＰＵに予め入力されていた周囲温度と漏れ電流との関係を示すデータから漏れ電流を求める。そして、その求めた漏れ電流に基づいて損失分の電圧値を求め、この求めた損失分の電圧値によりＣＰＵの電圧検出部位に接続されたＡ／Ｄ入力ポートでの検出電圧を補正する。このような電圧検出回路では、サーミスタを用いて周囲温度を求め、その周囲温度と漏れ電流との理論上の関係に基づいてショットキーバリアダイオードの漏れ電流を換算して、この換算した漏れ電流に基づいて損失を求めている。

しかしながら、ショットキーバリアダイオードの特性はデータブックなどに示された通りのものでなくばらつきがある。このため、このような電圧検出回路では、十分な検出電圧の精度を得るのは難しい。

更に図４は、別の従来の電圧検出回路の回路構成を示す回路図である。

この回路では、ＣＰＵの電圧検出部位に接続されたＡ／Ｄ入力ポートとは別の入力ポートにショットキーバリアダイオードＤ２を接続している。ここでショットキーバリアダイオードＤ１とＤ２は同じ特性を有している。この場合、ＣＰＵは、別の入力ポートに接続されたショットキーバリアダイオードＤ２の漏れ電流を測定する。そしてＣＰＵは、このショットキーバリアダイオードＤ２の漏れ電流を電圧検出部位に接続されたショットキーバリアダイオードＤ１の漏れ電流として、Ａ／Ｄ入力ポートで検出した電圧値を補正する。

しかし、電圧検出部位のショットキーバリアダイオードＤ１の温度とショットキーバリアダイオードＤ２の温度とが同じであるとは限らない。またショットキーバリアダイオードの特性はデータブックなどに示された通りのものでなく、部品毎のばらつきがあることなどから、このような複数のショットキーバリアダイオードを用いた電圧検出回路では検出電圧の精度を向上するのは難しい。

本発明の目的は、上記従来技術の問題点を解決することにある。

本発明の特徴は、ダイオードの部品ごとのばらつきに影響されることなく、正確に電圧を検出できる電圧検出回路及びその制御方法を提供することにある。

上記目的を達成するために本発明の一態様に係る電圧検出回路は以下のような構成を備える。即ち、
第１の電源から供給される電力で動作するＣＰＵと、第２の電源から供給される電力で電圧を発生する電圧検出部位とを有し、前記電圧検出部位の電圧を前記ＣＰＵの入力ポートに入力して検出する電圧検出回路であって、
前記ＣＰＵの前記入力ポートにアノードが接続され、カソードが前記第１の電源の電源正端子側に接続されたダイオードと、
前記ダイオードの前記アノードと接地とを接続する抵抗と、
前記電圧検出部位を前記接地と短絡及び前記接地から開放する短絡開放回路と、
前記短絡開放回路により前記電圧検出部位を前記接地と短絡した状態で前記入力ポートで検出した電圧値である第１の電圧値と、前記短絡開放回路により前記電圧検出部位を前記接地から開放した状態で前記入力ポートで検出した電圧値である第２の電圧値とに基づいて、前記電圧検出部位の電圧値を取得するように制御する制御手段と、を有することを特徴とする。

本発明によれば、ダイオードの部品ごとのばらつきに影響されることなく、正確に電圧を検出できるという効果がある。

本発明の実施形態に係る電圧検出回路の概略構成を示す回路図。 実施形態に係る電圧検出回路におけるＣＰＵの動作を説明するフローチャート。 従来の電圧検出回路の一例を示す回路図。 更に別の従来の圧検出回路の一例を示す回路図。

以下、添付図面を参照して本発明の実施形態を詳しく説明する。尚、以下の実施形態は特許請求の範囲に係る本発明を限定するものでなく、また本実施形態で説明されている特徴の組み合わせの全てが本発明の解決手段に必須のものとは限らない。

図１は、本発明の実施形態に係る電圧検出回路の概略構成を示す回路図である。

本実施形態の電圧検出回路は、第１の電源（３．３Ｖ）から供給される電力で動作するＣＰＵ１０１と、第２の電源（１２Ｖ）から供給される電力で電圧を発生する電圧検出部位１１０とを有している。そして、電圧検出部位１１０の電圧をＣＰＵ１０１のアナログ／デジタル変換入力ポート１０２（以下、Ａ／Ｄ入力ポート）に入力される電圧により検出している。ＣＰＵ１０１のＡ／Ｄ入力ポート１０２にＣＰＵ１０１に損傷を与えるような過剰な電圧が印加されるのを防ぐために、クランピング用のダイオードＤ１を介して電源１（３．３Ｖ）が接続されている。このダイオードＤ１のアノードは、抵抗Ｒ１を介してＣＰＵ１０１のＡ／Ｄ入力ポート１０２に接続され、そのカソードはＣＰＵ１０１の電源１（３．３Ｖ）の電源正端子側に接続されている。更に、電圧検出部位１１０とＣＰＵ１０１のＡ／Ｄ入力ポート１０２との間には、電圧検出部位１１０側から直列に、第２の電源２（１２Ｖ）に接続されたオペアンプ１０３を含むボルテージフォロア回路１０６、抵抗Ｒ３、抵抗Ｒ１の順に接続されている。また抵抗Ｒ１とＲ３との間は抵抗Ｒ２を介して接地電圧と接続され、第２の電源２（１２Ｖ）に接続されたボルテージフォロア回路１０６の出力を抵抗Ｒ３抵抗Ｒ２とで分圧している。ここで第１の電源１（３．３Ｖ）と、第２の電源２（１２Ｖ）がともに定格出力の場合は、ＣＰＵ１０１のＡ／Ｄ入力ポート１０２の最大定格未満を満足するようにしている。尚、ＣＰＵ１０１は例えば４ビットの１チップＣＰＵで、プログラムを記憶したＲＯＭ１２０、ＣＰＵ１０１がＲＯＭ１２０のプログラムに従って処理を実行する際に各種データを記憶するワークエリアとして使用されるＲＡＭ（メモリ）１２１を備えている。テーブル１２２は、Ａ／Ｄ入力ポート１０２に入力される電圧値と、電圧検出部位１１０の電圧との関係を記憶している。ＣＰＵ１０１は、Ａ／Ｄ入力ポート１０２の電圧値をＡ／Ｄ変換したデジタル値をテーブル１２２に入力し、このときテーブル１２２から出力される電圧値を電圧検出部位１１０の電圧としている。

いま第１の電源１（３．３Ｖ）が定格出力未満で、第２の電源２（１２Ｖ）が定格出力のときにＣＰＵ１０１のＡ／Ｄ入力ポート１０２に過剰な正電圧が印加される。これを防止するために、抵抗Ｒ３と抵抗Ｒ１との間にクランピング用のショットキーバリアダイオードＤ１のアノードを接続し、ダイオードＤ１のカソードを電源１の電源電圧（３．３Ｖ）に接続している。

また可変抵抗ＶＲとボルテージフォロア回路１０６との間には、ＦＥＴ１０４（スイッチング素子）のドレインが接続され、ＦＥＴ１０４のソースは接地電圧と接続されている。また、このＦＥＴ１０４のゲートはＣＰＵ１０１の出力ポート１０５と接続されている。このＦＥＴ１０４は、出力ポート１０５の信号レベルに応じて電圧検出部位１１０と接地とを短絡、或いは電圧検出部位１１０と接地とを開放する短絡開放回路として機能している。

次にこの電圧検出回路の動作を説明する。

まずＣＰＵ１０１は、出力ポート１０５にハイレベルの信号を出力する。これによりＦＥＴ１０４がオンとなって電圧検出部位１１０が接地電圧と短絡した状態になる。これによりボルテージフォロア回路１０６の出力電圧はほぼ０Ｖとなり、ショットキーバリアダイオードＤ１には電源１（３．３Ｖ）の電圧が印加されて漏れ電流が流れる。この状態で、ＣＰＵ１０１のＡ／Ｄ入力ポート１０２で検出される電圧は、ショットキーバリアダイオードＤ１の漏れ電流の分だけ上昇した電圧値となり、これをＶ０とする。

次にＣＰＵ１０１は、出力ポート１０５の出力をロウレベルに遷移させてＦＥＴ１０４をオフさせる。これにより電圧検出部位１１０と接地電圧とは開放された状態となり、電圧検出部位１１０の電圧がオペアンプ１０３へ供給される。これによりボルテージフォロア回路１０６の出力電圧は、電圧検出部位１１０の電圧に等しい電圧値となる。このとき、ＣＰＵ１０１のＡ／Ｄ入力ポート１０２で検出される電圧は、電圧検出部位１１０の電圧に加えて、ショットキーバリアダイオードＤ１の漏れ電流による電圧分上昇した電圧値となっているため、これをＶ１とする。従って、電圧検出部位１１０の正確な電圧Ｖ２は（Ｖ１−Ｖ０）で求めることができる。

次に本実施形態に係る電圧検出回路におけるＣＰＵの１０１動作を説明する。

図２は、実施形態に係る電圧検出回路におけるＣＰＵ１０１の制御処理を説明するフローチャートである。この処理はＲＯＭ１２０に記憶されたプログラムをＣＰＵ１０１が実行することにより実行される。

まずＳ２０１でＣＰＵ１０１は、出力ポート１０５の出力をハイレベルにしてＦＥＴ１０４をオン状態に遷移させる。これによりボルテージフォロア回路１０６の出力電圧はほぼ０Ｖとなる。このときＡ／Ｄ入力ポート１０２には、ショットキーバリアダイオードＤ１の漏れ電流により発生した電圧が入力される。よってＳ２０２でＣＰＵ１０１は、この電圧をＡ／Ｄ変換した電圧値（Ｖ０）をＲＡＭ１２１に記憶する。次にＳ２０３に進みＣＰＵ１０１は、出力ポート１０５の出力をロウレベルにしてＦＥＴ１０４をオフ状態に遷移させる。これによりボルテージフォロア回路１０６の出力電圧は電圧検出部位１１０の電圧に等しくなる。そこでＳ２０４に進みＣＰＵ１０１は、この電圧をＡ／Ｄ変換した電圧値（Ｖ１）をＲＡＭ１２１に記憶する。そしてＳ２０５に進みＣＰＵ１０１は、Ｓ２０４で記憶した電圧値（Ｖ１）からＳ２０３で記憶した電圧値（Ｖ０）を引いた値、即ち、電圧値Ｖ２（＝Ｖ１−Ｖ０）を求める。そして、テーブル１２２を参照して、この電圧値Ｖ２に対応する電圧検出部位１１０の検出電圧を取得する。

尚、抵抗Ｒ３，Ｒ２，Ｒ１により、ＦＥＴ１０４がオフ状態のときのＡ／Ｄ入力ポート１０２の入力電圧が３．３Ｖ以下になるように設定されている。具体的には、Ａ／Ｄ入力ポート１０２の電圧値Ｖは、以下の数式で表される。

Ｖ＝（ボルテージフォロア回路１０６の出力電圧）×（Ｒ２／（Ｒ２＋Ｒ３））
ここでＲ２／（Ｒ２＋Ｒ３）は１／４に設定されている。従ってテーブル１２２には、入力値に対応して、その４倍の値を出力するデータが記憶されていることになる。

尚、上述の説明からも明らかなように、テーブル１２２を用いずに、例えば上述の例では、Ａ／Ｄ入力ポート１０２の入力電圧値を４倍した値を、検出した電圧検出部位１１０の電圧値としても良い。

以上説明したように本実施形態によれば、クランピング用のダイオードＤ１の漏れ電流を測定し、その漏れ電流分の電圧値を、実際に測定した電圧値から差し引くことにより、ダイオードの部品のバラつきや周囲温度の影響を受けずに正確に電圧を測定できる。

尚、本実施形態に係る電圧検出回路は、電圧の検出を行うさまざまな目的の回路や装置などに用いることができる。

（その他の実施形態）
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（又はＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。

Claims (9)

1. 第１の電源から供給される電力で動作するＣＰＵと、第２の電源から供給される電力で電圧を発生する電圧検出部位とを有し、前記電圧検出部位の電圧を前記ＣＰＵの入力ポートに入力して検出する電圧検出回路であって、
   前記ＣＰＵの前記入力ポートにアノードが接続され、カソードが前記第１の電源の電源正端子側に接続されたダイオードと、
   前記ダイオードの前記アノードと接地とを接続する抵抗と、
   前記電圧検出部位を前記接地と短絡及び前記接地から開放する短絡開放回路と、
   前記短絡開放回路により前記電圧検出部位を前記接地と短絡した状態で前記入力ポートで検出した電圧値である第１の電圧値と、前記短絡開放回路により前記電圧検出部位を前記接地から開放した状態で前記入力ポートで検出した電圧値である第２の電圧値とに基づいて、前記電圧検出部位の電圧値を取得するように制御する制御手段と、
   を有することを特徴とする電圧検出回路。
2. 前記制御手段は、前記第２の電圧値から前記第１の電圧値を差し引いた電圧値に基づいて、前記電圧検出部位の電圧値を取得することを特徴とする請求項１に記載の電圧検出回路。
3. 前記入力ポートは、前記ＣＰＵのアナログ／デジタル変換入力ポートであることを特徴とする請求項１に記載の電圧検出回路。
4. 前記短絡開放回路は、
   前記電圧検出部位の電圧を入力して出力するボルテージフォロア回路と、
   前記ボルテージフォロア回路の入力と接地との間に接続され、前記ＣＰＵの出力ポートの信号をゲートに入力したスイッチング素子とを有し、
   前記ＣＰＵの出力ポートの信号の信号レベルに応じて、前記電圧検出部位を前記接地と短絡或いは前記接地から開放することを特徴とする請求項１乃至３のいずれか１項に記載の電圧検出回路。
5. 前記第１の電圧値は、前記ダイオードの漏れ電流が前記抵抗を流れることにより発生した電圧であることを特徴とする請求項１乃至４のいずれか１項に記載の電圧検出回路。
6. 入力した電圧値に対応する検出電圧を記憶するテーブルを更に有し、
   前記制御手段は、前記テーブルを参照して前記電圧検出部位の電圧値を取得することを特徴とする請求項１乃至５のいずれか１項に記載の電圧検出回路。
7. 前記制御手段は、予め定められた数式に従って、前記電圧検出部位の電圧値を取得することを特徴とする請求項１乃至６のいずれか１項に記載の電圧検出回路。
8. 第１の電源から供給される電力で動作するＣＰＵと、第２の電源から供給される電力で電圧を発生する電圧検出部位と、前記ＣＰＵの前記入力ポートにアノードが接続され、カソードが前記第１の電源の電源正端子側に接続されたダイオードとを有し、前記電圧検出部位の電圧を前記ＣＰＵの入力ポートに入力して検出する電圧検出回路を制御する制御方法であって、
   前記電圧検出部位を接地と短絡した状態で前記入力ポートで検出した電圧値である第１の電圧値と、前記電圧検出部位を前記接地から開放した状態で前記入力ポートで検出した電圧値である第２の電圧値とに基づいて、前記電圧検出部位の電圧値を取得するように制御する制御工程を有することを特徴とする電圧検出回路の制御方法。
9. コンピュータを、請求項１乃至７のいずれか１項に電圧検出回路として機能させるためのプログラム。

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