JP2015075609A - Liquid crystal display device and control method of liquid crystal display device - Google Patents
Liquid crystal display device and control method of liquid crystal display device Download PDFInfo
- Publication number
- JP2015075609A JP2015075609A JP2013211467A JP2013211467A JP2015075609A JP 2015075609 A JP2015075609 A JP 2015075609A JP 2013211467 A JP2013211467 A JP 2013211467A JP 2013211467 A JP2013211467 A JP 2013211467A JP 2015075609 A JP2015075609 A JP 2015075609A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- bus line
- gate
- display device
- crystal display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
Description
本発明は、液晶表示装置において電源オフ時に画素に電圧が印加され続けることを抑制するための技術に関するものである。 The present invention relates to a technique for suppressing a voltage from being continuously applied to a pixel when a power source is turned off in a liquid crystal display device.
従来、液晶表示装置において、画素に対して同一極性の電界を印加し続けると、液晶分子の分極が生じ、画素特性の変化や画像の焼きつき等の不具合が生じることが知られている。また、画像を表示させたまま液晶表示装置の電源をオフにした場合、各画素には電源がオフされる直前の印加電圧が印加されたままになり、同じ画像を描画させ続けることになるので、この場合にも焼付き現象が生じることが知られている。 Conventionally, in a liquid crystal display device, it is known that if an electric field of the same polarity is continuously applied to a pixel, the liquid crystal molecules are polarized, causing problems such as changes in pixel characteristics and image burn-in. In addition, when the power of the liquid crystal display device is turned off while displaying an image, the applied voltage immediately before the power is turned off remains applied to each pixel, and the same image is continuously drawn. Also in this case, it is known that a seizure phenomenon occurs.
このため、従来の液晶表示装置では、電源をオフにする際、液晶表示パネルの各画素に印加された電荷を放出させるための所定の電源オフ動作を実行するようになっている。 For this reason, in the conventional liquid crystal display device, when the power is turned off, a predetermined power-off operation for discharging the charge applied to each pixel of the liquid crystal display panel is performed.
例えば、特許文献1には、電源回路に電解コンデンサを備えておき、液晶表示装置の電源がオフされたときに、この電解コンデンサに蓄えられた電荷を用いて液晶表示パネルの全画面に所定の固定パターンを描画する処理を行う技術が記載されている。 For example, in Patent Document 1, an electrolytic capacitor is provided in a power supply circuit, and when the power of the liquid crystal display device is turned off, a predetermined amount is applied to the entire screen of the liquid crystal display panel using charges stored in the electrolytic capacitor. A technique for performing a process of drawing a fixed pattern is described.
しかしながら、上記特許文献1の技術では、電源オフ動作時に全ての画素に固定パターンの描画処理を行うための十分な電力を充電しておくために、大容量の電解コンデンサを備える必要があるため、製造コストの増大を招いてしまう。 However, in the technique of Patent Document 1, it is necessary to provide a large-capacity electrolytic capacitor in order to charge all the pixels with sufficient power for performing a fixed pattern drawing process during the power-off operation. The manufacturing cost will increase.
本発明は上記の問題点に鑑みて成されたものであり、その目的は、液晶表示装置の電源オフ動作のための電力を充電する充電手段の容量を低減することにある。 The present invention has been made in view of the above problems, and an object of the present invention is to reduce the capacity of charging means for charging power for power-off operation of a liquid crystal display device.
本発明の一態様にかかる液晶表示装置は、書込対象のゲートバスラインを周期的に切り替えるとともに、書込対象として選択されているゲートバスラインに接続された各絵素に接続されているソースバスラインに対する印加電圧を画像データに応じて制御することで上記各絵素に画像データに応じた電圧を印加する書込処理を行う制御部を備えた液晶表示装置であって、上記制御部は、当該液晶表示装置の電源をオフする際、書込対象のゲートバスラインの選択順序を、画像データに応じた画像の表示時とは異なる順序になり、かつ電力供給源からの電力供給経路の抵抗値が大きいゲートバスラインから順に選択される順序になるように設定し、各ソースバスラインに対して電源オフ処理用の所定の電圧を印加する電源オフ処理を行うことを特徴としている。 A liquid crystal display device according to one aspect of the present invention periodically switches a gate bus line to be written and a source connected to each pixel connected to the gate bus line selected as the write target A liquid crystal display device including a control unit that performs a writing process of applying a voltage according to image data to each picture element by controlling a voltage applied to a bus line according to image data, wherein the control unit includes: When the power of the liquid crystal display device is turned off, the selection order of the gate bus lines to be written is different from the order of displaying the image according to the image data, and the power supply path from the power supply source is selected. It is set so that the resistance bus value is selected in order from the gate bus line in descending order, and power off processing is performed to apply a predetermined voltage for power off processing to each source bus line. We are a symptom.
上記の構成によれば、電源オフ動作開始時の充電手段の充電電圧が比較的高いときには電力供給経路の抵抗値が大きいゲートバスライン(電圧降下量が多いゲートバスライン)に対する書き込みを行い、電源オフ動作開始から時間が経過して充電手段の充電電圧が比較的低下してきたときに電力供給経路の抵抗値が小さいゲートバスライン(電圧降下量が比較的少ないゲートバスライン)に対する書き込みを行うことができる。これにより、充電手段に充電された電力を効率的に利用することができるので、電源オフ処理を行う際の消費電力を低減することができ、充電手段の容量を低減してコストダウンを図ることができる。 According to the above configuration, when the charging voltage of the charging means at the time of starting the power-off operation is relatively high, writing is performed on the gate bus line having a large resistance value of the power supply path (gate bus line having a large voltage drop amount), and the power source Writing to a gate bus line having a small resistance value in the power supply path (a gate bus line having a relatively small amount of voltage drop) when the charging voltage of the charging unit has relatively decreased with the passage of time since the start of the off operation. Can do. As a result, since the power charged in the charging means can be efficiently used, the power consumption during the power-off process can be reduced, and the capacity of the charging means can be reduced to reduce the cost. Can do.
〔実施形態1〕
本発明の一実施形態について説明する。
Embodiment 1
An embodiment of the present invention will be described.
(1−1.液晶表示装置100の構成)
図1は、本実施形態にかかる液晶表示装置100の概略構成を示す説明図である。この図に示すように、液晶表示装置100は、電源回路1、制御回路(制御部)2、ゲートドライバ3、ソースドライバ4、および液晶パネル5を備えている。
(1-1. Configuration of the liquid crystal display device 100)
FIG. 1 is an explanatory diagram showing a schematic configuration of a liquid
電源回路1は、当該電源回路1の外部(例えば商用電源、自家発電電源、充電装置など)から供給される電力を受け取るとともに、液晶表示装置100の各ブロック(各部)に対して電力を供給するものであり、電圧降下検知回路11、主電源回路12、および補助電源回路13を備えている。
The power supply circuit 1 receives power supplied from outside the power supply circuit 1 (for example, commercial power supply, private power generation power supply, charging device, etc.) and supplies power to each block (each unit) of the liquid
電圧降下検知回路(電圧降下検知部)11は、外部からの入力電圧を監視することにより、液晶表示装置100の電源オフ(ユーザの操作による電源オフ、停電・断線等による電源オフなど)を検知し、検知結果に応じた制御信号を主電源回路12、補助電源回路13、および制御回路2に出力する。
The voltage drop detection circuit (voltage drop detection unit) 11 detects the power-off of the liquid crystal display device 100 (power-off by user operation, power-off due to power failure, disconnection, etc.) by monitoring the input voltage from the outside. Then, a control signal corresponding to the detection result is output to the main
図2は、電圧降下検知回路11の構成例を示す説明図である。この図に示すように、電圧降下検知回路11は、検知用IC11a、および抵抗R1〜R3を備えている。
FIG. 2 is an explanatory diagram illustrating a configuration example of the voltage
抵抗R1の一端側は入力電源に接続されており、他端側は検知用IC11aの入力側および抵抗R2の一端側に接続されている。また、抵抗R2の他端側は接地されている。なお、本実施形態では通常時における入力電源の電圧は12Vに設定されている。
One end of the resistor R1 is connected to the input power supply, and the other end is connected to the input side of the
抵抗R3の一端側はプルアップ用電源回路(本実施形態では5V)に接続されており、他端側は検知用IC11aの出力側に接続されている。なお、プルアップ用電源回路は主電源回路12に備えられており、入力電源電圧をプルアップ用電源用の電圧(本実施形態では5V)に変換して電圧降下検知回路11に出力する。
One end of the resistor R3 is connected to a pull-up power supply circuit (5 V in this embodiment), and the other end is connected to the output side of the
これにより、検知用IC11aへの入力電圧が所定の閾値以上である場合、検知用IC11aの出力(制御用信号)はプルアップ抵抗によりハイレベル(5V)になる。また、検知用IC11aへの入力電圧が閾値未満に低下すると、検知用IC11aの出力(制御用信号)はローレベル(0V)になる。
Thus, when the input voltage to the
主電源回路12は、通常表示時(液晶表示装置100の電源がオンされている期間中)に、外部から供給される電力を液晶表示装置100の各ブロックに配分する。具体的には、主電源回路12は、画像データ入力部21、画像処理部22、同期処理部23、ゲート制御信号生成部24、およびソース制御信号生成部25にロジック電圧Vlogicを供給し、ゲートドライバ3にロジック電圧VL、アナログのハイレベル電圧VGH、ローレベル電圧VGLを供給し、液晶パネル5の対向基準電位VCOM、およびCS基準電位(液晶補助容量の基準電位)VCSを供給し、ソースドライバ4にロジック電圧VCC/LRVDD、アナログ電圧VLS、階調基準電圧VL0〜VL1023,およびVH0〜VH1023を供給し、電圧降下検知回路11に上述したプルアップ電源電圧を供給する。
The main
補助電源回路13は、例えば電解コンデンサ等の充電手段(図示せず)を備えており、外部から供給される電力により上記充電手段を充電するとともに、液晶表示装置100の電源オフ時に上記充電手段に充電されている電力を液晶表示装置100における電源オフ処理を行う各ブロックに供給する。上記電源オフ処理は、液晶表示装置100の電源オフ時に液晶パネル5の各絵素に蓄積された電荷を放出させるための処理である。電源オフ処理の詳細については後述する。
The auxiliary
なお、補助電源回路13に備えられる上記充電手段を充電するための電力は、外部から補助電源回路13に直接入力されてもよく、主電源回路12から入力されてもよい。
The power for charging the charging means provided in the auxiliary
制御回路2は、当該制御回路2の外部から入力される入力信号に応じた画像を液晶パネル5に表示させるための制御信号を生成し、ゲートドライバ3およびソースドライバ4に出力するものであり、画像データ入力部21、画像処理部22、同期処理部23、ゲート制御信号生成部24、およびソース制御信号生成部25を備えている。なお、画像データ入力部21、画像処理部22、同期処理部23、ゲート制御信号生成部24、およびソース制御信号生成部25は、1つのチップで構成されるものであってもよく、複数のチップから構成されるものであってもよい。
The
画像データ入力部21は、制御回路2の外部から入力される入力信号を受け付け、入力信号に含まれる画像信号を画像処理部22に出力し、入力信号に含まれる同期信号を同期処理部23に出力する。
The image
画像処理部22は、画像データ入力部21から入力された画像信号をソースドライバ4の入力フォーマットに応じた信号に変換してソースドライバ4に出力する。
The
同期処理部23は、画像データ入力部21から入力された同期信号に基づいて各絵素の水平方向の位置情報と垂直方向の位置情報とを生成し、垂直方向の位置情報をゲート制御信号生成部24に出力し、水平方向の位置情報をソース制御信号生成部25に出力する。
The
ゲート制御信号生成部24は、同期処理部23から入力される垂直方向の位置情報に基づいて、ゲートドライバ3を制御するための制御信号(ゲートスタートパルスGSP1,GSP2、ゲート切替信号GLBR、ゲートクロック信号GCK、ゲート出力イネーブルGOE等)を生成してゲートドライバ3に送る。また、ゲート制御信号生成部24は、後述する電源オフ処理を行う際には、各ゲートバスラインを電源オフ処理用の所定の順序で選択させるための制御信号を生成してゲートドライバ3に送る。
The gate control
ソース制御信号生成部25は、同期処理部23から入力される水平方向の位置情報に基づいて、ソースドライバ4を制御するための制御信号(ラッチパルス、液晶を交流駆動するための極性反転信号等)を生成してソースドライバ4に出力する。また、ソース制御信号生成部25は、後述する電源オフ処理を行う際には、各絵素に電源オフ処理用の所定の電圧を印加させるための制御信号を生成してソースドライバ4に送る。
The source control
図3は、液晶パネル5の概略構成を示す説明図である。この図に示すように、液晶パネル5は、スペーサ53を介して対向配置されたTFT基板51および対向基板52と、TFT基板51と対向基板52との間に封入された液晶材料からなる液晶層54と、TFT基板51の裏面側(対向基板52との対向面と反対側の面側)に配置された第1偏光板55と、対向基板52の表面側(TFT基板51との対向面と反対側の面側)に配置された第2偏光板56とを備えている。また、液晶パネル5の裏面側には、バックライト57が配置されている。
FIG. 3 is an explanatory diagram showing a schematic configuration of the
第1偏光板55は、バックライト57から照射された光のうち、当該第1偏光板55の偏光軸方向に応じた光のみを透過させる。また、各絵素の液晶層54には画像データに応じた電圧が印加されるようになっており、これによって各絵素における液晶の複屈折が画像データに応じて変化し、各絵素を通過する光の偏光方向は画像データに応じて変化する。また、第2偏光板56は、液晶層54を通過した光のうち、当該第2偏光板56の偏光軸方向に応じた光のみを透過させる。これにより、液晶パネル5を透過する光の光量を画像データに応じて絵素毎に制御することで画像表示を行うようになっている。
The first
また、対向基板52における各絵素(サブピクセル)に対応する領域には、R(赤),G(緑),B(青)のいずれかのカラーフィルタが形成されており、R,G,Bの3つの絵素の組み合わせによって1つの画素(ピクセル)が形成されている。これにより、各画素のR,G,Bの透過光量が画像データに応じて画素毎に制御され、画像データに応じた画像が表示される。なお、本実施形態では、R,G,Bの絵素を備えているものとしているが、これに限るものではなく、他の色の絵素を備えていてもよい。
In the region corresponding to each picture element (subpixel) in the
なお、本実施形態では、液晶表示装置100がバックライトから出射される光を用いて表示を行う透過型の液晶表示装置100である場合について説明するが、これに限らず、例えば、外部からの入射光を反射させて表示光として用いる反射型の液晶表示装置であってもよく、透過型の液晶表示装置の機能と反射型の液晶表示装置の機能とを併せ持った半透過型の液晶表示装置であってもよい。
In the present embodiment, the case where the liquid
また、本実施形態では、絵素電極がTFT基板51に備えられ、対向電極が対向基板52に備えられた液晶表示装置について説明するが、これに限らず、絵素電極および対向電極の両方が同一基板に備えられた構成であってもよい。
In this embodiment, a liquid crystal display device in which a pixel electrode is provided on the
図4はTFT基板51の概略構成を示す説明図である。この図に示すように、TFT基板51上には、多数のゲートバスライン31と、各ゲートバスライン31と格子状に交差するように配置された多数のソースバスライン41と、ゲートバスライン31とソースバスライン41との交差部毎に設けられた絵素50と、ゲートバスライン31に略平行に配置されたCS配線34とを備えている。
FIG. 4 is an explanatory diagram showing a schematic configuration of the
図5は液晶パネル5に備えられる絵素50の絵素構造を示す説明図である。
FIG. 5 is an explanatory diagram showing the picture element structure of the
各絵素50は、図5に示すように、スイッチング素子としてのTFT(Thin Film Transistor、薄膜トランジスタ)61と、絵素電極62と、対向電極63を備えている。TFT61のゲート端子はゲートバスライン31に接続されており、ソース端子はソースバスライン41に接続されており、ドレイン端子は絵素電極62に接続されている。また、CS配線34は絶縁膜(図示せず)を介して絵素電極62に対向する位置に配置されている。なお、本実施形態では、TFT61として、インジウムガリウム亜鉛酸化物半導体(酸化物半導体)からなるチャネル層を有するTFTを用いている。
As shown in FIG. 5, each
また、各ゲートバスライン31はゲートドライバ3に接続されており、各ソースバスライン41はソースドライバ4に接続されている。また、対向電極63は対向基板52上に配置された対向配線(図示せず)を介して基準電位(対向電位)に接続されている。また、CS配線34は図示しないCS電位供給源に接続されている。
Each
これにより、ゲートドライバ3が書込対象のゲートバスライン31を周期的に切り替え、ソースドライバ4がゲートドライバ3と同期して、書込対象として選択されているゲートバスラインに接続されている各絵素に接続されているソースバスラインに対する印加電圧を画像データに応じて制御することで、各絵素50の液晶層54に画像データに応じた電圧を印加して液晶分子の配向方向を制御し、表示を行う。
As a result, the
図6は、絵素50の等価回路図である。TFT61のゲート端子の電圧が当該TFT61のソース端子の電圧よりも所定値以上高くなるとTFT61がONになり、ソース端子とドレイン端子との間を電流が流れ、ソースバスライン41の電位が液晶容量(液晶層54)に印加される。等価回路図では、絵素電極62、液晶層54、および対向電極63はコンデンサ(液晶容量)として表される。また、絵素電極62、絶縁層(図示せず)、およびCS配線34により、液晶容量(絵素電極62、液晶層54、および対向電極63)に対して並列に配置された、各絵素の電位を維持するための液晶補助容量(CS容量)64が形成されている。なお、液晶補助容量64は必須の構成ではなく、省略してもよい。
FIG. 6 is an equivalent circuit diagram of the
ゲートドライバ3は、ゲート制御信号生成部24から入力される制御信号に基づいて液晶パネル5に備えられる各ゲートバスライン31に印加する電圧を制御することにより、書込対象のゲートバスライン31を周期的に切り替える。
The
図7は、ゲートドライバ3の入出力信号を示す説明図である。この図に示すように、ゲートドライバ3には、ゲートバスライン31に印加するハイレベル電圧VGH、ゲートバスライン31に印加するローレベル電圧VGL、ロジック電圧VL、ロジックのグランド電位(基準電位)GNDが入力される。なお、これら各信号は電源回路1(あるいは液晶表示装置100の他の電源回路)から供給される。また、ゲートドライバ3には、ゲート制御信号生成部24からゲートスタートパルスGSP1,GSP2、ゲート切替信号GLBR、ゲートクロック信号GCK,およびゲートイネーブル信号GOEが入力される。G1,G2,・・・,G2160は、液晶パネル5のゲートバスライン31の1番目,2番目,・・・2160番目のゲートバスライン31にそれぞれ接続されている。ゲート切替信号GLBRは、書込処理を行うゲートバスラインの選択順序をG1→G2160の順(順方向)にするか、G2160→G1の順(逆方向)にするかを規定する信号である。
FIG. 7 is an explanatory diagram showing input / output signals of the
図8は、ゲートドライバ3の構成、およびゲートドライバ3への電源供給経路を示す説明図である。
FIG. 8 is an explanatory diagram showing the configuration of the
図8に示すように、ゲートドライバ3は、処理ブロック35a〜35hを備えており、これら各処理ブロック35a〜35hは液晶パネル5内に形成されたパネル内配線(ブロック間配線部)37a〜37gによって互いに直列に接続されている。また、ソースドライバ4側の端部に配置された処理ブロック35aは、液晶パネル5およびソースドライバ4の一部を通る配線36を介して電源回路1に接続されている。これにより、電源回路1からゲートドライバ3への供給電力は、配線36を介して処理ブロック35aに入力され、パネル内配線37a〜37gを介して処理ブロック35b,35c,・・・,35hへと順次伝達される。
As shown in FIG. 8, the
処理ブロック35a〜35hには、それぞれ270本ずつのゲートバスライン31が割り当てられており、各処理ブロック35a〜35hはゲート制御信号生成部24から入力される制御信号に基づいて当該処理ブロックに割り当てられたゲートバスライン31に対する出力電位をハイレベルとローレベルとに切り替える。なお、ゲートドライバ3に備えられる処理ブロックの数、および各処理ブロックに割り当てられるゲートバスラインの数は特に限定されるものではなく、適宜変更してもよい。
270
なお、詳細は後述するが、本実施形態では、通常の画像表示時にはゲートドライバ3に対する電力入力部(本実施形態ではゲートドライバ3に対する配線36の接続部)から近いゲートバスライン(電力供給経路における抵抗値(電圧降下)が小さいゲートバスライン)から順に書込対象のゲートバスラインを選択し、電源オフ処理を行う時には電力入力部から遠いゲートバスライン(電力供給経路における抵抗値(電圧降下)が大きいゲートバスライン)から順に書込対象のゲートバスラインを選択するようになっている。
Although details will be described later, in this embodiment, during normal image display, a gate bus line (in the power supply path) close to the power input portion for the gate driver 3 (in this embodiment, the connection portion of the
ソースドライバ4は、ソース制御信号生成部25から入力される制御信号に基づいて、ゲートドライバ3による書込対象のゲートバスライン31の切替周期に同期したタイミングで各ソースバスライン41に印加する電圧を制御する。
Based on the control signal input from the source
具体的には、画像処理部22から入力される信号とソース制御信号生成部25から入力される極性反転信号とに応じて各ソースバスライン41に印加するための電位(各ソースバスライン41に接続された絵素のうち書込処理対象のゲートバスライン31に接続されている絵素に印加するための電位)を生成し、生成した電位をソース制御信号生成部25から入力されるラッチパルスLSに応じたタイミングで各ソースバスライン41に印加する。
Specifically, the potential applied to each
なお、ソースドライバ4は、液晶表示装置100の電源をオフする際には、電源オフ処理用の所定の電位(例えば各絵素に黒を表示させるための電位)を各ソースバスライン41に出力する。
When the power of the liquid
(1−2.TFT61の特性)
図9は、インジウムガリウム亜鉛酸化物半導体(酸化物半導体)からなるTFT(実施例)、低温ポリシリコン(LTPS)からなるTFT(比較例1)、およびアモルファスシリコン(a−Si)からなるTFT(比較例2)の特性を比較したグラフである。図9の横軸はTFTのゲート−ソース間の電位差(Vg−Vs)、縦軸はソース−ドレイン間を流れる電流を示している。
(1-2. Characteristics of TFT61)
FIG. 9 shows a TFT made of indium gallium zinc oxide semiconductor (oxide semiconductor) (Example), a TFT made of low-temperature polysilicon (LTPS) (Comparative Example 1), and a TFT made of amorphous silicon (a-Si) ( It is the graph which compared the characteristic of the comparative example 2). The horizontal axis in FIG. 9 indicates the potential difference (Vg−Vs) between the gate and source of the TFT, and the vertical axis indicates the current flowing between the source and drain.
図9に示したように、インジウムガリウム亜鉛酸化物半導体からなるTFTは、オフリーク電流(TFTがオフのときにソース−ドレイン間を流れる電流)がアモルファスシリコン(a−Si)からなるTFTの1/1000以下、低温ポリシリコン(LPTS)からなるTFTの1/10000以下であるという特性を有している。 As shown in FIG. 9, a TFT made of an indium gallium zinc oxide semiconductor has an off-leakage current (current flowing between the source and drain when the TFT is off) of 1 / TFT that is made of amorphous silicon (a-Si). It has a characteristic that it is 1000 or less and 1 / 10,000 or less of TFT made of low temperature polysilicon (LPTS).
インジウムガリウム亜鉛酸化物半導体からなるTFTが有する上記のオフリーク電流が少ないという特性は、駆動時の特性の向上(低消費電力の低減等)をもたらすが、その一方で、液晶表示装置の電源がオフされた時に絵素電極にチャージされた電荷が抜けにくいという問題がある。絵素電極に電荷が残っていると、絵素電極と対向電極との間の電位差によって液晶層に一定方向の電界がかかり、有極性分子からなる液晶分子に分極が生じて特性ずれや画像の焼き付き等の不具合が生じる場合がある。 The above-described characteristics of TFTs made of an indium gallium zinc oxide semiconductor with low off-leakage current lead to improved driving characteristics (reduction of low power consumption, etc.), while the power supply of the liquid crystal display device is turned off. When this is done, there is a problem that the charges charged in the pixel electrodes are difficult to escape. If charges remain in the pixel electrode, an electric field in a certain direction is applied to the liquid crystal layer due to the potential difference between the pixel electrode and the counter electrode, and polarization occurs in the liquid crystal molecules composed of polar molecules, resulting in characteristic deviation and image Problems such as burn-in may occur.
このため、本実施形態にかかる液晶表示装置100では、電源オフ時に絵素電極にチャージされている電荷を抜くための所定の電源オフ処理を行うようになっている。
For this reason, in the liquid
(1−3.電源オフ処理)
次に、液晶表示装置100の電源オフ時に液晶パネル5に対して行う電源オフ処理について説明する。
(1-3. Power off processing)
Next, power off processing performed on the
上述したように、電源オフ期間に各絵素に電圧が印加された状態が長時間継続されると、焼き付き等の不具合が生じる場合がある。 As described above, if a state in which a voltage is applied to each pixel is continued for a long time during the power-off period, a problem such as burn-in may occur.
そこで、本実施形態では、電圧降下検知回路11により電源回路1に対する入力電圧を監視することによって液晶表示装置100の電源オフを検知し、液晶表示装置100の電源オフを検知した場合に、各絵素に対して電源オフ処理用の所定の電位を書き込む電源オフ処理を行う。なお、液晶表示装置100の電源ボタンが操作された時や、リモコンを介して電源オフ指示が入力されたときなどに電源オフ処理を開始するようにしてもよい。
Therefore, in the present embodiment, when the voltage
図10は書込対象のゲートバスラインの選択順序(描画順序)の切り替えを行うための回路構成を概略的に示した説明図であり、(a)は通常時(電源オン期間中)の制御信号の流れ、(b)は電源オフ処理時の制御信号の流れを示している。また、図11はゲートドライバ3の入力信号の波形を示す説明図であり、(a)は通常時(電源オン期間中)の信号波形、(b)は電源オフ処理時の信号波形を示している。
FIG. 10 is an explanatory diagram schematically showing a circuit configuration for switching the selection order (drawing order) of the gate bus lines to be written, and (a) is a control during normal time (during power-on period). Signal flow (b) shows the flow of control signals during the power-off process. FIG. 11 is an explanatory diagram showing the waveform of the input signal of the
なお、図11に示したG1〜G2160は各ゲートバスライン31に対してソースバスライン41側(配線36との接続部側)からの配置位置に応じた順で付した符号であり、G1はゲートドライバ3に対する電力入力部から最も近いゲートバスライン31を示しており、G2160はゲートドライバ3に対する電力入力部から最も遠いゲートバスライン31を示している。
In addition, G1-G2160 shown in FIG. 11 is a code | symbol attached | subjected with respect to each
図10に示すように、ゲート制御信号生成部24におけるゲートスタートパルスGSP1の出力端子は抵抗(保護用抵抗)R4を介してゲートドライバ3の処理ブロック35aに接続されている。また、ゲート制御信号生成部24におけるゲートスタートパルスGSP2の出力端子は、ゲートドライバ3の処理ブロック35hに接続されるとともに、抵抗R5を介してプルアップ用電源に接続されている。すなわち、ゲートスタートパルスGSP1はハイインピーダンス(HiZ)に設定され、ゲートスタートパルスGSP2はWeakPullUpに設定されている。また、ゲート制御信号生成部24におけるゲート切替信号GLBRの出力端子は、ゲートドライバ3の各処理ブロック35a〜35hに接続されている。
As shown in FIG. 10, the output terminal of the gate start pulse GSP1 in the gate
なお、ゲートバスラインの選択順序の切り替えを行うための回路構成は、図10に示した回路構成例に限るものではない。 Note that the circuit configuration for switching the selection order of the gate bus lines is not limited to the circuit configuration example shown in FIG.
例えば、ゲートスタートパルスGSP2はWeakPullUpに設定せず、終了処理時にゲートスタートパルスGSP2を制御してハイレベルの信号を出力するようにしても図10の回路構成例の場合と略同様の動作を実現できる。 For example, even if the gate start pulse GSP2 is not set to WeakPullUp and the gate start pulse GSP2 is controlled to output a high level signal during the end processing, substantially the same operation as in the circuit configuration example of FIG. 10 is realized. it can.
また、終了処理時に、ゲートスタートパルスGSP1をハイインピーダンス(HiZ)に設定する構成に限らず、例えば、オープン設定にしてもよく、パルス信号出力に設定してもよい。なお、終了処理時にゲートスタートパルスGSP1を通常時と同様にパルス信号出力のままに設定し、終了処理時にゲートバスラインの選択順序を通常時と逆順に切り替えると、ゲートスタートパルスGSP1と処理ブロック35aからの出力が衝突してしまうが、本実施形態ではゲート制御信号生成部24におけるゲートスタートパルスGSP1の出力端子と処理ブロック35aとの間に保護抵抗R4を設けているので、上記の衝突によって不具合が生じることを防止できる。
In addition, the gate start pulse GSP1 is not limited to the high impedance (HiZ) setting in the termination process, and may be set to open or set to pulse signal output, for example. Note that the gate start pulse GSP1 and the
通常時には、図10の(a)および図11の(a)に示すように、ゲート制御信号生成部24はローレベルのゲート切替信号GLBRを各処理ブロック35a〜35hに出力する。これにより、ゲートスタートパルスGSP1が処理ブロック35aから処理ブロック35hに向かう順で各処理ブロックに伝達され、各処理ブロックに対応するゲートバスラインがこの順で順次選択される。すなわち、各ゲートバスライン31はG1からG2160に向かう順で順次選択される。
At normal times, as shown in FIGS. 10A and 11A, the gate
これにより、ゲートスタートパルスGSP1がハイレベルになった後、ゲートクロック信号GCKがハイレベルからローレベルに切り替わるタイミングで選択対象のゲートバスライン31の電位がハイレベルに切り替えられ、その後、ゲートクロック信号GCKがローレベルからハイレベルに切り替わったときに当該ゲートバスライン31の電位がローレベルに切り替えられる。すなわち、ゲートクロック信号GCKの立ち下り(ハイレベルからローレベルへの切り替わり)から次の立ち上り(ローレベルからハイレベルへの切り替わり)までの間、1本のゲートバスライン31にハイレベルの電圧が印加される。
As a result, after the gate start pulse GSP1 becomes high level, the potential of the
その後、ゲートクロック信号GCKが再びハイレベルからローレベルに切り替わると、次のゲートバスライン31の電位がハイレベルに切り替えられ、その後、ゲートクロック信号GCKがローレベルからハイレベルに切り替わったときに当該ゲートバスライン31の電位がローレベルに切り替えられる。この処理が全ゲートバスライン31の選択が完了するまで繰り返される。
Thereafter, when the gate clock signal GCK is switched from the high level to the low level again, the potential of the next
なお、ゲートクロック信号GCKがハイレベルである期間中は、いずれのゲートバスライン31も選択されない(いずれのゲートバスライン31にもハイレベルの電圧が印加されない)期間である非書込期間となる。これにより、ゲートバスライン31における印加電圧の伝達の遅延により適切な画像表示ができなくなることを防止できる。すなわち、ゲートバスライン31の長さが長い場合には、ゲートバスライン31における印加電圧の伝達の遅延によりゲートドライバ3に近い部分と遠い部分とで絵素のTFT61がオンするタイミングのずれが生じ、その結果、TFT61のオンタイミングとソースドライバ4による各ソースバスライン41に対する印加電圧の切替タイミングとのずれが生じて適切な画像表示ができなくなる場合がある。
Note that during the period in which the gate clock signal GCK is at a high level, no
これに対して、上記の構成によれば、ハイレベルを印加するゲートバスライン31の切り替え毎にいずれのゲートバスライン31にもハイレベルが印加されない非書込期間を設けることにより、ゲートバスライン31の駆動タイミングとソースバスライン41に対する電圧印加タイミングとのずれにより不適切な画像表示が行われることを防止できる。
On the other hand, according to the above configuration, the gate bus line is provided by providing a non-write period in which no high level is applied to any
ゲートイネーブル信号GOE(図示せず)は、当該信号がハイレベルである場合にゲートドライバ3からの全出力を停止させる信号(全ゲートバスライン31をローレベルにする信号)である。本実施形態では、ゲートイネーブル信号GOEはローレベルで固定している。
The gate enable signal GOE (not shown) is a signal for stopping all outputs from the
また、図11の(a)に示すように、通常表示時におけるゲートクロック信号GCKの周期(ゲートクロック信号GCKのローレベルとハイレベルとが切り替わり、書込対象のゲートバスライン31が切り替わる選択切替周期)については、全てのゲートバスライン31の選択が1フレーム期間内に完了するように設定している。
Further, as shown in FIG. 11A, the cycle of the gate clock signal GCK during normal display (selection switching in which the
一方、電源オフ処理時には、図10の(b)および図11の(b)に示すように、ゲート制御信号生成部24はゲートスタートパルスGSP1の立ち上りと同時にゲート切替信号GLBRをハイレベルに切り替える。これにより、ゲートスタートパルスGSP2が処理ブロック35hから処理ブロック35aに向かう順で各処理ブロックに伝達され、各処理ブロックに対応するゲートバスラインがそれに応じた順で書込対象のゲートバスライン31を増加させていく。すなわち、各ゲートバスライン31はG2160からG1に向かう順で書込対象のゲートバスラインに順次加えられていく。
On the other hand, during the power-off process, as shown in FIGS. 10B and 11B, the gate
(1−4.実施形態1のまとめ)
以上のように、本実施形態にかかる液晶表示装置100は、電源オフ処理時に、書込対象のゲートバスライン31の選択順序を、通常時とは異なる順序になり、かつゲートドライバ3に対する電力供給源からの電力供給経路の抵抗値が大きいゲートバスライン31から順に選択される順序になるように設定し、各ソースバスライン41に対して電源オフ処理用の所定の電圧を印加する。
(1-4. Summary of Embodiment 1)
As described above, in the liquid
これにより、電源オフ動作開始時の充電手段の充電電圧が比較的高いときには電力供給経路の抵抗値が大きいゲートバスラインに対する書き込みを行い、電源オフ動作開始から時間が経過して充電手段の充電電圧が比較的低下してきたときに電力供給経路の抵抗値が小さいゲートバスラインに対する書き込みを行うことができる。したがって、充電手段に充電された電力を効率的に利用することができるので、電源オフ処理を行う際の消費電力を低減することができ、充電手段の容量を低減してコストダウンを図ることができる。 As a result, when the charging voltage of the charging means at the start of the power-off operation is relatively high, writing to the gate bus line having a large resistance value of the power supply path is performed. When the voltage drops relatively, writing to the gate bus line having a small resistance value of the power supply path can be performed. Therefore, since the power charged in the charging means can be used efficiently, the power consumption during the power-off process can be reduced, and the capacity of the charging means can be reduced to reduce the cost. it can.
具体的には、ゲートドライバ3内の各処理ブロック35a〜35hに対する電力供給経路の電位は、ゲートドライバ3に対する電力供給源から遠くなるほど電圧降下により低下する。
Specifically, the potential of the power supply path for each of the processing blocks 35a to 35h in the
特に、本実施形態では各処理ブロック35a〜35hの間がパネル内配線37a〜37gによって接続されているが、パネル内配線は液晶パネル5の内部を通るため、配線が薄く細く形成されており、通常の一般的な回路に設けられる配線よりも抵抗値が高い。このため、パネル内配線が一種の抵抗になり、この抵抗の影響により、ゲートドライバ3に対する電力供給源から離れた処理ブロックほど電力供給経路における電圧降下が生じやすくなっている。
In particular, in the present embodiment, the processing blocks 35a to 35h are connected by the in-
例えば、配線36の配線抵抗Rtabを34.3Ω、各パネル内配線37a〜37gの配線抵抗Rpをそれぞれ30.5Ω、配線36に対する供給電圧Vghを35V、各ゲートバスライン31を駆動するのに必要な電流量iを10mAとすると、最終のゲートバスライン31に対する供給電圧Vghx、処理ブロックの数xを8とすると、
Vghx=Vgh−Rtab・i−(x−1)・R・i
=35−34.3×0.01−7×30.5×0.01
=32.522
となり、電圧降下量ΔVは最大でΔV=35−32.522=2.478Vとなる。
For example, the wiring resistance Rtab of the
Vghx = Vgh-Rtab.i- (x-1) .R.i
= 35-34.3 × 0.01-7 × 30.5 × 0.01
= 32.522
Thus, the maximum voltage drop ΔV is ΔV = 35−32.522 = 2.478V.
また、電源オフ時は外部からの電力供給が遮断されて補助電源回路13に備えられる充電手段から電源供給が行われるので、充電手段の充電電力は、電源オフ処理中には徐々に低下していく。すなわち、電源オフ処理における最終書き込みゲートバスラインの選択時に充電手段からゲートドライバ3に供給される電圧は、電源オフ処理の開始時にゲートドライバ3に供給される電圧よりも低下している。
In addition, when the power is turned off, the power supply from the outside is cut off and power is supplied from the charging means provided in the auxiliary
このため、従来のように電源オフ処理時にも通常時と同様にゲートドライバ3に対する電力供給源から近いゲートバスライン31から順に選択する構成にすると、充電手段の容量が最も低下しているときに電圧降下が最も大きいゲートバスライン31を選択することになる。したがって、全てのゲートバスライン31を適切に選択するために充電手段に充電しておくべき電力量が大きくなる。
For this reason, when the power-off process is performed as in the prior art, the
これに対して、本実施形態では、電源オフ処理開始直後の充電手段の充電電力が大きいときにゲートドライバ3に対する電力供給源から遠いゲートバスライン31(電圧降下量が大きいゲートバスライン31)を選択し、電源オフ処理末期の充電手段の充電電力が低下したときにゲートドライバ3に対する電力供給源から近いゲートバスライン31(電圧降下量が大きいゲートバスライン31)を選択する。
On the other hand, in the present embodiment, when the charging power of the charging unit immediately after the start of the power-off process is large, the gate bus line 31 (
これにより、全てのゲートバスライン31を適切に選択するために充電手段に充電しておくべき電力量の総量を小さくすることができるので、充電手段の容量を低減してコストダウンを図ることができる。
As a result, the total amount of power to be charged in the charging means in order to properly select all the
なお、本実施形態では、ゲートドライバ3内の各処理ブロック35a〜35hに対する電力供給経路にパネル内配線37a〜37gが含まれている構成について説明したが、これに限るものではない。
In the present embodiment, the configuration in which the in-
また、本実施形態では、各絵素のスイッチング素子としてインジウムガリウム亜鉛酸化物半導体からなるTFTを用いる構成について説明したが、これに限るものではない。例えば、インジウムガリウム亜鉛酸化物半導体以外の酸化物半導体からなるチャネル層を有するものであってもよく、酸化物半導体以外の材質からなるチャネル層を有するものであってもよい。 In the present embodiment, the configuration using a TFT made of an indium gallium zinc oxide semiconductor as the switching element of each pixel has been described. However, the present invention is not limited to this. For example, a channel layer made of an oxide semiconductor other than an indium gallium zinc oxide semiconductor may be used, or a channel layer made of a material other than an oxide semiconductor may be used.
〔実施形態2〕
本発明の他の実施形態について説明する。なお、説明の便宜上、上述した実施形態と同様の機能を有する部材については当該実施形態と同じ符号を付し、その説明を省略する。
[Embodiment 2]
Another embodiment of the present invention will be described. For convenience of explanation, members having the same functions as those of the above-described embodiment are denoted by the same reference numerals as those of the embodiment, and description thereof is omitted.
図12は、本実施形態にかかる液晶表示装置100bの概略構成を示す説明図である。本実施形態にかかる液晶表示装置100bは、実施形態1の液晶表示装置100の構成に加えて、液晶パネル5に対してゲートドライバ(第1ゲートドライバ)3が配置されている側とは反対側の位置にゲートドライバ(第2ゲートドライバ)3bを備えている。すなわち、各ゲートバスライン31の延伸方向の一端側にゲートドライバ3が備えられ、他端側にゲートドライバ3bが備えられている。
FIG. 12 is an explanatory diagram showing a schematic configuration of the liquid
図13は、ゲートドライバ3および3bの構成を示す説明図である。この図に示すように、ゲートドライバ3bは、ゲートドライバ3と略同様の構成を備えている。
FIG. 13 is an explanatory diagram showing the configuration of the
すなわち、ゲートドライバ3bは、ゲートドライバ3と同様、処理ブロック35a〜35hを備えており、これら各処理ブロック35a〜35hは液晶パネル5内に形成されたパネル内配線37a〜37gによって互いに直列に接続されている。また、ソースドライバ4側の端部に配置された処理ブロック35aは、液晶パネル5およびソースドライバ4の一部を通る配線36を介して電源回路1に接続されている。これにより、電源回路1からゲートドライバ3bへの供給電力は、配線36を介して処理ブロック35aに入力され、パネル内配線37a〜37gを介して処理ブロック35b,35c,・・・,35hへと順次伝達される。
That is, the
ゲートドライバ3の処理ブロック35a〜35h、およびゲートドライバ3bの処理ブロック35a〜35hには、それぞれ270本ずつのゲートバスライン31が割り当てられており、各ゲートバスライン31の一端側はゲートドライバ3のいずれかの処理ブロックに接続され、他端側はゲートドライバ3bのいずれかの処理ブロックに接続されている。
270
また、ゲートドライバ3の各処理ブロック35a〜35hは、ゲート制御信号生成部24から入力される制御信号に基づいて、当該処理ブロックに割り当てられたゲートバスライン31の一端側に対する出力電位を切り替える。また、ゲートドライバ3bの各処理ブロック35a〜35hは、ゲート制御信号生成部24から入力される制御信号に基づいて、ゲートドライバ3から各ゲートバスライン31への出力電位の切り替えと同期したタイミングで各ゲートバスライン31への出力電位を切り替える。したがって、各ゲートバスライン31には、当該ゲートバスライン31の両端側から同時に同電位の出力電圧が印加される。
In addition, each
これにより、液晶パネル5のサイズが大きい場合(ゲートバスライン31の長さが長い場合)であっても、ゲートバスライン31における印加電圧の伝達の遅延により適切な画像表示ができなくなることを防止できる。すなわち、ゲートバスライン31における印加電圧の伝達の遅延によりゲートバスライン31の一端側に近い部分と他端側に近い部分とで絵素のTFT61がオンするタイミングのずれが生じることを防止し、ゲートバスライン31の駆動タイミングとソースバスライン41に対する電圧印加タイミングとのずれにより不適切な画像表示が行われることを防止できる。
Thereby, even when the size of the
なお、ゲートドライバ3およびゲートドライバ3bに備えられる処理ブロックの数、および各処理ブロックに割り当てられるゲートバスラインの数は特に限定されるものではなく、適宜変更してもよい。
The number of processing blocks provided in the
また、本実施形態では、図13に示したように、実施形態1と同様、通常の画像表示時にはゲートドライバ3,3bに対する電力入力部(本実施形態ではゲートドライバ3に対する配線37の接続部)から近いゲートバスライン(電力供給経路における抵抗値(電圧降下)が小さいゲートバスライン)から順に書込対象のゲートバスラインを選択し、電源オフ処理を行う時には電力入力部から遠いゲートバスライン(電力供給経路における抵抗値(電圧降下)が大きいゲートバスライン)から順に書込対象のゲートバスラインを選択する。
Further, in the present embodiment, as shown in FIG. 13, as in the first embodiment, the power input unit for the
これにより、電源オフ処理時に、充電手段に充電された電力を効率的に利用することができるので、電源オフ処理を行う際の消費電力を低減することができ、充電手段の容量を低減してコストダウンを図ることができる。 As a result, since the power charged in the charging means can be efficiently used during the power-off process, the power consumption during the power-off process can be reduced, and the capacity of the charging means can be reduced. Cost can be reduced.
〔実施形態3〕
本発明のさらに他の実施形態について説明する。なお、説明の便宜上、上述した実施形態と同様の機能を有する部材については当該実施形態と同じ符号を付し、その説明を省略する。
[Embodiment 3]
Still another embodiment of the present invention will be described. For convenience of explanation, members having the same functions as those of the above-described embodiment are denoted by the same reference numerals as those of the embodiment, and description thereof is omitted.
図14は、本実施形態にかかる液晶表示装置100cの概略構成を示す説明図である。本実施形態にかかる液晶表示装置100cは、実施形態1の液晶表示装置100における電源回路1に代えて電源回路1cを備えている以外は実施形態1の液晶表示装置100と同様の構成である。
FIG. 14 is an explanatory diagram showing a schematic configuration of the liquid
電源回路1cは、実施形態1における電源回路1と同様、電圧降下検知回路11、主電源回路12、および補助電源回路13を備えている。ただし、実施形態1では電圧降下検知回路11が主電源回路12の前段に備えられ、外部から電源回路1への入力電圧を監視していたのに対し、本実施形態では電圧降下検知回路11が主電源回路12の後段に備えられ、主電源回路12の出力電圧を監視する。
The power supply circuit 1 c includes a voltage
主電源回路12は、通常表示時(液晶表示装置100cの電源がオンされている期間中)に、外部から供給される電力を液晶表示装置100cの各ブロックに配分する。具体的には、主電源回路12は、画像データ入力部21、画像処理部22、同期処理部23、ゲート制御信号生成部24、およびソース制御信号生成部25にロジック電圧Vlogicを供給し、ゲートドライバ3にロジック電圧VL、アナログのハイレベル電圧VGH、ローレベル電圧VGLを供給し、液晶パネル5の対向基準電位VCOM、およびCS基準電位(液晶補助容量の基準電位)VCSを供給し、ソースドライバ4にロジック電圧VCC/LRVDD、アナログ電圧VLS、階調基準電圧VL0〜VL1023,およびVH0〜VH1023を供給する。
The main
電圧降下検知回路(電圧降下検知部)11は、主電源回路12から各ブロックへの出力電圧のうちの少なくとも一部の出力電圧を監視することにより、液晶表示装置100cの電源オフ(ユーザの操作による電源オフ、停電・断線等による電源オフなど)を検知する。
The voltage drop detection circuit (voltage drop detection unit) 11 monitors at least a part of the output voltage from the main
補助電源回路13は、例えばコンデンサ等の充電手段(図示せず)を備えており、外部から供給される電力により上記充電手段を充電するとともに、液晶表示装置100cの電源オフ時に上記充電手段に充電されている電力を液晶表示装置100cにおける電源オフ処理を行う各ブロックに供給する。電源オフ処理の処理内容は実施形態1と同様である。なお、補助電源回路13に備えられる上記充電手段を充電するための電力は、外部から補助電源回路13に直接入力されてもよく、主電源回路12から入力されてもよい。
The auxiliary
本実施形態の構成によれば、実施形態1と略同様の効果を得ることができる。 According to the configuration of the present embodiment, substantially the same effect as that of the first embodiment can be obtained.
〔実施形態4〕
液晶表示装置100,100b,100cの制御ブロック(特に制御回路2、ゲート制御信号生成部24、ソース制御信号生成部25、および画像処理部22)は、集積回路(ICチップ)等に形成された論理回路(ハードウェア)によって実現してもよいし、CPU(Central Processing Unit)を用いてソフトウェアによって実現してもよい。
[Embodiment 4]
The control blocks (particularly the
後者の場合、液晶表示装置100,100b,100cは、各機能を実現するソフトウェアであるプログラムの命令を実行するCPU、上記プログラムおよび各種データがコンピュータ(またはCPU)で読み取り可能に記録されたROM(Read Only Memory)または記憶装置(これらを「記録媒体」と称する)、上記プログラムを展開するRAM(Random Access Memory)などを備えている。そして、コンピュータ(またはCPU)が上記プログラムを上記記録媒体から読み取って実行することにより、本発明の目的が達成される。上記記録媒体としては、「一時的でない有形の媒体」、例えば、テープ、ディスク、カード、半導体メモリ、プログラマブルな論理回路などを用いることができる。また、上記プログラムは、該プログラムを伝送可能な任意の伝送媒体(通信ネットワークや放送波等)を介して上記コンピュータに供給されてもよい。なお、本発明は、上記プログラムが電子的な伝送によって具現化された、搬送波に埋め込まれたデータ信号の形態でも実現され得る。
In the latter case, the liquid
〔まとめ〕
本発明の態様1にかかる液晶表示装置は、書込対象のゲートバスラインを周期的に切り替えるとともに、書込対象として選択されているゲートバスラインに接続された各絵素に接続されているソースバスラインに対する印加電圧を画像データに応じて制御することで上記各絵素に画像データに応じた電圧を印加する書込処理を行う制御部を備えた液晶表示装置であって、上記制御部は、当該液晶表示装置の電源をオフする際、書込対象のゲートバスラインの選択順序を、画像データに応じた画像の表示時とは異なる順序になり、かつ電力供給源からの電力供給経路の抵抗値が大きいゲートバスラインから順に選択される順序になるように設定し、各ソースバスラインに対して電源オフ処理用の所定の電圧を印加する電源オフ処理を行うことを特徴としている。
[Summary]
In the liquid crystal display device according to the first aspect of the present invention, the gate bus line to be written is periodically switched, and the source connected to each pixel connected to the gate bus line selected as the writing target A liquid crystal display device including a control unit that performs a writing process of applying a voltage according to image data to each picture element by controlling a voltage applied to a bus line according to image data, wherein the control unit includes: When the power of the liquid crystal display device is turned off, the selection order of the gate bus lines to be written is different from the order of displaying the image according to the image data, and the power supply path from the power supply source is selected. It is set so that the resistance bus value is selected in order from the gate bus line in descending order, and power off processing is performed to apply a predetermined voltage for power off processing to each source bus line. It is a symptom.
上記の構成によれば、電源オフ動作時に各絵素に電源オフ処理用の所定の電圧を印加する処理を行う際のゲートバスラインの選択順序を、電源供給源からの電力供給経路の抵抗値が大きいゲートバスラインから順に選択させるように設定する。これにより、電源オフ動作開始時の充電手段の充電電圧が比較的高いときには電力供給経路の抵抗値が大きいゲートバスライン(電圧降下量が多いゲートバスライン)に対する書き込みを行い、電源オフ動作開始から時間が経過して充電手段の充電電圧が比較的低下してきたときに電力供給経路の抵抗値が小さいゲートバスライン(電圧降下量が比較的少ないゲートバスライン)に対する書き込みを行うことができる。したがって、充電手段に充電された電力を効率的に利用することができるので、電源オフ処理を行う際の消費電力を低減することができ、充電手段の容量を低減してコストダウンを図ることができる。 According to the above configuration, the selection order of the gate bus lines when performing a process of applying a predetermined voltage for the power-off process to each pixel during the power-off operation, the resistance value of the power supply path from the power supply source Set so that the gate bus lines are selected in descending order. As a result, when the charging voltage of the charging means at the time of starting the power-off operation is relatively high, writing to the gate bus line having a large resistance value of the power supply path (a gate bus line having a large voltage drop amount) is performed. When the charging voltage of the charging unit is relatively lowered with time, writing to a gate bus line having a small resistance value in the power supply path (a gate bus line having a relatively small voltage drop amount) can be performed. Therefore, since the power charged in the charging means can be used efficiently, the power consumption during the power-off process can be reduced, and the capacity of the charging means can be reduced to reduce the cost. it can.
本発明の態様2にかかる液晶表示装置は、態様1において、当該液晶表示装置の電源電圧の低下を検知する電圧降下検知部を備え、上記制御部は、上記電圧降下検知部によって電源電圧が所定値以下に低下したことが検知された場合に上記電源オフ処理を行う構成である。
The liquid crystal display device according to
上記の構成によれば、液晶表示装置の電源がオフされることを電圧検出部によって検出し、電源オフ処理を自動的に行わせることができる。 According to said structure, it can detect that the power supply of a liquid crystal display device is turned off by a voltage detection part, and can perform a power-off process automatically.
本発明の態様3にかかる液晶表示装置は、態様1または2において、上記各ゲートバスラインの延伸方向の一端側に配置され、上記制御部からの指示に応じて上記各ゲートバスラインに対する印加電圧を切り替える第1ゲートドライバと、上記各ゲートバスラインの延伸方向の他端側に配置され、上記制御部からの指示に応じて上記各ゲートバスラインに対する印加電圧を切り替える第2ゲートドライバとを備え、上記制御部は、当該液晶表示装置の電源をオフする際、上記第1ゲートドライバおよび上記第2ゲートドライバの両方について、書込対象のゲートバスラインの選択順序を、電力供給源からの電力供給経路の抵抗値が大きいゲートバスラインから順に選択される順序になるように設定する構成である。
A liquid crystal display device according to
上記の構成によれば、複数のゲートドライバを備えている構成であっても、充電手段に充電された電力を効率的に利用しることができるので、電源オフ処理を行う際の消費電力を低減することができ、充電手段の容量を低減してコストダウンを図ることができる。 According to the above configuration, even in a configuration including a plurality of gate drivers, the power charged in the charging means can be used efficiently, so the power consumption when performing the power-off process is reduced. Therefore, the capacity of the charging means can be reduced and the cost can be reduced.
本発明の態様4にかかる液晶表示装置は、上記態様1から3において、上記ゲートバスライン、上記ソースバスライン、および上記各絵素が形成された液晶パネルと、上記制御部からの指示に応じて上記各ゲートバスラインに対する印加電圧を切り替えるゲートドライバとを備え、上記ゲートドライバは、1または複数のゲートバスラインに対する印加電圧の切り替えを行う処理ブロックを複数備え、上記電力供給経路は、上記処理ブロック同士を接続するブロック間配線部を含み、上記ブロック間配線部の少なくとも一部は、上記液晶パネル内に設けられたパネル内配線である構成である。 A liquid crystal display device according to aspect 4 of the present invention is the liquid crystal display device according to aspects 1 to 3, wherein the gate bus line, the source bus line, the liquid crystal panel on which each of the pixels is formed, and an instruction from the control unit. A gate driver that switches an applied voltage to each of the gate bus lines, and the gate driver includes a plurality of processing blocks that switch an applied voltage to one or more gate bus lines, and the power supply path includes the processing An inter-block wiring section that connects the blocks is included, and at least a part of the inter-block wiring section is an intra-panel wiring provided in the liquid crystal panel.
パネル内配線は一般に薄くかつ細く形成されるので、通常の回路に備えられる配線よりも抵抗値が高い。したがって、ブロック間配線部にパネル内配線が含まれる場合には、電力供給経路における抵抗値が最大であるゲートバスラインと最小であるゲートバスラインとで電圧降下量が大きく異なる。このため、従来技術のように電力供給経路の抵抗値の違いを考慮せずにゲートバスラインの選択順序を設定する構成では、電源オフ動作時に全ての画素に固定パターンの描画処理を行うために必要な充電容量が非常に大きかった。 Since the intra-panel wiring is generally formed to be thin and thin, it has a higher resistance value than the wiring provided in a normal circuit. Therefore, when the inter-block wiring portion includes the intra-panel wiring, the amount of voltage drop is greatly different between the gate bus line having the maximum resistance value and the minimum gate bus line in the power supply path. For this reason, in the configuration in which the selection order of the gate bus lines is set without considering the difference in the resistance value of the power supply path as in the prior art, in order to perform a fixed pattern drawing process on all the pixels during the power-off operation. The required charging capacity was very large.
これに対して、上記の構成によれば、電源オフ処理時に充電手段に充電された電力を効率的に利用することができるので、電源オフ処理を行う際の消費電力を低減することができ、充電手段の容量を従来技術に比べて大幅に低減することができる。 On the other hand, according to the above configuration, since the power charged in the charging means can be efficiently used during the power-off process, power consumption when performing the power-off process can be reduced. The capacity of the charging means can be greatly reduced as compared with the prior art.
本発明の態様5にかかる液晶表示装置は、上記態様1から4において、上記各絵素は、絵素電極と、対向電極と、絵素電極と対向電極との間に配置された液晶層と、ゲート端子がゲートバスラインに接続され、ソース端子がソースバスラインに接続され、ドレイン端子が上記絵素電極に接続されたスイッチング素子とを備え、上記スイッチング素子は、酸化物半導体からなるチャネル層を備えた薄膜トランジスタである構成である。
A liquid crystal display device according to
酸化物半導体からなるチャネル層を備えた薄膜トランジスタは、オフリーク電流が非常に少ないという特性を有しており、液晶表示装置の電源をオフしたときに絵素電極と対向電極との間に電位差が残っていると、電源がオフされている期間中にその電位差が印加され続けることにより焼き付き等の不具合が生じやすい。これに対して、上記の構成によれば、電源オフ処理により絵素電極と対向電極との間に電位差を低減できるので、酸化物半導体からなるチャネル層を備えた薄膜トランジスタを用いている場合であっても絵素電極と対向電極との間に電位差によって焼き付き等の不具合が生じることを防止できる。 A thin film transistor including a channel layer made of an oxide semiconductor has a characteristic of extremely low off-leakage current, and a potential difference remains between a pixel electrode and a counter electrode when the power supply of the liquid crystal display device is turned off. In this case, the potential difference continues to be applied during the period when the power is turned off, so that problems such as burn-in are likely to occur. On the other hand, according to the above configuration, the potential difference between the pixel electrode and the counter electrode can be reduced by the power-off process, which is a case where a thin film transistor including a channel layer made of an oxide semiconductor is used. However, it is possible to prevent problems such as image sticking due to a potential difference between the pixel electrode and the counter electrode.
本発明の一態様にかかる液晶表示装置の制御方法は、書込対象のゲートバスラインを周期的に切り替えるとともに、書込対象として選択されているゲートバスラインに接続された各絵素に接続されているソースバスラインに対する印加電圧を画像データに応じて制御することで上記各絵素に画像データに応じた電圧を印加する書込処理を行う液晶表示装置の制御方法であって、当該液晶表示装置の電源をオフする際、書込対象のゲートバスラインの選択順序を、画像データに応じた画像の表示時とは異なる順序になり、かつ電力供給源からの電力供給経路の抵抗値が大きいゲートバスラインから順に選択される順序になるように設定し、各ソースバスラインに対して電源オフ処理用の所定の電圧を印加する電源オフ処理を行うことを特徴としている。 The liquid crystal display device control method according to one aspect of the present invention periodically switches the gate bus line to be written, and is connected to each pixel connected to the gate bus line selected as the writing target. A method for controlling a liquid crystal display device that performs a writing process of applying a voltage corresponding to image data to each of the picture elements by controlling an applied voltage to a source bus line according to image data, the liquid crystal display When turning off the power of the apparatus, the selection order of the gate bus lines to be written is different from the order of displaying the image according to the image data, and the resistance value of the power supply path from the power supply source is large. It is set so that the order is selected in order from the gate bus line, and power off processing is performed to apply a predetermined voltage for power off processing to each source bus line. There.
上記の方法によれば、電源オフ動作時に各絵素に電源オフ処理用の所定の電圧を印加する処理を行う際のゲートバスラインの選択順序を、電源供給源からの電力供給経路の抵抗値が大きいゲートバスラインから順に選択させるように設定する。これにより、電源オフ動作開始時の充電手段の充電電圧が比較的高いときには電力供給経路の抵抗値が大きいゲートバスライン(電圧降下量が多いゲートバスライン)に対する書き込みを行い、電源オフ動作開始から時間が経過して充電手段の充電電圧が比較的低下してきたときに電力供給経路の抵抗値が小さいゲートバスライン(電圧降下量が比較的少ないゲートバスライン)に対する書き込みを行うことができる。これにより、充電手段に充電された電力を効率的に利用することができるので、電源オフ処理を行う際の消費電力を低減することができ、充電手段の容量を低減してコストダウンを図ることができる。 According to the above method, the selection order of the gate bus lines when performing a process of applying a predetermined voltage for the power-off process to each pixel during the power-off operation, the resistance value of the power supply path from the power supply source Set so that the gate bus lines are selected in descending order. As a result, when the charging voltage of the charging means at the time of starting the power-off operation is relatively high, writing to the gate bus line having a large resistance value of the power supply path (a gate bus line having a large voltage drop amount) is performed. When the charging voltage of the charging unit is relatively lowered with time, writing to a gate bus line having a small resistance value in the power supply path (a gate bus line having a relatively small voltage drop amount) can be performed. As a result, since the power charged in the charging means can be efficiently used, the power consumption during the power-off process can be reduced, and the capacity of the charging means can be reduced to reduce the cost. Can do.
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 The present invention is not limited to the above-described embodiments, and various modifications can be made within the scope shown in the claims. That is, embodiments obtained by combining technical means appropriately modified within the scope of the claims are also included in the technical scope of the present invention.
本発明は、液晶表示装置に適用できる。また、スイッチング素子としてオフリーク電流が少ない酸化物半導体等からなる薄膜トランジスタを用いた液晶表示装置に特に好適に適用できる。 The present invention can be applied to a liquid crystal display device. Further, the present invention can be particularly preferably applied to a liquid crystal display device using a thin film transistor made of an oxide semiconductor or the like with a small off-leakage current as a switching element.
1,1c 電源回路
2 制御回路(制御部)
3 ゲートドライバ(第1ゲートドライバ)
3b ゲートドライバ(第2ゲートドライバ)
4 ソースドライバ
5 液晶パネル
11 電圧降下検知回路(電圧降下検知部)
11a 検知用IC
12 主電源回路
13 補助電源回路
21 画像データ入力部
22 画像処理部
23 同期処理部
24 ゲート制御信号生成部
25 ソース制御信号生成部
31 ゲートバスライン
35a〜35h 処理ブロック
36 配線
37a〜37g パネル内配線(ブロック間配線部)
41 ソースバスライン
50 絵素
100,100b,100c 液晶表示装置
1, 1c
3 Gate driver (first gate driver)
3b Gate driver (second gate driver)
4
11a IC for detection
12 Main
41
Claims (6)
上記制御部は、当該液晶表示装置の電源をオフする際、書込対象のゲートバスラインの選択順序を、画像データに応じた画像の表示時とは異なる順序になり、かつ電力供給源からの電力供給経路の抵抗値が大きいゲートバスラインから順に選択される順序になるように設定し、各ソースバスラインに対して電源オフ処理用の所定の電圧を印加する電源オフ処理を行うことを特徴とする液晶表示装置。 The gate bus line to be written is periodically switched, and the voltage applied to the source bus line connected to each pixel connected to the gate bus line selected as the write target is controlled according to the image data. A liquid crystal display device including a control unit that performs a writing process of applying a voltage according to image data to each of the picture elements,
When the power of the liquid crystal display device is turned off, the control unit selects a gate bus line to be written in an order different from that for displaying an image according to image data, and from the power supply source. The power supply path is set so that the resistance value of the power supply path is selected in descending order from the gate bus line, and the power off process is performed to apply a predetermined voltage for the power off process to each source bus line. A liquid crystal display device.
上記制御部は、上記電圧降下検知部によって電源電圧が所定値以下に低下したことが検知された場合に上記電源オフ処理を行うことを特徴とする請求項1に記載の液晶表示装置。 A voltage drop detection unit that detects a drop in the power supply voltage of the liquid crystal display device,
The liquid crystal display device according to claim 1, wherein the control unit performs the power-off process when the voltage drop detection unit detects that the power supply voltage has decreased to a predetermined value or less.
上記各ゲートバスラインの延伸方向の他端側に配置され、上記制御部からの指示に応じて上記各ゲートバスラインに対する印加電圧を切り替える第2ゲートドライバとを備え、
上記制御部は、当該液晶表示装置の電源をオフする際、上記第1ゲートドライバおよび上記第2ゲートドライバの両方について、書込対象のゲートバスラインの選択順序を、電力供給源からの電力供給経路の抵抗値が大きいゲートバスラインから順に選択される順序になるように設定することを特徴とする請求項1または2に記載の液晶表示装置。 A first gate driver that is disposed on one end side in the extending direction of each gate bus line, and switches an applied voltage to each gate bus line in accordance with an instruction from the control unit;
A second gate driver that is arranged on the other end side in the extending direction of each gate bus line, and switches an applied voltage to each gate bus line in accordance with an instruction from the control unit;
When the power of the liquid crystal display device is turned off, the control unit determines the selection order of the gate bus lines to be written for both the first gate driver and the second gate driver, and supplies power from a power supply source. 3. The liquid crystal display device according to claim 1, wherein the liquid crystal display device is set so as to be selected in order from a gate bus line having a larger resistance value of the path.
上記制御部からの指示に応じて上記各ゲートバスラインに対する印加電圧を切り替えるゲートドライバとを備え、
上記ゲートドライバは、1または複数のゲートバスラインに対する印加電圧の切り替えを行う処理ブロックを複数備え、
上記電力供給経路は、上記処理ブロック同士を接続するブロック間配線部を含み、
上記ブロック間配線部の少なくとも一部は、上記液晶パネル内に設けられたパネル内配線であることを特徴とする請求項1から3のいずれか1項に記載の液晶表示装置。 A liquid crystal panel on which the gate bus line, the source bus line, and the picture elements are formed;
A gate driver that switches an applied voltage to each of the gate bus lines according to an instruction from the control unit;
The gate driver includes a plurality of processing blocks for switching applied voltages to one or more gate bus lines,
The power supply path includes an inter-block wiring unit that connects the processing blocks,
4. The liquid crystal display device according to claim 1, wherein at least a part of the inter-block wiring portion is an intra-panel wiring provided in the liquid crystal panel. 5.
上記スイッチング素子は、酸化物半導体からなるチャネル層を備えた薄膜トランジスタであることを特徴とする請求項1から4のいずれか1項に記載の液晶表示装置。 Each of the above picture elements has a picture element electrode, a counter electrode, a liquid crystal layer disposed between the picture element electrode and the counter electrode, a gate terminal connected to the gate bus line, and a source terminal connected to the source bus line. And a switching element having a drain terminal connected to the pixel electrode,
5. The liquid crystal display device according to claim 1, wherein the switching element is a thin film transistor including a channel layer made of an oxide semiconductor.
当該液晶表示装置の電源をオフする際、書込対象のゲートバスラインの選択順序を、画像データに応じた画像の表示時とは異なる順序になり、かつ電力供給源からの電力供給経路の抵抗値が大きいゲートバスラインから順に選択される順序になるように設定し、各ソースバスラインに対して電源オフ処理用の所定の電圧を印加する電源オフ処理を行うことを特徴とする液晶表示装置の制御方法。 The gate bus line to be written is periodically switched, and the voltage applied to the source bus line connected to each pixel connected to the gate bus line selected as the write target is controlled according to the image data. A control method of a liquid crystal display device that performs a writing process of applying a voltage according to image data to each of the picture elements,
When the power supply of the liquid crystal display device is turned off, the selection order of the gate bus lines to be written is different from the order in which the image is displayed according to the image data, and the resistance of the power supply path from the power supply source A liquid crystal display device that performs power-off processing in which a predetermined voltage for power-off processing is applied to each source bus line, and the order is selected so that gate bus lines with larger values are sequentially selected. Control method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013211467A JP6219116B2 (en) | 2013-10-08 | 2013-10-08 | Liquid crystal display device and control method of liquid crystal display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013211467A JP6219116B2 (en) | 2013-10-08 | 2013-10-08 | Liquid crystal display device and control method of liquid crystal display device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015075609A true JP2015075609A (en) | 2015-04-20 |
JP6219116B2 JP6219116B2 (en) | 2017-10-25 |
Family
ID=53000518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013211467A Active JP6219116B2 (en) | 2013-10-08 | 2013-10-08 | Liquid crystal display device and control method of liquid crystal display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6219116B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10354571B2 (en) | 2017-01-05 | 2019-07-16 | Mitsubishi Electric Corporation | Driver IC including an abnormality detection part for detecting abnormalities, a waveform-changing part for changing waveforms, and an output part for outputting signals, and liquid crystal display device comprising the same |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10214067A (en) * | 1996-11-26 | 1998-08-11 | Sharp Corp | Erasing device of liquid crystal display picture and liquid crystal display device which is provided with the erasing device |
JP2007127997A (en) * | 2005-11-07 | 2007-05-24 | Sharp Corp | Gate driver and liquid crystal display apparatus |
US20080129903A1 (en) * | 2006-11-30 | 2008-06-05 | Lg. Philips Lcd Co. Ltd. | Liquid crystal display device and driving method thereof |
JP2011053580A (en) * | 2009-09-04 | 2011-03-17 | Sony Corp | Display device and electronic apparatus |
JP2011145394A (en) * | 2010-01-13 | 2011-07-28 | Sony Corp | Display device, method for driving the same, and electronic equipment |
-
2013
- 2013-10-08 JP JP2013211467A patent/JP6219116B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10214067A (en) * | 1996-11-26 | 1998-08-11 | Sharp Corp | Erasing device of liquid crystal display picture and liquid crystal display device which is provided with the erasing device |
JP2007127997A (en) * | 2005-11-07 | 2007-05-24 | Sharp Corp | Gate driver and liquid crystal display apparatus |
US20080129903A1 (en) * | 2006-11-30 | 2008-06-05 | Lg. Philips Lcd Co. Ltd. | Liquid crystal display device and driving method thereof |
JP2011053580A (en) * | 2009-09-04 | 2011-03-17 | Sony Corp | Display device and electronic apparatus |
JP2011145394A (en) * | 2010-01-13 | 2011-07-28 | Sony Corp | Display device, method for driving the same, and electronic equipment |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10354571B2 (en) | 2017-01-05 | 2019-07-16 | Mitsubishi Electric Corporation | Driver IC including an abnormality detection part for detecting abnormalities, a waveform-changing part for changing waveforms, and an output part for outputting signals, and liquid crystal display device comprising the same |
Also Published As
Publication number | Publication date |
---|---|
JP6219116B2 (en) | 2017-10-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8878881B2 (en) | Liquid crystal display with crosstalk interference suppression based on gray-level variation of a frame to be displayed and related method | |
KR102371896B1 (en) | Method of driving display panel and display apparatus for performing the same | |
TWI406240B (en) | Liquid crystal display and its control method | |
EP3029664B1 (en) | Voltage supply unit and display device having the same | |
JP2014228561A (en) | Liquid crystal display device, control method of liquid crystal display device, control program of liquid crystal display device, and recording medium for the same | |
EP2017817A1 (en) | Liquid crystal display device and driving method thereof | |
US8223137B2 (en) | Liquid crystal display device and method for driving the same | |
KR20080048686A (en) | A liquid crystal display device and a method for driving the same | |
US9589517B2 (en) | Liquid crystal display device and method for driving same | |
JP2015052632A (en) | Liquid crystal display device | |
KR20080101556A (en) | Lcd including discharging circuit and driving method of the same | |
JP6219116B2 (en) | Liquid crystal display device and control method of liquid crystal display device | |
KR20080018648A (en) | Liquid crystal display and driving method thereof | |
TW201312540A (en) | Display device and drive method for same | |
US20140354609A1 (en) | Liquid crystal display device and method of driving liquid crystal display device | |
JP2011048225A (en) | Liquid crystal display device | |
US20140333594A1 (en) | Display driving circuit, display device and driving method thereof | |
US9508298B2 (en) | Adaptive inversion control of liquid crystal display device | |
TWM517398U (en) | Pixel circuit | |
JP2015197484A (en) | Liquid crystal display device and manufacturing method of liquid crystal display device | |
TWI550572B (en) | Liquid crystal display device, and drive method for liquid crystal display device | |
CN103258504A (en) | Electrophoretic display driving method | |
JP2014098863A (en) | Display device and display method | |
KR20060100878A (en) | A liquid crystal display device and a method for driving the same | |
KR102665518B1 (en) | Display device and driving method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160923 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170712 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170905 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170927 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6219116 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |