JP2015060221A - 発光デバイスの光放出を制御するための方法およびその方法を実装する駆動システム - Google Patents

Abstract

【課題】発光デバイスの利用率およびリフレッシュ・レートを相対的に高くできる制御方法、駆動システムを提供する。【解決手段】発光デバイス用の駆動システムは、第１の論理データを格納するためのデータ・ラッチ・ユニット５、第２の論理データを格納するためのシフト・レジスタ・ユニット３、第１および第２の論理データを選択的に出力するためのマルチプレクサ・ユニット６、ならびに、マルチプレクサ・ユニット６によって出力された論理データを、発光デバイスに供給される駆動出力に変換する駆動ユニット７を備える。【選択図】図４

Description

関連出願の相互参照
本出願は、２０１３年９月１８日出願の台湾特許出願第１０２１３３９０４号明細書の優先権を主張する。

本発明は、制御方法および駆動システムに関し、より詳細には、発光デバイスに適応した制御方法および駆動システムに関する。

ＬＥＤ（発光ダイオード）が放出する光の輝度は、様々な期間においてＬＥＤデバイスに定電流を供給するＬＥＤ駆動システムによって制御され、ここで定電流とは、単位期間内での一定の電流値を指す。

図１および３を参照すると、従来のＬＥＤ駆動システムは、ＬＥＤデバイス（図示せず）を駆動するための１６の駆動チャネルを有し、この１６のチャネルにそれぞれ対応する１６組のソース論理データを受信する。ソース論理データの各セットは、６つの輝度ビットから構成されて、輝度の２^６レベルのうちの１つを示す。輝度ビットは、０〜５になるように規定された様々なビット順序を有し、本明細書では、０番目〜５番目の輝度ビットと呼ぶ。ＬＥＤ駆動システムは、ソース論理データを６組の論理データに分割し、そのデータのそれぞれが、１６の駆動チャネル用のそれぞれ１６の論理値を有し、輝度ビットのうちのそれぞれ１つに対応する。ＬＥＤ駆動システムは、制御ユニット１０、シフト・レジスタ・ユニット１１、データ・ラッチ・ユニット１２、および駆動ユニット１３を備える。

制御ユニット１０は、ソース論理データを受信し、分割後の論理データ、クロック信号、ラッチ信号、および出力イネーブル信号を生成するように構成される。

シフト・レジスタ・ユニット１１は、１６個のレジスタを備え、クロック信号および論理データを受信し、クロック信号の正のエッジに応答して、順次それぞれ論理値をレジスタに格納する。

さらに図２を参照すると、制御ユニット１０により、シフト・レジスタ・ユニット１１は、ビット順序が０〜５である（図２の論理データに示した番号を参照）輝度ビットに対応する６組の論理データを所与の順序で格納できるようになる。シフト・レジスタ・ユニット１１が論理データの各セットを格納するのに必要とされる時間の長さはＴ_１である。

データ・ラッチ・ユニット１２は、１６個のラッチを備え、ラッチ信号を受信し、このラッチ信号の正のエッジに応答して、シフト・レジスタ・ユニット１１に格納された論理値をラッチにそれぞれ格納する。

駆動ユニット１３は、出力イネーブル信号、およびデータ・ラッチ・ユニット１２に格納された論理データを受信し、６つの所定期間のうちの１つにおいて駆動チャネルのそれぞれに定電流信号を出力する。さらに図２を参照すると、所定の期間のそれぞれが、出力イネーブル信号および論理データに従った２^ｋＴ_２の長さを有し、ここで、ｋは、駆動ユニットが受信した論理データに対応する輝度ビットのビット順序を表し、Ｔ_２は、ビット順序が０の輝度ビットに対応する所定の期間の長さである。一例では、出力イネーブル信号と対応する論理値の両方の論理レベルが高いとき、対応するチャネルが、対応するＬＥＤに第１の定電流を出力し、出力イネーブル信号の論理レベルが高く、対応する論理値の論理レベルが低いとき、対応するチャネルが、対応するＬＥＤに第２の定電流（たとえば電流振幅が０Ａ）を出力する。

この構成では、２^ｋＴ_２＜Ｔ_１のとき、ＬＥＤデバイスがアイドリング状態にある期間ｔ_ｏｆｆが存在し、それにより、ＬＥＤデバイスの利用率および最大輝度が制限される。２^ｋＴ_２＞Ｔ_１のとき、ビット順序が（ｋ＋１）の輝度ビットに対応する論理データの次のセットを制御ユニット１０が出力できない期間Ｄ_ｏｆｆが存在し、それにより、ＬＥＤデバイスのリフレッシュ・レートが制限される。

関連分野での従来技術が、台湾特許第Ｍ４５２５７６号明細書に開示されている。

台湾特許出願第１０２１３３９０４号明細書 台湾特許第Ｍ４５２５７６号明細書

したがって、本発明の一目的は、発光デバイスの光放出を制御する方法を提供することである。この方法により、発光デバイスの利用率およびリフレッシュ・レートを相対的に高くすることができる。

本発明の一態様によれば、発光デバイスの光放出を制御するための方法が提供され、この方法は、レジスタ・ユニット、このレジスタ・ユニットに結合されたデータ・ラッチ・ユニット、このレジスタ・ユニットおよびデータ・ラッチ・ユニットに結合されたマルチプレクサ・ユニット、ならびにこのマルチプレクサ・ユニットおよび発光デバイスに結合された駆動ユニットを備える駆動システムによって実施されることになる。この方法は、
（ａ）レジスタ・ユニットによって、第１の論理データをそのユニットで受信し、そこに格納するステップと、
（ｂ）データ・ラッチ・ユニットによって、ステップ（ａ）で格納された第１の論理データをそのユニットでラッチし、そこに格納するステップと、
（ｃ）ステップ（ｂ）の後に、レジスタ・ユニットによって、第２の論理データをそのユニットで受信し、そこに格納するステップと、
（ｄ）マルチプレクサ・ユニットによって、データ・ラッチ・ユニットに格納された第１の論理データとレジスタ・ユニットに格納された第２の論理データのうちの一方を駆動ユニットに選択的に出力するステップと、
（ｅ）駆動ユニットによって、駆動ユニットが受信した第１の論理データと第２の論理データのうちの前記一方を、発光デバイスに供給される駆動出力に変換するステップとを含む。

本発明の他の目的は、発光デバイス用の駆動システムを提供することである。この駆動システムにより、発光デバイスの利用率およびリフレッシュ・レートを相対的に高くすることができる。

本発明の他の態様によれば、発光デバイス用の駆動システムが提供され、これは、
論理データを受信し内部に格納するように配置されたレジスタ・ユニットと、
レジスタ・ユニットに格納された論理データを受信するようにレジスタ・ユニットに結合され、レジスタ・ユニットから受信された論理データを選択的にラッチし、内部に格納するよう動作可能なデータ・ラッチ・ユニットと、
内部に格納された論理データを受信して第１の論理データとして働くようにデータ・ラッチ・ユニットに結合され、内部に格納された論理データを受信して第２の論理データとして働くようにレジスタ・ユニットに結合され、第１の論理データと第２の論理データのうちの１つを選択的に出力するよう動作可能なマルチプレクサ・ユニットと、
第１の論理データと第２の論理データのうちの１つをマルチプレクサ・ユニットから受信するようにマルチプレクサ・ユニットに結合され、それが受信した第１の論理データと第２の論理データのうちの１つを駆動出力に変換するように構成され、この駆動出力を発光デバイスに供給するよう動作可能な駆動ユニットと
を備える。

添付図面を参照しながら、好ましい実施形態の以下の詳細な説明において、本発明の他の特徴および利点が明らかになろう。

従来のＬＥＤ駆動システムを示すブロック図である。 発光デバイスの光放出を制御する、従来のＬＥＤ駆動システムを示すタイミング図である。 ソース論理データを複数組の論理データに分割する様子を示す概略図である。 本発明による、発光デバイス用の駆動システムの第１の好ましい実施形態を示すブロック図である。 本発明による、発光デバイスの光放出を制御するための制御方法の、好ましい一実施形態の流れ図である。 発光デバイスの光放出を制御する、本発明の駆動システムを示すタイミング図である。 図６の期間ｔ_ｅｘ中での、第１の好ましい実施形態の詳細な信号タイミングを示すタイミング図である。 本発明による、発光デバイス用の駆動システムの第２の好ましい実施形態を示すブロック図である。 図６の期間ｔ_ｅｘ中での、第２の好ましい実施形態の詳細な信号タイミングを示すタイミング図である。 本発明による、発光デバイス用の駆動システムの第３の好ましい実施形態を示すブロック図である。 図６の期間ｔ_ｅｘ中での、第３の好ましい実施形態の詳細な信号タイミングを示すタイミング図である。 本発明による、発光デバイス用の駆動システムの第４の好ましい実施形態を示すブロック図である。 図６の期間ｔ_ｅｘ中での、第４の好ましい実施形態の詳細な信号タイミングを示すタイミング図である。

図３および４を参照すると、本発明による発光デバイス（たとえば、図には示していないが発光ダイオード（ＬＥＤ）デバイス）用の駆動システムの第１の好ましい実施形態は、たとえば、発光デバイスのＬＥＤを駆動するためのＮ個の数の駆動チャネルを有し、ここでＮはＮ≧１の整数である。駆動システムは、制御ブロック１、シフト・レジスタ・ユニット３、データ・ラッチ・ユニット５、マルチプレクサ・ユニット６、および駆動ユニット７を備える。制御ブロック１は、制御ユニット２およびスイッチング・ユニット４を備える。実際には、スイッチング・ユニット４は制御ユニット２と統合してもよく、データ・ラッチ・ユニット５およびマルチプレクサ・ユニット６と統合してもよく、または独立モジュールでもよく、この点において、本発明は限定されるべきではない。制御ユニット２はＮ組のソース論理データを受信し、それらデータのそれぞれが、Ｍ個の数の輝度ビットから構成されて、輝度の２^Ｍレベルのうちの１つを示す。ここで、ＭはＭ≧２の整数である。輝度ビットは、それぞれ０〜Ｍ−１になるように規定された様々なビット順序を有する。以下で、ビット順序がｋである輝度ビットは、ｋ番目の輝度ビットと呼ばれる。制御ユニット２は、ソース論理データをＭ組の論理データに分割し、そのそれぞれが、輝度ビットのぞれぞれ１つに対応し、（１つまたは複数の）駆動チャネルにそれぞれ対応するＮ個の論理値を有する。次いで、制御ユニット２は、分割後の論理データを、シフト・レジスタ・ユニット３に出力する。この実施形態では、Ｎ＝１６およびＭ＝６であるが、本発明はその値に限定されない。さらに、制御ユニット２は、クロック信号、ラッチ信号、および出力イネーブル信号を生成し、出力して、シフト・レジスタ・ユニット３、スイッチング・ユニット４、データ・ラッチ・ユニット５、マルチプレクサ・ユニット５、および駆動システム７の動作を、直接または間接に制御する。

この実施形態において図４および７を参照すると、シフト・レジスタ・ユニット３は、Ｎ個のレジスタ３１を備え、クロック信号の正のエッジに応答して制御ユニット２が出力する論理データを受信し、それをレジスタ３１に格納する。シフト・レジスタ・ユニット３の格納動作中（すなわち、制御ユニット２が論理データを出力している間）、制御ユニット２が出力するクロック信号は、Ｎに関連する複数のクロック・サイクルを有する。

この実施形態では、スイッチング・ユニット４が、クロック信号およびラッチ信号を受信し、クロック信号の正のエッジに応答してラッチ信号の論理レベルとは逆になるように調整された論理レベルを有するラッチ・イネーブル信号を出力する。スイッチング・ユニット４はさらに、ラッチ信号の負のエッジに応答して、ラッチ・イネーブル信号の論理レベルが高いときは、論理レベルの高いセレクト信号を出力し、ラッチ・イネーブル信号の論理レベルが低いときには、セレクト信号の論理レベルを反転させる。

この実施形態では、データ・ラッチ・ユニット５は、Ｎ個のラッチ５１を備え、シフト・レジスタ・ユニット３に結合されて、このレジスタ・ユニット３に格納された論理データを受信し、ラッチ信号の負のエッジに応答して、シフト・レジスタ・ユニット３から受信した論理データをラッチし、ラッチ・イネーブル信号の論理レベルが高いときはそれをラッチ５１に格納する。

この実施形態では、マルチプレクサ・ユニット６は、データ・ラッチ・ユニット５に結合されて、そこに格納された論理データを受信し、シフト・レジスタ・ユニット３に結合されて、そこに格納された論理データを受信し、セレクト信号の論理レベルが高いときはデータ・ラッチ・ユニット５に格納された論理データを出力し、セレクト信号の論理レベルが低いときにはシフト・レジスタ・ユニット３に格納された論理データを出力するように構成される。

この実施形態では、駆動ユニット７は、マルチプレクサ・ユニット６に結合されて、このマルチプレクサ・ユニット６が出力した論理データを受信し、受信した論理データを駆動出力に変換し、出力イネーブル信号の論理レベルが低いとき、一定の駆動出力を発光デバイスに供給する。本明細書において、この一定の駆動出力は、単位期間内での定電流を指す。

輝度ビットは、第１のビット・グループと第２のビット・グループに分類される。第１のビット・グループに分類された輝度ビットのそれぞれのビット順序は、第２のビット・グループに分類された輝度ビットのそれぞれのビット順序よりも高い。一実施形態では、この分類は、第１のビット・グループに分類された輝度ビットのビット順序から最も低いビット順序ｊを、ビット順序０〜Ｍ−１から次式を満足する最も高いビット順序であると規定することによって実現する。

すなわち、ビット順序がｊと等しいか、またはそれより高い輝度ビットのそれぞれが第１のビット・グループに分類され、ビット順序がｊより低い輝度ビットのそれぞれが第２のビット・グループに分類される。この実施形態では、Ｍ＝６なので、ビット順序４が最も高いビット順序であり、これは前述の関係式（

）を満足し、すなわちｊ＝４である。したがって、４番目と５番目の輝度ビットが第１のビット・グループに分類され、０番目〜３番目の輝度ビットが第２のビット・グループに分類される。

さらに図６を参照すると、この実施形態は以下を満たす。
２^ｋ１Ｔ_２≧２Ｔ_１および２^ｋ２Ｔ_２≧２Ｔ_１
ここで、Ｔ_１は、制御ユニット２が出力した論理データを受信して格納するためにシフト・レジスタ・ユニット３が必要とする時間の長さ（たとえば、クロック信号のＮ個のクロック・サイクル）を表し、Ｔ_２は、対応する輝度ビットのビット順序が０である論理データのセットから駆動出力が変換されるとき、この駆動出力が発光デバイスに供給される時間の長さを表し、ｋ_１は、第１のビット・グループに分類された輝度ビットのうち任意のビットのビット順序を表し、ｋ_２は、第２のビット・グループに分類された輝度ビットのうち任意のビットのビット順序を表す。この実施形態では、２^３Ｔ_２＝８×Ｔ_２＝Ｔ_１であり、ここで、２^３Ｔ_２は、駆動出力が３番目の輝度ビットに対応する論理データのセットから変換されるとき、この駆動出力が発光デバイスに供給される時間の長さであり、輝度ビットのビット順序から最も高いビット順序が第２のビット・グループに分類される。

図５および６を参照すると、発光デバイスの利用率およびリフレッシュ・レートを改善するために、制御ブロック１が、シフト・レジスタ・ユニット３、データ・ラッチ・ユニット５、マルチプレクサ・ユニット６、および駆動ユニット７を制御して、以下のステップに従って動作する。

ステップ５０：制御ユニット２が、第１の論理データをシフト・レジスタ・ユニット３に出力し、このシフト・レジスタ・ユニット３が、第１の論理データを受信し、それを内部に格納する。第１の論理データは、対応する輝度ビットが第１のビット・グループに分類された論理データのＭセットのうちの１つである（たとえば、図６での番号４または５の論理データ）。図６、７、９、１１、１３では、論理データの各セットに示した番号が、論理データのそのセットに対応する輝度ビットのビット順序を表すことに留意されたい。

ステップ５２：データ・ラッチ・ユニット５は、シフト・レジスタ・ユニット３に格納された第１の論理データをラッチし、それを内部に格納する。

ステップ５４：ステップ５２の後、制御ユニット２が、第２の論理データをシフト・レジスタ・ユニット３に出力し、このシフト・レジスタ・ユニット３が、第２の論理データを受信し、それを内部に格納する。第２の論理データは、対応する輝度ビットが第２のビット・グループに分類された論理データのＭセットのうちの１つである（たとえば、図６での番号０、１、２、または３の論理データ）。

ステップ５６：マルチプレクサ・ユニット６が、データ・ラッチ・ユニット５に格納された第１の論理データ（図６の「Ｌ」の印がついたセレクト信号である）と、シフト・レジスタ・ユニット３に格納された第２の論理データ（図６の「Ｒ」の印がついたセレクト信号である）のうちの一方を駆動ユニット７に選択的に出力する。

ステップ５８：駆動ユニット７は、それが受信した第１の論理データと第２の論理データのうちの前記一方を駆動出力に変換し、この出力を発光デバイスに供給する（図６の出力イネーブル信号である。）詳細には、ｋ番目の輝度ビットに対応する論理データのセットについて、制御ユニット２が出力イネーブル信号をイネーブル・ステップ５８に出力する総合的な期間は、２^ｋＴ_２である。

発光デバイスがアイドリング状態にあるＴ_ｏｆｆ、および制御ユニット２が論理データの次のセットを出力できないＤ_ｏｆｆを最小限に抑えるために、論理データのＭセット、ラッチ信号、および出力イネーブル信号の出力シーケンスが制御ユニット２によって良好に構成されて、以下の特徴を実現する。
（１）マルチプレクサ・ユニット６が、第１の論理データ、第２の論理データ、および第１の論理データを、所与のシーケンスでのそれぞれ第１、第２、および第３の期間に出力する。第１の期間と第３の期間に出力される第１の論理データは、同じ第１の論理データであることに留意されたい（図６の３２×Ｔ_２（１）、２×Ｔ_２、および３２×Ｔ_２（２）に対応する、データ・ラッチ・ユニット５に格納されたセレクト信号および論理データを指す）。
（２）第１の期間中、駆動ユニット７が第１の論理データを一定の第１の駆動出力に変換し、この出力が第１の所定の期間（たとえば、図６の３２×Ｔ_２（１））において発光デバイスに供給され、第２の期間中、駆動ユニット７は第２の論理データを一定の第２の駆動出力に変換し、この出力が第２の所定の期間（たとえば、図６の２×Ｔ_２）において発光デバイスに供給され、第３の期間中、駆動ユニット７は第１の論理データを一定の第１の駆動出力に変換し、この出力が第３の所定の期間（たとえば、図６の３２×Ｔ_２（２））において発光デバイスに供給される。すなわち、一定の第１の駆動出力を発光デバイスに供給する長い期間が、いくつかの相対的に短い別々の期間に分割される。たとえば、この実施形態では、５番目の輝度ビットに対応する論理データのセットにおける期間３２×Ｔ_２が、短い４つの期間、３２×Ｔ_２（１）、３２×Ｔ_２（２）、３２×Ｔ_２（３）、および３２×Ｔ_２（４）に分割され、そのそれぞれの時間長さは８×Ｔ_２に等しい。同様に、４番目の輝度ビットに対応する論理データのセットにおける期間１６×Ｔ_２が、短い２つの期間、１６×Ｔ_２（１）、および１６×Ｔ_２（２）に分割され、そのそれぞれの時間長さは８×Ｔ_２に等しい。
（３）対応する輝度ビットが第２のビット・グループに分類された論理データの少なくとも１つのセットは、対応する輝度ビットが両方とも第１のビット・グループに分類された論理データの２つのセットの間に配置される。たとえば図６では、０番目の輝度ビットに対応する論理データのセットの出力が、４番目および５番目の輝度ビットに対応する論理データのセットの出力の間に配置される。この実施形態では、論理データの前記少なくとも１つのセットの数Ｒは

を満たし、ここで、ｋ_１ｆは、論理データの前記２つのセットのうちの先行セットに対応するビット順序を表す。たとえば、論理データの前記２つのセットのうちの先行セットが４番目の輝度ビットに対応するとき、Ｒ＝２^{４−４＋１}−１＝１である。図６を参照すると、０番目の輝度ビットに対応する論理データのセットのみが、４番目の輝度ビットに対応する論理データのセットに続くように配置される。論理データの前記２つのセットのうちの先行セットが５番目の輝度ビットに対応するとき、Ｒ＝２^{５−４＋１}−１＝３である。図６を参照すると、１番目〜３番目の輝度ビットに対応する論理データの３つのセットが、５番目の輝度ビットに対応する論理データのセットに続くように配置される。他の実施形態では、論理データの前記２つのセットのうちの先行セットは、論理データのセットのＲセットの前、および、対応する輝度ビットが第２のビット・グループに分類され、ビット順序がｔである論理データの別のセットの後に配置してもよい。ここで、２^ｔＴ_２＝Ｔ_１である。

このような配置によって、制御ユニット２による第２の論理データの出力、および第１の論理データから変換される駆動出力の供給が同時に進行して、Ｔ_ｏｆｆとＤ_ｏｆｆの両方が短縮され、それにより、発光デバイスの利用率、最大輝度、およびリフレッシュ・レートが改善される。

図６を参照すると、この実施形態では、制御ユニット２はまず、４番目の輝度ビットに対応する論理データのセットを、シフト・レジスタ・ユニット３に出力する。次いで、データ・ラッチ・ユニット５が、シフト・レジスタ・ユニット３に格納された４番目の輝度ビットに対応する論理データのセットをラッチし、それを内部に格納する。

次いで、制御ユニット２は、０番目の輝度ビットに対応する論理データのセットを、シフト・レジスタ・ユニット３に出力する。同時に、制御ユニット２により、駆動ユニット７が、（データ・ラッチ・ユニット５に格納された）４番目の輝度ビットに対応する論理データのセットを一定の駆動出力に変換できるようになり、この出力が、期間１６×Ｔ_２（１）のうちのある長さ（すなわち、８×Ｔ_２）において発光デバイスに供給される。

次いで、制御ユニット２により、駆動ユニット７が、（シフト・レジスタ・ユニット３に格納された）０番目の輝度ビットに対応する論理データのセットを一定の駆動出力に変換できるようになり、この出力が、期間１×Ｔ_２において発光デバイスに供給される。

次いで、制御ユニット２は、５番目の輝度ビットに対応する論理データのセットを、シフト・レジスタ・ユニット３に出力する。同時に、制御ユニット２により、駆動ユニット７が、（データ・ラッチ・ユニット５に格納された）４番目の輝度ビットに対応する論理データのセットを一定の駆動出力に変換できるようになり、この出力が、期間１６×Ｔ_２（２）のうちのある長さ（すなわち、８×Ｔ_２）において発光デバイスに供給される。次いで、データ・ラッチ・ユニット５が、シフト・レジスタ・ユニット３に格納された５番目の輝度ビットに対応する論理データのセットをラッチし、それを内部に格納する。

次いで、制御ユニット２は、１番目の輝度ビットに対応する論理データのセットを、シフト・レジスタ・ユニット３に出力する。同時に、制御ユニット２により、駆動ユニット７が、（データ・ラッチ・ユニット５に格納された）５番目の輝度ビットに対応する論理データのセットを一定の駆動出力に変換できるようになり、この出力が、期間３２×Ｔ_１（２）のうちのある長さ（すなわち、８×Ｔ_２）において発光デバイスに供給される。

次いで、制御ユニット２により、駆動ユニット７が、（シフト・レジスタ・ユニット３に格納された）１番目の輝度ビットに対応する論理データのセットを一定の駆動出力に変換できるようになり、この出力が、期間２×Ｔ_２において発光デバイスに供給される。

次いで、制御ユニット２は、２番目の輝度ビットに対応する論理データのセットを、シフト・レジスタ・ユニット３に出力する。同時に、制御ユニット２により、駆動ユニット７が、（データ・ラッチ・ユニット５に格納された）５番目の輝度ビットに対応する論理データのセットを一定の駆動出力に変換できるようになり、この出力が、期間３２×Ｔ_２（２）のうちのある長さ（すなわち、８×Ｔ_２）において発光デバイスに供給される。

次いで、制御ユニット２により、駆動ユニット７が、（シフト・レジスタ・ユニット３に格納された）２番目の輝度ビットに対応する論理データのセットを一定の駆動出力に変換できるようになり、この出力が、期間４×Ｔ_２において発光デバイスに供給される。

次いで、制御ユニット２は、３番目の輝度ビットに対応する論理データのセットを、シフト・レジスタ・ユニット３に出力する。同時に、制御ユニット２により、駆動ユニット７が、（データ・ラッチ・ユニット５に格納された）５番目の輝度ビットに対応する論理データのセットを一定の駆動出力に変換できるようになり、この出力が、期間３２×Ｔ_３（２）のうちのある長さ（すなわち、８×Ｔ_２）において発光デバイスに供給される。

次いで、制御ユニット２により、駆動ユニット７が、（シフト・レジスタ・ユニット３に格納された）３番目の輝度ビットに対応する論理データのセットを一定の駆動出力に変換できるようになり、この出力が、期間８×Ｔ_２において発光デバイスに供給される。

次いで、制御ユニット２は、４番目の輝度ビットに対応し、以下のソース論理データに関連する論理データのセットを、シフト・レジスタ・ユニット３に出力する。同時に、制御ユニット２により、駆動ユニット７が、（データ・ラッチ・ユニット５に格納された）５番目の輝度ビットに対応する論理データのセットを一定の駆動出力に変換できるようになり、この出力が、期間３２×Ｔ_４（２）のうちのある長さ（すなわち、８×Ｔ_２）において発光デバイスに供給される。

第１の好ましい実施形態では、シフト・レジスタ・ユニット３は、Ｎ個のレジスタを含むシフト・レジスタである。しかし、第１の好ましい実施形態の一変形形態では、シフト・レジスタ・ユニット３が、直列に結合された複数のシフト・レジスタを備えてもよく、その結果シフト・レジスタのレジスタの数の合計がＮに等しく、データ・ラッチ・ユニット５が、それぞれシフト・レジスタに対応する複数のデータ・ラッチ・サブユニットを備える。具体的な変形形態では、シフト・レジスタ・ユニット３は、Ｘ個のシフト・レジスタを備え、そのそれぞれがｎ個のレジスタを備え、Ｘ×ｎ＝Ｎである。

図８および９を参照すると、本発明による駆動システムの第２の好ましい実施形態は、第１の好ましい実施形態と同様であり、以下の点で異なっている。すなわち、スイッチング・ユニット４は、ラッチ信号および出力イネーブル信号を受信し、この出力イネーブル信号と同じラッチ・イネーブル信号を出力し、出力イネーブル信号の負のエッジに応答して、ラッチ信号の論理レベルが低いときは、論理レベルの高いセレクト信号を出力し、ラッチ信号の論理レベルが高いときには、論理レベルの低いセレクト信号を出力する。

図１０および１１を参照すると、本発明による駆動システムの第３の好ましい実施形態は、第１の好ましい実施形態と同様であり、以下の点で異なっている。すなわち、スイッチング・ユニット４は、クロック信号の正のエッジに応答して、ラッチ信号の論理レベルとは逆になるように調整された論理レベルを有する中間信号を生成し、ラッチ信号の負のエッジに応答して、中間信号の論理レベルが高いときにラッチ・イネーブル信号として働くパルスを出力する。さらに、スイッチング・ユニット４は、ラッチ信号の負のエッジに応答して、中間信号の論理レベルが高いときは、論理レベルの高いセレクト信号を出力し、中間信号の論理レベルが低いときには、セレクト信号の論理レベルを反転させる。データ・ラッチ・ユニット５は、ラッチ・イネーブル信号に従って（たとえば、ラッチ・イネーブル信号の論理データが高いとき）、シフト・レジスタ・ユニット３に格納された論理データをラッチし、それを格納する。

図１２および１３を参照すると、本発明による駆動システムの第４の好ましい実施形態は、第２の好ましい実施形態と同様であり、以下の点で異なっている。すなわち、スイッチング・ユニット４は、ラッチ信号の負のエッジに応答して、出力イネーブル信号の論理レベルが高いときにラッチ・イネーブル信号として働くパルスを出力する。データ・ラッチ・ユニット５は、ラッチ・イネーブル信号に従って（たとえば、ラッチ・イネーブル信号の論理データが高いとき）、シフト・レジスタ・ユニット３に格納された論理データをラッチし、それを格納する。

要約すると、本発明によれば、シフト・レジスタ・ユニット３、データ・ラッチ・ユニット４、および駆動ユニット５の動作が、制御ブロック１を使用して良好に制御されて、発光デバイスの利用率およびリフレッシュ・レートが改善される。

最も実際的で好ましい実施形態と考えられる形態に関して本発明を説明してきたが、本発明は、開示された実施形態に限定されるものではなく、このような全ての修正形態および等価な構成を含むよう、最も広い解釈の精神および範囲内に含まれる様々な構成を包含するものであることが理解される。

Claims (15)

1. クロック信号を受信するシフト・レジスタ・ユニット（３）と、前記シフト・レジスタ・ユニット（３）に結合されたデータ・ラッチ・ユニット（５）と、前記シフト・レジスタ・ユニット（３）および前記データ・ラッチ・ユニット（５）に結合されたマルチプレクサ・ユニット（６）と、前記マルチプレクサ・ユニット（６）および発光デバイスに結合された駆動ユニット（７）とを備える駆動システムによって実施される、前記発光デバイスの光放出を制御するための方法であって、
   （ａ）前記シフト・レジスタ・ユニット（３）によって、前記クロック信号に従って第１の論理データを受信し、格納するステップと、
   （ｂ）前記データ・ラッチ・ユニット（５）によって、ステップ（ａ）で格納された前記第１の論理データをそのユニットでラッチし、そこに格納するステップと、
   （ｃ）ステップ（ｂ）の後に、前記シフト・レジスタ・ユニット（３）によって、第２の論理データをそのユニットで受信し、そこに格納するステップと、
   （ｄ）前記マルチプレクサ・ユニット（６）によって、前記データ・ラッチ・ユニット（５）に格納された前記第１の論理データと前記シフト・レジスタ・ユニット（３）に格納された前記第２の論理データのうちの一方を前記駆動ユニット（７）に選択的に出力するステップと、
   （ｅ）前記駆動ユニット（７）によって、これが受信した前記第１の論理データと前記第２の論理データのうちの前記一方を、前記発光デバイスに供給される駆動出力に変換するステップと
   を特徴とする、方法。
2. ステップ（ｄ）が、
   （ｄ１）前記マルチプレクサ・ユニット（６）によって、前記データ・ラッチ・ユニット（５）に格納された前記第１の論理データを前記駆動ユニット（７）に出力するステップと、
   （ｄ２）サブステップ（ｄ１）の後に、前記マルチプレクサ・ユニット（６）によって、前記シフト・レジスタ・ユニット（３）に格納された前記第２の論理データを前記駆動ユニット（７）に出力するステップと、
   （ｄ３）サブステップ（ｄ２）の後に、前記マルチプレクサ・ユニット（６）によって、前記データ・ラッチ・ユニット（５）に格納された前記第１の論理データを前記駆動ユニット（７）に出力するステップと
   を含み、
   サブステップ（ｄ３）およびサブステップ（ｄ１）で出力された前記第１の論理データが、同じ第１の論理データであり、これが、前記同じステップ（ｂ）で前記データ・ラッチ・ユニット（５）に格納されることを特徴とする、請求項１に記載の方法。
3. ステップ（ｅ）が、
   （ｅ１）サブステップ（ｄ１）中に、前記駆動ユニット（７）によって、前記第１の論理データを、第１の所定の期間において前記発光デバイスに供給される一定の第１の駆動出力に変換するステップと、
   （ｅ２）サブステップ（ｄ２）中に、前記駆動ユニット（７）によって、前記第２の論理データを、第２の所定の期間において前記発光デバイスに供給される一定の第２の駆動出力に変換するステップと、
   （ｅ３）サブステップ（ｄ３）中に、前記駆動ユニット（７）によって、前記第１の論理データを、第３の所定の期間において前記発光デバイスに供給される前記一定の第１の駆動出力に変換するステップと
   を含み、
   前記第２の所定の期間が、前記第１の所定の期間と前記第３の所定の期間との合計よりも短いことをさらに特徴とする、請求項２に記載の方法。
4. 前記駆動システムがさらに、前記シフト・レジスタ・ユニット（３）の動作を制御する制御ブロック（１）、前記データ・ラッチ・ユニット（５）、前記マルチプレクサ・ユニット（６）、および前記駆動ユニット（７）を備え、前記方法がさらに、
   前記制御ブロック（１）によって、Ｍ個の数の輝度ビットから構成され、輝度の２^Ｍレベルのうちの１つを示すソース論理データを受信するステップであって、ＭがＭ≧２の整数であり、前記輝度ビットが様々なビット順序を有し、第１のビット・グループおよび第２のビット・グループに分類され、前記第１のビット・グループの（１つまたは複数の）前記輝度ビットのそれぞれの前記ビット順序が、前記第２のビット・グループの（１つまたは複数の）輝度ビットのそれぞれのビット順序よりも高いステップと、
   前記制御ブロック（１）によって、前記ソース論理データを、前記輝度ビットのうちのそれぞれ１つにそれぞれ対応するＭ組の論理データに分割するステップと、
   前記制御ブロック（１）によって、出力シーケンスでの分割の後に前記Ｍ組の論理データを出力し、その結果、対応する輝度ビットが前記第１のビット・グループに分類された論理データの各セットは前記第１の論理データとして働き、対応する輝度ビットが前記第２のビット・グループに分類された論理データの各セットは前記第２の論理データとして働くステップと
   をさらに特徴とする、請求項１〜３のいずれか一項に記載の方法。
5. Ｍ≧３であり、前記出力シーケンスにおいて、対応する輝度ビットが前記第２のビット・グループに分類された論理データの少なくとも１つのセットは、対応する輝度ビットが両方とも前記第１のビット・グループに分類された論理データの２つのセットの間に配置されることを特徴とする、請求項４に記載の方法。
6. 前記輝度ビットの前記ビット順序が、０〜Ｍ−１の範囲の整数であり、前記方法が、２^ｋ１Ｔ_２≧２Ｔ_１および２^ｋ２Ｔ_２＜２Ｔ_１を満たすことを特徴とし、
   Ｔ_１が、ステップ（ａ）での前記第１の論理データとステップ（ｃ）での前記第２の論理データのうちいずれか一方を受信し、格納するのに必要とされる時間の長さを表し、Ｔ_２が、対応する輝度ビットのビット順序が０である論理データのセットに対応する前記第２の論理データから前記駆動出力が変換されるとき、前記駆動出力が前記発光デバイスに供給される時間の長さを表し、ｋ_１が、前記第１のビット・グループに分類された輝度ビットのうち任意のビットのビット順序を表し、ｋ_２が、前記第２のビット・グループに分類された輝度ビットのうち任意のビットのビット順序を表し、
   対応する輝度ビットのビット順序がｋである論理データのセットから前記駆動出力が変換されるとき、前記駆動出力が前記発光デバイスに供給される総合的な時間の長さが２^ｋＴ_２である、請求項５に記載の方法。
7. Ｒ＝２^{ｋ１ｆ−ｊ＋１}−１を満たすことをさらに特徴とし、ここで、Ｒが、対応する輝度ビットが前記第２のビット・グループに分類された論理データの前記少なくとも１つのセットの数を表し、ｋ_１ｆが、対応する輝度ビットが両方とも前記第１のビット・グループに分類された論理データの前記２つのセットのうちの先行セットに対応するビット順序を表し、ｊが、前記第１のビット・グループに分類された前記輝度ビットのビット順序のうち最も低いビット順序を表す、請求項６に記載の方法。
8. Ｍ≧４であり、前記出力シーケンスにおいて、論理データの前記２つのセットのうちの前記先行セットが、対応する輝度ビットが前記第２のビット・グループに分類された論理データの前記少なくとも１つのセットの前、および、対応する輝度ビットが前記第２のビット・グループに分類され、ビット順序がｔである論理データの別のセットの後に配置され、前記方法がさらに２^ｔＴ_２＝Ｔ_１を満たす、請求項７に記載の方法。
9. クロック信号および論理データを受信するように配置され、前記クロック信号に従って前記論理データを内部に格納するように構成されたシフト・レジスタ・ユニット（３）と、
   前記シフト・レジスタ・ユニット（３）に格納された前記論理データを受信するように前記シフト・レジスタ・ユニット（３）に結合され、前記シフト・レジスタ・ユニット（３）から受信した前記論理データを選択的にラッチし、それを内部に格納するよう動作可能なデータ・ラッチ・ユニット（５）と、
   内部に格納された前記論理データを受信するように前記データ・ラッチ・ユニット（５）に結合され、内部に格納された前記論理データを受信するように前記シフト・レジスタ・ユニット（３）に結合され、前記データ・ラッチ・ユニット（５）に格納された前記論理データと、前記シフト・レジスタ・ユニット（３）に格納された前記論理データのうちの一方を選択的に出力するよう動作可能なマルチプレクサ・ユニット（６）と、
   前記マルチプレクサ・ユニット（６）によって出力された論理データを受信するように前記マルチプレクサ・ユニット（６）に結合され、受信された前記論理データを駆動出力に変換するように構成され、前記駆動出力を前記発光デバイスに供給するよう動作可能な駆動ユニット（７）と
   を特徴とし、
   請求項１〜３のいずれか一項に記載の方法を実装する、発光デバイス用の駆動システム。
10. 前記シフト・レジスタ・ユニット（３）、前記データ・ラッチ・ユニット（５）、前記マルチプレクサ・ユニット（６）、および前記駆動システム（７）に結合された制御ブロック（１）をさらに特徴とし、請求項１〜８のいずれか一項に記載の方法を実装する、請求項９に記載の駆動システム。
11. 前記制御ブロック（１）が、前記クロック信号を前記シフト・レジスタ・ユニット（３）に出力し、
    前記制御ブロック（１）が、ラッチ・イネーブル信号を前記データ・ラッチ・ユニット（５）に出力し、前記データ・ラッチ・ユニット（５）が前記ラッチ・イネーブル信号に従って前記第１の論理データをラッチし、それを内部に格納し、
    前記制御ブロック（１）が、セレクト信号を前記マルチプレクサ・ユニット（６）に出力し、前記マルチプレクサ・ユニット（６）が、前記セレクト信号に従って前記第１の論理データと前記第２の論理データのうちの一方を前記駆動システム（７）に出力し、
    前記制御ブロック（１）が、出力イネーブル信号を前記駆動システム（７）に出力し、前記駆動システム（７）が、前記出力イネーブル信号に従って前記駆動出力を前記発光デバイスに供給することを特徴とする、請求項１０に記載の駆動システム。
12. 前記制御ブロック（１）が、
    前記クロック信号、前記出力イネーブル信号、およびラッチ信号を生成し、それぞれが少なくとも１つの論理値を有する前記第１の論理データおよび前記第２の論理データを出力するように構成され、前記クロック信号が、前記第１の論理データと前記第２の論理データのうちの一方の出力中に出力され、前記第１の論理データと前記第２の論理データのうちの前記一方の複数の論理値に関連する複数のクロック・サイクルを有する、制御ユニット（２）と、
    前記ラッチ信号、および前記クロック信号と前記出力イネーブル信号のうちの一方を受信するように前記制御ユニット（２）に結合され、前記ラッチ・イネーブル信号を出力するように構成され、前記クロック信号と前記出力イネーブル信号のうちの前記一方によるトリガに応答して、前記ラッチ信号に従って前記セレクト信号を出力するように構成された、スイッチング・ユニット（４）と
    を備えることをさらに特徴とする、請求項１１に記載の駆動システム。
13. 前記データ・ラッチ・ユニット（５）がさらに、前記ラッチ信号を受信し、前記ラッチ・イネーブル信号および前記ラッチ信号に従って前記第１の論理データを格納することをさらに特徴とする、請求項１２に記載の駆動システム。
14. 前記スイッチング・ユニット（４）が、前記クロック信号および前記ラッチ信号を受信し、前記クロック信号の正のエッジに応答して、前記ラッチ信号の論理レベルと逆になるように調整された論理レベルを有する前記ラッチ・イネーブル信号を出力するように構成され、
    前記スイッチング・ユニット（４）が、前記ラッチ信号の負のエッジに応答して、
    前記ラッチ・イネーブル信号が高い論理レベルと低い論理レベルのうちの一方を有するとき、前記マルチプレクサ・ユニット（６）が前記第１の論理データを出力できるようにする前記セレクト信号を出力し、
    前記ラッチ・イネーブル信号が前記高い論理レベルと前記低い論理レベルのうちの他方を有するとき、前記セレクト信号の論理レベルを反転する
    ことをさらに特徴とする、請求項１３に記載の駆動システム。
15. 前記スイッチング・ユニット（４）が、前記ラッチ信号および前記出力イネーブル信号を受信し、前記出力イネーブル信号と同じである前記ラッチ・イネーブル信号を出力するように構成され、
    前記スイッチング・ユニット（４）が、前記出力イネーブル信号の負のエッジに応答して、
    前記ラッチ信号が高い論理レベルと低い論理レベルのうちの一方を有するとき、前記マルチプレクサ・ユニット（６）が前記第１の論理データを出力できるようにする前記セレクト信号を出力し、
    前記ラッチ信号が前記高い論理レベルと前記低い論理レベルのうちの他方を有するとき、前記マルチプレクサ・ユニット（６）が前記第２の論理データを出力できるようにする前記セレクト信号を出力する
    ことをさらに特徴とする、請求項１３に記載の駆動システム。