JP2015053434A - Manufacturing method of semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To improve the reliability of a semiconductor device in a manufacturing method of the semiconductor device.SOLUTION: A manufacturing method of a semiconductor device includes the steps of: heating a solder bump 23, which connects an electrode 24 of a circuit board 21 with a semiconductor element 32 and contains tin, to a temperature lower than a melting point of the solder bump 23; and removing the semiconductor element 32 from the circuit board 21 after the step where the solder bump 23 is heated.

Description

本発明は、半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device.

サーバ等の電子機器においては、回路基板に半導体素子を実装してなる様々な半導体装置が用いられる。回路基板に半導体素子を実装する方法として、半導体素子の端子数の増加に有利なフリップチップ実装がある。   In electronic devices such as servers, various semiconductor devices in which semiconductor elements are mounted on a circuit board are used. As a method of mounting a semiconductor element on a circuit board, there is flip chip mounting which is advantageous for increasing the number of terminals of the semiconductor element.

フリップチップ実装においては、半導体素子の端子としてはんだバンプを使用し、そのはんだバンプをリフローして溶融することで、回路基板に半導体素子が接続される。   In flip chip mounting, a solder bump is used as a terminal of a semiconductor element, and the solder bump is reflowed and melted to connect the semiconductor element to the circuit board.

ここで、回路基板に半導体素子を実装した後に、電気的な試験により半導体素子に不良が発見されることがある。この場合には半導体装置をリペアすることになる。   Here, after mounting a semiconductor element on a circuit board, a defect may be found in the semiconductor element by an electrical test. In this case, the semiconductor device is repaired.

そのリペアにおいては、不良が発見された半導体素子のはんだバンプをその融点以上の温度に加熱して溶融する。そして、その半導体素子を回路基板から取り外し、回路基板を再利用しつつ半導体素子を新品に交換することで、回路基板を無駄に廃棄せずに有効活用する。   In the repair, the solder bump of the semiconductor element in which a defect is found is heated to a temperature equal to or higher than its melting point and melted. Then, by removing the semiconductor element from the circuit board and replacing the semiconductor element with a new one while reusing the circuit board, the circuit board is effectively used without being wasted.

しかしながら、回路基板に複数の半導体素子が搭載されている場合には、リペアの対象とはならない良品の半導体素子にもリペア時に熱が加わり、その良品の半導体素子と回路基板とを接続するはんだバンプに熱ひずみが加わることになる。   However, when a plurality of semiconductor elements are mounted on the circuit board, heat is also applied to a non-repaired non-repairable semiconductor element at the time of repair, and the solder bump that connects the non-reliable semiconductor element to the circuit board Thermal strain is applied to the.

その結果、良品の半導体素子が備えるはんだバンプにクラックが入り、回路基板と半導体素子との接続信頼性が著しく低下してしまう。   As a result, cracks are formed in the solder bumps of the non-defective semiconductor element, and the connection reliability between the circuit board and the semiconductor element is significantly reduced.

特開平６−７７２８６号公報JP-A-6-77286 特開２０１０−０００５３７号公報JP 2010-000537 A

半導体装置の製造方法において、半導体装置の信頼性を向上させることを目的とする。   An object of the method for manufacturing a semiconductor device is to improve the reliability of the semiconductor device.

以下の開示の一観点によれば、回路基板の電極と半導体素子とを接続している錫を含むはんだバンプを、該はんだバンプの融点よりも低い温度に加熱する工程と、前記はんだバンプを加熱する工程の後、前記回路基板から前記半導体素子を外す工程とを有する半導体装置の製造方法が提供される。   According to one aspect of the following disclosure, a step of heating a solder bump containing tin that connects an electrode of a circuit board and a semiconductor element to a temperature lower than the melting point of the solder bump, and heating the solder bump And a step of removing the semiconductor element from the circuit board.

以下の開示によれば、はんだバンプをその融点よりも低い温度に加熱することで、該はんだバンプに機械的に脆弱な合金層が形成され、リペア対象の半導体素子を回路基板から簡単に外すことができる。   According to the following disclosure, by heating the solder bump to a temperature lower than its melting point, a mechanically brittle alloy layer is formed on the solder bump, and the semiconductor element to be repaired can be easily removed from the circuit board. Can do.

これにより、リペア時にはんだバンプをその融点以上の温度に加熱する必要がなくなるので、リペア対象ではない半導体素子のはんだバンプに熱ひずみが加わるのが抑制され、その熱ひずみが原因で半導体装置の信頼性が低下するのを抑制できる。   This eliminates the need to heat the solder bump to a temperature higher than its melting point at the time of repair, so that it is possible to suppress thermal strain from being applied to the solder bump of the semiconductor element that is not subject to repair, and the reliability of the semiconductor device due to the thermal strain. It is possible to suppress the deterioration of the property.

図１は、本願発明者が検討した半導体装置のリペア方法について模式的に示す断面図である。FIG. 1 is a cross-sectional view schematically showing a semiconductor device repair method investigated by the present inventors. 図２は、第１実施形態においてリペアの対象となる半導体装置の断面図である。FIG. 2 is a cross-sectional view of the semiconductor device to be repaired in the first embodiment. 図３は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。FIG. 3 is a cross-sectional view (part 1) of the semiconductor device according to the first embodiment in the middle of manufacture. 図４は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。FIG. 4 is a cross-sectional view (part 2) of the semiconductor device according to the first embodiment during manufacture. 図５は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。FIG. 5 is a cross-sectional view (part 3) of the semiconductor device according to the first embodiment during manufacture. 図６は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。FIG. 6 is a cross-sectional view (part 4) of the semiconductor device according to the first embodiment in the middle of manufacture. 図７（ａ）は、第１実施形態におけるエージング前のはんだバンプの拡大断面図であり、図７（ｂ）は、第１実施形態におけるエージング後のはんだバンプの拡大断面図である。FIG. 7A is an enlarged sectional view of the solder bump before aging in the first embodiment, and FIG. 7B is an enlarged sectional view of the solder bump after aging in the first embodiment. 図８は、第１実施形態において、エージング時におけるはんだバンプの加熱時間により、はんだバンプと電極との接合強度比がどのように変わるのかを調査して得られた図である。FIG. 8 is a diagram obtained by investigating how the bonding strength ratio between the solder bump and the electrode changes according to the heating time of the solder bump during aging in the first embodiment. 図９は、第１実施形態と比較例との相違を示す表である。FIG. 9 is a table showing differences between the first embodiment and the comparative example. 図１０（ａ）は、第２実施形態におけるエージング前のはんだバンプの拡大断面図であり、図１０（ｂ）は、第２実施形態におけるエージング後のはんだバンプの拡大断面図である。FIG. 10A is an enlarged sectional view of the solder bump before aging in the second embodiment, and FIG. 10B is an enlarged sectional view of the solder bump after aging in the second embodiment.

本実施形態の説明に先立ち、本願発明者が行った検討結果について説明する。   Prior to the description of the present embodiment, the results of studies conducted by the inventors will be described.

一つの回路基板に複数の半導体素子を搭載してなる半導体装置は、MCM(Multi Chip Module)と呼ばれ、サーバ等の電子機器の高性能化に有用である。   A semiconductor device in which a plurality of semiconductor elements are mounted on one circuit board is called MCM (Multi Chip Module) and is useful for improving the performance of electronic devices such as servers.

MCMにおいては、複数の半導体素子のうちのいずれか一つでも不良となるとMCM自身が不良となってしまう。ここで、各半導体素子の製造歩留まりをYpとし、MCMが備える半導体素子の数をnとすると、MCMの製造歩留まりYtは、Yt＝(Yp)nとなることが知られている。 In MCM, if any one of a plurality of semiconductor elements becomes defective, MCM itself becomes defective. Here, it is known that the manufacturing yield Yt of MCM is Yt = (Yp) n , where Yp is the manufacturing yield of each semiconductor element and n is the number of semiconductor elements included in the MCM.

例えば、n＝4の場合であってYp＝95%のときは、Yt＝81%となる。同様に、n＝4の場合であってYp＝90%のときは、Yt＝65%となる。このように、半導体素子の数nが大きい場合には、半導体素子の製造歩留まりYpが僅かに減少しただけでも、MCMの製造歩留まりYtが大幅に低下してしまう。   For example, when n = 4 and Yp = 95%, Yt = 81%. Similarly, when n = 4 and Yp = 90%, Yt = 65%. As described above, when the number n of semiconductor elements is large, even if the manufacturing yield Yp of the semiconductor elements is slightly reduced, the manufacturing yield Yt of the MCM is greatly reduced.

MCMの製造歩留まりを向上させるには、回路基板に搭載した後に電気的試験で不良が発見された半導体素子を良品に交換するリペアを行うのが有用である。そのリペアにより、回路基板やその上に搭載された他の良品の半導体素子を廃棄する必要がなくなる。   In order to improve the manufacturing yield of MCM, it is useful to repair a semiconductor element that has been found defective in an electrical test after being mounted on a circuit board. The repair eliminates the need to discard the circuit board and other non-defective semiconductor elements mounted thereon.

特に、MCMで使用される回路基板や半導体素子は高価なものが多いため、リペアはMCMの低コスト化にも資することになる。   In particular, since many circuit boards and semiconductor elements used in MCM are expensive, repair contributes to lowering the cost of MCM.

以下に、本願発明者が検討したリペア方法について説明する。   Below, the repair method which this inventor examined is demonstrated.

図１は、本願発明者が検討した半導体装置のリペア方法について模式的に示す断面図である。   FIG. 1 is a cross-sectional view schematically showing a semiconductor device repair method investigated by the present inventors.

リペアの対象となる半導体装置１０は、回路基板１の上に第１〜第３の半導体素子２〜４が搭載されたMCMであり、ここでは第２の半導体素子３に不良が見つかった場合を想定している。なお、第１の半導体素子２と第３の半導体素子４は良品である。   The semiconductor device 10 to be repaired is an MCM in which the first to third semiconductor elements 2 to 4 are mounted on the circuit board 1. Here, a case where a defect is found in the second semiconductor element 3 is shown. Assumed. The first semiconductor element 2 and the third semiconductor element 4 are non-defective products.

また、第２の半導体素子３と第３の半導体素子４は、いずれもはんだバンプ５を介して回路基板１の電極８と接続されている。   The second semiconductor element 3 and the third semiconductor element 4 are both connected to the electrodes 8 of the circuit board 1 through solder bumps 5.

不良品である第２の半導体素子３を回路基板１から取り外すため、その第２の半導体素子３を囲う管状の治具７を用い、その治具７から第２の半導体素子３に選択的に熱風Hを送出する。その熱風Hの温度ははんだバンプ５の融点よりも高く、これにより第２の半導体素子３のはんだバンプ５が溶融し、作業者が回路基板１から第２の半導体素子３を外すことができる。   In order to remove the defective second semiconductor element 3 from the circuit board 1, a tubular jig 7 surrounding the second semiconductor element 3 is used, and the jig 7 selectively selects the second semiconductor element 3. Hot air H is sent out. The temperature of the hot air H is higher than the melting point of the solder bump 5, whereby the solder bump 5 of the second semiconductor element 3 is melted and the operator can remove the second semiconductor element 3 from the circuit board 1.

また、熱風Hは管状の治具７の内側に閉じ込められ、第２半導体素子３の横の良品の半導体素子２、４に熱風Hが当たるのを防止できると期待できる。   Moreover, it can be expected that the hot air H is confined inside the tubular jig 7 and can prevent the hot air H from hitting the non-defective semiconductor elements 2 and 4 next to the second semiconductor element 3.

しかしながら、熱風Hの熱が回路基板１を伝って第２の半導体素子３の周囲に広がり、第１の半導体素子２や第３の半導体素子４が加熱されてしまう。   However, the heat of the hot air H travels along the circuit board 1 and spreads around the second semiconductor element 3, and the first semiconductor element 2 and the third semiconductor element 4 are heated.

その結果、リペア対象ではない第３の半導体素子４のはんだバンプ５に熱ひずみが加わり、半導体装置１０に保障される寿命に至る前に点線円内のようにはんだバンプ５にクラックCが入り、半導体装置１０の信頼性が著しく低下してしまう。   As a result, thermal strain is applied to the solder bumps 5 of the third semiconductor element 4 that is not the repair target, and cracks C enter the solder bumps 5 as shown in the dotted circles before reaching the lifetime guaranteed for the semiconductor device 10. The reliability of the semiconductor device 10 is significantly reduced.

特に、MCMにおいては複数の半導体素子が搭載されるため、リペアが一回で済むとは限らず複数回のリペアを行うことがある。本願発明者の経験によれば、４個の半導体素子を備えたMCMに対しては４回〜８回程度のリペアを行うことが普通である。このように何度もリペアを行うと、リペアのたびに良品の半導体素子のはんだバンプが加熱され、上記のようなクラックCの発生を助長してしまう。   In particular, since a plurality of semiconductor elements are mounted in the MCM, the repair is not always performed once, and a plurality of repairs may be performed. According to the experience of the inventor of the present application, it is common to perform repairs about 4 to 8 times for an MCM having four semiconductor elements. If the repair is performed many times in this way, the solder bumps of the non-defective semiconductor element are heated each time repair is performed, and the generation of the crack C as described above is promoted.

以下に、このようにリペア対象ではない半導体素子のはんだバンプに加わる熱を低減し、半導体装置の信頼性を向上させることが可能な各実施形態について説明する。   In the following, each embodiment capable of reducing the heat applied to the solder bumps of the semiconductor element that is not a repair target and improving the reliability of the semiconductor device will be described.

（第１実施形態）
図２は、本実施形態においてリペアの対象となる半導体装置２０の断面図である。 (First embodiment)
FIG. 2 is a cross-sectional view of the semiconductor device 20 to be repaired in the present embodiment.

この半導体装置２０は、回路基板２１の上に第１〜第３の半導体素子３１〜３３が搭載されたMCMである。第２の半導体素子３２と第３の半導体素子３３はフリップチップ実装により回路基板２１に搭載されており、回路基板２１の第１の電極２４と各半導体素子３２、３３の第２の電極２５とがはんだバンプ２３により接続される。   The semiconductor device 20 is an MCM in which first to third semiconductor elements 31 to 33 are mounted on a circuit board 21. The second semiconductor element 32 and the third semiconductor element 33 are mounted on the circuit board 21 by flip chip mounting. The first electrode 24 of the circuit board 21 and the second electrode 25 of each of the semiconductor elements 32 and 33 Are connected by solder bumps 23.

第１の電極２４の層構造は特に限定されない。この例では、図２の点線円内に示すように、ニッケル膜２４ａと金膜２４ｂとをこの順に積層して第１の電極２４とする。ニッケル膜２４ａの膜厚は例えば１μm〜１０μmであり、金膜２４ｂの膜厚は例えば０．０１μm〜３μmである。   The layer structure of the first electrode 24 is not particularly limited. In this example, a nickel film 24a and a gold film 24b are laminated in this order as shown in a dotted circle in FIG. The thickness of the nickel film 24a is, for example, 1 μm to 10 μm, and the thickness of the gold film 24b is, for example, 0.01 μm to 3 μm.

同様に、第２の電極２５についても、膜厚が１μm〜１０μm程度のニッケル膜２５ａと膜厚が０．０１μm〜１μm程度の金膜２５ｂとをこの順に積層して形成する。   Similarly, the second electrode 25 is formed by laminating a nickel film 25a having a thickness of about 1 μm to 10 μm and a gold film 25b having a thickness of about 0.01 μm to 1 μm in this order.

このように各電極２４、２５の最上層を金膜２４ｂ、２５ｂとすることで、各電極２４、２５の表面が酸化するのを防止できると共に、はんだバンプ２３の濡れ性を良好にすることができる。   Thus, by making the uppermost layer of each electrode 24, 25 into gold films 24b, 25b, it is possible to prevent the surface of each electrode 24, 25 from being oxidized and to improve the wettability of the solder bump 23. it can.

また、はんだバンプ２３の材料としてはSnAgCuはんだを使用する。そのSnAgCuはんだにおける銀と銅の組成比は、はんだバンプ２３の融点や機械的な特性に応じて適宜選定すればよい。以下でははんだバンプ２３の融点が２１７℃程度となるように銀と銅の組成を選定する。   Further, SnAgCu solder is used as the material of the solder bump 23. The composition ratio of silver and copper in the SnAgCu solder may be appropriately selected according to the melting point and mechanical characteristics of the solder bump 23. In the following, the composition of silver and copper is selected so that the melting point of the solder bump 23 is about 217 ° C.

このはんだバンプ２３は概略球形であり、その直径は例えば１０μm〜１０００μm程度である。   The solder bump 23 has a substantially spherical shape, and its diameter is, for example, about 10 μm to 1000 μm.

なお、半導体装置２０の大きさは特に限定されないが、この例では回路基板２１として平面視で一辺の長さが２００mmの正方形のFR-4基板を用い、第２の半導体素子３２を平面視で一辺の長さが３０mmの正方形とする。   Although the size of the semiconductor device 20 is not particularly limited, in this example, a square FR-4 substrate having a side length of 200 mm in plan view is used as the circuit board 21 and the second semiconductor element 32 is seen in plan view. A square with a side length of 30 mm.

また、第２の半導体素子３２には、その周縁部分に上記の第２の電極２５が約１０００個設けられる。   Further, the second semiconductor element 32 is provided with about 1000 of the second electrodes 25 on the peripheral portion thereof.

本実施形態では、この半導体装置２０に対して以下のようにリペアを行うことで、信頼性の高い半導体装置を提供する。   In the present embodiment, a highly reliable semiconductor device is provided by repairing the semiconductor device 20 as follows.

図３〜図６は、本実施形態に係る半導体装置の製造途中の断面図である。   3 to 6 are cross-sectional views in the course of manufacturing the semiconductor device according to the present embodiment.

以下では、各半導体素子３１〜３３のうちで第２の半導体素子３２に不良が見つかり、その半導体素子３２を良品に交換することを想定している。なお、第１の半導体素子３１と第３の半導体素子３３は良品とする。   Hereinafter, it is assumed that a defect is found in the second semiconductor element 32 among the semiconductor elements 31 to 33 and the semiconductor element 32 is replaced with a non-defective product. Note that the first semiconductor element 31 and the third semiconductor element 33 are non-defective products.

この場合、図３に示すように、不良が発見された第２の半導体素子３２を治具７で囲い、その治具７から半導体素子３２に熱風Hを送出して、治具７の下方のはんだバンプ２３を加熱する。   In this case, as shown in FIG. 3, the second semiconductor element 32 in which a defect is found is surrounded by a jig 7, hot air H is sent from the jig 7 to the semiconductor element 32, and The solder bump 23 is heated.

ここで、図１の例とは異なり、本工程ではその熱風Hの温度をはんだバンプ２３の融点よりも低くすることにより、はんだバンプ２３が溶融せずに固化した状態を維持する。このようにはんだの融点よりも低い温度に加熱することを以下ではエージングとも呼ぶ。   Here, unlike the example of FIG. 1, in this step, the temperature of the hot air H is made lower than the melting point of the solder bump 23 to maintain the solder bump 23 in a solidified state without melting. Such heating to a temperature lower than the melting point of the solder is hereinafter also referred to as aging.

前述のようにはんだバンプ２３の融点が２１７℃の場合、エージングによるはんだバンプ２３の加熱温度は７０℃〜２００℃程度とすればよい。また、エージング時間は数十分〜１時間程度とする。   As described above, when the melting point of the solder bump 23 is 217 ° C., the heating temperature of the solder bump 23 by aging may be about 70 ° C. to 200 ° C. The aging time is about several tens of minutes to about 1 hour.

本実施形態では、エージングにより治具７の下方のはんだバンプ２３を１５０℃に加熱すると共に、そのエージング時間を１時間とする。   In the present embodiment, the solder bumps 23 below the jig 7 are heated to 150 ° C. by aging, and the aging time is set to 1 hour.

図７（ａ）は、エージング前のはんだバンプ２３の拡大断面図であり、図７（ｂ）はエージング後のはんだバンプ２３の拡大断面図である。   FIG. 7A is an enlarged sectional view of the solder bump 23 before aging, and FIG. 7B is an enlarged sectional view of the solder bump 23 after aging.

図７（ａ）に示すように、エージングの前においては、はんだバンプ２３と第１の電極２４との界面に第１の合金層２３ａが形成された状態となっている。   As shown in FIG. 7A, before aging, the first alloy layer 23a is formed at the interface between the solder bump 23 and the first electrode 24.

第１の合金層２３ａは、第１の電極２４にはんだバンプ２３を接合した際に形成されたものであって、ニッケル膜２４ａに由来するニッケルとはんだバンプ２３に由来する錫との合金層（NiSn層）である。   The first alloy layer 23 a is formed when the solder bump 23 is bonded to the first electrode 24, and is an alloy layer of nickel derived from the nickel film 24 a and tin derived from the solder bump 23 ( NiSn layer).

なお、第１の電極２４にはんだバンプ２３を接合する際には、金膜２４ｂに含まれる金がはんだバンプ２３に取り込まれるが、この時点では金ははんだバンプ２３内に分散しており、第１の合金層２３ａ内には金は殆ど含まれない。   Note that when the solder bump 23 is joined to the first electrode 24, the gold contained in the gold film 24b is taken into the solder bump 23. At this time, the gold is dispersed in the solder bump 23, and the first One alloy layer 23a contains almost no gold.

一方、図７（ｂ）に示すように、上記のエージングを行うと、第１の合金層２３ａとはんだバンプ２３との間に更に第２の合金層２３ｂが形成される。   On the other hand, as shown in FIG. 7B, when the aging is performed, a second alloy layer 23 b is further formed between the first alloy layer 23 a and the solder bump 23.

第２の合金層２３ｂは、エージング前にはんだバンプ２３に分散していた錫以外の金属原子が第１の合金層２３ａの表層に偏析することで形成される。偏析する金属としては、例えば、金膜２４ｂに由来してはんだバンプ２３に分散していた金や、はんだバンプ２３の材料の一部である銅がある。これにより、第２の合金層２３ｂは、第１の合金層２３ａに元々含まれていた錫とニッケルに加え、金と銅が含まれたSnNiAuCu合金層となる。   The second alloy layer 23b is formed by segregating metal atoms other than tin dispersed in the solder bumps 23 before aging to the surface layer of the first alloy layer 23a. Examples of the segregating metal include gold that is derived from the gold film 24 b and dispersed in the solder bumps 23 and copper that is a part of the material of the solder bumps 23. As a result, the second alloy layer 23b becomes a SnNiAuCu alloy layer containing gold and copper in addition to tin and nickel originally contained in the first alloy layer 23a.

このように錫と銅と金とを含む第２の合金層２３ｂは、その下の第１の合金層２３ａと比較して機械的に脆弱であり、僅かな外力を与えただけでもその層内に破断面２３ｘが形成されることが明らかとなった。   Thus, the second alloy layer 23b containing tin, copper, and gold is mechanically fragile as compared with the first alloy layer 23a therebelow, and even when a slight external force is applied, It was revealed that a fracture surface 23x was formed at the end.

そこで、本実施形態では、図４に示すように、エージングを行った第２の半導体素子３２に対して横から力を加えることによりはんだバンプ２３を破断させ、回路基板２１から半導体素子３２を取り外す。   Therefore, in this embodiment, as shown in FIG. 4, the solder bumps 23 are broken by applying a force from the side to the aged second semiconductor element 32, and the semiconductor element 32 is removed from the circuit board 21. .

本願発明者は、はんだバンプ２３の破断面２３ｘ（図７（ｂ）参照）をSEM/EPMA(Scanning Electron Microscope/ Electron Probe MicroAnalyser)で解析した。その結果、破断面２３ｘは、第２の合金層２３ｂの内部、又は第１の合金層２３ａと第２の合金層２３ｂとの間に位置することが確認された。   The inventor of the present application analyzed the fracture surface 23x (see FIG. 7B) of the solder bump 23 by SEM / EPMA (Scanning Electron Microscope / Electron Probe MicroAnalyser). As a result, it was confirmed that the fracture surface 23x is located inside the second alloy layer 23b or between the first alloy layer 23a and the second alloy layer 23b.

ここで、前述のようにエージングははんだバンプ２３の融点よりも低い温度でお行われるので、はんだバンプ２３の融点以上に加熱する図１の例と比較して、本実施形態ではリペア対象ではない第３の半導体素子３３が加熱され難くなる。   Here, as described above, since aging is performed at a temperature lower than the melting point of the solder bump 23, compared with the example of FIG. The third semiconductor element 33 is hardly heated.

よって、リペア対象ではない良品の第３の半導体素子３３の下のはんだバンプ２３に不要な熱履歴が加わらず、そのはんだバンプ２３にクラックが入るのを防止することができる。   Therefore, unnecessary heat history is not applied to the solder bumps 23 under the non-repairable third semiconductor elements 33, and cracks can be prevented from entering the solder bumps 23.

なお、このように第２の半導体素子３２を取り外す前に、回路基板２１をはんだバンプ２３の融点以上に加熱したのでは、図１の例のように熱ひずみに起因して第３の半導体素子３３のはんだバンプ２３にクラックが入るおそれがある。よって、図３の工程ではんだバンプ２３を加熱してから本工程で第２の半導体素子３２を取り外すまでの期間内に回路基板２１をはんだバンプ２３の融点以上に加熱する工程を行うのは避けるのが好ましい。   If the circuit board 21 is heated above the melting point of the solder bump 23 before removing the second semiconductor element 32 in this way, the third semiconductor element is caused by thermal strain as in the example of FIG. There is a risk of cracks in the 33 solder bumps 23. Therefore, the process of heating the circuit board 21 to the melting point or higher of the solder bump 23 within the period from the heating of the solder bump 23 in the process of FIG. 3 to the removal of the second semiconductor element 32 in the present process is avoided. Is preferred.

次に、図５に示すように、第２の半導体素子３２を取り外した部分の回路基板２１に残存するはんだバンプ２３をはんだ鏝で取り除く。その後、有機溶剤を用いて回路基板２１に残存するフラックスを除去し、回路基板２１の表面を清浄化する。なお、回路基板２１と第２の半導体素子３２との間にアンダーフィル樹脂が充填されている場合には、上記の有機溶剤でアンダーフィル樹脂を除去してもよい。   Next, as shown in FIG. 5, the solder bumps 23 remaining on the circuit board 21 where the second semiconductor element 32 has been removed are removed with a soldering iron. Thereafter, the flux remaining on the circuit board 21 is removed using an organic solvent, and the surface of the circuit board 21 is cleaned. In addition, when underfill resin is filled between the circuit board 21 and the second semiconductor element 32, the underfill resin may be removed with the above organic solvent.

また、有機溶剤によって回路基板２１や良品の半導体素子３１、３３がダメージを受けてしまう場合には、はんだバンプ２３の融点よりも低い温度に回路基板２１を加熱することで、フラックスやアンダーフィル樹脂を軟化して除去してもよい。   Further, when the circuit board 21 and the non-defective semiconductor elements 31 and 33 are damaged by the organic solvent, the circuit board 21 is heated to a temperature lower than the melting point of the solder bump 23 to thereby obtain a flux or underfill resin. May be removed by softening.

その後、図６に示すように、回路基板２１においてリペア対象の第２の半導体素子３２を取り外した部分に、良品の第４の半導体素子３４をはんだバンプ２３を介して回路基板２１に搭載する。   After that, as shown in FIG. 6, a non-defective fourth semiconductor element 34 is mounted on the circuit board 21 via the solder bumps 23 in a portion where the second semiconductor element 32 to be repaired is removed from the circuit board 21.

なお、リペアは、不良の半導体素子をそれと同一種類の良品の半導体素子に交換する目的で行うので、第４の半導体素子３４は交換対象の第２の半導体素子３２と同じ種類である。   The repair is performed for the purpose of replacing a defective semiconductor element with a non-defective semiconductor element of the same type, so that the fourth semiconductor element 34 is the same type as the second semiconductor element 32 to be replaced.

以上によりリペアが終了する。   This completes the repair.

上記した本実施形態によれば、図７（ｂ）に示したように、はんだバンプ２３をその融点よりも低い温度に加熱し、この状態を一定時間保持することで機械的に脆弱な第２の合金層２３ｂを形成することができる。   According to the present embodiment described above, as shown in FIG. 7B, the solder bump 23 is heated to a temperature lower than its melting point, and this state is maintained for a certain time, so that the second mechanically fragile second. The alloy layer 23b can be formed.

そのため、はんだバンプ２３をその融点以上の温度に加熱する図１の例と比較して、リペア対象ではない第３の半導体素子３３の温度を低減でき、不要な熱履歴が原因で当該半導体素子３３のはんだバンプ２３にクラックが入るのを抑制できる。   Therefore, compared with the example of FIG. 1 in which the solder bump 23 is heated to a temperature equal to or higher than its melting point, the temperature of the third semiconductor element 33 that is not a repair target can be reduced, and the semiconductor element 33 is caused by unnecessary thermal history. It is possible to suppress cracks in the solder bumps 23.

また、このように良品の半導体素子３３に熱的なダメージが入り難くなるので、リペア回数を増やしても当該半導体素子３３が不良になるおそれがなく、不良になった半導体素子３３を廃棄する必要がなくなる。   Further, since the non-defective semiconductor element 33 is less likely to be thermally damaged in this way, there is no possibility that the semiconductor element 33 becomes defective even if the number of repairs is increased, and the defective semiconductor element 33 needs to be discarded. Disappears.

次に、本願発明者が行った調査について、図８を参照しながら説明する。   Next, an investigation conducted by the present inventor will be described with reference to FIG.

図８の調査では、図３のエージング時におけるはんだバンプ２３の加熱時間により、はんだバンプ２３と第１の電極２４との接合強度比がどのように変わるのかが調査された。なお、接合強度比は、エージング前の接合強度とエージング後の接合強度との比の百分率である。そして、接合強度は、半導体素子３２に対してその側方から荷重を印加し、第１の電極２４からはんだバンプ２３が剥離したときの当該荷重である。   In the investigation of FIG. 8, it was investigated how the bonding strength ratio between the solder bump 23 and the first electrode 24 changes depending on the heating time of the solder bump 23 during the aging of FIG. The bonding strength ratio is a percentage of the ratio between the bonding strength before aging and the bonding strength after aging. The bonding strength is the load when a load is applied to the semiconductor element 32 from the side and the solder bump 23 is peeled off from the first electrode 24.

また、この調査では、エージング時のはんだバンプ２３の加熱温度が１２５℃と１５０℃の各場合について上記の接合強度比を調べた。前述のように本実施形態に係るはんだバンプ２３の融点は２１７℃程度であるため、１２５℃と１５０℃のいずれの温度を採用した場合でも、エージング時におけるはんだバンプ２３の温度はその融点よりも低いことになる。   Further, in this investigation, the above-mentioned bonding strength ratio was examined in each case where the heating temperature of the solder bump 23 during aging was 125 ° C. and 150 ° C. As described above, since the melting point of the solder bump 23 according to this embodiment is about 217 ° C., the temperature of the solder bump 23 at the time of aging is higher than the melting point regardless of which temperature is 125 ° C. or 150 ° C. It will be low.

図８に示すように、１２５℃と１５０℃のいずれの温度においても加熱時間と共に接合強度比が低下することが明らかとなった。このような接合強度比の低下は、前述のようにはんだバンプ２３に機械的に脆弱な第２の合金層２３ｂ（図７（ｂ）参照）が形成されたためと考えられる。   As shown in FIG. 8, it became clear that the bonding strength ratio decreases with heating time at both temperatures of 125 ° C. and 150 ° C. Such a decrease in the bonding strength ratio is considered to be due to the formation of the mechanically fragile second alloy layer 23b (see FIG. 7B) on the solder bump 23 as described above.

第２の合金層２３ｂは、はんだバンプ２３内に分散していた金が偏析することで形成されるが、上記した第２の合金層２３ｂの脆弱さは主にその金によってもたらされると考えられる。   The second alloy layer 23b is formed by segregation of gold dispersed in the solder bumps 23, and it is considered that the weakness of the second alloy layer 23b is mainly caused by the gold. .

また、１５０℃の場合の方がグラフが急激に低下しており、エージング時にはんだバンプ２３の温度を高めることで短時間で接合強度を弱められることも明らかとなった。   In addition, the graph shows a sharp drop in the case of 150 ° C., and it has been clarified that the bonding strength can be weakened in a short time by increasing the temperature of the solder bump 23 during aging.

なお、リペアに要する時間が数時間に及ぶと半導体装置の製造効率が低下するので、数十分〜１時間程度のエージングではんだバンプ２３の接合強度を弱められるように、エージング時のはんだバンプ２３の加熱温度を７０℃以上とするのが好ましい。   In addition, since the manufacturing efficiency of the semiconductor device is lowered when the time required for repair is several hours, the solder bumps 23 at the time of aging are reduced so that the bonding strength of the solder bumps 23 can be weakened by aging for several tens of minutes to one hour. The heating temperature is preferably 70 ° C. or higher.

更に、本願発明者の計算結果によれば、第２の半導体素子３２に対して５回リペアを行っても、その半導体素子３２の隣の良品の第３の半導体素子３３においては、はんだバンプ２３の寿命が１０年以上となることも明らかとなった。   Further, according to the calculation result of the inventor of the present application, even if the second semiconductor element 32 is repaired five times, in the non-defective third semiconductor element 33 adjacent to the semiconductor element 32, the solder bump 23 It has also become clear that the lifespan of this is over 10 years.

（比較例）
次に、第１実施形態に対する比較例について説明する。 (Comparative example)
Next, a comparative example for the first embodiment will be described.

本比較例では、第１実施形態で説明した第２の半導体素子３２に対し、はんだバンプ２３の融点（約２１７℃）よりも高い３２０℃の温度にはんだバンプ２３を加熱して溶融させ、リペア対象の半導体素子３２を吸着して回路基板２１から引き剥がした。   In this comparative example, the solder bump 23 is heated and melted at a temperature of 320 ° C. higher than the melting point (about 217 ° C.) of the solder bump 23 with respect to the second semiconductor element 32 described in the first embodiment, and repair is performed. The target semiconductor element 32 was adsorbed and peeled off from the circuit board 21.

なお、このようにはんだバンプ２３を加熱する前に、はんだバンプ２３をその融点以上の温度に速やかに加熱できるように回路基板２１に対して予備加熱を行った。その予備加熱の温度は約１５０℃とした。   In addition, before heating the solder bump 23 in this way, the circuit board 21 was preheated so that the solder bump 23 could be quickly heated to a temperature equal to or higher than its melting point. The preheating temperature was about 150 ° C.

第１実施形態と本比較例との相違を図９に示す。   The difference between the first embodiment and this comparative example is shown in FIG.

図９に示すように、本比較例においては、第２の半導体素子３２に対してリペアを５回行ったところ、隣の良品の第３の半導体素子３３において、熱ひずみが原因とみられる断線がはんだバンプ２３に発生した。その結果、リペア対象ではない第３の半導体素子３３のはんだバンプ２３の寿命が５年以下となってしまうことが明らかとなった。   As shown in FIG. 9, in this comparative example, after repairing the second semiconductor element 32 five times, in the adjacent non-defective third semiconductor element 33, there is a disconnection that seems to be caused by thermal strain. It occurred on the solder bump 23. As a result, it has become clear that the life of the solder bumps 23 of the third semiconductor element 33 that is not a repair target is 5 years or less.

これに対し、第１実施形態においては、前述のように第３の半導体素子３３のはんだバンプ２３の寿命が１０年以上となり、比較例よりも長期にわたって半導体装置２０の信頼性が維持できる。   On the other hand, in the first embodiment, the life of the solder bumps 23 of the third semiconductor element 33 is 10 years or longer as described above, and the reliability of the semiconductor device 20 can be maintained for a longer period than the comparative example.

なお、図９において、第１実施形態の加熱温度の下限（１２５℃）と上限（１５０℃）は、図８の調査結果における各温度（１２５℃、１５０℃）と同一である。第１実施形態の加熱温度はこれに限定されず、前述のようにはんだバンプ２３の融点よりも低く、かつ、７０℃以上の温度にはんだバンプ２３を加熱し得る。   In FIG. 9, the lower limit (125 ° C.) and the upper limit (150 ° C.) of the heating temperature of the first embodiment are the same as the temperatures (125 ° C., 150 ° C.) in the investigation result of FIG. 8. The heating temperature of the first embodiment is not limited to this, and the solder bump 23 can be heated to a temperature lower than the melting point of the solder bump 23 and 70 ° C. or higher as described above.

（第２実施形態）
第１実施形態では、前述のようにエージング温度をはんだバンプ２３の融点よりも低くすることで、リペア対象ではない第３の半導体素子３３のはんだバンプ２３に熱ひずみが入り難くした。 (Second Embodiment)
In the first embodiment, as described above, the aging temperature is set lower than the melting point of the solder bump 23, thereby making it difficult for thermal strain to enter the solder bump 23 of the third semiconductor element 33 that is not a repair target.

その熱ひずみを更に低減するには、はんだバンプ２３の材料としてその融点がなるべく低いものを使用するのが好ましい。   In order to further reduce the thermal strain, it is preferable to use a material for the solder bump 23 having a melting point as low as possible.

そこで、本実施形態では、低融点化に有用なビスマスが添加されたSnBiはんだをはんだバンプ２３の材料として使用する。錫とビスマスの組成比にもよるが、このはんだバンプ２３の融点は１４９℃程度であり、第１実施形態の融点（約２１７℃）よりも低い。   Therefore, in this embodiment, SnBi solder to which bismuth useful for lowering the melting point is added is used as a material for the solder bump 23. Although depending on the composition ratio of tin and bismuth, the melting point of the solder bump 23 is about 149 ° C., which is lower than the melting point (about 217 ° C.) of the first embodiment.

図１０（ａ）は、エージング前の本実施形態に係るはんだバンプ２３の拡大断面図であり、図１０（ｂ）はエージング後のはんだバンプ２３の拡大断面図である。   FIG. 10A is an enlarged sectional view of the solder bump 23 according to the present embodiment before aging, and FIG. 10B is an enlarged sectional view of the solder bump 23 after aging.

なお、図１０（ａ）、（ｂ）において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。   10A and 10B, the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted below.

図１０（ａ）に示すように、エージング前においては、第１実施形態と同様にはんだバンプ２３と第１の電極２４の界面に第１の合金層２３ａとしてNiSn層が形成される。   As shown in FIG. 10A, before aging, a NiSn layer is formed as a first alloy layer 23a at the interface between the solder bump 23 and the first electrode 24, as in the first embodiment.

このはんだバンプ２３に対してエージングを行うと、図１０（ｂ）に示すように、第１の合金層２３ａとはんだバンプ２３との間に更に第２の合金層２３ｂが形成される。   When aging is performed on the solder bump 23, a second alloy layer 23b is further formed between the first alloy layer 23a and the solder bump 23, as shown in FIG.

エージングは、はんだバンプ２３の融点（約１４９℃）よりも低い温度で行われる。この例では、はんだバンプ２３を１００℃程度の温度に１時間加熱することでエージングを行い、第２の合金層２３ｂを形成する。   Aging is performed at a temperature lower than the melting point (about 149 ° C.) of the solder bump 23. In this example, aging is performed by heating the solder bump 23 to a temperature of about 100 ° C. for 1 hour, thereby forming the second alloy layer 23b.

第２の合金層２３ｂは、エージング前にはんだバンプ２３に分散していた錫以外の金属原子が第１の合金層２３ａの表層に偏析することで形成される。本実施形態において偏析する金属としては、金膜２４ｂに由来してはんだバンプ２３に分散していた金と、はんだバンプ２３の材料の一部であるビスマスがある。これにより、第２の合金層２３ｂは、第１の合金層２３ａに元々含まれていた錫とニッケルに加え、金とビスマスが含まれたSnNiAuBi合金層となる。   The second alloy layer 23b is formed by segregating metal atoms other than tin dispersed in the solder bumps 23 before aging to the surface layer of the first alloy layer 23a. In the present embodiment, the segregated metal includes gold that is derived from the gold film 24 b and dispersed in the solder bumps 23 and bismuth that is a part of the material of the solder bumps 23. Thus, the second alloy layer 23b becomes a SnNiAuBi alloy layer containing gold and bismuth in addition to tin and nickel originally contained in the first alloy layer 23a.

錫と金とビスマスとを含む第２の合金層２３ｂは、その下の第１の合金層２３ａと比較して機械的に脆弱であり、僅かな外力を与えただけでもその層内に破断面２３ｘが形成され、リペア対象の半導体素子２２を回路基板２１から簡単に取り外すことができる。   The second alloy layer 23b containing tin, gold, and bismuth is mechanically fragile as compared with the first alloy layer 23a therebelow, and even if a slight external force is applied, the second alloy layer 23b is broken in the layer. 23x is formed, and the semiconductor element 22 to be repaired can be easily removed from the circuit board 21.

本願発明者の調査によると、はんだバンプ２３の破断面２３ｘをSEM/EPMAで解析した結果、破断面２３ｘは、第２の合金層２３ｂの内部、又は第１の合金層２３ａと第２の合金層２３ｂとの間に位置することが確認された。   According to the inventor's investigation, as a result of analyzing the fracture surface 23x of the solder bump 23 by SEM / EPMA, the fracture surface 23x is the inside of the second alloy layer 23b or the first alloy layer 23a and the second alloy. It was confirmed to be located between the layers 23b.

以上説明した本実施形態によれば、ビスマスにより融点が低くされたはんだバンプ２３を使用するので、エージング時のはんだバンプ２３の温度を第１実施形態よりも低くできる。その結果、リペア対象となっていない良品の半導体素子が受ける熱的なダメージを第１実施形態よりも低減することが可能となる。   According to the present embodiment described above, since the solder bump 23 whose melting point is lowered by bismuth is used, the temperature of the solder bump 23 during aging can be made lower than that in the first embodiment. As a result, it is possible to reduce the thermal damage received by a good semiconductor element that is not a repair target, as compared with the first embodiment.

本願発明者の計算結果によれば、同一の半導体素子に対して５回リペアを行っても、その半導体素子の隣の良品の半導体素子においては、はんだバンプ２３の寿命が１０年以上となることも明らかとなった。   According to the calculation result of the inventor of the present application, the life of the solder bump 23 becomes 10 years or more in a non-defective semiconductor element adjacent to the semiconductor element even if the same semiconductor element is repaired five times. It became clear.

以上説明した各実施形態に関し、更に以下の付記を開示する。   The following additional notes are disclosed for each embodiment described above.

（付記１） 回路基板の電極と半導体素子とを接続している錫を含むはんだバンプを、該はんだバンプの融点よりも低い温度に加熱する工程と、
前記はんだバンプを加熱する工程の後、前記回路基板から前記半導体素子を外す工程と、
を有する半導体装置の製造方法。 (Additional remark 1) The process of heating the solder bump containing the tin which has connected the electrode of a circuit board, and a semiconductor element to temperature lower than melting | fusing point of this solder bump,
After the step of heating the solder bump, removing the semiconductor element from the circuit board;
A method for manufacturing a semiconductor device comprising:

（付記２） 前記はんだバンプを加熱する工程の前において、前記はんだバンプ中に金が分散していると共に、前記電極と前記はんだバンプとの間に、前記電極と前記はんだバンプの各々の材料の第１の合金層が形成されており、
前記はんだバンプを加熱する工程により、前記金を含む第２の合金層が前記第１の合金層の上に形成されることを特徴とする付記１に記載の半導体装置の製造方法。 (Appendix 2) Before the step of heating the solder bump, gold is dispersed in the solder bump, and the material of each of the electrode and the solder bump is between the electrode and the solder bump. A first alloy layer is formed;
The method for manufacturing a semiconductor device according to appendix 1, wherein the second alloy layer containing gold is formed on the first alloy layer by heating the solder bump.

（付記３） 前記電極はニッケル膜を有し、
前記第１の合金層は、錫とニッケルとの合金層であることを特徴とする付記２に記載の半導体装置の製造方法。 (Appendix 3) The electrode has a nickel film,
The method for manufacturing a semiconductor device according to appendix 2, wherein the first alloy layer is an alloy layer of tin and nickel.

（付記４） 前記はんだバンプは、錫、銀、及び銅を含むことを特徴とする付記１乃至付記３のいずれかに記載の半導体装置の製造方法。   (Additional remark 4) The said solder bump contains tin, silver, and copper, The manufacturing method of the semiconductor device in any one of Additional remark 1 thru | or Additional remark 3 characterized by the above-mentioned.

（付記５） 前記はんだバンプは、錫とビスマスとを含むことを特徴とする付記１乃至付記３のいずれかに記載の半導体装置の製造方法。   (Additional remark 5) The said solder bump contains tin and bismuth, The manufacturing method of the semiconductor device in any one of Additional remark 1 thru | or Additional remark 3 characterized by the above-mentioned.

（付記６） 前記はんだバンプを加熱する工程の後であって、前記半導体素子を外す工程の前に、前記はんだバンプの融点以上の温度に前記回路基板を加熱する工程を行わないことを特徴とする付記１乃至付記５のいずれかに記載の半導体装置の製造方法。   (Additional remark 6) It is after the process of heating the said solder bump, Comprising: The process of heating the said circuit board to the temperature more than melting | fusing point of the said solder bump is not performed before the process of removing the said semiconductor element, It is characterized by the above-mentioned. A manufacturing method of a semiconductor device according to any one of appendix 1 to appendix 5.

（付記７） 前記はんだバンプを加熱する工程において、前記はんだバンプを７０℃以上に加熱することを特徴とする付記１乃至付記６のいずれかに記載の半導体装置の製造方法。   (Supplementary note 7) The method for manufacturing a semiconductor device according to any one of supplementary notes 1 to 6, wherein in the step of heating the solder bump, the solder bump is heated to 70 ° C. or higher.

（付記８） 前記半導体素子を外す工程の後、該半導体素子を外した部分の前記回路基板に、前記半導体素子とは別の半導体素子をはんだバンプを介して接続する工程を更に有することを特徴とする付記１乃至付記７のいずれかに記載の半導体素子の製造方法。   (Supplementary note 8) After the step of removing the semiconductor element, the method further includes a step of connecting a semiconductor element different from the semiconductor element to the circuit board in a portion where the semiconductor element is removed via a solder bump. A method for manufacturing a semiconductor element according to any one of appendix 1 to appendix 7.

（付記９） 前記はんだバンプを加熱する工程の前において、複数の前記半導体素子が前記はんだバンプで前記回路基板に接続されており、
前記はんだバンプを加熱する工程において、複数の前記半導体素子のうちの一の該半導体素子の前記はんだバンプを加熱することを特徴とする付記１乃至付記８のいずれかに記載の半導体装置の製造方法。 (Supplementary Note 9) Before the step of heating the solder bump, a plurality of the semiconductor elements are connected to the circuit board by the solder bump,
9. The method of manufacturing a semiconductor device according to any one of appendix 1 to appendix 8, wherein in the step of heating the solder bump, the solder bump of one of the semiconductor elements is heated. .

１…回路基板、２〜４…第１〜第３の半導体素子、５、２３…はんだバンプ、７…治具、８…第１の電極、１０、２０…半導体装置、２１…回路基板、２３ａ…第１の合金層、２３ｂ…第２の合金層、２３ｘ…破断面、２４…第１の電極…２４ａ、２５ａ…ニッケル膜、２４ｂ、２５ｂ…金膜、３１〜３３…第１〜第３の半導体素子。 DESCRIPTION OF SYMBOLS 1 ... Circuit board, 2-4 ... 1st-3rd semiconductor element 5, 23 ... Solder bump, 7 ... Jig, 8 ... 1st electrode 10, 20 ... Semiconductor device, 21 ... Circuit board, 23a ... first alloy layer, 23b ... second alloy layer, 23x ... fracture surface, 24 ... first electrode ... 24a, 25a ... nickel film, 24b, 25b ... gold film, 31-33 ... first to third Semiconductor element.

Claims (5)

回路基板の電極と半導体素子とを接続している錫を含むはんだバンプを、該はんだバンプの融点よりも低い温度に加熱する工程と、
前記はんだバンプを加熱する工程の後、前記回路基板から前記半導体素子を外す工程と、
を有する半導体装置の製造方法。 Heating the solder bump containing tin connecting the electrode of the circuit board and the semiconductor element to a temperature lower than the melting point of the solder bump;
After the step of heating the solder bump, removing the semiconductor element from the circuit board;
A method for manufacturing a semiconductor device comprising: 前記はんだバンプを加熱する工程の前において、前記はんだバンプ中に金が分散していると共に、前記電極と前記はんだバンプとの間に、前記電極と前記はんだバンプの各々の材料の第１の合金層が形成されており、
前記はんだバンプを加熱する工程により、前記金を含む第２の合金層が前記第１の合金層の上に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。 Before the step of heating the solder bump, gold is dispersed in the solder bump, and a first alloy of each material of the electrode and the solder bump is interposed between the electrode and the solder bump. A layer is formed,
2. The method of manufacturing a semiconductor device according to claim 1, wherein the second alloy layer containing gold is formed on the first alloy layer by heating the solder bump. 前記はんだバンプを加熱する工程の後であって、前記半導体素子を外す工程の前に、前記はんだバンプの融点以上の温度に前記回路基板を加熱する工程を行わないことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。   The step of heating the circuit board to a temperature equal to or higher than the melting point of the solder bump is not performed after the step of heating the solder bump and before the step of removing the semiconductor element. Alternatively, a method of manufacturing a semiconductor device according to claim 2. 前記半導体素子を外す工程の後、該半導体素子を外した部分の前記回路基板に、前記半導体素子とは別の半導体素子をはんだバンプを介して接続する工程を更に有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体素子の製造方法。   The method further comprising the step of connecting, after the step of removing the semiconductor element, a semiconductor element different from the semiconductor element via a solder bump to the portion of the circuit board from which the semiconductor element has been removed. The manufacturing method of the semiconductor element of any one of Claim 1 thru | or 3. 前記はんだバンプを加熱する工程の前において、複数の前記半導体素子が前記はんだバンプで前記回路基板に接続されており、
前記はんだバンプを加熱する工程において、複数の前記半導体素子のうちの一の該半導体素子の前記はんだバンプを加熱することを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。 Before the step of heating the solder bump, a plurality of the semiconductor elements are connected to the circuit board by the solder bump,
5. The semiconductor according to claim 1, wherein, in the step of heating the solder bump, the solder bump of one of the plurality of semiconductor elements is heated. Device manufacturing method.
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