JP2015049906A5 - - Google Patents

Claims (5)

1. データ処理システムであって、
   ブートコードを記憶するように構成されているブート読み出し専用メモリ（ＲＯＭ）と、
   パッチ命令を記憶するように構成されているワンタイムプログラマブル（ＯＴＰ）記憶回路と、
   ランダムアクセスメモリ（ＲＡＭ）と、
   前記ブートＲＯＭ、前記ＯＴＰ記憶回路及び前記ＲＡＭに結合されているプロセッサであり、前記プロセッサは、
   前記データ処理システムのリセットに応答して、１つ以上のパッチ命令を前記ＯＴＰ記憶回路から前記ＲＡＭにコピーするように、かつ、
   前記ブートコードの実行中、前記ブートコードのブート命令の代わりに前記ＲＡＭからの前記パッチ命令のうちの１つ以上を実行するように、構成されている、プロセッサと、
   前記ＲＯＭに結合されているＲＯＭコントローラであり、前記ＯＴＰ記憶回路は、ＲＯＭコントローラ構成データを記憶するように構成されており、前記プロセッサは、前記データ処理システムの前記リセットに応答して、前記ＲＯＭコントローラ構成データを使用して前記ＲＯＭコントローラを構成するように、さらに構成されており、前記ＲＯＭコントローラ構成データは、前記パッチ命令の前記ＲＡＭ内の場所を示す、ＲＯＭコントローラと、
   を含む、
   データ処理システム。
2. データ処理システムであって、
   ブートコードを記憶するように構成されているブート読み出し専用メモリ（ＲＯＭ）と、
   パッチ命令を記憶するように構成されているワンタイムプログラマブル（ＯＴＰ）記憶回路と、
   ランダムアクセスメモリ（ＲＡＭ）と、
   前記ブートＲＯＭ、前記ＯＴＰ記憶回路及び前記ＲＡＭに結合されているプロセッサであり、前記プロセッサは、
   前記データ処理システムのリセットに応答して、１つ以上のパッチ命令を前記ＯＴＰ記憶回路から前記ＲＡＭにコピーするように、かつ、
   前記ブートコードの実行中、前記ブートコードのブート命令の代わりに前記ＲＡＭからの前記パッチ命令のうちの１つ以上を実行するように、構成されている、プロセッサと、
   前記ＲＯＭに結合されているＲＯＭコントローラであり、前記ＯＴＰ記憶回路は、ＲＯＭコントローラ構成データを記憶するように構成されており、前記プロセッサは、前記データ処理システムの前記リセットに応答して、前記ＲＯＭコントローラ構成データを使用して前記ＲＯＭコントローラを構成するように、さらに構成されており、前記ＲＯＭコントローラ構成データは、前記パッチ命令の前記ＲＡＭ内の場所を示す、ＲＯＭコントローラと、
   ＲＯＭロックビットを記憶するように構成されている記憶回路であり、前記プロセッサは、前記１つ以上のパッチ命令が前記ＯＴＰ記憶回路から前記ＲＡＭにコピーされた後に、前記ＲＯＭロックビットをアサートするように構成されている、記憶回路と、
   を含む、
   データ処理システム。
3. データ処理システムであって、
   ブートコードを記憶するように構成されているブート読み出し専用メモリ（ＲＯＭ）と、
   パッチ命令を記憶するように構成されているワンタイムプログラマブル（ＯＴＰ）記憶回路と、
   ランダムアクセスメモリ（ＲＡＭ）と、
   前記ブートＲＯＭ、前記ＯＴＰ記憶回路及び前記ＲＡＭに結合されているプロセッサであり、前記プロセッサは、
   前記データ処理システムのリセットに応答して、１つ以上のパッチ命令を前記ＯＴＰ記憶回路から前記ＲＡＭにコピーするように、かつ、
   前記ブートコードの実行中、前記ブートコードのブート命令の代わりに前記ＲＡＭからの前記パッチ命令のうちの１つ以上を実行するように、構成されている、プロセッサと、
   前記ＲＯＭに結合されているＲＯＭコントローラであり、前記ＯＴＰ記憶回路は、ＲＯＭコントローラ構成データを記憶するように構成されており、前記プロセッサは、前記データ処理システムの前記リセットに応答して、前記ＲＯＭコントローラ構成データを使用して前記ＲＯＭコントローラを構成するように、さらに構成されており、前記ＲＯＭコントローラ構成データは、前記パッチ命令の前記ＲＡＭ内の場所を示す、ＲＯＭコントローラと、
   を含み、
   さらに、前記ブートコードは、ＲＯＭコントローラ構成命令を含み、前記プロセッサは、前記データ処理システムの前記リセットに応答して、前記ＲＯＭコントローラ構成データを使用して、前記ＲＯＭからの前記ＲＯＭコントローラ構成命令の実行に応答して、前記ＲＯＭコントローラを構成するように、構成されている、
   データ処理システム。
4. ブート読み出し専用メモリ（ＲＯＭ）と、ワンタイムプログラマブル（ＯＴＰ）記憶回路と、ランダムアクセスメモリ（ＲＡＭ）とを有するデータ処理システムにおいて、
   システムリセット信号を受信する、受信工程と、
   前記システムリセット信号に応答して、少なくとも１つのパッチ命令を前記ＯＴＰ記憶回路から前記ＲＡＭにコピーする、コピー工程と、
   前記ブートＲＯＭからのブートコードを実行する、実行工程であり、前記ブートコードの実行中、前記ＲＡＭ内の前記少なくとも１つのパッチ命令が、前記ブートコードのブート命令の代わりに実行される、実行工程と、
   前記システムリセット信号に応答して、前記ブートＲＯＭからの前記ブートコードの構成命令を実行して、前記ＯＴＰ記憶回路内に記憶されている構成データを使用して前記ＲＯＭに結合されているＲＯＭコントローラを構成する、実行工程であり、ＲＯＭ構成データは、前記パッチ命令の前記ＲＡＭ内の場所を示す、実行工程と、
   を含む、
   方法。
5. データ処理システムであって、
   パッチコピー命令を含むブートコードを記憶するように構成されているブート読み出し専用メモリ（ＲＯＭ）と、
   前記ブートＲＯＭに結合されているＲＯＭコントローラと、
   パッチ命令を記憶するように構成されているワンタイムプログラマブル（ＯＴＰ）記憶回路と、
   ランダムアクセスメモリ（ＲＡＭ）と、
   前記ブートＲＯＭ、前記ＲＯＭコントローラ、前記ＯＴＰ記憶回路及び前記ＲＡＭに結合されているプロセッサであり、前記プロセッサは、前記データ処理システムのリセットに応答して、
   前記ＲＯＭコントローラから受信されるリセットベクトルが示す場所において前記ブートコードの実行を開始するように、
   前記パッチコピー命令を実行して、少なくとも１つのパッチ命令を前記ＯＴＰ記憶回路から前記ＲＡＭにコピーするように、かつ、
   前記ブートコードの実行を継続するように、構成されており、前記ブートコードの実行中、前記ＲＡＭからの前記少なくとも１つのパッチ命令は、前記ブートコードのブート命令の代わりに実行される、プロセッサと、
   を含む、
   データ処理システム。