JP2014194770A5

JP2014194770A5 -

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Publication number: JP2014194770A5
Application number: JP2014051191A
Authority: JP
Filing date: 2014-03-14
Publication date: 2015-07-09
Anticipated expiration: 2034-03-14

Description

適切なリソース（１つまたは複数）および／または情報の他の例は、限定ではないが、復号化後命令プロセッサロジック５０７を有する物理プロセッサまたは論理プロセッサとは異なる物理プロセッサまたは論理プロセッサ（例えば、コア、ハードウエアスレッド、スレッドコンテキスト等）内のリソース（１つまたは複数）および／または情報を含む。これらの異なる物理または論理プロセッサは、同一または異なるソケット内にあるとすることができる。例として述べるが、エミュレーションモードにあるときにエミュレーションモードアウェア制御ロジック５２０は、エミュレーションモードにないときには復号化後命令プロセッサロジック５０７に利用可能とならない他のソケットの他のコアの情報および／またはリソース（１つまたは複数）へのアクセス（例えば、コアのステータスのクエリ）が可能になることがある。

例１２は、先行するいずれかの例のプロセッサを含み、オプションとして、リソースおよび情報のうちの少なくとも１つは、他の論理プロセッサおよび他の物理プロセッサのうちの１つにおけるリソースおよび情報のうちの少なくとも１つを包含する。

これも認識されるように、この明細書全体を通じて使用されている「一実施形態」、「実施形態」、または「１つまたは複数の実施形態」は、例えば特定の特徴が本発明の実施に含まれることがあるという意味である。同様に、これも認識されるように、説明の中では、開示を効率化し、本発明の多様な態様の理解を補助する目的のために多様な特徴がしばしば単一の実施形態、図面、またはそれの記述にグループ化されている。しかしながら、この開示の方法は、本発明が各請求項の中で明示的に言及されているより多くの特徴を必要とする意図を反映するとして解釈されるものではない。むしろ、以下の特許請求の範囲は、発明的態様が単一の開示された実施形態のすべての特徴より少ないところにある得ることを反映している。したがって、発明を実施するための形態に続く特許請求の範囲は、ここに明示的にこの発明を実施するための形態に組み込まれる。各請求項はそれ自身が本発明の別個の実施形態として実施され得る。
（項目１）
第１の命令を受信し、上記第１の命令がエミュレーションされることを決定する復号化ロジックと、
上記復号化ロジックと結合されたエミュレーションモードアウェア復号化後命令プロセッサロジックであって、上記第１の命令のエミュレーションに使用される１つまたは複数の命令からなるセットの命令から復号化された１つまたは複数の制御信号を、エミュレーションモードにあるときはエミュレーションモードにないときと異なって処理するエミュレーションモードアウェア復号化後命令プロセッサロジックと
を備えるプロセッサ。
（項目２）
上記第１の命令は、より多くの動作が実施されることを上記第１の命令を伴うことから、上記セットの各命令より複雑である、項目１に記載のプロセッサ。
（項目３）
上記プロセッサは、命令セットの任意の命令の実装にマイクロコードを使用しない、項目２に記載のプロセッサ。
（項目４）
上記１つまたは複数の命令からなるセットの各命令は、上記第１の命令と同じ命令セットの命令である、項目１に記載のプロセッサ。
（項目５）
上記エミュレーションモードアウェア復号化後命令プロセッサロジックは、上記１つまたは複数の制御信号を処理する間にエミュレーションロジックに対して生じる例外条件をレポートするエミュレーションモードアウェア例外条件ハンドラロジックを有する、項目１に記載のプロセッサ。
（項目６）
上記エミュレーションモードアウェア例外条件ハンドラロジックは、上記第１の命令のアドレスをスタック内に格納する、項目５に記載のプロセッサ。
（項目７）
上記エミュレーションモードアウェア例外条件ハンドラロジックは、上記例外条件のインジケータ、および上記例外条件のためのエラーコードを上記エミュレーションロジックに結合された１つまたは複数のレジスタ内に格納する、項目５に記載のプロセッサ。
（項目８）
上記エミュレーションモードアウェア例外条件ハンドラロジックは、上記例外条件に応答して例外条件ハンドラに対して制御を直接移すことを回避し、上記エミュレーションロジックの１つまたは複数の命令が上記例外条件ハンドラに制御を移す、項目５に記載のプロセッサ。
（項目９）
上記エミュレーションモードアウェア復号化後命令プロセッサロジックは、エミュレーションモードアウェアアクセス制御ロジックを有し、上記１つまたは複数の制御信号によるリソースおよび情報のうちの少なくとも１つへのアクセスを、上記エミュレーションモードにあるときには上記エミュレーションモードにないときとは異なって制御する、項目１に記載のプロセッサ。
（項目１０）
上記エミュレーションモードアウェアアクセス制御ロジックは、上記エミュレーションモードにあるときには上記リソースおよび上記情報のうちの上記少なくとも１つへのアクセスを許可し、上記エミュレーションモードにないときには上記リソースおよび上記情報のうちの上記少なくとも１つへのアクセスを防止する、項目９に記載のプロセッサ。
（項目１１）
上記リソースおよび上記情報のうちの上記少なくとも１つは、セキュリティロジック、安全情報、暗号化ロジック、解読ロジック、乱数発生器ロジック、オペレーティングシステムによるアクセスのために確保されたロジック、オペレーティングシステムによるアクセスのために確保されたメモリの部分、およびオペレーティングシステムによるアクセスのために確保された情報のうちの少なくとも１つを含む、項目１０に記載のプロセッサ。
（項目１２）
上記リソースおよび上記情報のうちの上記少なくとも１つは、他の論理プロセッサおよび他の物理プロセッサのうちの１つにおけるリソースおよび情報のうちの少なくとも１つを含む、項目１０に記載のプロセッサ。
（項目１３）
上記１つまたは複数からなる命令のセットは、少なくとも３つの命令を含む、項目１に記載のプロセッサ。
（項目１４）
第１の命令を受信することと、
上記第１の命令のエミュレーションを行なうことを決定することと、
上記第１の命令のエミュレーションに使用される１つまたは複数の命令からなるセットを受信することと、
上記セットの命令から引き出される１つまたは複数の制御信号をエミュレーションモードにあるときには上記エミュレーションモードにないときと異なって処理することと
を備えるプロセッサ内における方法。
（項目１５）
上記第１の命令を受信することは、上記１つまたは複数からなる命令のセットの各命令より複雑な上記第１の命令を受信することを有する、項目１４に記載の方法。
（項目１６）
上記１つまたは複数からなる命令のセットを受信することは、上記第１の命令と同じ命令セットの各命令である１つまたは複数の命令を受信することを有する、項目１４に記載の方法。
（項目１７）
上記処理することは、
上記１つまたは複数の制御信号を処理する間にエミュレーションロジックに対して生じる例外条件をレポートすることと、
上記エミュレーションロジックの１つまたは複数の命令を実行し、例外条件ハンドラに制御を移すことと
を有する、項目１４に記載の方法。
（項目１８）
上記レポートすることは、
１つまたは複数のレジスタ内に上記例外条件のインジケータを格納することと、
スタック内に上記第１の命令のアドレスを格納することと
を含む、項目１７に記載の方法。
（項目１９）
上記処理することは、上記１つまたは複数の制御信号によるリソースおよび情報のうちの少なくとも１つに対するアクセスを、エミュレーションモードにあるときは上記エミュレーションモードにないときと異なって制御することを含む、項目１４に記載の方法。
（項目２０）
上記アクセスを異なって制御することは、
上記エミュレーションモードにあるときには上記リソースおよび上記情報の上記少なくとも１つに対するアクセスを許可することと、
上記エミュレーションモードにないときには上記リソースおよび上記情報の上記少なくとも１つに対するアクセスを防止することと
を含む、項目１９に記載の方法。
（項目２１）
相互接続と、
上記相互接続に結合されたプロセッサであって、
第１の命令を受信し、上記第１の命令がエミュレーションされることを決定する復号化ロジックと、
上記復号化ロジックと結合されたエミュレーションモードアウェア復号化後命令プロセッサロジックであって、上記第１の命令のエミュレーションに使用される１つまたは複数の命令からなるセットの命令から復号化された１つまたは複数の制御信号を、エミュレーションモードにあるときはエミュレーションモードにないときと異なって処理するエミュレーションモードアウェア復号化後命令プロセッサロジックと
を有するプロセッサと、
上記相互接続に結合されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）と
を備える、命令を処理するシステム。
（項目２２）
上記エミュレーションモードアウェア復号化後命令プロセッサロジックは、上記１つまたは複数の制御信号を処理する間にエミュレーションロジックに対して生じる例外条件をレポートするエミュレーションモードアウェア例外条件ハンドラロジックを含む、項目２１に記載のシステム。

Claims

第１の命令を受信し、前記第１の命令がエミュレーションされることを決定する復号化ロジックと、
前記復号化ロジックと結合されたエミュレーションモードアウェア復号化後命令プロセッサロジックであって、前記第１の命令のエミュレーションに使用される１つまたは複数の命令からなるセットの命令から復号化された１つまたは複数の制御信号を、エミュレーションモードにあるときは前記エミュレーションモードにないときと異なって処理するエミュレーションモードアウェア復号化後命令プロセッサロジックと
を備え、
前記エミュレーションモードアウェア復号化後命令プロセッサロジックは、前記１つまたは複数の制御信号に関連する例外条件を、前記エミュレーションモードにあるときは前記エミュレーションモードにないときと異なって処理し、
前記１つまたは複数の制御信号を復号化する前記命令のアドレスに代えて、前記第１の命令のアドレスをスタックに格納する、プロセッサ。
前記第１の命令は、より多くの動作が実施されることを前記第１の命令を伴うことから、前記セットの各命令より複雑である、請求項１に記載のプロセッサ。
前記プロセッサは、命令セットの任意の命令の実装にマイクロコードを使用しない、請求項２に記載のプロセッサ。
前記１つまたは複数の命令からなるセットの各命令は、前記第１の命令と同じ命令セットの命令である、請求項１から３のいずれか１項に記載のプロセッサ。
前記エミュレーションモードアウェア復号化後命令プロセッサロジックは、前記１つまたは複数の制御信号を処理する間にエミュレーションロジックに対して生じる前記例外条件をレポートするエミュレーションモードアウェア例外条件ハンドラロジックを有する、請求項１から４のいずれか１項に記載のプロセッサ。
前記エミュレーションモードアウェア例外条件ハンドラロジックは、前記例外条件のインジケータ、および前記例外条件のためのエラーコードを前記エミュレーションロジックに結合された１つまたは複数のレジスタ内に格納する、請求項５に記載のプロセッサ。
前記エミュレーションモードアウェア例外条件ハンドラロジックは、前記例外条件に応答して例外条件ハンドラに対して制御を直接移すことを回避し、前記エミュレーションロジックの１つまたは複数の命令が前記例外条件ハンドラに制御を移す、請求項５または６に記載のプロセッサ。
前記エミュレーションモードアウェア復号化後命令プロセッサロジックは、エミュレーションモードアウェアアクセス制御ロジックを有し、前記１つまたは複数の制御信号によるリソースおよび情報のうちの少なくとも１つへのアクセスを、前記エミュレーションモードにあるときには前記エミュレーションモードにないときとは異なって制御する、請求項１から４のいずれか１項に記載のプロセッサ。
前記エミュレーションモードアウェアアクセス制御ロジックは、前記エミュレーションモードにあるときには前記リソースおよび前記情報のうちの前記少なくとも１つへのアクセスを許可し、前記エミュレーションモードにないときには前記リソースおよび前記情報のうちの前記少なくとも１つへのアクセスを防止する、請求項８に記載のプロセッサ。
前記リソースおよび前記情報のうちの前記少なくとも１つは、セキュリティロジック、安全情報、暗号化ロジック、解読ロジック、乱数発生器ロジック、オペレーティングシステムによるアクセスのために確保されたロジック、オペレーティングシステムによるアクセスのために確保されたメモリの部分、およびオペレーティングシステムによるアクセスのために確保された情報のうちの少なくとも１つを含む、請求項８または９に記載のプロセッサ。
前記リソースおよび前記情報のうちの前記少なくとも１つは、他の論理プロセッサおよび他の物理プロセッサのうちの１つに置かれる、請求項８または９に記載のプロセッサ。
前記１つまたは複数からなる命令のセットは、少なくとも３つの命令を含む、請求項１から１１のいずれか１項に記載のプロセッサ。
第１の命令を受信することと、
前記第１の命令のエミュレーションを行なうことを決定することと、
前記第１の命令のエミュレーションに使用される１つまたは複数の命令からなるセットを受信することと、
前記セットの命令から引き出される１つまたは複数の制御信号をエミュレーションモードにあるときには前記エミュレーションモードにないときと異なって処理することと
を備え、
前記１つまたは複数の制御信号を異なって処理することは、
前記１つまたは複数の制御信号を引き出す命令のアドレスをスタックに格納することに代えて、前記１つまたは複数の制御信号に対応する例外条件の後に、前記第１の命令のアドレスを前記スタックに格納することを有する、プロセッサ内における方法。
前記第１の命令を受信することは、前記１つまたは複数からなる命令のセットの各命令より複雑な前記第１の命令を受信することを有する、請求項１３に記載の方法。
前記１つまたは複数からなる命令のセットを受信することは、前記第１の命令と同じ命令セットの各命令である１つまたは複数の命令を受信することを有する、請求項１３または１４に記載の方法。
前記処理することは、
前記１つまたは複数の制御信号を処理する間にエミュレーションロジックに対して生じる前記例外条件をレポートすることと、
前記エミュレーションロジックの１つまたは複数の命令を実行し、例外条件ハンドラに制御を移すことと
を有する、請求項１３から１５のいずれか１項に記載の方法。
前記レポートすることは、
１つまたは複数のレジスタ内に前記例外条件のインジケータを格納することと、
前記スタック内に前記第１の命令の前記アドレスを格納することと
を含む、請求項１６に記載の方法。
前記処理することは、前記１つまたは複数の制御信号によるリソースおよび情報のうちの少なくとも１つに対するアクセスを、エミュレーションモードにあるときは前記エミュレーションモードにないときと異なって制御することを含む、請求項１３から１５のいずれか１項に記載の方法。
前記アクセスを異なって制御することは、
前記エミュレーションモードにあるときには前記リソースおよび前記情報の前記少なくとも１つに対するアクセスを許可することと、
前記エミュレーションモードにないときには前記リソースおよび前記情報の前記少なくとも１つに対するアクセスを防止することと
を含む、請求項１８に記載の方法。
相互接続と、
前記相互接続に結合されたプロセッサであって、
第１の命令を受信し、前記第１の命令がエミュレーションされることを決定する復号化ロジックと、
前記復号化ロジックと結合されたエミュレーションモードアウェア復号化後命令プロセッサロジックであって、前記第１の命令のエミュレーションに使用される１つまたは複数の命令からなるセットの命令から復号化された１つまたは複数の制御信号を、エミュレーションモードにあるときはエミュレーションモードにないときと異なって処理するエミュレーションモードアウェア復号化後命令プロセッサロジックと
を有するプロセッサと、
前記相互接続に結合されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）と
を備え、
前記エミュレーションモードアウェア復号化後命令プロセッサロジックは、前記１つまたは複数の制御信号に関連する例外条件の後に、前記第１の命令のアドレスをスタックに格納する、命令を処理するシステム。
前記エミュレーションモードアウェア復号化後命令プロセッサロジックは、前記１つまたは複数の制御信号を処理する間にエミュレーションロジックに対して生じる例外条件をレポートするエミュレーションモードアウェア例外条件ハンドラロジックを含む、請求項２０に記載のシステム。
請求項１３から１９のいずれか１項に記載の方法を実施する装置。
請求項１３から１９のいずれか１項に記載の方法を実施するための手段を備える装置。
請求項１から１１のいずれか１項に記載のプロセッサと、
前記プロセッサに結合されたダイナミックランダムアクセスメモリと
を備えるシステム。
前記エミュレーションモードアウェア復号化後命令プロセッサロジックは、前記エミュレーションモードにあるときは選択的にセキュリティリソースへのアクセスを提供するが、前記エミュレーションモードではないときにはそうしない、請求項１から４のいずれか１項に記載のプロセッサ。