JP2015023157A - シリコン基板のエッチング方法 - Google Patents

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Abstract

【課題】本発明の目的は、プラズマで発生するイオンによりＳｉ基板をエッチングして凹部を形成する場合に、基板面の面方向（水平方向）へのエッチングを軽減することができるシリコン基板のエッチング方法を提供することである。【解決手段】本発明は、プラズマで発生するイオンによりシリコン基板を第一の面からエッチングして凹部を形成する、シリコン基板のエッチング方法であって、反応系内に希ガスを導入してイオン化する工程を含むことを特徴とするシリコン基板のエッチング方法である。【選択図】なし

Description

本発明は、シリコン基板のエッチング方法に関する。
シリコン基板（以下、Ｓｉ基板とも略す）にトレンチをプラズマによるドライエッチングで形成する技術は、特許文献１及び２に開示されている。特許文献１及び２に記載の方法では、エッチングマスクが形成されたＳｉ基板に対し、保護膜の蒸着と、保護膜のエッチングと、Ｓｉ基板のエッチングとを、繰り返し行うことで、Ｓｉ基板にトレンチを形成している。
蒸着工程においては、エッチングマスクの表面と、トレンチの側壁と、トレンチの底部に保護膜が形成される。そして、保護膜のエッチング工程においては、基板電極にバイアスを印加し、プラズマ中のイオンに方向性を付与し、トレンチの底部に形成された保護膜を除去する。この時、トレンチの側壁に形成された保護膜は除去されずに残る。次に、Ｓｉ基板のエッチング工程において、トレンチの底部に保護膜から露出したＳｉ基板部分をエッチングする。以降、これらの蒸着工程とエッチング工程とを繰り返し行うことで、Ｓｉ基板にトレンチを形成している。
米国特許第５５０１８９３号明細書 特開２００６−１４８１５６号公報
半導体装置の製造において、Ｓｉ基板に凹部（例えばトレンチ）を形成する場合、エッチングストップ層に絶縁層を用いる場合がある。このとき、特許文献１及び２の方法でエッチングを行った場合、ノッチングと呼ばれる現象が生じる。この現象は、エッチング中の帯電により起こされるものと一般的に知られている。エッチングにおいて、プラズマ中のイオンはトレンチの底部に集積し、プラズマ中の電子は基板表面（トレンチ頂部）に集積する傾向がある。しかしながら、エッチングがエッチングストップ層である絶縁層に達すると、絶縁層に帯電が生じる。この帯電によって、トレンチの底部をエッチングするイオンの軌道が曲がる。そのため、トレンチの側壁のエッチング（ノッチング）が発生してしまう。さらに、このノッチングは、トレンチの開口幅が狭い場合や、トレンチが深い場合など、トレンチのアスペクト比が高い場合に顕著に生じる傾向がある。
また、特許文献１及び２の方法において、保護膜のエッチング、Ｓｉ基板のエッチングを行う際においても、保護膜やＳｉ基板における帯電が原因となり、効率的なエッチングが阻害される場合や基板面の面方向（水平方向）へのエッチングが生じてしまう場合がある。
したがって、本発明の目的は、プラズマで発生するイオンによりＳｉ基板をエッチングして凹部を形成する場合に、基板面の面方向（水平方向）へのエッチングを軽減することができるシリコン基板のエッチング方法を提供することである。
本発明は、プラズマで発生するイオンによりシリコン基板を第一の面からエッチングして凹部を形成する、シリコン基板のエッチング方法であって、反応系内に希ガスを導入してイオン化する工程を含むことを特徴とするシリコン基板のエッチング方法である。
本発明によれば、プラズマで発生するイオンによりＳｉ基板をエッチングして凹部を形成する場合に、基板面の面方向（水平方向）へのエッチングを軽減することができるシリコン基板のエッチング方法を提供することができる。
ノッチングが発生する際の基板の帯電状態を説明するための模式的断面図である。 本発明における帯電が除去される理論を説明するための模式的断面図である。 本実施形態の構成例を示すフローチャートである。 本実施形態の構成例を示すフローチャートである。
以下、図面を参照して本発明の実施形態を説明する。ただし、本発明は、後述する実施形態に限定されるものではない。
本発明のシリコン基板のエッチング方法では、プラズマで発生するイオンによりシリコン基板をエッチングして凹部を形成する。また、本発明のシリコン基板のエッチング方法は、反応系内に希ガスを導入してイオン化する工程を含む。希ガスをイオン化させることにより、シリコン基板等に生じる帯電を除去することができる。本発明で得られる凹部は、未貫通孔であってもよいし、貫通孔であってもよいが、貫通孔であることが好ましい。
また、本実施形態は、Ｓｉ基板に形成された未貫通孔の開口内に保護膜を形成する工程（１）と、開口の底部に形成された保護膜部分をイオンによりエッチングする工程（２）と、開口の底部に露出したＳｉ基板部分をイオンによりエッチングする工程（３）と、をこの順で繰り返すことにより、凹部を形成することが好ましい。保護膜は、蒸着法により形成されることが好ましい。
例えば特許文献１には、時分割多重法（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘ）が開示されている。時分割多重法は、プラズマ中でＳｉ基板をエッチングすることで、凹部（例えばトレンチ構造）を形成できる。
図１は、保護膜の形成、保護膜のエッチング、及びシリコン基板のエッチングを繰り返すことにより、凹部４を形成する工程を示す模式的断面図である。図１（Ａ）において、シリコン基板の第一の面（表面）上にはパターン開口を有するエッチングマスク３が形成されている。また、シリコン基板の第一の面と反対側の面である第二の面（裏面）上にはエッチングストップ層２が設けられている。エッチングストップ層２は絶縁体から構成される絶縁層である。図１（Ｂ）において、保護膜の形成（工程（１））、保護膜のエッチング（工程（２））、及びシリコン基板のエッチング（工程（３））を繰り返すことにより、凹部を形成する。より具体的には、エッチング開始面を露出するパターン開口を有するエッチングマスク３をマスクとしてシリコン基板である基板１をエッチングし、未貫通孔の開口を形成する。次に、該開口の側壁及び底部に保護膜を蒸着法などにより形成する（工程（１））。次に、開口の底部に形成された保護膜部分をイオンによりエッチングし、シリコン基板を露出する（工程（２））。次に、開口の底部に露出したシリコン基板部分をイオンによりエッチングする（工程（３））。以降、工程（１）〜（３）をこの順で繰り返すことにより凹部４を形成する。図１においては、エッチングストップ層２に開口が達するまでシリコン基板をエッチングし、凹部４を形成している。
このとき、例えば図１（Ｃ）の概略断面図に示すように、エッチングストップ層２はプラスに帯電し、シリコン基板の表面側はマイナスに帯電する。図１（Ｃ）において、基板表面は自由電子６で帯電しており、エッチングストップ層２はプラスイオン（例えばＳＦ６イオン）で帯電している。そのため、上述したように、基板の面方向（水平方向）にエッチングが進行してしまい、ノッチングが生じる傾向がある。また、開口底部の保護膜部分をエッチングする際もイオンが開口底部に集積し、電子は基板表面に集積する。つまり、開口底部がプラス、基板表面がマイナスに帯電する。その結果、プラズマ中のイオンが、基板表面のマイナス帯電や開口内のプラス帯電によって開口内への入射を阻害される場合がある。したがって、保護膜のエッチングやシリコン基板のエッチングが効率的に行われない場合や基板の面方向へのエッチング進んでしまう場合がある。この現象は開口のアスペクト比が高い場合により顕著となる。
そこで、本実施形態では、反応系内に生じる帯電、例えば基板表面のマイナス帯電や開口底部のプラス帯電を積極的に除去するために、反応系内に希ガスを導入し、該希ガスをイオン化させる。希ガスをイオン化させ発生した希ガスのプラスイオンは、図２（Ｂ）に示すように、基板表面のマイナスの帯電を除電する。基板表面のマイナスの帯電が除電されると、プラズマ中の自由電子が開口内へ入射しやすくなる。そして、図２（Ｄ）に示すように、開口内へ入射した自由電子が、開口底部のプラスの帯電を除電する。その結果、開口内が除電された状態で保護膜やシリコン基板のエッチングが可能となるため、エッチングを効率的に行うことができる。また、ノッチングを軽減することができる。
なお、プラスにイオン化するガスであれば、基板表面の帯電を除電できるが、例えばＳＦ６やＣＦ４などの、希ガス以外のガスは、反応性が高く、エッチングマスクへのダメージが大きい。そのため、本発明では、反応性が低い希ガスを用いる。希ガスとしては、例えば、Ｈｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）等が挙げられる。
希ガスをイオン化させる手段としては、装置に備わっている高周波電源を利用することができる。高周波電源によって装置の反応系内に導入された希ガスに放電することで、希ガスをプラズマ化させてイオン化することができる。他にも、レーザーを利用して希ガスをイオン化しても良い。
希ガスの導入及びイオン化は、保護膜の形成（工程（１））と、保護膜のエッチング（工程（２））と、Ｓｉ基板のエッチング（工程（３））との繰り返しの中において実施される。希ガスの導入及びイオン化が実施されるタイミングは特に限定されるものではないが、例えば、以下のタイミングで行われることが考えられる。
（Ａ）希ガスの導入及びイオン化を、工程（２）中であって、保護膜のエッチングの間に行う。すなわち、保護膜のエッチング工程（２）中に、保護膜をエッチングする時間とは別に希ガスの導入及びイオン化を行う時間を設け、保護膜のエッチングと帯電の除去を交互に行いながら保護膜のエッチング工程（２）を行う。
（Ｂ）希ガスの導入及びイオン化を、工程（３）中であって、シリコン基板のエッチングの間に行う。すなわち、シリコン基板のエッチング工程（３）中に、シリコン基板をエッチングする時間とは別に希ガスの導入及びイオン化を行う時間を設け、シリコン基板のエッチングと帯電の除去を交互に行いながらシリコン基板のエッチング工程（３）を行う。
（Ｃ）工程（２）において、開口の底部に形成された保護膜部分をエッチングしながら、希ガスの導入及びイオン化を行う。
（Ｄ）工程（３）において、開口の底部に露出したシリコン基板部分をエッチングしながら、希ガスの導入及びイオン化を行う。
（Ｅ）工程（２）及び工程（３）の間に、希ガスの導入及びイオン化を行う。
例えば、保護膜をエッチングする際における希ガスの導入のタイミングとしては、例えば、図３（Ａ）（上述の（Ｃ）に相当）に示すように、保護膜のエッチングと同時に基板電極のバイアスを印加したままで希ガスを導入することができる。また、図３（Ｂ）（上述の（Ａ）に相当）に示すように、保護膜のエッチング工程時に、保護膜のエッチングとは別に時間を設けて、基板電極のバイアス印加をＯＦＦにして希ガスを導入しイオン化する。これらどちらのタイミングでも本件の効果を得られる。
したがって、図３（Ａ）の場合は、保護膜を蒸着等により形成した後に、保護膜のエッチングをしながら反応系内に希ガスを導入する。保護膜のエッチング工程（２）が終わったら、Ｓｉ基板のエッチング工程（３）を行い、これらの工程を繰り返す。なお、Ｓｉ基板のエッチング工程（３）も反応系内に希ガスを導入しイオン化させながら実施してもよい。
また、図３（Ｂ）の場合は、保護膜を蒸着等により形成した後、保護膜のエッチング工程（２）として、保護膜のエッチング、希ガスの導入及びイオン化（帯電除去）、保護膜のエッチングを繰り返す。希ガスの導入及びイオン化を保護膜のエッチングの間で別途行いながら工程（２）を行う。その後、Ｓｉ基板のエッチング工程（３）を行い、これらの工程を繰り返す。なお、当然に、Ｓｉ基板のエッチング工程（３）も、希ガスの導入及びイオン化をシリコン基板のエッチングの間で別途行いながら行ってもよい。
ここで、図３（Ａ）の場合は、希ガスの導入及びイオン化を保護膜をエッチングしながら同時に実施しているため、基板電極のバイアス印加がＯＮの状態で希ガスを導入する。そのため、図３（Ｂ）の方法よりも、エッチングマスクへのスパッタダメージは大きい場合がある。エッチングマスクが比較的薄い場合は、エッチングマスクからＳｉ基板が露出して、加工対象ではない領域のＳｉ基板までエッチングされる可能性が考えられる。そこで、図３（Ａ）の場合に導入する希ガスとしては、ＨｅやＮｅを用いることが好ましい。ＨｅやＮｅは希ガスの中で比較的軽いガスであるため、希ガスイオンによるエッチングマスクへのスパッタダメージを軽減することが可能である。
図３（Ｂ）の場合は、希ガスの導入及びイオン化を保護膜のエッチングと同時ではなく、時間を別途設けて基板電極のバイアス印加がＯＦＦの状態で実施する。そのため、希ガスイオンによるエッチングマスクへのスパッタダメージは、図３（Ａ）の方法でＨｅやＮｅを導入した場合と比較しても小さい。
ところで、エッチングマスクをリソグラフィーによってパターニングする際、パターニング精度を向上させるために、エッチングマスクとなるレジストを薄く塗布する方法がある。このような方法を用いた場合は、エッチングマスクが薄く形成される。したがって、エッチングマスクへのダメージを極めて少なくしたい場合は、図３（Ｂ）に示されるように、希ガスの導入及びイオン化を保護膜又はシリコン基板のエッチングとは時間を別途設けて基板電極のバイアス印加がＯＦＦの状態で実施する方法が好ましい。
さらに、図３（Ａ）および図３（Ｂ）の両者の方法において、図４に示すように、保護膜又はシリコン基板のエッチング時の基板電極のバイアス印加をパルス化してもよい。基板電極のバイアス印加のパルス化は特許文献２に記載されているように、ノッチングを低減させる効果がある。本件において基板電極のバイアス印加をパルス化させた場合も、ノッチングを低減させる効果が見込める。したがって、図４の場合は、パルス化によるノッチング低減効果と、希ガスによるノッチング低減効果の両方が見込める。
Ｓｉ基板に形成する凹部（例えばトレンチ）の開口幅が小さい場合、トレンチの深さが深い場合においては、帯電によるノッチングや基板の面方向へのエッチングが発生しやすくなる傾向がある。具体的には、凹部の深さを凹部の開口幅で除した値（アスペクト比）が３以上の場合、本件の効果は特に顕著に発揮される。
（実施例１）
以下、本発明の実施例１について説明する。
まず、シリコン単結晶の基板１を用意した。そして、基板裏面に絶縁層としてのエッチングストップ層２を形成した。そして、基板表面にエッチングマスク３を厚さ（１５μｍ）形成した。エッチングストップ層２は、ＳｉＮを化学気相成長（ｐｌａｓｍａ ＣＶＤ， ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）を用いて基板裏面に成膜した。エッチングマスク３は、感光性樹脂（ＩＰ−５７００）を用いてリソグラフィー技術によって形成した。
次に、エッチングマスク３を介して基板１をプラズマから発生したイオンを用いてドライエッチングすることによって、トレンチ構造の凹部４を形成した。ドライエッチングには、保護膜の蒸着による形成（工程（１））と、保護膜のエッチング（工程（２））と、Ｓｉ基板のエッチング（工程（３））とを繰り返し行う時分割多重（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘ；ＴＤＭ）法を用いた。ドライエッチングには、ＩＣＰ（誘導結合プラズマ）ドライエッチング装置を使用し、保護膜の原料ガスとしてはＣ４Ｆ８、エッチングするガスとしてはＳＦ６を用いた。
本実施例のエッチング条件としては、ＳＦ６ガスの流量を６００ｓｃｃｍとし、Ｃ４Ｆ８ガスの流量を６００とし、ガス圧力を５Ｐａとした。
なお、本実施形態において、エッチングの条件としては、ＳＦ６ガス等のエッチングガスの流量は５０〜１０００ｓｃｃｍであることが好ましく、Ｃ４Ｆ８ガス等の保護膜の原料ガスの流量は５０〜１０００ｓｃｃｍであることが好ましい。また、ガス圧力は、０．１〜５０Ｐａであることが好ましく、０．５〜５Ｐａであることがより好ましい。
本実施例では、保護膜のエッチング工程（２）において、除電のために希ガスを導入しながら保護膜をエッチングした。希ガスには、Ｈｅを用い、ＩＣＰ（誘導結合プラズマ）ドライエッチング装置内に導入してイオン化し、希ガスイオン７を発生させた。
本実施例において、Ｈｅの希ガスの導入及びイオン化の条件としては、Ｈｅの流量を１００ｓｃｃｍとし、ガス圧力を５Ｐａとした。
ここで、本実施形態において、Ｈｅ等の希ガスの導入及びイオン化の条件としては、希ガスの流量は５０〜１０００ｓｃｃｍであることが好ましく、ガス圧力は０．５〜５Ｐａであることが好ましい。
Ｈｅは、図３（Ａ）に示すように、保護膜のエッチング工程時に保護膜のエッチング（基板電極のバイアス印加ＯＮ）と同時に導入した。
その結果、希ガスイオン７が基板表面の帯電を除去し、基板表面のマイナスの帯電が除去されたことで、プラズマ中の自由電子６が開口内へ入射した。そして、開口内へ入射した自由電子６が開口底部のプラス帯電を除去した。
希ガスの導入によって開口内の帯電が除去された状態で、保護膜のエッチング工程を実施した。開口底部の保護膜部分のエッチングが終了した後、Ｓｉ基板のエッチング（工程（３））を実施した。
以降、保護膜の蒸着による形成（工程（１））、保護膜のエッチング（希ガスの導入あり）（工程（２））、Ｓｉ基板のエッチング（工程（３））を繰り返して、Ｓｉ基板に凹部を形成した。
本実施例では、保護膜のエッチングを効率的に行うことができ、またノッチングの発生を軽減して、凹部４を形成できた。
なお、本実施例では希ガスにＨｅを用いたが、ＮｅやＡｒなどその他の希ガスでも本発明の効果を得ることができる。希ガスの中で最も軽いガスであるＨｅを用いることで、イオンによるスパッタダメージを抑制することができる。
（実施例２）
以下、本発明の実施例２について説明する。実施例１との違いは、エッチングマスク３の厚さと、希ガス導入のタイミングである。
実施例１と同様に、基板１にエッチングストップ層２とエッチングマスク３を形成した。このとき、エッチングマスクのパターニング精度を向上させるため、実施例１よりもエッチングマスクを薄く形成した（厚さ１０μｍ）。
次に、以下の点以外は実施例１と同様の方法で、エッチングマスク３を介して基板１をドライエッチングすることによって、凹部４を形成した。このとき、図３（Ｂ）に示すように、保護膜のエッチング工程時に、保護膜のエッチングとは別途時間を設けて希ガスの導入及びイオン化を行った。すなわち、保護膜のエッチングの間に、基板電極のバイアス印加をＯＦＦにして希ガスを導入しイオン化し、除電した。希ガスには、Ｈｅを用い、ＩＣＰ（誘導結合プラズマ）ドライエッチング装置内に導入してイオン化した。
本実施例において、Ｈｅの希ガスの導入及びイオン化の条件としては、Ｈｅの流量を１００ｓｃｃｍとし、ガス圧力を５Ｐａとした。
ここで、本実施形態において、Ｈｅ等の希ガスの導入及びイオン化の条件としては、希ガスの流量は５０〜１０００ｓｃｃｍであることが好ましく、ガス圧力は０．５Ｐａ〜５Ｐａであることが好ましい。
希ガスの導入及びイオン化によって開口底部の帯電が除去された後、希ガスの導入をストップし、再び基板電極のバイアス印加をＯＮにして保護膜のエッチングを再開した。この希ガス導入と保護膜のエッチングとを複数回繰り返し、保護膜のエッチング（工程（２））を実施した。
保護膜エッチング工程（２）が終了した後、Ｓｉ基板のエッチング工程（３）を実施した。
以降、保護膜の蒸着による形成（工程（１））、保護膜のエッチング（エッチングの間に希ガスの導入及びイオン化）（工程（２））、Ｓｉ基板のエッチング（工程（３））を繰り返し実施して、Ｓｉ基板に凹部を形成した。
本実施例では、保護膜のエッチングを効率的に行うことができ、またノッチングの発生を軽減して、凹部４を形成できた。
（実施例３）
以下、本発明の実施例３について説明する。実施例１との違いは、保護膜エッチング時の基板電極のバイアス条件である。
図４（Ａ）に示すように、基板電極のバイアスをパルス化した。
本実施例では、基板電極のバイアスパルス条件は、周波数領域を４００Ｈｚに設定した。
ここで、本実施形態において、バイアスパルスの条件は、２０Ｈｚ〜５００Ｈｚに設定することが好ましい。
基板電極のバイアスをパルス化することで、実施例１よりもさらに、ノッチングの発生を低減して凹部を形成できた。
本実施形態のシリコン基板のエッチング方法は、特に限定されるものではないが、例えば半導体装置の製造に用いることができる。より具体的には、例えば、液体吐出ヘッドの供給口の形成に用いることができる。すなわち、本実施形態のシリコン基板のエッチング方法は、液体吐出口と、該液体吐出口に連通する液体流路と、該液体流路に液体を供給するための液体供給口と、を有する液体吐出ヘッドの製造方法に好ましく適用可能である。この際、液体供給口を凹部として形成することができる。

Claims (10)

  1. プラズマで発生するイオンによりシリコン基板を第一の面からエッチングして凹部を形成する、シリコン基板のエッチング方法であって、
    反応系内に希ガスを導入してイオン化する工程を含むことを特徴とするシリコン基板のエッチング方法。
  2. 前記シリコン基板に形成された未貫通孔の開口内に保護膜を形成する工程（１）と、前記開口の底部に形成された保護膜部分をイオンによりエッチングする工程（２）と、前記開口の底部に露出したシリコン基板部分をイオンによりエッチングする工程（３）と、をこの順で繰り返すことにより、前記凹部を形成する、請求項１に記載のシリコン基板のエッチング方法。
  3. 前記希ガスの導入及びイオン化を、前記工程（２）中であって、保護膜のエッチングの間に行う請求項２に記載のシリコン基板のエッチング方法。
  4. 前記希ガスの導入及びイオン化を、前記工程（３）中であって、シリコン基板のエッチングの間に行う請求項２又は３に記載のシリコン基板のエッチング方法。
  5. 前記開口の底部に形成された保護膜部分をエッチングしながら、前記希ガスの導入及びイオン化を行う、請求項２に記載のシリコン基板のエッチング方法。
  6. 前記開口の底部に露出したシリコン基板部分をエッチングしながら、前記希ガスの導入及びイオン化を行う、請求項２又は５に記載のシリコン基板のエッチング方法。
  7. 前記工程（２）及び前記工程（３）の間に、前記希ガスの導入及びイオン化を行う、請求項２乃至６のいずれかに記載のシリコン基板のエッチング方法。
  8. 高周波電源によって前記希ガスに放電することによって、前記希ガスをプラズマ化させてイオン化する請求項１乃至７のいずれかに記載のシリコン基板のエッチング方法。
  9. 前記保護膜をエッチングする際、基板電極のバイアスがパルス化されている請求項１乃至８のいずれかに記載のシリコン基板のエッチング方法。
  10. 前記第一の面と反対側の面である第二の面の上にエッチングストップ層が形成されており、前記エッチングストップ層に達すまでエッチングを行う請求項１乃至９のいずれかに記載のシリコン基板のエッチング方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017103403A (ja) * 2015-12-04 2017-06-08 株式会社日立ハイテクノロジーズ ドライエッチング方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741584B1 (en) * 2016-05-05 2017-08-22 Lam Research Corporation Densification of dielectric film using inductively coupled high density plasma
JP2019098558A (ja) * 2017-11-29 2019-06-24 キヤノン株式会社 インクジェットヘッド用基板の製造方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US627756A (en) * 1899-04-22 1899-06-27 Henry J Mark Corrugated wood veneer.
JPH07503815A (ja) * 1992-12-05 1995-04-20 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング ケイ素の異方性エッチング法
JP2000299310A (ja) * 1999-02-12 2000-10-24 Denso Corp 半導体装置の製造方法
JP2001284320A (ja) * 2000-04-03 2001-10-12 Nippon Soken Inc ドライエッチング方法及び半導体力学量センサの製造方法
US20040097077A1 (en) * 2002-11-15 2004-05-20 Applied Materials, Inc. Method and apparatus for etching a deep trench
JP2006148156A (ja) * 1998-11-04 2006-06-08 Surface Technology System Plc 基板をエッチングするための方法と装置
JP2007509506A (ja) * 2003-10-21 2007-04-12 ウナクシス ユーエスエイ、インコーポレイテッド 時分割多重法及びｒｆバイアス変調を用いた高アスペクトｓｏｉ構造の無ノッチエッチング
JP2007115839A (ja) * 2005-10-19 2007-05-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及びプラズマ処理装置
JP2007123412A (ja) * 2005-10-26 2007-05-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
WO2009110567A1 (ja) * 2008-03-07 2009-09-11 株式会社アルバック プラズマ処理方法
US20090242512A1 (en) * 2008-03-27 2009-10-01 Dalsa Semiconductor Inc. Deep reactive ion etching

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6187685B1 (en) * 1997-08-01 2001-02-13 Surface Technology Systems Limited Method and apparatus for etching a substrate
US20040256353A1 (en) * 2003-04-24 2004-12-23 Tokyo Electron Limited Method and system for deep trench silicon etch
KR101083558B1 (ko) * 2003-12-01 2011-11-14 파나소닉 주식회사 플라즈마 에칭 방법
US8802571B2 (en) * 2011-07-28 2014-08-12 Lam Research Corporation Method of hard mask CD control by Ar sputtering

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US627756A (en) * 1899-04-22 1899-06-27 Henry J Mark Corrugated wood veneer.
JPH07503815A (ja) * 1992-12-05 1995-04-20 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング ケイ素の異方性エッチング法
JP2007129260A (ja) * 1992-12-05 2007-05-24 Robert Bosch Gmbh ケイ素の異方性エッチング法
JP2006148156A (ja) * 1998-11-04 2006-06-08 Surface Technology System Plc 基板をエッチングするための方法と装置
US6277756B1 (en) * 1999-02-12 2001-08-21 Denso Corporation Method for manufacturing semiconductor device
JP2000299310A (ja) * 1999-02-12 2000-10-24 Denso Corp 半導体装置の製造方法
JP2001284320A (ja) * 2000-04-03 2001-10-12 Nippon Soken Inc ドライエッチング方法及び半導体力学量センサの製造方法
US20040097077A1 (en) * 2002-11-15 2004-05-20 Applied Materials, Inc. Method and apparatus for etching a deep trench
JP2007509506A (ja) * 2003-10-21 2007-04-12 ウナクシス ユーエスエイ、インコーポレイテッド 時分割多重法及びｒｆバイアス変調を用いた高アスペクトｓｏｉ構造の無ノッチエッチング
JP2007115839A (ja) * 2005-10-19 2007-05-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及びプラズマ処理装置
JP2007123412A (ja) * 2005-10-26 2007-05-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
WO2009110567A1 (ja) * 2008-03-07 2009-09-11 株式会社アルバック プラズマ処理方法
US20090242512A1 (en) * 2008-03-27 2009-10-01 Dalsa Semiconductor Inc. Deep reactive ion etching

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017103403A (ja) * 2015-12-04 2017-06-08 株式会社日立ハイテクノロジーズ ドライエッチング方法

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