JP2014534683A - 最適化ａｄｃコントローラを有するマイクロコントローラ - Google Patents

Abstract

アナログ／デジタル（ＡＤＣ）コントローラは、マイクロコントローラのデジタルプロセッサと組み合わせて使用され、容量分圧（ＣＶＤ）法を使用して、キャパシタンス測定の動作を制御する。ＡＤＣコントローラは、容量タッチセンサおよびサンプルホールドキャパシタの充電および放電を制御し、次いで、これらの２つのキャパシタをともに結合し、そのキャパシタンスを判定する際、それにかかる結果として生じる電圧充電を測定するための付加的プログラムステップを実行する必要があるデジタルプロセッサの代わりに、ＣＶＤ測定プロセスを操作する。ＡＤＣコントローラは、プログラム可能であって、そのプログラム可能パラメータは、レジスタ内に記憶されてもよい。

Description

本願は、Ｚｅｋｅ Ｌｕｎｄｓｔｒｕｍ， Ｋｅｉｔｈ Ｃｕｒｔｉｓ， Ｂｕｒｋｅ Ｄａｖｉｓｏｎ， Ｓｅａｎ ＳｔｅｅｄｍａｎおよびＹａｎｎ ＬｅＦａｏｕによる、２０１１年１０月７日に出願され、”ＡＤＣ Ｗｉｔｈ Ｉｎｔｅｒｎａｌ Ｃｈａｒｇｅ／Ｄｉｓｃｈａｒｇｅ Ｓｗｉｔｃｈｅｓ”と題された、同一出願人の米国仮特許出願第６１／５４４，３８６号に対する優先権を主張するものであり、その内容はあらゆる目的のために本明細書中に援用される。

本開示は、特に、マイクロコントローラ内で使用するための、より具体的には、容量タッチ検出能力を伴う、マイクロコントローラ内で使用するためのアナログ／デジタルコンバータに関する。

物体、例えば、金属片、指、手、足、脚等による容量センサのタッチまたは容量近接センサへの接近は、そのあるパラメータ、特に、例えば、マン・マシン・インターフェースデバイス、例えば、キーパッドまたはキーボード内で使用される、タッチセンサ内に内蔵される、キャパシタのキャパシタンス値を変化させる。マイクロコントローラは、現在、そのような容量タッチセンサの検出および評価を向上させる、周辺機器を含む。そのような用途の１つは、容量分圧（ＣＶＤ）を利用して、容量タッチ要素がタッチされたかどうかを評価する。ＣＶＤ変換プロセスは、センサおよびＡＤＣサンプルホールドキャパシタが、分圧の変換のためにともに接続される前に、分圧によって充電／放電されることを要求する。タッチセンサキャパシタンスは、外部ノード（集積回路パッケージピン）に接続されたドライバによって、充電／放電されることができるが、ＡＤＣサンプルホールドキャパシタは、放電／充電されるために、外部ピンに接続される必要がある。ＡＤＣキャパシタンスの充電／放電の操作は、キャパシタンスを連続して充電／放電し、それによって、変換時間を増加させるために、付加的未使用ピンまたはセンサピンドライバの使用のいずれかを要求する。これらの付加的ステップは、いくつかの付加的プログラムステップ、デジタルプロセッサ電力、および実行時間を要求する。

したがって、必要とされるのは、必要プログラムステップの数を低減させ、それによって、デジタルプロセッサの計算負荷を軽減することによって、容量タッチセンサおよびＡＤＣサンプリングキャパシタンスの両方を充電および放電するためのより効果的方法である。

ある実施形態によると、マイクロコントローラは、アナログマルチプレクサを通して、アナログバスと結合される、複数のポートと、アナログバスと結合される、アナログ／デジタルコンバータ（ＡＤＣ）であって、サンプルホールドキャパシタを備える、ＡＤＣと、サンプルホールドキャパシタと結合される、サンプルホールドプルアップ／ダウン回路とを備えてもよい。

さらなる実施形態によると、複数のポートのそれぞれは、アナログ入力ポート、デジタル入力または出力ポートとして動作するようにプログラム可能であって、個別のポートプルアップ／ダウン回路を備えてもよい。さらなる実施形態によると、複数のポートのそれぞれはさらに、一次アナログまたはデジタル機能が、デジタル上書き値で上書きされることを可能にする、上書き機能を備える。さらなる実施形態によると、各ポートは、デジタルおよび上書き値を受信する第１のマルチプレクサおよびデジタルトライステートおよび上書き制御値を受信する第２のマルチプレクサを備え、マルチプレクサは、上書きイネーブル信号によって制御される。

さらなる実施形態によると、複数のポートのそれぞれは、関連付けられたトライステートレジスタ、関連付けられた上書き制御レジスタ、デジタル出力値レジスタ、および上書き値レジスタと結合されてもよい。さらなる実施形態によると、一次アナログ機能は、ポートの外部ピンとアナログバスを結合するアナログスイッチによって提供されてもよい。さらなる実施形態によると、アナログスイッチは、アナログマルチプレクサの一部であってもよい。さらなる実施形態によると、アナログマルチプレクサは、複数のアナログスイッチを備え、２つ以上のアナログスイッチが閉鎖されることを可能にするように構成されてもよい。さらなる実施形態によると、プログラム可能制御ユニットは、自動的に、変換シーケンスを制御する。

さらなる実施形態によると、制御ユニットの変換シーケンスのプログラム可能予充電時間は、独立して、関連付けられたポートを制御し、外部ノードを第１の電圧に充電し、内部サンプルホールドキャパシタを分断し、サンプルホールドキャパシタを該第１の電圧と異なる第２の電圧に充電するように動作可能であってもよい。さらなる実施形態によると、制御ユニットの該変換シーケンスのプログラム可能取得または共有時間はさらに、アナログマルチプレクサを制御し、外部ノードとサンプルホールドキャパシタを接続するように動作可能であってもよい。さらなる実施形態によると、制御ユニットは、予充電および取得または共有周期をさらに含み、自動的に、２つの順次測定を行なうように動作可能である。

別の実施形態によると、マイクロコントローラは、メモリを伴う、デジタルプロセッサと、デジタルプロセッサに結合される、アナログ／デジタルコンバータ（ＡＤＣ）コントローラと、アナログノードまたはデジタル入力出力ノードとして機能するようにプログラムされることができる、複数の入力／出力ポートと、ＡＤＣコントローラによって、該アナログノードのうちの１つを選択し、アナログノードをアナログバスに結合するために制御される、アナログマルチプレクサと、アナログバスにかかるアナログ電圧をそのデジタル表現に変換するために、アナログバスに結合され、デジタル表現を伝達するために、デジタルプロセッサに結合されるデジタル出力を有する、サンプルホールドキャパシタを備える、アナログ／デジタルコンバータ（ＡＤＣ）と、サンプルホールドキャパシタと結合される、サンプルホールドプルアップ／ダウン回路とを備えてもよい。

さらなる実施形態によると、複数の入力／出力ポートのそれぞれは、アナログ入力ポート、デジタル入力または出力ポートとして動作するようにプログラム可能であって、個別のポートプルアップ／ダウン回路を備え、さらに、一次アナログまたはデジタル機能が、デジタル上書き値で上書きされることを可能にする、上書き機能を備えてもよい。

さらなる実施形態によると、マイクロコントローラは、ＡＤＣコントローラによって制御される、複数のデジタル出力ドライバと、マイクロコントローラ内の第１のアナログバスに結合される、第１のアナログノードとを備えてもよく、第１のアナログバスは、電源コモン、電源電圧、または第２のアナログバスに切替可能に結合されてもよく、第２のアナログバスは、電源コモン、電源電圧、サンプルホールドキャパシタ、または第１のアナログバスに切替可能に結合されてもよく、サンプルホールドキャパシタは、第１のアナログバスまたはＡＤＣの入力のいずれかに切替可能に結合されてもよく、第１のアナログノードは、外部容量センサに結合するために適合されてもよい。

さらなる実施形態によると、マイクロコントローラは、複数のデジタル出力ドライバの個別のものに結合される、少なくとも２つのデジタル出力ノードを備えてもよく、少なくとも２つのデジタル出力ノードは、電圧を容量センサと関連付けられた保護リング上に駆動させる、レジスタ分圧器ネットワークに結合するために適合される。さらなる実施形態によると、マイクロコントローラは、第２のアナログバスに結合され、外部キャパシタに結合するために適合される、第２のアナログノードを備えてもよい。さらなる実施形態によると、マイクロコントローラは、第２のアナログバスに切替可能に結合される、少なくとも１つの内部キャパシタを備えてもよい。

さらなる実施形態によると、マイクロコントローラは、第１のアナログバスと結合され、容量センサと関連付けられた外部保護リングに結合するために適合される、少なくとも１つのアナログ出力ドライバを備えてもよく、保護リングにかかる電圧は、容量センサ上と実質的に同一の電圧であってもよい。さらなる実施形態によると、ＡＤＣコントローラは、変換シーケンスのプログラム可能予充電時間、ＡＤＣコントローラが、独立して、関連付けられたポートを制御し、外部ノードを第１の電圧に充電し、内部サンプルホールドキャパシタを分断し、サンプルホールドキャパシタを該第１の電圧と異なる第２の電圧に充電するように動作可能であり得るように、自動変換シーケンスを制御する。

さらなる実施形態によると、ＡＤＣコントローラの該変換シーケンスのプログラム可能取得または共有時間はさらに、アナログマルチプレクサを制御し、外部ノードとサンプルホールドキャパシタを接続するように動作可能であってもよい。さらなる実施形態によると、ＡＤＣコントローラはさらに、予充電および取得または共有周期を含み、自動的に、２つの順次測定を行なうように動作可能であってもよい。さらなる実施形態によると、変換シーケンスのためのタイミングパラメータは、レジスタ内に記憶される。

さらに別の実施形態によると、容量センサシステムは、容量センサおよびマイクロコントローラを備えてもよい。さらなる実施形態によると、容量センサシステムは、容量センサと関連付けられた保護リングと、保護リングに結合される、第１のレジスタと、保護リングに結合される、第２のレジスタと、ＡＤＣコントローラによって制御される、複数のデジタル出力ドライバと、複数のデジタル出力ドライバの個別のものに結合される、ＡＤＣコントローラの少なくとも２つのデジタル出力ノードを備えてもよく、少なくとも２つのデジタル出力ノードの一方は、第１のレジスタに結合されてもよく、少なくとも２つのデジタル出力ノードの他方は、第２のレジスタに結合されてもよい。

さらに別の実施形態によると、アナログマルチプレクサを通して、アナログバスと結合される、複数のポートと、アナログバスと結合される、アナログ／デジタルコンバータ（ＡＤＣ）であって、サンプルホールドキャパシタを備える、ＡＤＣと、サンプルホールドキャパシタと結合される、サンプルホールドプルアップ／ダウン回路と有する、マイクロコントローラによって、容量センサのキャパシタンスを測定するための方法であって、該方法は、複数のポートのうちの１つと容量センサを結合するステップと、予充電周期の間、独立して、複数のポートの該１つによって、容量センサを第１の電圧に充電し、該アナログマルチプレクサによって、内部サンプルホールドキャパシタを分断し、該サンプルホールドプルアップ／ダウン回路によって、サンプルホールドキャパシタを該第１の電圧と異なる第２の電圧に充電するステップとを含んでもよい。

本方法のさらなる実施形態によると、予充電周期の間のステップは、自動的に、該マイクロコントローラの中央処理ユニットから独立して、ＡＤＣコントローラによって行なわれる。本方法のさらなる実施形態によると、プログラム可能取得または共有時間周期の間、本方法はさらに、アナログマルチプレクサを制御し、容量センサとサンプルホールドキャパシタを接続し、サンプルホールドキャパシタおよび容量センサ上の充電を共有させるステップを含む。本方法のさらなる実施形態によると、該サンプルホールドキャパシタを複数のポートのうちの１つから分断し、次いで、ＡＤＣによって、サンプルホールドキャパシタの第１の充電値を判定するステップを含んでもよい。

本方法のさらなる実施形態によると、第１の充電値を判定するためのステップは、自動的に、該マイクロコントローラの中央処理ユニットから独立して、ＡＤＣコントローラによって行なわれる。本方法のさらなる実施形態によると、充電値を判定する間、容量センサは、第２の電圧に予充電されてもよい。本方法のさらなる実施形態によると、充電値を判定するステップ後、サンプルホールドキャパシタを第１の電圧に予充電する。

本方法のさらなる実施形態によると、サンプルホールドキャパシタを予充電するステップ後、アナログマルチプレクサを制御し、容量センサとサンプルホールドキャパシタを接続し、サンプルホールドキャパシタおよび容量センサ上の充電を共有させるステップを行なう。本方法のさらなる実施形態によると、該サンプルホールドキャパシタを複数のポートのうちの１つから分断するステップ後、ＡＤＣによってサンプルホールドキャパシタの第２の充電値を判定する。本方法のさらなる実施形態によると、第１および第２の充電値を判定するステップは、自動的に、該マイクロコントローラの中央処理ユニットから独立して、ＡＤＣコントローラによって行なわれる。

本開示のより完全な理解は、付随の図面と関連して検討される以下の説明を参照することによって得られ得る。
図１は、本開示の教示による、容量タッチキーパッド、容量タッチアナログフロントエンド、およびデジタルプロセッサを有する、電子システムの概略ブロック図を図示する。 図２は、図１に示される容量センサキーの概略立面図を図示する。 図３は、本開示の具体的例示的実施形態による、図１に示され、容量センサのそれぞれの周囲に容量保護リングを有する、容量センサキーの概略立面図を図示する。 図４は、本開示の別の具体的例示的実施形態による、図１に示され、容量センサのそれぞれの周囲に保護リングを有する、容量センサキーの基本構想図を図示する。 図５は、容量センサを囲繞する静電場線および接地遮蔽の概略立面図を図示する。 図６は、本開示の教示による、容量センサを囲繞する静電場線、保護リング、および接地遮蔽の概略立面図を図示する。 図７は、本開示の具体的例示的実施形態による、容量センサおよび関連付けられた保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図を図示する。 図８は、本開示の別の具体的例示的実施形態による、複数の容量センサおよび保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図を図示する。 図９は、本開示の具体的例示的実施形態による、容量センサおよび関連付けられた保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図を図示する。 図１０は、本開示の別の具体的例示的実施形態による、複数の容量センサおよび保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図を図示する。 図１１は、本開示の具体的例示的実施形態による、キャパシタンス変換の概略電圧−時間図を図示する。 図１２は、本開示の具体的例示的実施形態による、キャパシタンス変換の概略電圧−時間図およびこれらの変換の間の保護リング電圧制御を図示する。 図１３は、図７に示される、容量変換システムの概略タイミング図を図示する。 図１４は、図９および１０に示される、容量変換システムの概略タイミング図を図示する。 図１５および１６は、本開示の具体的例示的実施形態による、容量変換の概略プロセス流れ図を示す。 図１５および１６は、本開示の具体的例示的実施形態による、容量変換の概略プロセス流れ図を示す。 図１７および１８は、本開示の別の具体的例示的実施形態による、容量変換の概略プロセス流れ図を図示する。 図１７および１８は、本開示の別の具体的例示的実施形態による、容量変換の概略プロセス流れ図を図示する。 図１９は、本開示の教示による、アナログパスゲートスイッチを介して、デジタルＩ／Ｏおよびアナログ機能をサポートする、多機能ポート論理の概略ブロック図を図示する。 図２０は、本開示の教示による、アナログパスゲートスイッチを介して、デジタルＩ／Ｏおよびアナログ機能をサポートする、多機能ポート論理の概略ブロック図を図示し、アナログ機能は、ＡＤＣコントローラ論理によって、ポートに接続された容量タッチセンサを予充電および放電するように上書きされることができる。 図２１は、本開示の具体的例示的実施形態による、アナログおよびデジタル接続構成の概略ブロック図を図示する。

本開示は、種々の修正および代替形態を被り得るが、その具体的例示的実施形態が、図面に図示され、本明細書に詳細に説明されている。しかしながら、具体的例示的実施形態の本明細書における説明は、本開示を本明細書に開示される特定の形態に限定することを意図するものではなく、対照的に、本開示は、添付の請求項によって定義される、あらゆる修正および均等物を網羅することを理解されたい。

本明細書に開示される種々の実施形態によると、ＡＤＣコントローラは、容量タッチセンサおよびＡＤＣサンプルホールドキャパシタを充電／放電するために使用されることができる。加えて、ＡＤＣコントローラは、容量タッチセンサに隣接する保護リングにかかる電圧を制御してもよい。ＡＤＣコントローラを使用して、容量タッチセンサおよびＡＤＣサンプリングキャパシタンスの両方、加えて、保護リングの充電および放電のタイミングを制御することによって、デジタルプロセッサが行なう必要があるプログラムステップの数を効果的に低減させ、それによって、プロセッサの容量値計算速度を増加させ、および／または容量タッチセンサ走査目的のための電力利用を低減させる。

次に、図面を参照すると、具体的例示的実施形態の詳細が、図式的に図示される。図面中の同一要素は、同一番号で表され、類似要素は、異なる小文字添え字を伴う、同一番号によって表されるであろう。

図１を参照すると、描写されるのは、本開示の教示による、容量タッチキーパッド、容量タッチアナログフロントエンド、およびデジタルプロセッサを有する、電子システムの概略ブロック図である。マイクロコントローラ集積回路デバイス１０１は、デジタルプロセッサおよびメモリ１０６、アナログ／デジタルコンバータ（ＡＤＣ）コントローラ１１０、入力−出力（Ｉ／Ｏ）ポート（ノード）のうちの１つ以上、アナログ／デジタルコンバータ（ＡＤＣ）、精密タイマ、多機能入力および出力ノード、デジタル／アナログコンバータ（ＤＡＣ）またはそれらの組み合わせを備えてもよい。容量タッチアナログフロントエンド（ＡＦＥ）１０４は、マイクロプロセッサ１０１の前述の機能のうちのいくつかが実装されてもよい。容量タッチＡＦＥ１０４は、アナログマルチプレクサ（図示せず）を通して、容量センサキー１０２のマトリクス、例えば、プッシュボタン、レバー、トグル、ターゲット、ハンドル、ノブ等に結合されてもよい。

ＡＤＣコントローラ１１０および容量タッチＡＦＥ１０４は、単一低コスト集積回路マイクロコントローラ１０１を用いて、例えば、限定ではないが、関連付けられた容量センサのキャパシタンス値を変化させる、ターゲットキーを押下および偏向させることによって、容量センサの作動が存在するときを判定する際に必要とされる、すべてのアクティブ機能を促進する。容量タッチＡＦＥ１０４は、容量センサキー１０２のマトリクスの各センサのキャパシタンス値を測定し、キャパシタンス値を個別のアナログ直流（ＤＣ）電圧に変換し、これは、アナログ／デジタルコンバータ（ＡＤＣ）（図示せず）によって、読み取られ、デジタル値に変換され、デジタルプロセッサ１０６に送信される。

ＡＤＣコントローラ１１０は、容量タッチＡＦＥ１０４、キー１０２のキャパシタンスタッチセンサの充電および放電の切替、キャパシタンス値を判定する際に要求されるステップのタイミング、アナログ／デジタルコンバータ（ＡＤＣ）のサンプルホールドキャパシタにかかる充電電圧のサンプリングおよび変換等を制御してもよい。ＡＤＣコントローラ１１０は、プログラム可能であって、そのプログラム可能パラメータは、レジスタ（図示せず）内に記憶されてもよい。

デジタルプロセッサ１０６は、クロックおよび制御要求機能をＡＤＣコントローラ１１０に供給し、ＡＤＣからのデジタル出力を読み取り、各容量センサキー１０２のマトリクスのキーを選択してもよい。容量センサキー１０２のマトリクスのキーの作動が判定されると、デジタルプロセッサ１０６は、適切な措置を講じるであろう。種々の容量タッチシステムのより詳細な説明は、ｗｗｗ．ｍｉｃｒｏｃｈｉｐ．ｃｏｍから利用可能なＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ ＩｎｃｏｒｐｏｒａｔｅｄのアプリケーションノートＡＮ１２９８、ＡＮ１３２５、およびＡＮ１３３４により完全に開示されており、あらゆる目的のために、参照することによって本明細書に組み込まれる。

図２を参照すると、描写されるのは、図１に示される容量センサキーの概略立面図である。基板２０４、例えば、印刷回路基板（ＰＣＢ）は、電磁妨害（ＥＭＩ）遮蔽のために使用され得る、接地面２０６（随意）を有してもよい。容量センサプレート２０８は、基板２０４のある面に、接地面２０６（随意）に近接して転置されてもよい。他の回路導体２１０（例えば、ＰＣＢトレース）もまた、容量センサプレート２０８に近接してもよい。タッチターゲット２１２は、容量センサプレート２０８の個別のものを覆って敷設され、空隙２１４をその間に有してもよい。タッチターゲット２１２は、図２に示されるように、容量センサプレート２０８のキャパシタンスを変化させる任意の物体、例えば、金属片、指、手、足、脚等によって置換されてもよいことが想定され、これは、本開示の範囲内である。被覆２１６は、容量センサプレート２０８を覆って載置される、および／またはタッチターゲット２１２（随意）の一部であってもよく、その上に刻設された英数字情報を有してもよい。容量タッチキー１０８はそれぞれ、センサプレート２０８および被覆２１６を備える。誘電スペーサ２１８は、容量タッチキー１０８のそれぞれの間に位置する。随意に、タッチターゲット２１２は、各個別のセンサプレート２０８を覆って追加されてもよい。

接地面２０６（随意）および／または回路導体２１０は、容量センサプレート２０８と異なる電圧電位であってもよい。これは、容量センサプレート２０８と容量センサプレート２０８に近接する接地面２０６（随意）および／または回路導体２１０の一部との間に寄生キャパシタンスを生成する。異なる電圧電位における容量センサプレート２０８と周囲導体との間の静電場の略図については、図５を参照されたい。容量センサプレート２０８と周囲導体との間の強静電場線に留意されたい。本寄生キャパシタンスは、そこへのタッチの間に生じる、容量センサプレート２０８のキャパシタンス値の変化の検出分解能を制限する。寄生キャパシタンスは、同様に、容量センサプレート２０８とＡＦＥ１０４との間の接続に影響を及ぼす。また、容量タッチシステムにおいて採用され得る、雑音遮蔽の量を制限する。

図３を参照すると、描写されるのは、本開示の具体的例示的実施形態による、図１に示され、容量センサのそれぞれの周囲に容量保護リングを有する、容量センサキーの概略立面図である。容量センサプレート２０８のそれぞれの周囲の保護リング３２０が、容量センサキー１０２ａに追加される。その他の点では、全他の要素は、図２に示される容量センサキー１０２と実質的に同一である。個別の容量センサプレート２０８にかかる電圧と実質的に同一である、保護リングにかかる電圧３２０を維持することによって、寄生キャパシタンスは、有意に低減される。それによって、そこへのタッチの間に生じる、キャパシタセンサプレート２０８のキャパシタンス値の変化の検出分解能を増加させる。加えて、向上した雑音遮蔽の提供は、図２に示される構成におけるように、検出分解能に影響を及ぼさない。容量センサプレート２０８、保護リング３２０、周囲接地面２０６（随意）、および導体２１０（図示せず）間の静電場の略図については、図６を参照されたい（容量センサプレート２０８および保護リング３２０は、実質的に同一の電圧電位である）。容量センサプレート２０８と周囲導体および接地面２０６（随意）との間のはるかに弱い静電場線（より長い線）に留意されたい。両方とも、実質的に同一の電圧電位であるため、実質的に、寄生キャパシタンスは、容量センサプレート２０８と保護リング３２０との間に存在しない。

図４を参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、図１に示される容量センサキーおよび容量センサのそれぞれの周囲に保護リングを有する、基本構想図である。タッチキー１０８の容量センサプレート２０８はそれぞれ、電気的にともに結合され、その上に同一の電圧電位を有する、保護リング４２０によって囲繞される。本構成では、１つのみの容量センサプレート２０８のキャパシタンス値が、１度に判定され、したがって、保護リング４２０のマトリクス全体が、以下により完全に説明されるように、ＡＦＥ１０４、ＡＤＣコントローラ１１０、およびデジタルプロセッサ１０６によって判定されるそのキャパシタンス値を有する、容量センサプレート２０８の電圧電位をとる。

図３に示される保護リング３２０はそれぞれ、相互から独立し、その上に異なる電圧を有してもよいが、デジタルプロセッサ１０６へのより多くの接続を要求するであろう。したがって、２つ以上の容量センサプレート２０８の同時キャパシタンス読取が、同時に判定される必要がない限り、単一電圧電位保護リング４２０（図４）で十分であって、デジタルプロセッサ１０６へのより少ない回路接続を要求するであろう。

図７を参照すると、描写されるのは、本開示の具体的例示的実施形態による、容量センサおよび関連付けられた保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図である。図７に示される混合信号集積回路デバイス１０１ａ、例えば、マイクロコントローラは、容量センサプレート２０８のキャパシタンス値を判定する容量分圧器（ＣＶＤ）法を使用するときに適用可能である。最初に、タッチされていない容量センサプレート２０８のキャパシタンス値を判定し、次いで、タッチされた容量センサプレート２０８の後続キャパシタンス値を判定することによって、容量センサプレート２０８へのタッチが、そのキャパシタンスの変化に基づいて、判定されてもよい。ＣＶＤでは、２つのキャパシタは、反対電圧値に充電／放電される。次いで、２つの反対に充電されるキャパシタは、ともに結合され、結果として生じる電圧は、接続された２つのキャパシタ上で測定される。ＣＶＤのより詳細な説明は、共同所有の米国特許出願公開第ＵＳ２０１０／０１８１１８０号に提示され、あらゆる目的のために、参照することによって本明細書に組み込まれる。図７に示されるスイッチは、例えば、限定ではないが、電界トランジスタ（ＦＥＴ）スイッチであってもよい。ノード７２８および７３０は、それぞれ、個別の内部単一線（導体）アナログバス７３２および７３４に結合される、アナログノードである。

容量センサプレート２０８のキャパシタンスは、可変キャパシタ７０４（第１のＣＶＤキャパシタ）によって表され、第２のＣＶＤキャパシタは、これらの２つのキャパシタが、非常に近い容量値、例えば、１：１〜約３：１を有する場合、サンプルホールドキャパシタ７１６であってもよい。これに対する理由として、ＣＶＤでは、一方のキャパシタからの充電の一部は、充電を有していない、または反対充電を有する、他方のキャパシタに移送されることが挙げられる。例えば、２つのＣＶＤキャパシタの値が等しいとき、一方上の充電の半分は、他方のキャパシタに移送されるであろう。２対１のキャパシタンス比は、充電の１／３が移送される、またはキャパシタのいずれが最初に充電されたかに応じて、より小さい（１／２Ｃ）キャパシタから得られる結果をもたらすであろう。サンプルホールドキャパシタ７１６が、実質的に、容量センサキャパシタ７０４より小さいとき、付加的キャパシタンス７０６ａは、ノード７２８の外部に追加されてもよく、および／または内部キャパシタンス７０６ｂは、キャパシタ７１６、７０６ａ、および／または７０６ｂの組み合わせられたキャパシタンスが、前述の基準を満たすために、容量センサキャパシタンス７０４のキャパシタンス値に関連して十分なキャパシタンスを有するように、ノード７２８から独立して追加されてもよい。これは、ＣＶＤを使用して、キャパシタンス値を判定する際の最良分解能をもたらす。キャパシタ７１６はまた、充電が２つのＣＶＤキャパシタ間で移送された後にもたらされるアナログ電圧をサンプリングし、ホールドするために使用される、サンプルホールドキャパシタである。充電移送が完了すると、アナログ／デジタルコンバータ（ＡＤＣ）７１８は、結果として生じる充電電圧を、タッチセンサキャパシタ７０４のキャパシタンス値のさらなる処理および判定のために、ＡＤＣコントローラ１１０／デジタルプロセッサ１０６によって読み取られる、デジタル値に変換する。

以下に提示される実施例では、キャパシタ７０４（第１のＣＶＤキャパシタ）、キャパシタ７０６ａ（外部接続されたキャパシタ）および／またはキャパシタ７０６ｂ（内部接続されたキャパシタ）のためのキャパシタンス値は、サンプルホールドキャパシタ７１６と組み合わせて選択され、第１のＣＶＤキャパシタ７０４が、Ｖｓｓに放電されるか、またはＶｄｄに充電されるか、およびそれぞれ、キャパシタ７０６および７１６の組み合わせが、Ｖｄｄに充電されるか、またはＶｓｓに放電されるかに応じて、Ｖｄｄ電圧の１／３または２／３の組み合わせられた充電電圧をもたらしてもよい。本実施例では、キャパシタ７０４は、キャパシタ７０６および７１６の並列に接続された組み合わせのキャパシタンスの約２倍のキャパシタンスである。２つの反対極性に充電されたＣＶＤキャパシタをともに結合した後の結果として生じる静止電圧は、キャパシタ７０４が最初にＶｓｓに放電されたとき、約１／３＊Ｖｄｄとなり、キャパシタ７０４が最初にＶｄｄに充電されたとき、約２／３＊Ｖｄｄとなるであろう。

並列に接続された全キャパシタの組み合わせの予期される静止電圧を把握することによって、デジタルプロセッサ１０６によってキャパシタンス値が評価される、個別のセンサプレート２０８を囲繞する保護リング３２０または４２０のための適切な電圧を生成することを可能にする。Ｖｄｄが、保護リング３２０または４２０上で所望されるとき、デジタルドライバ７１２および７１４からの両出力は、実質的に、Ｖｄｄ（論理高）である。Ｖｓｓが、保護リング３２０または４２０上で所望されるとき、デジタルドライバ７１２および７１４からの両出力は、実質的に、Ｖｓｓ（論理低）である。１／３＊Ｖｄｄが、保護リング３２０または４２０上で所望されるとき、デジタルドライバ７１４からの出力は、Ｖｓｓ（論理低）であって、デジタルドライバ７１２からの出力は、実質的に、Ｖｄｄ（論理高）である。２／３＊Ｖｄｄが、保護リング３２０または４２０上で所望されるとき、デジタルドライバ７１４からの出力は、Ｖｄｄ（論理高）であって、デジタルドライバ７１２からの出力は、実質的に、Ｖｓｓ（論理低）である。

キャパシタ７０６のためのキャパシタンス値ならびにレジスタ７０８および７１０のための抵抗値の適切な選択によって、保護リング電圧は、ノード７２４および７２６における２つのみのデジタル出力を使用して、ＡＤＣコントローラ１１０によって、容易に発生され得る。他の電圧比もまた、キャパシタ７０６およびレジスタ７０８および７１０のための値の適切な選択によって、効果的に使用されてもよい。例えば、キャパシタ７０６および７１６の組み合わせられたキャパシタンスが、実質的に、キャパシタ７０４のキャパシタンスに等しい場合、後続の組み合わせられた電圧は、１／２＊Ｖｄｄとなり、レジスタ７０８および７１０は、実質的に、同一の抵抗であって、適切である場合、保護リングキャパシタンス上に１／２＊Ｖｄｄを産生するであろう。

図８を参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、複数の容量センサおよび保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図である。図８に示される混合信号集積回路デバイス１０１ｂ、例えば、マイクロコントローラは、図７に示されるデバイス１０１ａと実質的に同一の性能を果たすが、１つのみの単一ワイヤアナログバス７３２ａが存在し、内部キャパシタ７０６ｂおよび７０６ｃは、スイッチＨによって、バス７３２ａから分断され、外部ノード７２８は、スイッチＧによって、バス７３２ａから分断される。１セットのみのＶｄｄ／ＶｓｓスイッチＤおよびＣが、使用され、第１のＣＶＤキャパシタ７０４は、異なる時間周期の間、充電／放電され、次いで、第２のＣＶＤキャパシタ７１６（および、７０６）が、放電／充電される。これは、スイッチのセットおよび第２の内部アナログバスを節約することになる（図７バス７３４参照）。

加えて、複数のスイッチＩは、図１に示される容量タッチキー１０８において使用される、容量センサ７０４のそれぞれを多重化するために使用される。これらの特徴はまた、図７の回路に組み込まれてもよい。アナログマルチプレクサスイッチＩは、容量タッチアナログフロントエンド１０４が、容量タッチキー１０８を走査するにつれて、複数のセンサキャパシタ７０４の個別のものを選択する。複数のノード７３０は、典型的には、多目的プログラム可能アナログまたはデジタル入力および／または出力である。本開示では、説明を明確にするために、アナログ入力／出力（双方向）構成ノードのみ、示される。デジタルプロセッサは、デジタルドライバ７１２および７１４を通して、複数のセンサキャパシタ７０４の選択されたもののために、ノード７２４および７２６を適切な論理レベルに駆動させる。

図９を参照すると、描写されるのは、本開示の具体的例示的実施形態による、容量センサおよび関連付けられた保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図である。図９に示される混合信号集積回路デバイス１０１ｃ、例えば、マイクロコントローラは、図７に示されるデバイス１０１ａと実質的に同様に動作する。

随意に、高入力インピーダンスを有する、アナログバッファドライバ７１４が、同様に、キャパシタ７０４に結合される、ノード７３０に結合されてもよい。アナログバッファドライバ７１４は、スイッチＪを通して、同様に、保護リングキャパシタンス７０２に結合される、ノード７２６に切替可能に結合され得る、低インピーダンス出力を有する。アナログバッファドライバ７１４の出力電圧は、そこへの入力としての電圧に正確に追従する。したがって、保護リング３２０または４２０にかかる電圧は、実質的に、デジタルプロセッサ１０６によって、キャパシタンス値が評価される、個別のセンサプレート２０８にかかる電圧に追従する。

図１０を参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、複数の容量センサおよび保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図である。図１０に示される混合信号集積回路デバイス１０１ｄ、例えば、マイクロコントローラは、図８に示されるデバイス１０１ｂと実質的に同様に動作する。

随意に、高入力インピーダンスを有する、アナログバッファドライバ７１４は、複数のキャパシタ７０４の選択されたものが、充電／放電されているとき、スイッチＪを通して、ノード７２６と単一ワイヤアナログバス７３２ａとの間で結合されてもよい。アナログバッファドライバ７１４は、保護リングキャパシタンス７０２に結合される、ノード７２６に結合された低インピーダンス出力を有する。アナログバッファドライバ７１４の出力電圧は、複数のキャパシタ７０４の選択されたものにかかる電圧に正確に追従する。

図７から１０に関して、マイクロコントローラの種々の実施形態は、前述に説明されたように、外部キャパシタ７０６ａの接続を可能にするために、外部ノード７２８を含んでもよいことが想定され、これは、本開示の範囲内である。付加的調節可能キャパシタ７０６ｂ（および、７０６ｃ）は、内部に存在してもよく、アナログバス７３２ａに切替可能に結合されてもよい。しかしながら、他の実施形態は、そのような外部ノード７２８を提供しなくてもよい。代わりに、キャパシタンス７１６が、適切な値を有し得るか、あるいは付加的内部キャパシタンス７０６ｂ、例えば、可変キャパシタンスが、バス７３２に接続される、または接続されることができるかのいずれかである。さらに、各外部ノード７２６、７２８、および７３０が、複数の機能をサポートするようにプログラム可能であってもよいため、付加的スイッチ（図７には図示せず）を使用して、図１９および２０に関して以下により詳細に説明されるように、他の機能のために、ノード７２６、７２８、および７３０を使用することを可能にしてもよい。

図１１および１２を参照すると、描写されるのは、本開示の具体的例示的実施形態による、キャパシタンス変換の概略電圧−時間図（図１１）、およびこれらの変換の間の保護リング電圧制御（図１２）である。セグメントＩでは、キャパシタ７０６および７１６（サンプルホールドキャパシタ）は、Ｖｄｄに充電され、容量センサキャパシタ７０４は、Ｖｓｓに放電され、保護リングキャパシタンス７０２は、Ｖｓｓに放電される（実質的に、キャパシタ７０４にかかる電圧に一致する）。セグメントＩＩでは、キャパシタ７０６、７１６、および７０４は、ともに結合され、容量タッチキー１０８が押下されないとき、約１／３＊Ｖｄｄの静止電圧がもたらされ、押下されるとき、１／３＊Ｖｄｄとほとんど同じくらいがもたらされであろう。保護リングキャパシタンス７０２は、その間のいかなる寄生キャパシタンスも最小限にするように、キャパシタ７０４（容量センサ）にかかる電圧に追従する。セグメントＩＩが終わりに近づくと、サンプルホールドキャパシタ７１６は、キャパシタ７０６および７０４から分断し、セグメントＩＩの間に得られた静止電圧を留保する。セグメントＩＩＩでは、キャパシタ７０４（容量センサ）にかかるいかなる電圧充電も、実質的に、Ｖｓｓに放電され、次いで、セグメントＩＶの開始時では、キャパシタ７０４（容量センサ）および保護リングキャパシタンス７０２は、実質的に、Ｖｄｄに充電される。その間、また、セグメントＩＶでは、サンプルホールドキャパシタ７１６に貯蔵された静止電圧は、ＡＤＣ７１８によって、静止電圧を表すデジタル値に変換され、デジタルプロセッサ１０６によって読み取られる。ＡＤＣ７１８からのデジタル値は、容量センサが作動（タッチ）されていたかどうか、例えば、静止電圧が非作動タッチセンサから予期されるものより低いかどうか判定する際に使用される。タッチセンサキャパシタ７０４の容量値が、作動（タッチ）されると、そのキャパシタンスは、増加し、後続静止電圧は、それによって、作動されていないときより少なくなるであろう。これは、キャパシタ７０４が、Ｖｓｓに初期化されるときに当てはまる。キャパシタ７０４が、Ｖｄｄに初期化されると、後続静止電圧は、容量センサが作動されないときの約２／３＊Ｖｄｄである。

セグメントＶでは、キャパシタ７０６および７１６（サンプルホールドキャパシタ）は、Ｖｓｓに放電され、容量センサキャパシタ７０４および保護リングキャパシタンス７０２は、既に、Ｖｄｄに充電されている。セグメントＶＩでは、キャパシタ７０６、７１６、および７０４は、ともに結合され、約２／３＊Ｖｄｄの静止電圧が、容量タッチキー１０８が押下されていないとき、もたらされ、押下されると、２／３＊Ｖｄｄとほとんど同じくらいがもたらされるであろう。保護リングキャパシタンス７０２は、その間のいかなる寄生キャパシタンスも最小限にするように、キャパシタ７０４（容量センサ）にかかる電圧に追従する。セグメントＶＩが終わりに近づくと、サンプルホールドキャパシタ７１６は、キャパシタ７０６および７０４から分断し、セグメントＶＩの間に得られた静止電圧を留保する。セグメントＶＩＩでは、キャパシタ７０４（容量センサ）は、実質的に、Ｖｄｄに充電され、次いで、セグメントＶＩＩＩの開始時、キャパシタ７０４（容量センサ）および保護リングキャパシタンス７０２は、実質的に、Ｖｓｓに放電される。その間、また、セグメントＶＩＩＩでは、サンプルホールドキャパシタ７１６に貯蔵された静止電圧は、ＡＤＣ７１８によって、静止電圧を表すデジタル値に変換され、デジタルプロセッサ１０６によって読み取られる。ＡＤＣ７１８からのデジタル値は、容量センサが作動（タッチ）されていたかどうか、例えば、静止電圧が非作動タッチセンサから予期されるものより低いかどうか判定する際に使用される。タッチセンサキャパシタ７０４の容量値が、作動（タッチ）されると、そのキャパシタンスは、増加し、後続静止電圧は、それによって、作動されていないときより大きくなるであろう。これは、キャパシタ７０４が、Ｖｄｄに初期化されるときに当てはまる。キャパシタ７０４が、Ｖｓｓに初期化されると、後続静止電圧は、本明細書に前述されるように、容量センサが作動されていないときの約１／３＊Ｖｄｄである。これらのシーケンスは、タッチキー１０８のそれぞれ１つに対して繰り返される。また、容量測定サイクル１つおきに、電圧充電極性を反転させ、容量測定値を平均化することによって、差動動作タイプが、達成され、同相雑音および妨害、例えば、６０Ｈｚ電力線妨害を最小限にする。

保護リング３２０または４２０は、存在してもよく、または存在しなくてもよいことが想定され、これは、本開示の範囲内である。その場合、ＡＤＣコントローラ１１０は、容量タッチセンサキャパシタ７０４およびＡＤＣサンプルホールドキャパシタ７１６（および、７０６）を充電および放電し、キャパシタ７０４および７０６をともに結合し、ＡＤＣに、結果として生じる充電電圧をサンプリングさせサンプリングされた充電電圧をデジタル値に変換させ、サンプリングされた充電電圧のデジタル値が利用可能であることをデジタルプロセッサ１０６に通知するためのタイミング、スイッチ、およびドライバ選択を制御する。加えて、ＡＤＣコントローラ１１０は、保護リング３２０または４２０の充電および放電のためのタイミング、スイッチ、およびドライバ選択を制御してもよい。

図１３を参照すると、描写されるのは、図７に示される容量変換システムの概略タイミング図である。ノード７２４、７２６、７２８、および７３０にかかる電圧は、スイッチＡ−Ｆの動作上の開放および閉鎖の組み合わせに関連して示される。図１３は、基本的に、図１２に示されるものと同一の電圧およびタイミング波形を表す。他のさらなる回路設計およびタイミング図も、同等の効果を伴って使用され得、電子回路設計における当業者および本開示の利益を有する当業者は、本明細書に説明される結果を複製し得ることが想定され、これは、本開示の範囲内である。

図１４を参照すると、描写されるのは、図９に示される容量変換システムの概略タイミング図である。ノード７２４、７２６、７２８、および７３０にかかる電圧は、スイッチＡ−Ｆの動作上の開放および閉鎖の組み合わせに関連して示される。図１４は、基本的に、図１２に示されるものと同一の電圧およびタイミング波形を表す。他のさらなる回路設計およびタイミング図も、同等の効果を伴って使用され得、電子回路設計における当業者および本開示の利益を有する当業者は、本明細書に説明される結果を複製し得ることが想定され、これは、本開示の範囲内である。

図１５および１６を参照すると、描写されるのは、本開示の具体的例示的実施形態による、容量変換の概略プロセス流れ図である。図１５および１６に描写される概略プロセス流れ図は、図７、８および１３に示されるＣＶＤ処理能力を有する、混合信号集積回路デバイスの動作を表す。第１の容量測定のために、以下のステップが、行なわれてもよい。ステップ１１０２では、キャパシタンス値変換が、始動される。ステップ１１０４では、キャパシタ７０６および７１６のサンプルホールドキャパシタの組み合わせは、第１の電圧に充電される。ステップ１１０６では、容量センサは、第２の電圧に充電される。第１の電圧は、Ｖｄｄであってもよく、第２の電圧は、Ｖｓｓであってもよく、またはその逆であってもよい。随意に、ステップ１１０８では、容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電のため、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第２の電圧に充電されてもよい。

次に、ステップ１１１０では、センサ保護リングは、ステップ１１１２の実行と同時に、第３の電圧に充電／放電され、以前に第１の電圧に充電されたサンプルホールドキャパシタの組み合わせが、以前に第２の電圧に充電された容量センサに結合される。ステップ１１１０および１１１２は、両方とも相互に同時に生じる限り、交換されてもよい。ステップ１１１４では、サンプルホールドキャパシタおよび容量センサは、第１の静止充電に完全に安定するために十分な時間、ともに結合される。次いで、ステップ１１１６では、サンプルホールドキャパシタは、容量センサおよびサンプルホールドキャパシタから分断され、その後、安定した第１の充電を留保する。ステップ１１１８では、サンプルホールドキャパシタ内に貯蔵された第１の充電のデジタル表現への変換が、始まる。

ステップ１１２０では、容量センサは、短時間、第２の電圧に放電される。ステップ１１２２では、容量センサは、第１の電圧に充電される。随意に、ステップ１１２４では、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電のため、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、容量センサ保護リングは、第１の電圧に充電される。ステップ１１２６では、そのデジタル表現への第１の充電の変換が終了し、次いで、容量センサ１０８のキャパシタンス値を判定するために、デジタルプロセッサ１０６によって読み取られる。

随意の第２の容量測定のために、以下のステップが、行なわれてもよい。ステップ１１２８では、キャパシタ７０６および７１６のサンプルホールドキャパシタの組み合わせが、第２の電圧に充電される。ステップ１１３０では、容量センサは、第１の電圧に充電される。随意に、ステップ１１３２では、容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電のため、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第１の電圧に充電される。

随意に、次に、ステップ１１３４では、センサ保護リングは、ステップ１１３６の実行と同時に、第４の電圧に充電／放電され、以前に第２の電圧レベルに充電されたサンプルホールドキャパシタの組み合わせが、以前に第１の電圧に充電された容量センサに結合される。ステップ１１３４および１１３６は、両方とも、相互に同時に生じる限り、交換されてもよい。ステップ１１３８では、サンプルホールドキャパシタの組み合わせおよび容量センサは、第２の静止充電に完全に安定するために十分な時間、ともに結合される。次いで、ステップ１１４０では、サンプルホールドキャパシタは、容量センサおよびサンプルホールドキャパシタから分断され、その後、安定した第２の充電を留保する。ステップ１１４２では、サンプルホールドキャパシタ内に貯蔵された第２の充電のデジタル表現への変換が、始まる。

ステップ１１４４では、容量センサは、短時間、第１の電圧に放電される。ステップ１１４６では、容量センサは、第２の電圧に充電される。随意に、ステップ１１４８では、容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電のため、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第２の電圧に充電される。ステップ１１５０では、そのデジタル表現への第２の充電の変換が終了し、次いで、容量センサ１０８のキャパシタンス値を判定するために、デジタルプロセッサ１０６によって読み取られる。両第１および第２の充電変換を取得する利点は、同相雑音および妨害、例えば、６０Ｈｚ電線妨害を低減するように処理され得ることである。

図１７および１８を参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、容量変換の概略プロセス流れ図である。図１７および１８に描写される概略プロセス流れ図は、図９、１０、および１４に示されるＣＶＤ処理能力を有する、混合信号集積回路デバイスの動作を表す。第１の容量測定のために、以下のステップが、行なわれてもよい。ステップ１２０２ａでは、キャパシタンス値変換が、始動される。ステップ１２０４では、キャパシタ７０６および７１６のサンプルホールドキャパシタの組み合わせは、第１の電圧に充電される。ステップ１２０６では、容量センサと、随意に、容量センサ保護リングは、第２の電圧に充電される。第１の電圧は、Ｖｄｄであってもよく、第２の電圧は、Ｖｓｓであってもよく、または逆であってもよい。随意に、容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電のため、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第２の電圧に充電されてもよい。

ステップ１２１２では、以前に第１の電圧に充電されたサンプルホールドキャパシタの組み合わせが、以前に第２の電圧に充電された容量センサに結合される。ステップ１２１４では、サンプルホールドキャパシタおよび容量センサは、第１の共通静止充電に完全に安定するために十分な時間、ともに結合される。次いで、ステップ１２１６では、サンプルホールドキャパシタは、容量センサから分断され、サンプルホールドキャパシタは、その後、安定した第１の充電を留保する。ステップ１２１８では、サンプルホールドキャパシタ内に貯蔵された第１の充電のデジタル表現への変換が、始まる。

ステップ１２２０では、容量センサと、随意に、保護リングは、短時間、第２の電圧に放電される。ステップ１２２２では、容量センサと、随意に、保護リングは、第１の電圧に充電される。随意に、容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電のため、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第１の電圧に充電されてもよい。ステップ１２２６では、そのデジタル表現への第１の充電の変換は終了し、次いで、容量センサ１０８のキャパシタンス値を判定するために、デジタルプロセッサ１０６によって読み取られる。

随意の第２の容量測定のために、以下のステップが、行なわれてもよい。ステップ１２２８では、キャパシタ７０６および７１６のサンプルホールドキャパシタの組み合わせが、第２の電圧に充電される。ステップ１２３０では、容量センサと、随意に、容量センサ保護リングは、第１の電圧に充電される。随意に、容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電のため、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第１の電圧に充電されてもよい。

ステップ１２３６では、以前に第２の電圧レベルに充電されたサンプルホールドキャパシタの組み合わせが、以前に第１の電圧に充電された容量センサに結合される。ステップ１２３８では、サンプルホールドキャパシタの組み合わせおよび容量センサは、第２の静止充電に完全に安定するために十分な時間、ともに結合される。次いで、ステップ１２４０では、サンプルホールドキャパシタは、容量センサから分断され、サンプルホールドキャパシタは、その後、安定した第２の充電を留保する。ステップ１２４２では、サンプルホールドキャパシタ内に貯蔵された第２の充電のデジタル表現への変換が、始まる。

ステップ１２４４では、容量センサと、随意に、保護リングは、短時間、第１の電圧に放電される。ステップ１２４６では、容量センサと、随意に、保護リングは、第２の電圧に充電される。随意に、容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電のため、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第２の電圧に充電されてもよい。ステップ１２５０では、そのデジタル表現への第２の充電の変換が終了し、次いで、容量センサ１０８のキャパシタンス値を判定するために、デジタルプロセッサ１０６によって読み取られる。両第１および第２の充電変換を取得する利点は、同相雑音および妨害、例えば、６０Ｈｚ電線妨害を低減させるように処理され得ることである。

図１９を参照すると、描写されるのは、本開示の教示による、アナログパスゲートスイッチを介して、デジタルＩ／Ｏおよびアナログ機能をサポートする、多機能ポート論理の概略ブロック図である。トライステート出力を有する、デジタルドライバ１３５４は、外部ノード７２８に結合され、例えば、限定ではないが、デジタルプロセッサ１０６からのトライステート制御信号によって制御される。例えば、限定ではないが、デジタルプロセッサ１０６からのデジタル出力信号は、デジタルドライバ１３５４の入力に結合される。

例えば、図８および１０において、スイッチＧを実装し得る、アナログパスゲートスイッチ１３５０は、例えば、限定ではないが、デジタルプロセッサ１０６からのＡＤＣチャネル選択から独立して、アナログバス制御信号によって制御され得る、アナログスイッチ論理１３５２によって制御される。概して、内部ＡＤＣのためのアナログマルチプレクサは、外部ピンのうちの１つのみが、１度に、内部ＡＤＣに接続されるように、複数のスイッチのうちの１つのみが、閉鎖することを可能にするように構成される。しかしながら、別の実施形態によると、ＡＤＣのためのアナログマルチプレクサは、２つ以上のスイッチが、外部ピンをアナログバスに接続するように制御され得ることを可能にするように構成されてもよい。故に、制御論理１３５２およびアナログパスゲートスイッチ１３５０は、アナログマルチプレクサから独立して制御されるか、またはアナログマルチプレクサの一部であるかのいずれかであってもよい。アナログパスゲートスイッチ１３５０は、閉鎖されると、前述でより完全に説明されたように、ノード７２８のアナログバス７３２への直接結合を有効化する。アナログパスゲートスイッチ１３５０が閉鎖されると、デジタルドライバ１３５４の出力は、トライステート制御によって、高インピーダンス状態にされ、それによって、アナログポートとして使用されるとき、ノード７２８に最小限の影響を及ぼす。他の機能も、本明細書に説明される他の実施形態に従って含まれてもよいことが想定され、これは、本開示の範囲内である。

図２０を参照すると、描写されるのは、本開示の教示による、アナログパスゲートスイッチを介して、デジタルＩ／Ｏおよびアナログ機能をサポートし、加えて、アナログ機能が、ＡＤＣコントローラ論理によって、ポートに接続された容量タッチセンサを予充電および放電するように上書きされることができる、多機能ポート論理の概略ブロック図である。そのようなポート論理は、外部ピン７３０のいずれかのために使用されてもよく、アナログマルチプレクサが、２つ以上のスイッチが閉鎖されることを可能にするように構成されるとき、また、ピン７２８のために使用されてもよい。ノード７３０におけるデジタルおよびアナログ機能間の切替は、プロセッサ集約的であり得、前述でより完全に説明されたように、ノード７３０の要求される全関連デジタルおよびアナログ機能を適切に操作するための複雑なプログラムを要求し得る。各容量センサのキャパシタンス値の設定および判定、例えば、図８−１６の間、プロセッサ１０６にかかる負荷、例えば、プログラムステップおよび／または制御機能を軽減するために、ＡＤＣ上書き特徴が、本明細書に説明される、容量タッチ判定回路に組み込まれてもよい。図２０に示される回路機能を組み込む、専用ＡＤＣコントローラの使用は、デジタルプロセッサプログラムステップを保存し、容量センサキャパシタンスの判定の間、プロセッサが、他の機能を行なうことを可能にするであろう。しかしながら、他の実施形態によると、上書き機能はまた、省略されることができる。また、また、さらに他の実施形態によると、図１９および２０に示されるようなポート論理は、例えば、図８および１０に示されるように、各外部ピンのための汎用ポート論理を生成するように組み合わせられてもよい。したがって、全外部ピンのための汎用ポート論理は、独立して、アナログバスに接続するように制御され得る、２つのパスゲートを有してもよく、または独立イネーブル信号によって制御されることを可能にする、アナログマルチプレクサの一部である、単一パスゲートを有してもよい。

トライステート出力を有する、デジタルドライバ１４５４は、外部ノード７３０に結合され、マルチプレクサ１４５８からのトライステート制御信号によって制御される。マルチプレクサ１４６０からのデジタル出力信号は、デジタルドライバ１４５４の入力に結合される。図８および１０において、スイッチＩを実装し得る、アナログパスゲートスイッチ１４５０は、アナログスイッチ論理１４５２によって制御される。ＡＤＣ上書きイネーブル信号が、論理低であるとき、マルチプレクサ１４５８は、トライステート制御信号に結合し、デジタルドライバ１４５４のトライステート出力を制御し、マルチプレクサ１４６０は、デジタル出力信号をデジタルドライバ１４５４の入力に結合する。ＡＤＣチャネル選択（アナログバス制御）は、前述でより完全に説明されたように、アナログパスゲートスイッチ１４５０を制御し、直接、ノード７３０をアナログバス７３２に結合する。本構成では、図２０に示される回路は、図１９に示される回路と実質的に同一の方式で機能する。

しかしながら、ＡＤＣ上書きイネーブル信号が、論理高であるとき、マルチプレクサ１４５８は、ＡＤＣ上書きデータイネーブル信号に結合し、デジタルドライバ１４５４のトライステート出力を制御し、マルチプレクサ１４６０は、ＡＤＣ上書きデータ信号をデジタルドライバ１４５４の入力に結合する。アナログパスゲートスイッチ１４５０は、アナログバス７３２をノード７３０から分断するように強制される。本構成では、ＡＤＣ上書きデータイネーブルおよびＡＤＣ上書きデータ信号は、ＡＤＣ論理コントローラ（図示せず）によって提供されてもよく、デジタルプロセッサ１０６からのプログラム集約的措置を要求することなく、ノード７３０に結合される容量タッチセンサを充電または放電するために使用されてもよい。

ノード７２８のためのポート論理は、前述のように、図１９または図２０に示されるように、実装されてもよい。ノード７２４および７２６のためのポート論理はまた、図２０または２１に示されるように、例えば、「アナログイン」パスゲートスイッチ１３５０を伴わずに、実装されてもよい。複数のノード７３０は、図２０に示されるように、実装されることができる。前述のように、汎用ポートは、全外部ピンのために使用されてもよい。付加的機能が、個別の外部ピンに従って、他の機能性をサポートするために実装されることができる。

図２１を参照すると、描写されるのは、本開示の具体的例示的実施形態による、アナログおよびデジタル接続構成の概略ブロック図である。複数のアナログパスゲートスイッチ１５３８は、アナログマルチプレクサを実装し、複数のノード７３０ｘをアナログバス７３２に結合し、そこから分断してもよい（例えば、複数の容量タッチセンサのそれぞれの選択）。直接接続が、ノード７２８およびアナログバス７３２をともに結合するか（例えば、図７および９参照）、または随意のアナログパスゲートスイッチ１５３６が、ノード７２８をアナログバス７３２に結合し、そこから分断してもよい（例えば、図８および１０参照）。前述のように、付加的パスゲートスイッチ１５３６は、マルチプレクサが、２つ以上のスイッチが閉鎖されることを可能にするように設計される場合、アナログマルチプレクサの一部であることができる。複数のスイッチ１５３４は、付加的サンプルホールドキャパシタ１５４４をアナログバス７３２に結合し、そこから分断してもよい。スイッチ１５４０は、アナログバス７３２をＶｄｄに充電するために使用されてもよく、スイッチ１５４２は、アナログバス７３２をＶｓｓに放電するために使用されてもよい。

本開示の実施形態が、描写され、説明され、本開示の例示的実施形態を参照することによって定義されるが、そのような参照は、本開示の限定を含意するものではなく、そのような限定が、推測されるべきではない。開示される主題は、当業者および本開示の利益を有するものに想起されるであろうように、形態および機能における多数の修正、改変、ならびに均等物が可能である。本開示の描写および説明される実施形態は、実施例にすぎず、本開示の範囲の包括ではない。

Claims (35)

1. マイクロコントローラであって、
   アナログマルチプレクサを通して、アナログバスと結合される、複数のポートと、
   前記アナログバスと結合される、アナログ／デジタルコンバータ（ＡＤＣ）であって、サンプルホールドキャパシタを備える、ＡＤＣと、
   前記サンプルホールドキャパシタと結合される、サンプルホールドプルアップ／ダウン回路と、
   を備える、マイクロコントローラ。
2. 前記複数のポートのそれぞれは、アナログ入力ポート、デジタル入力または出力ポートとして動作するようにプログラム可能であって、個別のポートプルアップ／ダウン回路を備える、請求項１に記載のマイクロコントローラ。
3. 前記複数のポートのそれぞれはさらに、一次アナログまたはデジタル機能が、デジタル上書き値で上書きされることを可能にする、上書き機能を備える、請求項２に記載のマイクロコントローラ。
4. 各ポートは、デジタルおよび上書き値を受信する第１のマルチプレクサおよびデジタルトライステートおよび上書き制御値を受信する第２のマルチプレクサを備え、前記マルチプレクサは、上書きイネーブル信号によって制御される、請求項３に記載のマイクロコントローラ。
5. 前記複数のポートのそれぞれは、関連付けられたトライステートレジスタ、関連付けられた上書き制御レジスタ、デジタル出力値レジスタ、および上書き値レジスタと結合される、請求項４に記載のマイクロコントローラ。
6. 前記一次アナログ機能は、ポートの外部ピンと前記アナログバスを結合するアナログスイッチによって提供される、請求項３に記載のマイクロコントローラ。
7. 前記アナログスイッチは、前記アナログマルチプレクサの一部である、請求項５に記載のマイクロコントローラ。
8. 前記アナログマルチプレクサは、複数のアナログスイッチを備え、２つ以上のアナログスイッチが閉鎖されることを可能にするように構成される、請求項６に記載のマイクロコントローラ。
9. 自動的に、変換シーケンスを制御するためのプログラム可能制御ユニットをさらに備える、請求項１に記載のマイクロコントローラ。
10. 前記変換シーケンスのプログラム可能予充電時間の間、前記制御ユニットは、独立して、関連付けられたポートを制御し、外部ノードを第１の電圧に充電し、内部サンプルホールドキャパシタを分断し、前記サンプルホールドキャパシタを前記第１の電圧と異なる第２の電圧に充電するように動作可能である、請求項９に記載のマイクロコントローラ。
11. 前記変換シーケンスのプログラム可能取得または共有時間の間、前記制御ユニットは、前記アナログマルチプレクサを制御し、前記外部ノードと前記サンプルホールドキャパシタを接続するようにさらに動作可能である、請求項１０に記載のマイクロコントローラ。
12. 前記制御ユニットは、予充電および取得または共有周期をさらに含み、自動的に、２つの順次測定を行なうように動作可能である、請求項１に記載のマイクロコントローラ。
13. マイクロコントローラであって、
    メモリを伴う、デジタルプロセッサと、
    前記デジタルプロセッサに結合される、アナログ／デジタルコンバータ（ＡＤＣ）コントローラと、
    アナログノードまたはデジタル入力出力ノードとして機能するようにプログラムされることができる、複数の入力／出力ポートと、
    前記ＡＤＣコントローラによって、前記アナログノードのうちの１つを選択し、前記アナログノードをアナログバスに結合するために制御される、アナログマルチプレクサと、
    前記アナログバスにかかるアナログ電圧をそのデジタル表現に変換するために、前記アナログバスに結合され、前記デジタル表現を伝達するために、前記デジタルプロセッサに結合されるデジタル出力を有する、サンプルホールドキャパシタを備える、アナログ／デジタルコンバータ（ＡＤＣ）と、
    前記サンプルホールドキャパシタと結合される、サンプルホールドプルアップ／ダウン回路と、
    を備える、マイクロコントローラ。
14. 前記複数の入力／出力ポートのそれぞれは、アナログ入力ポート、デジタル入力または出力ポートとして動作するようにプログラム可能であって、個別のポートプルアップ／ダウン回路を備え、さらに、一次アナログまたはデジタル機能が、デジタル上書き値で上書きされることを可能にする、上書き機能を備える、請求項１３に記載のマイクロコントローラ。
15. 前記ＡＤＣコントローラによって制御される、複数のデジタル出力ドライバと、
    前記マイクロコントローラ内の第１のアナログバスに結合される、第１のアナログノードと、
    をさらに備え、前記第１のアナログバスは、電源コモン、電源電圧、または第２のアナログバスに切替可能に結合され、
    前記第２のアナログバスは、前記電源コモン、前記電源電圧、前記サンプルホールドキャパシタ、または前記第１のアナログバスに切替可能に結合され、
    前記サンプルホールドキャパシタは、前記第１のアナログバスまたは前記ＡＤＣの入力のいずれかに切替可能に結合され、
    前記第１のアナログノードは、外部容量センサに結合するために適合される、
    請求項１３に記載のマイクロコントローラ。
16. 前記複数のデジタル出力ドライバの個別のものに結合される、少なくとも２つのデジタル出力ノードをさらに備え、前記少なくとも２つのデジタル出力ノードは、電圧を前記容量センサと関連付けられた保護リング上に駆動させる、レジスタ分圧器ネットワークに結合するために適合される、請求項１５に記載のマイクロコントローラ。
17. 前記第２のアナログバスに結合され、外部キャパシタに結合するために適合される、第２のアナログノードをさらに備える、請求項１６に記載のマイクロコントローラ。
18. 前記第２のアナログバスに切替可能に結合される、少なくとも１つの内部キャパシタをさらに備える、請求項１７に記載のマイクロコントローラ。
19. 前記第１のアナログバスと結合され、前記容量センサと関連付けられた外部保護リングに結合するために適合される、少なくとも１つのアナログ出力ドライバをさらに備え、前記保護リングにかかる電圧は、前記容量センサ上と実質的に同一の電圧である、請求項１５に記載のマイクロコントローラ。
20. 前記ＡＤＣコントローラは、変換シーケンスのプログラム可能予充電時間の間、前記ＡＤＣコントローラが、独立して、関連付けられたポートを制御し、外部ノードを第１の電圧に充電し、内部サンプルホールドキャパシタを分断し、前記サンプルホールドキャパシタを前記第１の電圧と異なる第２の電圧に充電するよう動作可能であるように、自動変換シーケンスを制御する、請求項１５に記載のマイクロコントローラ。
21. 前記変換シーケンスのプログラム可能取得または共有時間の間、前記ＡＤＣコントローラは、前記アナログマルチプレクサを制御し、前記外部ノードと前記サンプルホールドキャパシタを接続するようにさらに動作可能である、請求項２０に記載のマイクロコントローラ。
22. 前記ＡＤＣコントローラは、予充電および取得または共有周期をさらに含み、自動的に、２つの順次測定を行なうように動作可能である、請求項２１に記載のマイクロコントローラ。
23. 前記変換シーケンスのためのタイミングパラメータは、レジスタ内に記憶される、請求項２０に記載のマイクロコントローラ。
24. 容量センサシステムであって、
    容量センサと、
    請求項１３に記載のマイクロコントローラと、
    を備える、システム。
25. 前記システムは、
    前記容量センサと関連付けられた保護リングと、
    前記保護リングに結合される、第１のレジスタと、
    前記保護リングに結合される、第２のレジスタと、
    前記ＡＤＣコントローラによって制御される、複数のデジタル出力ドライバと、
    前記複数のデジタル出力ドライバの個別のものに結合される、前記ＡＤＣコントローラの少なくとも２つのデジタル出力ノードであって、前記少なくとも２つのデジタル出力ノードの一方は、前記第１のレジスタに結合され、前記少なくとも２つのデジタル出力ノードの他方は、前記第２のレジスタに結合される、デジタル出力ノードと、
    をさらに備える、請求項２４に記載の容量センサシステム。
26. アナログマルチプレクサを通して、アナログバスと結合される、複数のポートと、前記アナログバスと結合される、アナログ／デジタルコンバータ（ＡＤＣ）であって、サンプルホールドキャパシタを備える、ＡＤＣと、前記サンプルホールドキャパシタと結合される、サンプルホールドプルアップ／ダウン回路とを備える、マイクロコントローラによって、容量センサのキャパシタンスを測定するための方法であって、
    前記複数のポートのうちの１つと前記容量センサを結合するステップと、
    予充電周期の間、独立して、前記複数のポートのうちの前記１つによって、前記容量センサを第１の電圧に充電し、前記アナログマルチプレクサによって、内部サンプルホールドキャパシタを分断し、前記サンプルホールドプルアップ／ダウン回路によって、前記サンプルホールドキャパシタを前記第１の電圧と異なる第２の電圧に充電するステップと、
    を含む、方法。
27. 前記予充電周期の間のステップは、自動的に、前記マイクロコントローラの中央処理ユニットから独立して、ＡＤＣコントローラによって行なわれる、請求項２６に記載の方法。
28. プログラム可能取得または共有時間周期の間、前記方法はさらに、前記アナログマルチプレクサを制御し、前記容量センサと前記サンプルホールドキャパシタを接続し、前記サンプルホールドキャパシタおよび前記容量センサ上の充電を共有させるステップを含む、請求項２６に記載の方法。
29. 前記サンプルホールドキャパシタを前記複数のポートの前記１つから分断し、前記ＡＤＣによって、前記サンプルホールドキャパシタの第１の充電値を判定するステップをさらに含む、請求項２８に記載の方法。
30. 前記第１の充電値を判定するためのステップは、自動的に、前記マイクロコントローラの中央処理ユニットから独立して、ＡＤＣコントローラによって行なわれる、請求項２９に記載の方法。
31. 前記充電値を判定する間、前記容量センサを前記第２の電圧に予充電するステップをさらに含む、請求項３０に記載の方法。
32. 前記充電値を判定後、前記サンプルホールドキャパシタを前記第１の電圧に予充電するステップをさらに含む、請求項３１に記載の方法。
33. 前記サンプルホールドキャパシタを予充電後、前記アナログマルチプレクサを制御し、前記容量センサと前記サンプルホールドキャパシタを接続し、前記サンプルホールドキャパシタおよび前記容量センサ上の充電を共有させるステップを含む、請求項３２に記載の方法。
34. 前記サンプルホールドキャパシタを前記複数のポートのうちの前記１つから分断し、前記ＡＤＣによって、前記サンプルホールドキャパシタの第２の充電値を判定するステップをさらに含む、請求項３３に記載の方法。
35. 前記第１および第２の充電値を判定するためのステップは、自動的に、前記マイクロコントローラの中央処理ユニットから独立して、ＡＤＣコントローラによって行なわれる、請求項３４に記載の方法。

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