JP2014533913A - スプリアス相殺を備えた統合された位相ロック及び乗算遅延ロックループ - Google Patents
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Abstract
Description
"A DLL-Based Programmable Clock Multiplier in 0.18um CMOS with -70dBc Reference Spur" P.C. Maulik, et al. IEEE JSSC, Vol. 42, No. I, August 2007
Claims (20)
- 装置であって、
マルチプレクサ、
前記マルチプレクサの出力と前記マルチプレクサの第1の入力とに結合される位相遅延要素、
前記マルチプレクサの第2の入力に結合される参照クロックライン、
前記マルチプレクサのセレクタ入力に結合されるセレクタ、
前記位相遅延要素の出力に結合される信号ディバイダ要素、
可変遅延コントローラであって、
前記可変遅延コントローラの出力と、
前記可変要素の少なくとも1つの出力と、
に結合される、前記可変遅延コントローラ、
統合された位相検出器及びチャージポンプ要素(PDCHP)であって、少なくとも、
前記可変遅延コントローラの出力と、
前記セレクタと、
前記ディバイダ要素の第1及び第2の出力と、
に結合される、前記統合されたPDCHP、及び
前記PDCHPの出力に結合されるキャパシタ、
を含み、
前記キャパシタが、前記位相遅延要素のコントローラ入力にも結合される、
装置。 - 請求項1に記載の装置であって、前記位相遅延要素が、容量性要素の電圧により各々制御される、直列に結合される複数の位相遅延要素を含む、装置。
- 請求項1に記載の装置であって、
前記セレクタがセレクタメモリを更に含み、
前記セレクタメモリの第1の入力が論理高に結合され、
前記セレクタメモリのクロック入力が、信号分割されたラインに結合され、
前記セレクタメモリのクリアが選択信号ラインで搬送される信号から導出される、
装置。 - 請求項1に記載の装置であって、前記セレクタの出力が、選択ラインの選択信号を生成するため前記可変遅延コントローラの出力と組み合わされる、装置。
- 請求項1に記載の装置であって、
位相コンパレータ要素の少なくとも1つの出力に結合される電流源、
を更に含み、
前記電流源が前記位相検出器要素により制御され、
前記位相遅延要素の位相遅延が、電流源により生成される電流の関数である、
装置。 - 請求項5に記載の装置であって、前記可変遅延コントローラと前記デバイスに対して位相ロック出力を選択する前記セレクタとに結合される位相ロックループモードラインを更に含む、装置。
- 請求項1に記載の装置であって、前記セレクタが前記参照クロックラインを選択し、それにより、前記位相遅延要素の出力信号の静的位相オフセットが低減される、装置。
- 装置であって、
第1の入力及び第2の入力を有するマルチプレクサであって、前記第1の入力がクロック参照ラインに結合される、前記マルチプレクサ、
前記マルチプレクサの出力に結合される位相遅延回路であって、前記位相遅延回路の出力が、前記マルチプレクサの前記第2の入力に結合される、前記位相遅延回路、
分割された信号を前記位相遅延回路の前記出力から生成する前記位相遅延回路の前記出力に結合される信号ディバイダ要素、
可変遅延コントローラであって、
第1の分割された信号を搬送する前記信号ディバイダ要素の出力に結合される第1の入力ラインと、
前記第1の分割された信号の位相遅延された分割された信号を前記可変遅延コントローラに搬送する第2の入力ラインと、
を有する前記可変遅延コントローラ、
セレクタラインを介して前記マルチプレクサに結合されるセレクタであって、前記セレクタが、前記マルチプレクサの前記第1の入力及び前記第2の入力間で選択し、前記セレクタが、前記マルチプレクサの前記第1の入力と前記第2の入力との間の選択をするため、少なくとも、
前記位相遅延回路の前記出力と、
前記分割された信号と、
前記位相遅延された分割された信号と、
を用いる前記セレクタ、
位相コンパレータ要素であって、
(a) 前記可変遅延コントローラの出力と、
(b) 前記クロック参照クロックラインと、
(c) 前記分割された信号を搬送する前記信号ディバイダ要素の出力ラインと、
(d) 前記セレクタラインと、
に結合される前記位相コンパレータ要素であって、前記位相検出器が、少なくともこれらの4つのライン(a)〜(d)の信号から導出されるように位相検出器信号を生成するように構成される、前記位相コンパレータ要素、及び
前記位相コンパレータ要素の少なくとも1つの出力に結合される電流源であって、前記位相検出器により制御される前記電流源、
を含み、
前記位相遅延回路の位相遅延が、電流源により生成される電流の関数である、
システム。 - 請求項8に記載のシステムであって、
容量性要素を更に含み、
前記容量性要素が、
前記位相コンパレータ要素の出力と、
前記位相遅延回路の制御入力と、
に結合され、
前記位相遅延回路が、前記容量性要素の電圧により制御される、直列に結合される複数の位相遅延要素を含む、システム。 - 請求項8に記載の装置であって、前記セレクタが、前記参照クロックラインを選択し、それにより、前記位相遅延回路の出力信号の静的位相オフセットが低減される、装置。
- 請求項8に記載の装置であって、前記可変遅延コントローラが、
FETスイッチの第1のセットであって、
前記位相遅延された分割された信号の反転された信号に結合される第1のPFETスイッチ、
前記セレクタラインの反転された信号に結合される第2のPFETスイッチ、及び
前記位相遅延回路の前記出力に結合される第3のPFETスイッチ、
を含む、装置。 - 請求項11に記載の装置であって、
前記可変遅延コントローラが、
FETスイッチの第2のセットを更に含み、
前記FETスイッチの第2のセットが、
前記位相遅延された分割された信号の反転された信号に結合される第1のNFETスイッチと、
前記セレクタラインの反転された信号に結合される第2のNFETスイッチと、
前記位相遅延回路の前記出力に結合される第3のNFETスイッチ、
を含む、装置。 - 請求項12に記載の装置であって、
FETスイッチの前記第1のセットの全てが閉じている場合、前記遅延要素の遅延が増大し、
FETスイッチの前記第2のセットの全てが閉じている場合、前記遅延要素の前記遅延が低減する、
装置。 - 装置であって、
第1の入力及び第2の入力を有するマルチプレクサであって、前記第1の入力がクロック参照ラインに結合される、前記マルチプレクサ、
前記マルチプレクサの出力に結合される位相遅延回路であって、前記位相遅延回路の出力が、前記マルチプレクサの前記第2の入力に結合される、前記位相遅延回路、
分割された信号を前記位相遅延回路の前記出力から生成する前記位相遅延回路の前記出力に結合される信号ディバイダ要素、
可変遅延コントローラであって、
第1の分割された信号を搬送する前記信号ディバイダ要素の出力に結合される第1の入力と、
前記第1の分割された信号の位相遅延された分割された信号を前記可変ディバイダ要素に搬送する第2の入力ラインと、
を有する、前記前記可変遅延コントローラ、
セレクタラインを介して前記マルチプレクサに結合されるセレクタであって、前記セレクタが、前記マルチプレクサの前記第1の入力及び前記第2の入力間で選択し、前記セレクタが前記マルチプレクサの前記入力の選択をするため、少なくとも、
前記位相遅延回路の前記出力と、
前記分割された信号と、
前記位相遅延された分割された信号と、
を用い、
前記マルチプレクサの反転されたセレクタラインが位相検出器要素に結合される前記セレクタであって、
前記位相検出器要素が、
(a) 前記可変遅延コントローラの出力と、
(b) 前記クロック参照ラインと、
(c) 前記信号ディバイダ要素の出力ラインと、
(d) 前記セレクタラインと、
に結合され、
少なくともこれらの4つのライン(a)〜(d)の信号から導出されるように信号を生成するように構成される、前記位相検出器要素、及び
位相コンパレータ要素の少なくとも1つの出力に結合される電流源であって、前記位相検出器要素により制御される前記電流源、
を含み、
前記位相遅延回路の位相遅延が、電流源により生成される電流の関数であり、
前記位相検出器要素が、
前記クロック参照ラインに結合される第1のメモリ要素の入力であって、前記第1のメモリ要素の出力が前記電流源に結合される、前記入力と、
前記可変遅延出力ラインに結合される第2のメモリ要素の入力であって、前記第2のメモリ要素の出力が前記電流源の電流シンクに結合される、前記入力と、
を更に含み、
両方のメモリ要素が前記結合されたセレクタ回路によりリセットされ得る、
装置。 - 請求項14に記載のシステムであって、
容量性要素を更に含み、
前記容量性要素が、
前記位相コンパレータ要素の出力と、
前記位相遅延回路の制御入力と、
に結合され、
前記位相遅延回路が、前記容量性要素の電圧により制御される、直列に結合される複数の位相遅延要素を含む、
システム。 - 請求項15に記載のシステムであって、前記第1のメモリ要素及び前記第2のメモリ要素がDフリップフロップであることを更に含む、システム。
- 請求項16に記載のシステムであって、前記第1及び第2のメモリ要素両方のリセットに結合される遅延要素を更に含む、システム。
- 請求項14に記載のシステムであって、
前記位相検出器が、
位相検出器マルチプレクサ、
を更に含み、
前記位相検出器マルチプレクサの第1の入力が、反転されたセレクタラインを介して前記セレクタに結合され、
前記位相検出器マルチプレクサの第2の入力が、イネーブルラインに結合される、
システム。 - 請求項18に記載のシステムであって、
位相検出器ドライバを更に含み、
前記位相検出器ドライバが、前記位相検出器マルチプレクサの出力に結合され、前記位相検出器ドライバが前記電流源を駆動する、
システム。 - 請求項18に記載のシステムであって、前記セレクタが前記クロック参照ラインを選択し、それにより、前記位相遅延回路の出力信号の静的位相オフセットが低減される、システム。
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