JP2014514868A - デジタル制御高速高電圧ゲートドライバ回路 - Google Patents
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Abstract
本発明は半導体技術に関する。特に、本発明はX線システム用の高電圧発生器のための高速、高電圧スイッチングに関連する。スイッチング素子、例えばIGBT若しくはMOS‐FETが高速高電圧スイッチングのために利用される。しかしながら、スイッチング素子の入力における回路素子若しくは寄生素子はスイッチング素子のスイッチング速度を制限する。本発明はスイッチング速度を増加するために、スイッチング素子の入力に許容電圧よりも高い電圧、例えばIGBT若しくはMOS‐FETの最大許容ゲート電圧よりも高い電圧を印加することを提案する。保存操作のためにフィードバックループが提供される。従って、スイッチング配置2の入力8bに接続可能であるように構成される出力8aを有する増幅回路22を有する高速スイッチングのためのスイッチング回路20が提供され、出力8aによって供給される電圧は最大ゲート電圧を超え、増幅回路22は現在の内部ゲート電圧が最大内部ゲート電圧を超えないように制御可能である。
Description
本発明はパワー半導体技術に関する。特に、これは例えばX線システムのための高電圧発生器技術に関連する。特に、本発明はスイッチング配置、スイッチング回路及び高速スイッチングのためのスイッチング回路配置、本発明にかかるスイッチング配置、スイッチング回路若しくはスイッチング回路配置を有するX線装置、高速スイッチングのための方法、コンピュータ可読媒体、プログラム要素及び処理装置に関する。
例えばX線システムのための現在の高電圧発生器においては、例えば絶縁ゲートバイポーラトランジスタ(IGBT)若しくは金属酸化膜半導体電界効果トランジスタ(MOS‐FET)のようなスイッチング素子が利用される。こうしたスイッチング素子は通常はスイッチング素子のスイッチオン及びオフを制御するためにスイッチング素子の入力へ供給される電圧源で駆動される。例えば、IGBT若しくはMOS‐FETのゲートに印加される正電圧はスイッチング素子のスイッチオンを可能にし、一方スイッチング素子のゲートに供給されるゼロ電圧若しくは負電圧はスイッチング素子のスイッチオフをもたらし得る。
スイッチング素子がオンにスイッチされる場合、それに続く高電圧若しくは高電力が同じくオンにスイッチされ、スイッチング素子の出力ポートによって需要側(consumer)、例えばX線システムのX線管のための高電圧若しくは高電力を生成するX線発生器へ供給され得る。スイッチング素子がオフにスイッチされる場合この高電圧若しくは高電力はオフにスイッチされ、従って需要側へ提供されない。その後のスイッチオン及びオフは需要側へ供給される電圧若しくは電力を調節し、従って制御することを可能にし得る。
スイッチ可能な高電圧若しくは高電力をさらに増加するために、その上複数のスイッチング素子が並列に利用され得る。
電圧源のスイッチング電圧はスイッチング素子の入力へ供給される。しかしながら、例えば専用抵抗素子若しくは容量性素子のような寄生素子若しくはさらなる回路素子が、スイッチング素子の入力と半導体の実際のゲートのための内部入力ポートとの間に設けられ得る。しかしながらこの寄生素子若しくは回路素子はスイッチング素子の入力と内部入力ポート(例えばゲート)との間に電圧降下をもたらし得るので、入力に印加される電圧源の全印加電圧がスイッチング素子の内部入力ポートにおいて、従って専用回路素子若しくは寄生素子の後で利用できないという結果をもたらし得る。少なくとも入力に印加される全電圧は寄生素子若しくは回路素子のためにいくらかの時間遅延の後に内部入力ポートに達するだけである。
上記電圧降下若しくは時間遅延はスイッチング素子のスイッチング速度が制限される結果をもたらす。特に、寄生インダクタンス若しくは寄生キャパシタンスのような寄生素子は、入力に印加され、その後スイッチング素子の内部入力ポートに達する電圧のスルーレートに影響を及ぼす。
従ってスイッチング素子の内部入力ポートにおいて、特に入力と内部入力ポートとの間に配置される寄生素子若しくはさらなる回路素子の影響を減らすことによってスイッチング素子のスイッチング速度を増加することが有益であり得る。
上記利益はとりわけ独立請求項の主題によってもたらされ得る。さらなる好適な実施形態は従属請求項からとられ得る。
寄生素子、例えば寄生インダクタンスは印加電圧に依存するスルーレートに影響を及ぼすので、スルーレートは印加電圧を増加することによって増加され得る。
従って、本発明はとりわけ、ゲートドライバ若しくはゲート増幅器、特にデジタル制御ゲートドライバの出力によって電圧源の電圧をスイッチング素子の入力へ供給することを提案し、電圧はスイッチング素子の各内部入力ポート若しくは内部ゲートポートに対して実際に許容される電圧よりも高い。言い換えれば、例えばIGBT若しくはMOS‐FETの場合、最大許容ゲート電圧よりも高い電圧がゲートを駆動するために利用される。
例えば、IGBTのゲートを駆動するための一つの共通値は±15Vであると考えられ得る。スルーレート及び従ってスイッチング素子のスイッチング速度を増加するためには、スイッチング素子の入力へ15Vよりも高い電圧、例えばゲート電圧の2x,3x,4x若しくはそれ以上、例えば±50Vを供給し得る。
従って高電圧をゲート駆動電圧として使用するとき、ゲート回路内の内部ゲートレジスタ及び寄生素子を通る駆動ゲート電流はかなり増加され得るので、例えばスイッチング素子のゲートキャパシタンスの充放電の増加をもたらす。従って回路キャパシタンスの充放電の増加はスイッチング素子のスイッチング速度の増加につながり得る。
しかしながら、こうしたスイッチング素子の入力へ印加される"過電圧"は、その後スイッチング素子の内部ゲートポートも過電圧を、従って例えば特定スイッチング素子に関して仕様の点で、内部ゲートポートにおいて許可され得るよりも高い電圧を受ける結果をもたらし得る。言い換えれば、例えば±50Vが、スイッチング素子の入力へ、すなわち寄生素子と回路素子の前に供給される、入力電圧源からのスイッチング電圧として利用される場合、スイッチング素子の内部ゲートポートへ、すなわち寄生素子と回路素子の後に印加される電圧が、例えば±15Vの最大許容ゲート電圧を超えてはならないことを保証することが要求され得る。
従って、内部入力ポート若しくは内部ゲートポートにおいて、従ってチップにおいて内部ゲートレジスタを直接越える、現在生じている電圧が、例えばスイッチング素子ダイ上の追加タップポートで決定され得る。このタップポートはスイッチング素子のダイ上の内部ゲートポート、従って例えばIGBT若しくはMOS‐FETのゲートにおいて現在生じている電圧を決定するために利用され得る。例えばスイッチング素子の内部ゲートポートにおける現在の電圧が最大許容ゲート電圧と実質的に等しいか若しくは超える寸前である場合、最大許容ゲート電圧よりも高い電圧若しくは過電圧を利用する電圧源はオフにスイッチされ得るので、内部ゲートポートにおける現在の入力電圧のさらなる上昇を妨げ、その規定電圧値内でのIGBT若しくはMOS‐FETのゲートの保存操作を可能にする。
タップポートによってもたらされるフィードバックループは、その後タップポートにおける現在の内部電圧、従って内部ゲート電圧が最大許容ゲート電圧の許容領域内にとどまるかどうかを決定し得る。内部ゲートポートへの印加電圧における降下が決定される場合、フィードバックループはその後印加内部ゲートポート電圧を再度増加するために電圧源の高電圧を再度オンにスイッチするよう電圧源制御素子を利用し得る。
従って本発明の要旨は、ゲートドライバ若しくはゲート増幅器の、特にデジタル制御ゲートドライバのドライバ出力から、スイッチング素子若しくはスイッチング配置の入力へ、スイッチング素子若しくはスイッチング配置の最大許容電圧よりも高い電圧を供給しながら、各々スイッチング素子の内部ゲートポート及びタップポートにおける、従って回路素子若しくは寄生素子の後の、現在生じている電圧を決定することによって、スイッチング素子の内部ゲートポートにおいて最大許容電圧を超えないことを保証する、電圧源を提供することにみられ得る。
これらの及び他の態様は以下の図面から明らかとなりそれらを参照して解明される。
異なる実施形態が異なるカテゴリに関して記載される。しかしながら、全ての説明及び特徴は、スイッチング配置、スイッチング回路、X線装置、高速スイッチングのための方法、コンピュータ可読媒体、プログラム要素、処理装置、及び装置を操作するための方法の全てに等しく当てはまる。
図1を参照すると、本発明にかかるスイッチング回路の回路図例が描かれる。
図1は本発明にかかるスイッチング配置2及びスイッチング回路20を示す。
特に、スイッチング配置2はデジタル及びアナログ回路であるスイッチング回路20内のアナログ部分である。
スイッチング配置2は、例示的に、図1において、絶縁ゲートバイポーラトランジスタ、特に並列に設けられる複数のIGBTを有し、そのうち第1のIGBTのゲート領域のみが詳細に描かれ、一方エミッタとコレクタを有する高電圧若しくは高電力をスイッチするための出力ポートは概略的に描かれるのみである。さらなるスイッチング素子、例えばMOS‐FETが実現可能であり、この場合出力ポートはむしろソースとドレインを有する。
スイッチング配置2は入力8b、例えばIGBT若しくはMOS‐FETのゲートピンを有し、この入力8bにおいて、デジタル制御ゲートドライバ回路20の電圧源/ゲート増幅器22のゲートドライバ出力8aによって供給されるスイッチングのための入力電圧がスイッチング配置2へ印加される。例えばLbond6a及びRgateintern6bのような寄生素子、例えば内部ゲートレジスタが例示的に描かれる。Lbond6aは特に入力8bをスイッチング素子4と接続する導体、例えばボンドワイヤであり得る。
従って、入力8bはスイッチング配置2の入力とみなされ得るが、一方内部入力ポート10はスイッチング素子4の入力とみなされ得る。ゲート増幅器22の出力8aは例示的に入力8bへ直接接続される。
例示的にIGBTとして描かれるスイッチング素子4はその物理特性のために内部抵抗RPoly及び内部キャパシタンスCgateを有する。
寄生素子6a及び内部ゲートレジスタ6bのために、入力8bにおいて生じる電圧はいくらかの遅延を伴って内部ゲートポート10へ供給されるのみであり、この遅延は寄生素子6a及び内部ゲートレジスタ6bの物理特性のために生じている。しかしながら、さらなる寄生素子、例えば寄生キャパシタンス素子も同様に存在し得る。
しかしながら出力8a/入力8b及び内部ゲートポート10の間の上記遅延はスイッチング素子4によって得られるスイッチング速度に影響を及ぼしている。言い換えれば、寄生素子6aと内部ゲートレジスタ6bはスイッチング素子4の最大達成可能スイッチング速度を低下させる。
通常、内部ゲートポート10に対する最大許容入力電圧は入力8bにも印加され、その後上記のように遅延して内部ゲートポートに達するのみである。
寄生素子6aと内部ゲートレジスタ6bは入力8bに印加される信号のスルーレートに、この信号が時間遅延して内部ゲートポート10/タップポート10bに達するのみであるような方法で影響を及ぼす。特に、出力8aから入力8bへ印加される電圧の上昇と下降は遅延して内部ゲートポート10に達するのみである。
しかしながらこうしたスルーレートは入力8bへ印加される電圧によって直接影響される。言い換えれば、入力8bへ印加される電圧が高いほど、スルーレートは高くなり、入力8bへ印加される印加電圧値がスイッチング素子4をオンにスイッチするために内部ゲートポート10においても利用可能になるまでの遅延は小さくなる。
記述の文脈において、スイッチング素子4の最大許容内部ゲート電圧は例示的に±15Vとして与えられる。本発明の要旨によれば、電圧源/ゲート増幅器22は、その後内部ゲートポート10に達するように入力8bへ±15Vを供給する代わりに、むしろより高い電圧若しくは過電圧、例えば±50Vを供給している。
±15Vから±50Vへの増加は、入力8bと内部ゲートポート10の間の電圧上昇遅延のスルーレートにも良い影響を及ぼす。言い換えれば、内部ゲート電圧が±15Vを得るために必要な時間は±15Vよりも±50Vを入力8bに印加するときに著しく削減される。この時間遅延の削減、従ってスルーレートの増加はスイッチング素子4の、従ってスイッチング配置2並びにスイッチング回路/ゲートドライブ回路20及び完全なスイッチング回路配置の最大達成可能スイッチング速度に直接影響を及ぼす。
電圧源22は、例えば電界効果トランジスタとして例示的に具体化されるスイッチング素子7aに接続される、例えば正電圧Udc、例えば+50Vを供給する第1の電圧源9a、並びに、同様に電界効果トランジスタとして例示的に具体化されるスイッチング素子7bへ例示的に−50Vを供給する負電圧源9b−Udcを有する。
スイッチング素子7a,bは個別に及び単独にそれぞれ+50V及び−50VをレジスタRpos及びRnegを介して出力8aによって入力8bへ供給する。AND素子3及び5はそれぞれスイッチング素子7b,aへスイッチング信号を供給する。AND素子5は正にトリガされ、すなわちスイッチング素子7aへ論理"1"を供給する、すなわちスイッチング素子7aをオンにスイッチするので、これがパルス発生器11及びシュミットトリガ、特に逆シュミットトリガとして例示的に具体化されるコンパレータ素子26aの両方から論理"1"を受け取る場合、Udcを入力8bへ供給する。
この点で論理"1"は例えば+5Vの電圧を入力へ供給し、一方論理"0"は0Vに対応し得る。
AND素子3はパルス発生器11が"0"を与える場合にスイッチング素子7bへ論理"1"を供給し、この信号は論理"1"を構成するようにNOT素子1によって反転され、同様にシュミットトリガ、特に逆シュミットトリガとして例示的に具体化されるコンパレータ素子26bは論理"1"を供給する。
コンパレータ素子26a,bはアナログ入力10a、例えばゲートドライバフィードバック信号のためのゲートドライバフィードバック入力ポートを利用して、タップポート10bからの内部ゲート電圧Ugateを決定し、その後決定された電圧に応じてデジタル信号すなわち論理"0"若しくは"1"を、検出された若しくは最大許容ゲート電圧Umaxと比較された電圧Ugateに応じて供給する。図1の実施形態例におけるUmaxは前述の±15Vの電圧に対応する。
言い換えれば、シュミットトリガ1について、コンパレータ26aは、決定される電圧Ugateが電圧U2例えば+14Vを下回る場合論理"1"が供給され、Ugateが電圧U1例えば+15Vを超える場合論理"0"を供給する。U1とU2の間で、コンパレータ26aはヒステリシスを有し、従って前の電圧曲線に依存する論理値を供給する。例えばUgateが0Vから始まって上昇する場合、コンパレータ26aはUgateがU1、例えば+15Vに等しくなるか若しくは超えるまで論理"1"を供給し、この場合シュミットトリガ26aは論理"1"から"0"へスイッチする。ここでUgateがU1を超え、その後降下している場合、コンパレータ26aはU2若しくは例えば+14Vを下回るときに論理"0"から"1"へスイッチする。
同じ動作モードは、コンパレータ26bが例示的に負電圧領域で、従ってU2=−14V及びU1=−15Vである0V未満で動作する点を除いて、コンパレータ26bに当てはまる。コンパレータ26a及びコンパレータ26bの動作図は図6a,bから得られる。
通常のシュミットトリガは電圧入力に依存してアナログ出力を供給するが、コンパレータ26a,bはさらにアナログデジタル変換器素子を含むので、デジタル出力"0"及び"1"を供給する。こうしたアナログデジタル変換器素子は"アナログ"シュミットトリガに加えて設けられ得るか、若しくはアナログデジタル変換器素子及びシュミットトリガの複合素子が利用され得る。
ゲートドライブ回路20の個々の素子を説明して、以下でゲートドライブ回路20自体の動作原理が説明される。
ドライバ入力11は例えば100kHzの周波数及び0.5のオン/オフ率で例えば+5Vと0Vの間を行ったり来たりする矩形デジタルパルス信号若しくは論理信号を供給する。ドライバ入力11の各個別パルス位相はその後P1,P2,P3,P4などと称される。
例示的に、パルスP2n−1は論理"1"を持つパルスと呼ばれ、一方パルスP2nは論理"0"を持つパルスと呼ばれ、nは整数である。
最初に、回路20はオフ状態にあり、従ってスイッチング配置2及びスイッチング素子4はUgate=−15Vでオフ位置にある。従って、両コンパレータ素子26a,bは論理"1"を供給する。
ドライバ入力11が論理"1"を供給していると仮定すると、AND素子5はドライバ入力11から論理"1"を受け取り、一方AND素子3はインバータ若しくはNOT素子1のために論理"0"を受け取る。AND素子3,5の各自の他の入力は、上記の通りコンパレータ26a,bが論理"1"であるため、論理"1"である。
従って、AND素子5のみが論理"1"をスイッチング素子7aへ供給し、これはその後オン状態にスイッチするので、電圧源9aからRpos及び出力8aを介してスイッチング配置2の入力8bへ電圧Udcを供給する。言い換えれば、ここで+50Vが入力8bへ印加される。
寄生素子6aのために、入力8bへ印加されている入力電圧は即時に内部ゲートポート10へ供給されるのではなく、いくらかの時間遅延/スルーレートを伴う。しかしながら、この時間遅延は入力ポート8bが+15Vのみを供給されている場合に生じ得るであろう時間遅延よりも少ない。その後、入力電圧はタップポート10において上昇しているので、内部ゲート電圧Ugateを構成する。
Ugateにおける上昇はタップポート10bを介してコンパレータ素子26a,bによって検出される上昇に対応する。ある時間t1の後、Ugateはスイッチング素子4のスイッチオン電圧に達し、従ってそれに続く需要側へ高電圧若しくは高電力を供給するように出力ポートをスイッチする。
この間中、Ugateはタップポート10bからゲートドライバフィードバック入力ポート10aを介してコンパレータ素子26a,bによって評価される。Ugateが例えばコンパレータ26aのU1、例えば+15Vに等しくなるか若しくは超える場合、コンパレータ素子26aは論理"1"から論理"0"へスイッチし、AND素子5の一つの入力のみが論理"1"を受け取る結果をもたらし、従ってAND素子5が論理"0"を供給する結果をもたらすので、スイッチング素子7aをオフにスイッチし、従ってもはや電圧源9aのUdcを入力8bへ供給しない。
スイッチオン位相におけるゲート電流Igateが実質的に0に等しい場合、電流はレジスタRPolyを通って伝導しておらず、従ってオームの法則に従ってRPolyにわたって電圧降下は生じない、従ってUgate=UCgateである。言い換えれば、Ugateは全パルス位相P1の間実質的に一定のままである。
このパルス中、Ugateは実質的にUmaxに等しく、コンパレータ素子26aは常に論理"0"を出力し、一方コンパレータ素子26bは常に論理"1"を出力する。上記挙動は図2a,b及び3a,bから推定され得る。
次のパルスP2にわたって、パルス発生器は論理"1"から"0"へスイッチしている。その結果、AND素子5の出力は論理"0"のままであり、一方AND素子3の出力は論理"0"から"1"へスイッチする。続いて、スイッチング素子7bがオンにスイッチされるので、電圧源9bから出力8aを介して入力8bへ負電圧−Udc、例えば−50Vを供給する。
従ってパルスP1に関する上記挙動は反転し、その後Ugateは−U1、例えば−15Vに等しくなるので、スイッチング素子4の出力ポートをオフにスイッチする。個々のパルス位相P1,P2,P3,P4などは図2a,b及び3a,bに従ってドライバ入力11、例えばパルス発生器若しくは制御CPUによってトリガされる。
回路素子条件のために、Igateが0であると仮定されないかもしれない場合、RPolyにわたって電圧降下が生じる可能性があり、Cgateの放電をもたらすので、1パルス位相内の経時的なUgateの電圧降下をもたらし、その結果、UgateがU1とU2及び−U1と−U2の間にそれぞれとどまるように±Udcに応じてコンパレータ素子26a,bの中間スイッチングを要する。
かかるスイッチング回路20の挙動は図4a,b及び5a,bから得られる。図4aに関して、各パルスP1,P2,P3,P4においてゲート電圧Ugateは、図4aにおいて鋸歯曲線によって描かれる通り、それぞれU1とU2及び−U1と−U2の間を行ったり来たりしている。
例示的にP1を参照すると、UgateがU1を超えるたびにコンパレータ26aは論理"0"へスイッチされ、その後、もはや出力8aを介して入力8bへ電圧源9aの+Udcを供給しないので、RPolyにわたる電圧降下のためにUgateの電圧降下をもたらし、従ってキャパシタンスCgateが放電される。
UgateがU2を下回っている場合、コンパレータ素子26aは再度論理"0"から"1"へスイッチし、再度スイッチング素子7aをオンにスイッチするので、電圧源9aから入力8bへ電圧Udcを供給する。これはその後のU1へのUgateの上昇をもたらし、再度コンパレータ26aを論理"1"から"0"へスイッチし、その後スイッチング素子7aをオフにスイッチする。この動作モードはパルス発生器11がさらなるパルスPx+1へスイッチするまで単一パルスPx中に複数回繰り返される。
以下において、生じる値の例示的な範囲が提供される。+Udcは20VDC及び100VDCの間であり得るか若しくはもっと高く、Rpos,Rnegは0オーム及び5オームの間であり得、RGEは1kオーム及び10kオームの間であり得、LBondは1nH及び30nHの間であり得、RGateinternは1オーム及び2オームの間であり得、RPolyは0オーム及び100mオームの間であり得、CGateは1nF乃至20nFであり得、毎回各範囲終了値を含む。
ここで図5a,bを参照すると、Ugateに対応する、タップポート10bを介して供給される各コンパレータ素子26a,bにおける入力電圧が描かれる。正パルス位相P1,P3などにおいて、UgateはU1とU2、例えば+15Vと+14Vの間を行ったり来たりしている。UgateがU1に達するか若しくは超えるとすぐに、コンパレータ素子26aが論理"0"になり、UgateがU2を下回る場合、コンパレータ素子26aは論理"1"になるので、その後スイッチング素子7aを介して電圧源9aをオン及びオフにスイッチする。この動作モードは、論理"1"のスパイクが生じるので、短期間出力8aを介して入力8bへUdcを中間的に供給し、Ugateの鋸歯状の電圧曲線をもたらすことによって、図5aに見られる。
同じ動作モードはコンパレータ26b、スイッチング素子7b、及び電圧源9bで負パルスP2,P4,…に当てはまる。
ここで図6a,bを参照すると、再度、逆シュミットトリガとして例示的に具体化されるコンパレータ素子26a,bの動作モードが描かれる。例えば図6a及びコンパレータ26aに関して、0Vから開始してU1例えば+15Vに達するまで論理"1"が供給され、ここで論理出力は論理"0"になる。U1若しくはUgateが降下する場合、論理"0"はU2例えば+14Vに達するか若しくは下回るまで維持され、この点において論理出力は論理"1"へ戻る。
同じ動作モードはコンパレータ素子26bに当てはまるが、負電圧−U1及び−U2を伴う。
ここで図7を参照すると、本発明にかかる内部ゲートポート10において電圧タップポート10bを利用するスイッチング素子の一実施形態例が描かれる。
図7は概略的に描かれるのみである、スイッチング素子4も有する、スイッチング配置2、特に例示的にIGBTモジュールの内部構造を示す。ゲート増幅器22からスイッチング配置2へ電圧を供給するための入力8bが示される。インダクタンスLbond6aを持つ導体、及び寄生レジスタRgateintern6bも描かれ、その後タップポート10bに達し、そこから、ゲートドライバフィードバック入力ポート10aへUgateを供給することによってUgateが測定され得る。
ここで図8を参照すると、本発明にかかる高速スイッチングのための方法の一実施形態例が描かれる。
図8は、スイッチング配置2の入力8bへ入力電圧を印加するステップ42、スイッチング素子4の内部ゲートポート10における内部ゲート電圧を検出するステップ44、内部ゲートポート10に対して規定される最大内部ゲート電圧を超えないようにゲート増幅器22の電圧を制御するステップ46を有する高速スイッチングのための方法40を示し、回路素子6a,bがスイッチング配置2の入力8bと内部ゲートポート10の間に配置され、入力電圧は最大内部ゲート電圧Ugateよりも高い。
ここで図9を参照すると、本発明にかかるスイッチング配置及び/又はスイッチング回路を利用するX線システムが描かれる。
図9はCTシステムとして例示的に具体化されるX線システム60を示す。X線発生装置66、例えばX線管が、対象72まわりの回転のためのガントリ62上に取り付けられるX線検出器68の反対側に配置され、X線放射70を生成するのに適している。X線放射70はX線検出器68の方へ向けられ、X線発生装置66とX線検出器68はX線放射70の経路内に配置される対象72、例えば患者のX線画像情報が収集され得るように動作可能に結合される。対象72は支持台74上に位置する。
X線システム60において、スイッチング配置2、スイッチング回路/ゲートドライブ回路20及び/又はスイッチング素子4を有するスイッチング回路配置を利用する高電圧発生器78が設けられる。
スイッチング配置2を伴う回路20はX線放射70の生成のためにX線発生装置66へ高電圧を供給している。
X線発生装置66へ高電圧を供給するように高電圧発生器78及び特にスイッチング素子4、スイッチング配置2、及び/又は回路20を制御するために処理装置64が設けられる。処理装置64はスイッチング素子4、スイッチング配置2及び/又はスイッチング回路20を制御するためのプログラム要素を有する。処理装置64は処理要素65若しくはマイクロプロセッサをさらに有する。
収集されたX線情報は表示素子76を介して、インターフェースユニット80を介して処理装置64を制御し得るユーザへ提供され得る。
1 インバータ素子/NOT素子
2 スイッチング配置(IGBT若しくはMOSFETモジュール)
3 AND素子
4 スイッチング素子(セル)
5 AND素子
6a,b 回路素子/寄生素子
7a,b スイッチング素子
8a 出力/ゲートドライバ出力
8b スイッチング配置の入力
9a,b 電圧源
10 内部ゲート電圧Ugateを持つ内部入力ポート/ゲートポート
10a ゲートドライバフィードバック入力信号
10b タップポート
11 ドライバ入力/ゲートドライバ入力(例えばパルス発生器若しくは制御CPU)
20 デジタル制御ゲートドライバ/スイッチング回路
22 ゲートドライバ増幅回路/増幅回路/電圧源
24 制御論理/入力電圧源制御素子/ゲートドライバ制御論理回路
26a,b 内部ゲートポート電圧検出素子
30 内部点寄生素子
40 高速スイッチングのための方法
42 ステップ:入力電圧印加
44 ステップ:内部ゲートポート電圧検出
46 ステップ:入力電圧制御
60 CT X線システム
62 ガントリ
64 処理装置
65 処理要素
66 X線発生装置/X線管
68 X線検出器
70 X線放射
72 対象/患者
74 支持台/テーブル
76 表示素子
78 高電圧発生器
80 インターフェースユニット
2 スイッチング配置(IGBT若しくはMOSFETモジュール)
3 AND素子
4 スイッチング素子(セル)
5 AND素子
6a,b 回路素子/寄生素子
7a,b スイッチング素子
8a 出力/ゲートドライバ出力
8b スイッチング配置の入力
9a,b 電圧源
10 内部ゲート電圧Ugateを持つ内部入力ポート/ゲートポート
10a ゲートドライバフィードバック入力信号
10b タップポート
11 ドライバ入力/ゲートドライバ入力(例えばパルス発生器若しくは制御CPU)
20 デジタル制御ゲートドライバ/スイッチング回路
22 ゲートドライバ増幅回路/増幅回路/電圧源
24 制御論理/入力電圧源制御素子/ゲートドライバ制御論理回路
26a,b 内部ゲートポート電圧検出素子
30 内部点寄生素子
40 高速スイッチングのための方法
42 ステップ:入力電圧印加
44 ステップ:内部ゲートポート電圧検出
46 ステップ:入力電圧制御
60 CT X線システム
62 ガントリ
64 処理装置
65 処理要素
66 X線発生装置/X線管
68 X線検出器
70 X線放射
72 対象/患者
74 支持台/テーブル
76 表示素子
78 高電圧発生器
80 インターフェースユニット
Claims (15)
- スイッチング配置であって、
入力と、
内部ゲートポートと出力ポートとを有する、少なくとも一つのスイッチング素子とを有し、
前記スイッチング素子が、前記内部ゲートポートにおいて受信される電圧に応じて前記出力ポートにおいて高電圧をスイッチし、
最大内部ゲート電圧が前記内部ゲートポートに対して規定され、
少なくとも一つの回路素子が前記入力と前記内部ゲートポートとの間に配置され、
前記スイッチング素子が現在の内部ゲート電圧を供給するためのタップポートを有する、
スイッチング配置。 - 前記スイッチング素子が、トランジスタ素子、絶縁ゲートバイポーラトランジスタ、及び金属酸化膜半導体電界効果トランジスタからなる群のうち少なくとも一つの素子である、請求項1に記載のスイッチング配置。
- 前記回路素子が、レジスタ、インダクタンス、キャパシタンス、寄生素子、寄生レジスタ、寄生インダクタンス、寄生キャパシタンス、前記入力と前記内部ゲートポートとの間に電圧降下をもたらす素子、及び前記入力と前記内部ゲートポートとの間の入力信号のスルーレートに変化をもたらす素子からなる群のうち少なくとも一つの素子である、請求項1又は2に記載のスイッチング配置。
- 請求項1に記載のスイッチング配置の入力に接続可能であるように構成される出力を有する増幅回路を有する、高速スイッチングのためのスイッチング回路であって、
前記出力によって供給される電圧が最大内部ゲート電圧を超え、
前記増幅回路が、現在の内部ゲート電圧が前記最大内部ゲート電圧を超えないように制御可能である、
スイッチング回路。 - 前記現在の内部ゲート電圧を決定するためにタップポートに接続可能な内部ゲートポート電圧決定素子と、
前記出力における電圧を制御するための電圧源制御素子とをさらに有し、
現在の内部ゲート電圧が前記規定最大内部ゲート電圧を超えないように出力によって入力へ電圧を供給するように前記増幅回路が制御可能であるように、入力電圧決定素子と入力電圧源制御素子が動作可能に結合される、
請求項4に記載のスイッチング回路。 - 前記増幅回路が、
少なくとも一つの電圧源と、
前記少なくとも一つの電圧源に結合される少なくとも一つのスイッチング素子とを有し、
前記スイッチング素子が前記少なくとも一つの電圧源をオン及びオフにスイッチすることによって前記出力における電圧をオン及びオフにスイッチする、
請求項4又は5に記載のスイッチング回路。 - 前記内部ゲート電圧決定素子が前記現在の内部ゲート電圧と前記規定最大内部ゲート電圧を比較するためのコンパレータ素子である、請求項4乃至6のいずれか一項に記載のスイッチング回路。
- 前記電圧源制御素子が、前記出力ポートの電圧を制御するために前記少なくとも一つのスイッチング素子をスイッチするように構成され、前記電圧源制御素子が特に前記増幅回路の前記少なくとも一つの電圧源をスイッチするためのデジタルスイッチング論理である、請求項4乃至7のいずれか一項に記載のスイッチング回路。
- 前記内部ゲートポート電圧決定素子が、タップポートにおけるアナログの現在の内部ゲート電圧に応じてデジタル制御信号を出力するアナログデジタル変換器を有する、請求項2乃至8のいずれか一項に記載のスイッチング回路。
- スイッチング回路配置であって、
請求項4乃至9のいずれか一項に記載のスイッチング回路と、
請求項1乃至3のいずれか一項に記載のスイッチング配置とを有し、
前記スイッチング素子が前記現在の内部ゲート電圧を供給するためのタップポートを有し、
前記タップポートが電圧決定素子のゲートドライバフィードバック入力ポートに接続される、
スイッチング回路配置。 - 請求項1乃至10のいずれか一項に記載のスイッチング配置、スイッチング回路及びスイッチング回路配置の一つを有する、X線装置。
- 高速スイッチングのための方法であって、
スイッチング配置の入力へ電圧を印加するステップと、
前記スイッチング配置のスイッチング素子の追加タップポートにおける内部ゲート電圧を検出するステップと、
前記内部ゲートポートにおいて前記内部ゲートポートに対して規定される最大内部ゲート電圧を超えないように前記電圧を制御するステップとを有し、
少なくとも一つの回路素子が前記入力と前記内部ゲートポートとの間に配置され、
前記電圧が前記最大内部ゲート電圧よりも高い、
方法。 - 請求項12に記載の方法を実行するためのコンピュータプログラムが記憶されるコンピュータ可読媒体。
- 実行されるときに、請求項12に記載の方法を実行するために請求項1乃至9のいずれか一項に記載のスイッチング回路を制御するプログラム要素。
- 中でコンピュータプログラムが実行される処理装置であって、請求項12に記載の方法を実行するために請求項1乃至9のいずれか一項に記載のスイッチング回路を制御するように構成される、処理装置。
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