JP2014241356A - Electrode structure and process of manufacturing the same - Google Patents

Electrode structure and process of manufacturing the same Download PDF

Info

Publication number
JP2014241356A
JP2014241356A JP2013123543A JP2013123543A JP2014241356A JP 2014241356 A JP2014241356 A JP 2014241356A JP 2013123543 A JP2013123543 A JP 2013123543A JP 2013123543 A JP2013123543 A JP 2013123543A JP 2014241356 A JP2014241356 A JP 2014241356A
Authority
JP
Japan
Prior art keywords
electrode
layer
complementary
pattern
electrode structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013123543A
Other languages
Japanese (ja)
Inventor
渋谷　明信
Akinobu Shibuya
明信 渋谷
中島　嘉樹
Yoshiki Nakajima
嘉樹 中島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2013123543A priority Critical patent/JP2014241356A/en
Publication of JP2014241356A publication Critical patent/JP2014241356A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Thin Film Transistor (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Structure Of Printed Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

PROBLEM TO BE SOLVED: To solve the problem that it is difficult to achieve both surface flatness, and fineness and surface conductivity in an electrode structure using a paste material.SOLUTION: The electrode structure includes: a substrate; a first electrode complementary layer of insulation properties disposed on the substrate; and a first electrode layer that is a complementary pattern of the first electrode complementary layer, and is formed on the same layer as the first electrode complementary layer. Surface roughness of the first electrode layer is smaller than surface roughness of the first electrode complementary layer.

Description

本発明は、電極構造及びその製造方法に関し、特に、ペースト材料を用いた電極構造及びその製造方法に関する。   The present invention relates to an electrode structure and a manufacturing method thereof, and more particularly to an electrode structure using a paste material and a manufacturing method thereof.

ペースト材料を用いてスクリーン印刷法等の印刷法により、アクティブ素子、パッシブ素子等を含む印刷回路装置等の電極構造を製造することが知られている。スクリーン印刷法等の印刷法により製造された電極構造では、パターンの表面平坦性と、パターンの微細性及び面導電率はトレードオフの関係にある。パターンの面導電率はパターンの厚みにも比例するので、電子回路を構成するパターンの微細性や厚みともトレードオフの関係にある。形成に使用する材料の粘度が高ければ、微細性と面導電率には優れているが、表面平坦性は劣る。一方、形成に使用する材料の粘度が低ければ、微細性・面導電率には劣るが、表面平坦性は優れている。   It is known to produce an electrode structure such as a printed circuit device including an active element and a passive element by a printing method such as a screen printing method using a paste material. In an electrode structure manufactured by a printing method such as a screen printing method, the surface flatness of the pattern, the fineness of the pattern, and the surface conductivity are in a trade-off relationship. Since the surface conductivity of the pattern is also proportional to the thickness of the pattern, there is a trade-off relationship with the fineness and thickness of the pattern constituting the electronic circuit. If the viscosity of the material used for formation is high, the fineness and the surface conductivity are excellent, but the surface flatness is poor. On the other hand, if the material used for formation has a low viscosity, the surface flatness is excellent, although the fineness and surface conductivity are poor.

高誘電率が必要とされる薄膜トランジスタ（ＴＦＴ）やコンデンサ等のアクティブ素子やパッシブ素子を形成する場合を考える。図５は、印刷法により形成された関連するコンデンサの断面図を示す。基板１１の上に第１電極層１２が形成されており、第１電極層１２の上に形成された誘電体層１３を介して第２電極層１４が形成されている。図６は、印刷法により形成された関連する薄膜トランジスタの断面図を示す。基板１１の上にゲート電極となる第１電極層１２が形成されており、第１電極層１２の上に形成された誘電体層１３を介してソース・ドレイン電極となる第２電極層１４が形成されており、第２電極層１４間の誘電体層１３の上にはチャネル領域となる半導体層１５が形成されている。   Consider a case where an active element or a passive element such as a thin film transistor (TFT) or a capacitor that requires a high dielectric constant is formed. FIG. 5 shows a cross-sectional view of an associated capacitor formed by a printing method. A first electrode layer 12 is formed on the substrate 11, and a second electrode layer 14 is formed via a dielectric layer 13 formed on the first electrode layer 12. FIG. 6 shows a cross-sectional view of a related thin film transistor formed by a printing method. A first electrode layer 12 serving as a gate electrode is formed on a substrate 11, and a second electrode layer 14 serving as a source / drain electrode is interposed via a dielectric layer 13 formed on the first electrode layer 12. The semiconductor layer 15 is formed on the dielectric layer 13 between the second electrode layers 14 to be a channel region.

下層配線の平坦性が劣っている場合、その上に形成する絶縁層は厚くならざるを得ない。下層のアクティブ素子やパッシブ素子を構成する導電パターンの微細性や導電率を高める必要がある場合には、粘度の高い材料を選択する必要があるが、形成されたパターンは必然的に段差が生じやすくなる。このため、上層のパターン形成において、断裂が発生する可能性が増大するという課題があった。   When the flatness of the lower layer wiring is inferior, the insulating layer formed thereon must be thick. When it is necessary to increase the fineness and conductivity of the conductive patterns that make up the active and passive elements in the lower layer, it is necessary to select a material with high viscosity, but the formed pattern will inevitably have steps. It becomes easy. For this reason, in the pattern formation of the upper layer, there has been a problem that the possibility of tearing increases.

一方、比較的低粘度の材料、すなわち、表面平坦性が実現できる程度の材料を用いて、微細性を向上させる手段として、基板にあらかじめ親水・疎水パターンを形成する方法が特許文献１に提案されている。特許文献１では、疎水性表面を有する基板に対し、導電性パターンを形成する予定の領域に親水化処理を施したのち、親水性の溶液を接触させて、導電性パターンを形成することが提案されている。   On the other hand, Patent Document 1 proposes a method of previously forming a hydrophilic / hydrophobic pattern on a substrate as a means for improving fineness by using a material having a relatively low viscosity, that is, a material capable of realizing surface flatness. ing. In Patent Document 1, it is proposed to form a conductive pattern by bringing a hydrophilic solution into contact with a substrate having a hydrophobic surface after subjecting the region where the conductive pattern is to be formed to hydrophilic treatment. Has been.

特開２００８−７８３１０号公報JP 2008-78310 A

しかしながら、特許文献１で提案された手法では、親水性の溶液を用いる必要があるため、パターン厚み、すなわち面導電率を向上させる構造には適用できない。このため、表面平坦性と微細性・面導電率とを両立できる構造を備えた電極構造及びその製造方法が望まれている。   However, since the method proposed in Patent Document 1 needs to use a hydrophilic solution, it cannot be applied to a structure that improves pattern thickness, that is, surface conductivity. For this reason, the electrode structure provided with the structure which can make surface flatness, fineness, and surface conductivity compatible, and its manufacturing method are desired.

本発明の目的は、ペースト材料を用いた電極構造では表面平坦性と微細性・面導電率とを両立させることが困難である、という課題を解決する電極構造及びその製造方法を提供することにある。   An object of the present invention is to provide an electrode structure that solves the problem that it is difficult to achieve both surface flatness and fineness / surface conductivity in an electrode structure using a paste material, and a method for manufacturing the electrode structure. is there.

前記目的を達成するため、本発明に係る電極構造は、基板と、上記基板の上に配置された絶縁性の第１電極相補層と、上記第１電極相補層と相補的なパターンで、上記第１電極相補層と同一の層に形成された第１電極層とを含み、
上記第１電極層の表面粗さが上記第１電極相補層の表面粗さよりも小さい。 To achieve the above object, an electrode structure according to the present invention includes a substrate, an insulating first electrode complementary layer disposed on the substrate, and a pattern complementary to the first electrode complementary layer. A first electrode layer formed in the same layer as the first electrode complementary layer,
The surface roughness of the first electrode layer is smaller than the surface roughness of the first electrode complementary layer.

さらに、本発明に係る電極構造の製造方法は、基板の上に選択的に第１電極相補層を配置し、上記第１電極相補層と同一の層に上記第１電極相補層と相補的なパターン状に第１電極層を形成し、
上記第１電極層は、上記第１電極層の表面粗さが上記第１電極相補層の表面粗さよりも小さく形成されている。 Furthermore, in the method for manufacturing an electrode structure according to the present invention, a first electrode complementary layer is selectively disposed on a substrate, and is complementary to the first electrode complementary layer in the same layer as the first electrode complementary layer. Forming a first electrode layer in a pattern;
The first electrode layer is formed such that the surface roughness of the first electrode layer is smaller than the surface roughness of the first electrode complementary layer.

本発明によれば、ペースト材料を用いた電極構造であっても、表面平坦性と微細性・面導電率の向上とを両立することができる。   According to the present invention, even with an electrode structure using a paste material, both surface flatness and improvement in fineness and surface conductivity can be achieved.

本発明の第１実施形態による電極構造を説明するための断面図である。It is sectional drawing for demonstrating the electrode structure by 1st Embodiment of this invention. 本発明の第２実施形態による電極構造を説明するための断面図である。It is sectional drawing for demonstrating the electrode structure by 2nd Embodiment of this invention. 本発明の第１実施形態による電極構造の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the electrode structure by 1st Embodiment of this invention. 本発明の第１実施形態による電極構造の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the electrode structure by 1st Embodiment of this invention. 本発明の第１実施形態による電極構造の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the electrode structure by 1st Embodiment of this invention. 本発明の第１実施形態による電極構造の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the electrode structure by 1st Embodiment of this invention. 本発明の第１実施形態による電極構造の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the electrode structure by 1st Embodiment of this invention. 本発明の第２実施形態による電極構造の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the electrode structure by 2nd Embodiment of this invention. 本発明の第２実施形態による電極構造の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the electrode structure by 2nd Embodiment of this invention. 本発明の第２実施形態による電極構造の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the electrode structure by 2nd Embodiment of this invention. 本発明の第２実施形態による電極構造の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the electrode structure by 2nd Embodiment of this invention. 本発明の第２実施形態による電極構造の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the electrode structure by 2nd Embodiment of this invention. 本発明の第２実施形態による電極構造の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the electrode structure by 2nd Embodiment of this invention. 関連する電極構造を説明するための断面図である。It is sectional drawing for demonstrating a related electrode structure. 関連する他の電極構造を説明するための断面図である。It is sectional drawing for demonstrating the other related electrode structure.

本発明の好ましい実施形態について、図面を参照しながら詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。   Preferred embodiments of the present invention will be described in detail with reference to the drawings. However, the preferred embodiments described below are technically preferable for carrying out the present invention, but the scope of the invention is not limited to the following.

パターンの表面粗さや平坦性を示す尺度としては様々ものが用いられており、Ｐ−Ｖ値（ピーク・トウ・バレイ値）やｎ点平均粗さ（Ｒｚ）などがあるが、この明細書では算術平均表面粗さ（Ｒａ）で表すこととする。算術平均表面粗さ（Ｒａ）は、ＪＩＳ Ｂ０６０１で定義されており、例えば原子間力顕微鏡（ＡＦＭ）による観察により測定することができる。さらに、この明細書では、平坦性が高い或いは平坦性が優れるとは、対象パターンの表面の凹凸の度合いが小さいことを指し、平坦性が低い或いは平坦性が劣るとは、対象パターンの表面の凹凸の度合いが大きいことを指すものとする。   Various scales are used for indicating the surface roughness and flatness of the pattern, such as PV value (peak-to-valley value) and n-point average roughness (Rz). In this specification, It shall be expressed by arithmetic average surface roughness (Ra). The arithmetic average surface roughness (Ra) is defined in JIS B0601, and can be measured, for example, by observation with an atomic force microscope (AFM). Further, in this specification, high flatness or excellent flatness means that the degree of unevenness on the surface of the target pattern is small, and low flatness or poor flatness means that the surface of the target pattern is inferior. It shall indicate that the degree of unevenness is large.

〔第１実施形態〕
初めに、本発明の第１実施形態による電極構造及びその製造方法について、説明する。本実施形態は、電子回路のパッシブ素子の一例として、コンデンサに適用した場合である。図１は、本発明の第１実施形態による電極構造を説明するための断面図である。図３Ａ乃至図３Ｅは、本発明の第１実施形態による電極構造の製造方法を説明するための製造工程順の断面図である。 [First Embodiment]
First, the electrode structure and the manufacturing method thereof according to the first embodiment of the present invention will be described. This embodiment is a case where it is applied to a capacitor as an example of a passive element of an electronic circuit. FIG. 1 is a cross-sectional view for explaining an electrode structure according to a first embodiment of the present invention. 3A to 3E are cross-sectional views in order of manufacturing steps for explaining a method of manufacturing an electrode structure according to the first embodiment of the present invention.

本実施形態のペースト材料を用いて印刷法により形成されたコンデンサは、図１に示すように、基板１の上に配置された第１電極相補層６と、この第１電極相補層６と相補的なパターンで、第１電極相補層６と同一の層に形成された第１電極層２とを含み、第１電極層２の平坦性が前記第１電極相補層６の平坦性よりも高いことを特徴としている。さらに、コンデンサは、第１電極層２の上に形成された誘電体層３と、誘電体層３の上に形成され第１電極層２と対向する第２電極層４とを含んでいる。   As shown in FIG. 1, the capacitor formed by the printing method using the paste material of the present embodiment is complementary to the first electrode complementary layer 6 disposed on the substrate 1 and the first electrode complementary layer 6. The first electrode layer 2 is formed in the same layer as the first electrode complementary layer 6, and the flatness of the first electrode layer 2 is higher than the flatness of the first electrode complementary layer 6. It is characterized by that. Further, the capacitor includes a dielectric layer 3 formed on the first electrode layer 2 and a second electrode layer 4 formed on the dielectric layer 3 and facing the first electrode layer 2.

次に、本実施形態による電極構造の製造方法について、説明する。まず、図３Ａのように、基板１を用意する。基板１は、フレキシブルなフィルム等でもよいし、リジッドな基体でもよい。また、平面形状のほか、曲面形状のものであってもよい。材料は、耐熱性、加工容易性、入手容易性等の観点から、フィルムならポリイミド樹脂など、リジッドな基体ならエポキシ樹脂などが好適である。   Next, the method for manufacturing the electrode structure according to the present embodiment will be described. First, as shown in FIG. 3A, a substrate 1 is prepared. The substrate 1 may be a flexible film or the like, or may be a rigid substrate. In addition to a planar shape, a curved shape may be used. From the viewpoint of heat resistance, processability, availability, etc., the material is preferably a polyimide resin for a film and an epoxy resin for a rigid substrate.

基板１の上に、図３Ｂのように、第１電極相補層６を選択的に形成する。第１電極相補層６は、この後に形成する第１電極層２に対し相補的なパターンをなすものであり、かつ概ね１０Ｐａ・ｓ以上の高粘度の材料によって形成される。印刷法によって、パターンは微細に形成できる。   A first electrode complementary layer 6 is selectively formed on the substrate 1 as shown in FIG. 3B. The first electrode complementary layer 6 has a complementary pattern to the first electrode layer 2 to be formed later, and is formed of a material having a high viscosity of approximately 10 Pa · s or more. A pattern can be formed finely by a printing method.

第１電極相補層６の材料は絶縁性であれば特に限定されないが、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ベンゾシクロブテン樹脂、ポリベンゾオキサゾール樹脂、及びポリノルボルネン樹脂等を好適に用いることができる。特に、ポリイミド樹脂、及びポリベンゾオキサゾール樹脂は、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているので、高い信頼性を得ることができる。   The material of the first electrode complementary layer 6 is not particularly limited as long as it is insulative. For example, epoxy resin, epoxy acrylate resin, urethane acrylate resin, polyester resin, phenol resin, polyimide resin, benzocyclobutene resin, polybenzoxazole resin And polynorbornene resin can be preferably used. In particular, the polyimide resin and the polybenzoxazole resin are excellent in mechanical properties such as film strength, tensile elastic modulus, and elongation at break, so that high reliability can be obtained.

第１電極相補層６の形成プロセスには、スクリーン印刷法、グラビア印刷法、マイクロコンタクト印刷法、ディスペンサ法等が好適に用いられる。ディスペンサ法では、高粘度の材料の適したジェットディスペンサ、スクリューディスペンサ等がより好適に用いられる。こうして形成されたパターンの表面平坦性は、概ね算術平均表面粗さＲａ＝１．０μｍ以上である。   For the formation process of the first electrode complementary layer 6, a screen printing method, a gravure printing method, a micro contact printing method, a dispenser method or the like is preferably used. In the dispenser method, a jet dispenser, a screw dispenser, or the like suitable for a high-viscosity material is more preferably used. The surface flatness of the pattern thus formed is approximately arithmetic average surface roughness Ra = 1.0 μm or more.

続くプロセスによって、図３Ｃのように、第１電極層２を形成する。第１電極層２は、概ね１０Ｐａ・ｓ以下の低粘度の材料によって形成される。あらかじめ第１電極相補層６が形成されているので、第１電極相補層６のパターンに追随し、微細パターンとなる。第１電極層２は第１電極相補層６に対し相補的なパターンとなるように、言い換えると基板１の上に配置された第１電極相補層６が存在しない領域の基板１の上に形成される。第１電極層２を形成する材料は低粘度であるため、図３Ｃに示すように表面は平坦に保たれる。第１電極層２の材料は、金属ナノ粒子を含む、金属ナノペースト、金属ナノインク、導電性を有する有機物、金属カーボン・ナノ・チューブ（金属ＣＮＴ）等が好適に用いられる。金属ＣＮＴなどの導電性ファイバーを混錬したゴム材料、ペースト材料を用いることもできる。   By the subsequent process, the first electrode layer 2 is formed as shown in FIG. 3C. The first electrode layer 2 is formed of a material having a low viscosity of approximately 10 Pa · s or less. Since the first electrode complementary layer 6 is formed in advance, it follows the pattern of the first electrode complementary layer 6 and becomes a fine pattern. The first electrode layer 2 is formed on the substrate 1 in a region where the first electrode complementary layer 6 arranged on the substrate 1 does not exist so as to have a complementary pattern to the first electrode complementary layer 6. Is done. Since the material forming the first electrode layer 2 has a low viscosity, the surface is kept flat as shown in FIG. 3C. As the material of the first electrode layer 2, metal nano paste containing metal nanoparticles, metal nano ink, conductive organic material, metal carbon nano tube (metal CNT), or the like is preferably used. A rubber material or a paste material kneaded with conductive fibers such as metal CNTs can also be used.

これらの電極形成プロセスや配線形成プロセスとしては、材料の粘度が１Ｐａ・ｓよりも低い場合は、インクジェット法、ディスペンサ法等の滴下プロセス等が選択できる。材料の粘度が１Ｐａ・ｓよりも高い場合、スクリーン印刷法、グラビア印刷法、マイクロコンタクト法等が選択できる。こうして形成された第１電極層２のパターンの表面平坦性は、概ね算術平均表面粗さＲａ＝１．０μｍ以下である。   As these electrode formation process and wiring formation process, when the viscosity of the material is lower than 1 Pa · s, a dropping process such as an inkjet method or a dispenser method can be selected. When the viscosity of the material is higher than 1 Pa · s, a screen printing method, a gravure printing method, a microcontact method, or the like can be selected. The surface flatness of the pattern of the first electrode layer 2 formed in this way is approximately arithmetic average surface roughness Ra = 1.0 μm or less.

次に、図３Ｄに示すように、第１電極層２の上に誘電体層３を形成する。誘電体層３の材料は、特に限定されないが、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ベンゾシクロブテン樹脂、ポリベンゾオキサゾール樹脂、及びポリノルボルネン樹脂等を好適に用いることができる。特に、ポリイミド樹脂、及びポリベンゾオキサゾール樹脂は、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているので、高い信頼性を得ることができる。ポリイミドであれば、前駆体であるポリアミド酸の液状インクを架橋反応により硬化させることにより層が形成できる。誘電体層３は、インクジェット印刷法、スクリーン印刷法、グラビア印刷法、ディスペンサ法等により形成される。   Next, as shown in FIG. 3D, the dielectric layer 3 is formed on the first electrode layer 2. The material of the dielectric layer 3 is not particularly limited, and examples thereof include an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, a benzocyclobutene resin, a polybenzoxazole resin, and a polynorbornene resin. Can be suitably used. In particular, the polyimide resin and the polybenzoxazole resin are excellent in mechanical properties such as film strength, tensile elastic modulus, and elongation at break, so that high reliability can be obtained. If it is a polyimide, a layer can be formed by hardening the liquid ink of the polyamic acid which is a precursor by a crosslinking reaction. The dielectric layer 3 is formed by an inkjet printing method, a screen printing method, a gravure printing method, a dispenser method, or the like.

さらに、続くプロセスによって、図３Ｅのように、誘電体層３の上に第２電極層４を形成する。第２電極層４の材料は、特に限定されないが、金属ナノ粒子を含む、金属ナノペースト、金属ナノインク、導電性を有する有機物、金属ＣＮＴ等が好適に用いられる。また金属ＣＮＴなどの導電性ファイバーを混錬したゴム材料、ペースト材料を用いることもできる。これらの配線形成プロセスとしては、スクリーン印刷法、グラビア印刷法、インクジェット法、ディスペンサ法、マイクロコンタクト法、熱インプリント法、紫外線（ＵＶ）インプリント法等のいわゆるインプリント法や、インクジェット法も選択できる。   Further, the second electrode layer 4 is formed on the dielectric layer 3 by the subsequent process as shown in FIG. 3E. Although the material of the 2nd electrode layer 4 is not specifically limited, The metal nano paste containing a metal nanoparticle, metal nanoink, the organic substance which has electroconductivity, metal CNT etc. are used suitably. A rubber material or a paste material kneaded with conductive fibers such as metal CNTs can also be used. For these wiring formation processes, screen printing, gravure printing, ink jet, dispenser, micro contact, thermal imprint, ultraviolet (UV) imprint, and other so-called imprint methods and ink jet methods are also selected. it can.

こうして、誘電体層３を介して、第１電極層２と第２電極層４とが対向するコンデンサを印刷法により製造することができる。   In this way, a capacitor in which the first electrode layer 2 and the second electrode layer 4 face each other with the dielectric layer 3 interposed therebetween can be manufactured by a printing method.

本実施形態によれば、印刷法により第１電極層２の導電パターンを塗布する前に、この導電パターンと相補的な関係にある絶縁パターンを粘度の高い絶縁材料によって形成している。その後、粘度の比較的低い材料による導電パターンを、先に形成した相補的な絶縁パターンに流し込むように形成する。相補的で微細なパターンが、先に塗布した粘度の高い絶縁材料によって形成されているので、これに流し込むだけで、粘度の低い導電性パターンでも微細で厚みのあるパターンとなる。厚みのあるパターンとすることができるので、導電率の高いパターンを形成することができる。   According to the present embodiment, before the conductive pattern of the first electrode layer 2 is applied by the printing method, the insulating pattern that is complementary to the conductive pattern is formed of the insulating material having a high viscosity. Thereafter, a conductive pattern made of a material having a relatively low viscosity is formed so as to flow into the previously formed complementary insulating pattern. Since the complementary and fine pattern is formed by the previously applied high-viscosity insulating material, the conductive pattern having a low viscosity becomes a fine and thick pattern simply by pouring it. Since it can be set as a pattern with thickness, a pattern with high electrical conductivity can be formed.

これにより、表面平坦性と微細性・面導電率とを両立させた、第１電極層２の導電パターンを印刷法により形成することができる。第１電極層１の表面平坦性が向上したことにより、その上に形成される段差は小さくなり、上層のパターン形成において断裂が発生する可能性を小さくすることができる。   Thereby, the conductive pattern of the 1st electrode layer 2 which made the surface flatness and fineness and surface conductivity compatible can be formed by a printing method. Since the surface flatness of the first electrode layer 1 is improved, the level difference formed on the first electrode layer 1 is reduced, and the possibility of tearing in the pattern formation of the upper layer can be reduced.

〔第２実施形態〕
次に、本発明の第２実施形態による電極構造及びその製造方法について、説明する。本実施形態は、電子回路のアクティブ素子の一例として、薄膜トランジスタに適用した場合である。図４Ａ乃至図４Ｆは、本発明の第２実施形態による電極構造の製造方法を説明するための製造工程順の断面図である。 [Second Embodiment]
Next, an electrode structure and a manufacturing method thereof according to the second embodiment of the present invention will be described. This embodiment is a case where it is applied to a thin film transistor as an example of an active element of an electronic circuit. 4A to 4F are cross-sectional views in order of manufacturing steps for explaining a method of manufacturing an electrode structure according to a second embodiment of the present invention.

本実施形態の印刷法により形成された薄膜トランジスタは、図２に示すように、基板１の上に配置された第１電極相補層６と、この第１電極相補層６と相補的なパターンで、第１電極相補層６と同一の層に形成されたゲート電極となる第１電極層２とを含み、第１電極層２の平坦性が前記第１電極相補層６の平坦性よりも高いことを特徴としている。さらに、本実施形態の薄膜トランジスタは、第１電極層２の上に形成された誘電体層３と、誘電体層３の上にお互いに離間して配置されたソース・ドレイン電極となる一対の第２電極層４と、一対の第２電極層４間の誘電体層３の上に配置された半導体層５とを含んでいる。   As shown in FIG. 2, the thin film transistor formed by the printing method of this embodiment has a first electrode complementary layer 6 disposed on the substrate 1 and a pattern complementary to the first electrode complementary layer 6. Including the first electrode complementary layer 6 and the first electrode layer 2 which is a gate electrode formed in the same layer, and the flatness of the first electrode layer 2 is higher than the flatness of the first electrode complementary layer 6 It is characterized by. Further, the thin film transistor of this embodiment includes a pair of first and second dielectric layers 3 formed on the first electrode layer 2 and source / drain electrodes spaced apart from each other on the dielectric layer 3. A two-electrode layer 4 and a semiconductor layer 5 disposed on the dielectric layer 3 between the pair of second electrode layers 4 are included.

次に、本実施形態による電極構造の製造方法について、説明する。まず、図４Ａのように、基板１を用意する。基板１は、フレキシブルなフィルム等でもよいし、リジッドな基体でもよい。また、平面形状のほか、曲面形状のものであってもよい。材料は、耐熱性、加工容易性、入手容易性等の観点から、フィルムならポリイミド樹脂など、リジッドな基体ならエポキシ樹脂などが好適である。   Next, the method for manufacturing the electrode structure according to the present embodiment will be described. First, as shown in FIG. 4A, a substrate 1 is prepared. The substrate 1 may be a flexible film or the like, or may be a rigid substrate. In addition to a planar shape, a curved shape may be used. From the viewpoint of heat resistance, processability, availability, etc., the material is preferably a polyimide resin for a film and an epoxy resin for a rigid substrate.

基板１の上に、図４Ｂのように、第１電極相補層６を選択的に形成する。第１電極相補層６は、この後に形成する第１電極層２に対し相補的なパターンをなすものであり、かつ概ね１０Ｐａ・ｓ以上の高粘度の材料によって形成される。印刷法によってパターンは微細に形成できる。   A first electrode complementary layer 6 is selectively formed on the substrate 1 as shown in FIG. 4B. The first electrode complementary layer 6 has a complementary pattern to the first electrode layer 2 to be formed later, and is formed of a material having a high viscosity of approximately 10 Pa · s or more. The pattern can be finely formed by the printing method.

第１実施形態と同様に、第１電極相補層６の材料は、絶縁性であれば特に限定されないが、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ベンゾシクロブテン樹脂、ポリベンゾオキサゾール樹脂、及びポリノルボルネン樹脂等を好適に用いることができる。特に、ポリイミド樹脂、及びポリベンゾオキサゾール樹脂は、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。   As in the first embodiment, the material of the first electrode complementary layer 6 is not particularly limited as long as it is insulative. For example, an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, Benzocyclobutene resin, polybenzoxazole resin, polynorbornene resin and the like can be suitably used. In particular, since polyimide resin and polybenzoxazole resin are excellent in mechanical properties such as film strength, tensile elastic modulus, and elongation at break, high reliability can be obtained.

第１電極相補層６の形成プロセスには、スクリーン印刷法、グラビア印刷法、マイクロコンタクト印刷法、ディスペンサ法等が好適に用いられる。ディスペンサ法では、高粘度の材料の適したジェットディスペンサ、スクリューディスペンサ等がより好適に用いられる。こうして形成されたパターンの表面平坦性は、概ね算術平均表面粗さＲａ＝１．０μｍ以上である。   For the formation process of the first electrode complementary layer 6, a screen printing method, a gravure printing method, a micro contact printing method, a dispenser method or the like is preferably used. In the dispenser method, a jet dispenser, a screw dispenser, or the like suitable for a high-viscosity material is more preferably used. The surface flatness of the pattern thus formed is approximately arithmetic average surface roughness Ra = 1.0 μm or more.

続くプロセスによって、図４Ｃのように、ゲート電極となる第１電極層２を形成する。第１電極層２は、概ね１０Ｐａ・ｓ以下の低粘度の材料によって形成される。あらかじめ第１電極相補層６が形成されているために、第１電極相補層６のパターンに追随し、微細パターンとなる。第１電極層２は第１電極相補層６に対し相補的なパターンとなるように、言い換えると基板１の上に配置された第１電極相補層６が存在しない領域の基板１の上に形成される。第１電極層２を形成する材料は低粘度であるため、図４Ｃに示すように表面は平坦に保たれる。第１電極層２の材料は、金属ナノ粒子を含む、金属ナノペースト、金属ナノインク、導電性を有する有機物、金属ＣＮＴ等が好適に用いられる。金属ＣＮＴなどの導電性ファイバーを混錬したゴム材料、ペースト材料を用いることもできる。   By the subsequent process, as shown in FIG. 4C, the first electrode layer 2 to be the gate electrode is formed. The first electrode layer 2 is formed of a material having a low viscosity of approximately 10 Pa · s or less. Since the first electrode complementary layer 6 is formed in advance, it follows the pattern of the first electrode complementary layer 6 and becomes a fine pattern. The first electrode layer 2 is formed on the substrate 1 in a region where the first electrode complementary layer 6 arranged on the substrate 1 does not exist so as to have a complementary pattern to the first electrode complementary layer 6. Is done. Since the material forming the first electrode layer 2 has a low viscosity, the surface is kept flat as shown in FIG. 4C. As the material of the first electrode layer 2, metal nano paste, metal nano ink, conductive organic matter, metal CNT, and the like containing metal nanoparticles are preferably used. A rubber material or a paste material kneaded with conductive fibers such as metal CNTs can also be used.

これらの電極形成プロセスや配線形成プロセスとしては、材料の粘度が１Ｐａ・ｓよりも低い場合、インクジェット法、ディスペンサ法等の滴下プロセス等が選択できる。材料の粘度が１Ｐａ・ｓよりも高い場合、スクリーン印刷法、グラビア印刷法、マイクロコンタクト法等が選択できる。こうして形成された第１電極層２のパターンの表面平坦性は、概ね算術平均表面粗さＲａ＝１．０μｍ以下である。   As these electrode formation process and wiring formation process, when the viscosity of the material is lower than 1 Pa · s, a dropping process such as an inkjet method or a dispenser method can be selected. When the viscosity of the material is higher than 1 Pa · s, a screen printing method, a gravure printing method, a microcontact method, or the like can be selected. The surface flatness of the pattern of the first electrode layer 2 formed in this way is approximately arithmetic average surface roughness Ra = 1.0 μm or less.

次に、図４Ｄのように、第１電極層２の上にゲート絶縁膜となる誘電体層３を形成する。誘電体層３の材料は、特に限定されないが、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ベンゾシクロブテン樹脂、ポリベンゾオキサゾール樹脂、及びポリノルボルネン樹脂等を好適に用いることができる。特に、ポリイミド樹脂、及びポリベンゾオキサゾール樹脂は、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。ポリイミドならば、前駆体であるポリアミド酸の液状インクを架橋反応により硬化させることにより層が形成できる。薄い膜であることが求められるゲート絶縁膜には特に好適である。誘電体層３の形成は、インクジェット印刷法、スクリーン印刷法、グラビア印刷法、ディスペンサ法等により形成される。   Next, as shown in FIG. 4D, a dielectric layer 3 to be a gate insulating film is formed on the first electrode layer 2. The material of the dielectric layer 3 is not particularly limited, and examples thereof include an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, a benzocyclobutene resin, a polybenzoxazole resin, and a polynorbornene resin. Can be suitably used. In particular, since polyimide resin and polybenzoxazole resin are excellent in mechanical properties such as film strength, tensile elastic modulus, and elongation at break, high reliability can be obtained. In the case of polyimide, a layer can be formed by curing a liquid ink of polyamic acid as a precursor by a crosslinking reaction. It is particularly suitable for a gate insulating film that is required to be a thin film. The dielectric layer 3 is formed by an inkjet printing method, a screen printing method, a gravure printing method, a dispenser method, or the like.

さらに、続くプロセスによって、図４Ｅに示すように、誘電体層３の上にお互いに離間してソース・ドレイン電極となる一対の第２電極層４を形成する。第２電極層４の材料は、特に限定されないが、金属ナノ粒子を含む、金属ナノペースト、金属ナノインク、導電性を有する有機物、金属ＣＮＴ等が好適に用いられる。また金属ＣＮＴなどの導電性ファイバーを混錬したゴム材料、ペースト材料を用いることもできる。これらの配線形成プロセスとしては、スクリーン印刷法、グラビア印刷法、インクジェット法、ディスペンサ法、やマイクロコンタクト法、熱インプリント法、ＵＶインプリント法等のいわゆるインプリント法や、インクジェット法も選択できる。   Further, by a subsequent process, as shown in FIG. 4E, a pair of second electrode layers 4 to be source / drain electrodes are formed apart from each other on the dielectric layer 3. Although the material of the 2nd electrode layer 4 is not specifically limited, The metal nano paste containing a metal nanoparticle, metal nanoink, the organic substance which has electroconductivity, metal CNT etc. are used suitably. A rubber material or a paste material kneaded with conductive fibers such as metal CNTs can also be used. As these wiring formation processes, a screen printing method, a gravure printing method, an ink jet method, a dispenser method, a so-called imprint method such as a microcontact method, a thermal imprint method, a UV imprint method, or an ink jet method can be selected.

さらに、続くプロセスによって、図４Ｆのように、一対の第２電極層４間の誘電体層３の上に半導体層５を形成する。半導体層５は、半導体インクを、ディスペンサ法、インクジェット印刷法等により滴下し、これを乾燥して形成される。半導体インクには、カーボンナノチューブとその分散剤、溶剤を混合したものや、溶剤に可溶な有機半導体を溶剤に溶かしたインクが好適に用いられる。有機半導体には、チオフェンおよびその誘導体を骨格にもつポリマー、フェニレンビニレンおよびその誘導体を骨格にもつポリマー、アニリンおよびその誘導体を骨格にもつポリマー、ピロールおよびその誘導体を骨格にもつオリゴマーやポリマー、アセチレンおよびその誘導体を骨格にもつオリゴマーやポリマー、ヘプタジエンおよびその誘導体を骨格にもつポリマー、フタロシアニン類およびそれらの誘導体、ジアミン類、フェニルジアミン類およびそれらの誘導体、ペンタセンおよびその誘導体、ポルフィリンおよびその誘導体、シアニン、キノン、ナフトキノンなどの低分子が利用され得るが、製造性ならびに大気下での安定性、電荷移動度などの観点から、ベンゾチエノベンゾチオフェン系の材料が好適に用いられる。一方、入手性を考慮すればポリチオフェン系の材料でも良い。   Further, by the subsequent process, as shown in FIG. 4F, the semiconductor layer 5 is formed on the dielectric layer 3 between the pair of second electrode layers 4. The semiconductor layer 5 is formed by dropping a semiconductor ink by a dispenser method, an ink jet printing method, or the like and drying it. As the semiconductor ink, a mixture of carbon nanotubes, a dispersant thereof and a solvent, or an ink in which an organic semiconductor soluble in a solvent is dissolved in a solvent is preferably used. Organic semiconductors include thiophene and its derivatives as a skeleton, phenylene vinylene and its derivatives as a skeleton, aniline and its derivatives as a skeleton, pyrrole and its derivatives as oligomers and polymers, acetylene and Oligomers and polymers having a backbone thereof, polymers having a backbone of heptadiene and derivatives thereof, phthalocyanines and derivatives thereof, diamines, phenyldiamines and derivatives thereof, pentacene and derivatives thereof, porphyrins and derivatives thereof, cyanine, Although low molecules such as quinone and naphthoquinone can be used, a benzothienobenzothiophene-based material is preferably used from the viewpoints of manufacturability, stability in the atmosphere, charge mobility, and the like. On the other hand, in view of availability, a polythiophene-based material may be used.

こうして、第１電極層２をゲート電極とし、一対の第２電極層４をソース・ドレイン電極とし、誘電体膜３をゲート絶縁膜とし、チャネル領域が半導体層５に形成される、ボトムゲート型の薄膜トランジスタを印刷法により製造することができる。   Thus, the bottom electrode type in which the first electrode layer 2 is a gate electrode, the pair of second electrode layers 4 is a source / drain electrode, the dielectric film 3 is a gate insulating film, and the channel region is formed in the semiconductor layer 5. The thin film transistor can be manufactured by a printing method.

本実施形態によれば第１実施形態と同様に、印刷法により第１電極層２の導電パターンを塗布する前に、この導電パターンと相補的な関係にある絶縁パターンを粘度の高い絶縁材料によって形成している。その後、粘度の比較的低い材料による導電パターンを、先に形成した相補的な絶縁パターンに流し込むように形成する。相補的で微細なパターンが、先に塗布した粘度の高い絶縁材料によって形成されているので、これに流し込むだけで、粘度の低い導電性パターンでも微細で厚みのあるパターンとなる。厚みのあるパターンとすることができるので、導電率の高いパターンを形成することができる。   According to this embodiment, as in the first embodiment, before applying the conductive pattern of the first electrode layer 2 by the printing method, the insulating pattern complementary to this conductive pattern is made of an insulating material having a high viscosity. Forming. Thereafter, a conductive pattern made of a material having a relatively low viscosity is formed so as to flow into the previously formed complementary insulating pattern. Since the complementary and fine pattern is formed by the previously applied high-viscosity insulating material, the conductive pattern having a low viscosity becomes a fine and thick pattern simply by pouring it. Since it can be set as a pattern with thickness, a pattern with high electrical conductivity can be formed.

これにより、表面平坦性と微細性・面導電率とを両立させて、印刷法により第１電極層２の導電パターンを形成することができる。表面平坦性が向上したことにより、その上に形成される段差は小さくなり、上層のパターン形成において断裂が発生する可能性を小さくすることができる。   Accordingly, the conductive pattern of the first electrode layer 2 can be formed by a printing method while achieving both surface flatness and fineness / surface conductivity. By improving the surface flatness, the level difference formed on the surface becomes small, and the possibility of tearing in the pattern formation of the upper layer can be reduced.

以上、本発明の好ましい実施形態を説明したが、本発明はこれに限定されるものではない。例えば、上述した実施形態ではコンデンサや薄膜トランジスタに本発明を適用した場合で説明したが、電極構造を構成する、他のパッシブ素子やアクティブ素子にも適用できる。   As mentioned above, although preferable embodiment of this invention was described, this invention is not limited to this. For example, in the above-described embodiment, the case where the present invention is applied to the capacitor and the thin film transistor has been described. However, the present invention can also be applied to other passive elements and active elements constituting the electrode structure.

本発明は上記実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲に含まれることはいうまでもない。   The present invention is not limited to the above embodiment, and various modifications are possible within the scope of the invention described in the claims, and it goes without saying that these are also included in the scope of the present invention.

上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）基板と、前記基板の上に配置された絶縁性の第１電極相補層と、前記第１電極相補層と相補的なパターンで、前記第１電極相補層と同一の層に形成された第１電極層とを含み、
前記第１電極層の表面粗さが前記第１電極相補層の表面粗さよりも小さい、電極構造。
（付記２）前記相補的なパターンは、前記第１電極相補層が存在しない前記基板上の領域である、付記１に記載の電極構造。
（付記３）前記基板がフレキシブル材料からなる、付記１又は付記２に記載の電極構造。
（付記４）前記第１電極相補層の表面粗さが算術平均表面粗さで表したとき１．０μｍ以上であり、前記第１電極層の表面粗さが算術平均表面粗さで表したとき１．０μｍ以下である、付記１乃至付記３のいずれか一つに記載の電極構造。
（付記５）前記第１電極層及び前記第１電極相補層はインクまたはペースト状の材料を用いた印刷プロセスにより形成されている、付記１乃至付記４のいずれか一つに記載の電極構造。
（付記６）前記第１電極層の上に配置された誘電体層と、前記誘電体層の上に配置された第２電極層とをさらに含む、付記１乃至付記５のいずれか一つに記載の電極構造。
（付記７）前記第２電極はお互いに離間して配置された一対の電極であり、前記一対の電極間の前記誘電体層の上に配置された半導体層をさらに含む、付記６に記載の電極構造。
（付記８）基板の上に選択的に第１電極相補層を配置し、前記第１電極相補層と同一の層に前記第１電極相補層と相補的なパターン状に第１電極層を形成し、
前記第１電極層は、前記第１電極層の表面粗さが前記第１電極相補層の表面粗さよりも小さく形成されている、電極構造の製造方法。
（付記９）前記相補的なパターンは、前記第１電極相補層が存在しない前記基板上の領域である、付記８に記載の電極構造の製造方法。
（付記１０）前記第１電極層は、粘度が１０Ｐａ・ｓ以下の材料を用いて形成され、
前記第１電極相補層は、粘度が１０Ｐａ・ｓ以上の材料を用いて形成されている、付記８又は付記９に記載の電極構造の製造方法。
（付記１１）前記基板がフレキシブル材料からなる、付記８乃至付記１０のいずれか一つに記載の電極構造の製造方法。
（付記１２）前記第１電極層及び前記第１電極相補層はインクまたはペースト状の材料を用いた印刷プロセスにより形成されている、付記８乃至付記１１のいずれか一つに記載の電極構造の製造方法。
（付記１３）前記第１電極層の上に誘電体層を配置し、前記誘電体層の上に第２電極層を配置する、付記８乃至付記１２のいずれか一つに記載の電極構造の製造方法。
（付記１４）前記第２電極としてお互いに離間して一対の電極を配置し、前記第２電極の前記一対の電極間の前記誘電体層の上に半導体層を配置する、付記１３に記載の電極構造の製造方法。 A part or all of the above-described embodiment can be described as in the following supplementary notes, but is not limited thereto.
(Supplementary Note 1) Formed in the same layer as the first electrode complementary layer in a pattern complementary to the substrate, the insulating first electrode complementary layer disposed on the substrate, and the first electrode complementary layer A first electrode layer formed,
The electrode structure wherein the surface roughness of the first electrode layer is smaller than the surface roughness of the first electrode complementary layer.
(Supplementary note 2) The electrode structure according to supplementary note 1, wherein the complementary pattern is a region on the substrate where the first electrode complementary layer does not exist.
(Appendix 3) The electrode structure according to Appendix 1 or Appendix 2, wherein the substrate is made of a flexible material.
(Supplementary Note 4) When the surface roughness of the first electrode complementary layer is 1.0 μm or more when expressed by arithmetic average surface roughness, and the surface roughness of the first electrode layer is expressed by arithmetic average surface roughness The electrode structure according to any one of supplementary notes 1 to 3, which is 1.0 μm or less.
(Supplementary note 5) The electrode structure according to any one of supplementary notes 1 to 4, wherein the first electrode layer and the first electrode complementary layer are formed by a printing process using an ink or a paste-like material.
(Supplementary note 6) In any one of supplementary notes 1 to 5, further comprising: a dielectric layer disposed on the first electrode layer; and a second electrode layer disposed on the dielectric layer. The electrode structure described.
(Additional remark 7) The said 2nd electrode is a pair of electrode arrange | positioned mutually spaced apart, The semiconductor layer arrange | positioned on the said dielectric material layer between said pair of electrodes is further included of Additional remark 6 Electrode structure.
(Appendix 8) The first electrode complementary layer is selectively disposed on the substrate, and the first electrode layer is formed in a pattern complementary to the first electrode complementary layer on the same layer as the first electrode complementary layer. And
The method for manufacturing an electrode structure, wherein the first electrode layer is formed such that a surface roughness of the first electrode layer is smaller than a surface roughness of the first electrode complementary layer.
(Supplementary note 9) The electrode structure manufacturing method according to supplementary note 8, wherein the complementary pattern is a region on the substrate where the first electrode complementary layer does not exist.
(Appendix 10) The first electrode layer is formed using a material having a viscosity of 10 Pa · s or less,
The electrode structure manufacturing method according to appendix 8 or appendix 9, wherein the first electrode complementary layer is formed using a material having a viscosity of 10 Pa · s or more.
(Supplementary note 11) The method for manufacturing an electrode structure according to any one of supplementary notes 8 to 10, wherein the substrate is made of a flexible material.
(Supplementary note 12) The electrode structure according to any one of supplementary notes 8 to 11, wherein the first electrode layer and the first electrode complementary layer are formed by a printing process using an ink or a paste-like material. Production method.
(Supplementary note 13) The electrode structure according to any one of supplementary notes 8 to 12, wherein a dielectric layer is disposed on the first electrode layer, and a second electrode layer is disposed on the dielectric layer. Production method.
(Additional remark 14) A pair of electrodes spaced apart from each other as the second electrode, and a semiconductor layer is disposed on the dielectric layer between the pair of electrodes of the second electrode. Manufacturing method of electrode structure.

１ 基板
２ 第１電極層
３ 誘電体層
４ 第２電極層
５ 半導体層
６ 第１電極相補層 DESCRIPTION OF SYMBOLS 1 Board | substrate 2 1st electrode layer 3 Dielectric layer 4 2nd electrode layer 5 Semiconductor layer 6 1st electrode complementary layer

Claims (10)

基板と、前記基板の上に配置された絶縁性の第１電極相補層と、前記第１電極相補層と相補的なパターンで、前記第１電極相補層と同一の層に形成された第１電極層とを含み、
前記第１電極層の表面粗さが前記第１電極相補層の表面粗さよりも小さい、電極構造。 A first electrode formed in the same layer as the first electrode complementary layer in a pattern complementary to the substrate, an insulating first electrode complementary layer disposed on the substrate, and the first electrode complementary layer; An electrode layer,
The electrode structure wherein the surface roughness of the first electrode layer is smaller than the surface roughness of the first electrode complementary layer. 前記相補的なパターンは、前記第１電極相補層が存在しない前記基板上の領域である、請求項１に記載の電極構造。   The electrode structure according to claim 1, wherein the complementary pattern is a region on the substrate where the first electrode complementary layer does not exist. 前記基板がフレキシブル材料からなる、請求項１又は請求項２に記載の電極構造。   The electrode structure according to claim 1, wherein the substrate is made of a flexible material. 前記第１電極相補層の表面粗さが算術平均表面粗さで表したとき１．０μｍ以上であり、前記第１電極層の表面粗さが算術平均表面粗さで表したとき１．０μｍ以下である、請求項１乃至請求項３のいずれか一項に記載の電極構造。   When the surface roughness of the first electrode complementary layer is expressed by an arithmetic average surface roughness, it is 1.0 μm or more, and when the surface roughness of the first electrode layer is expressed by an arithmetic average surface roughness, it is 1.0 μm or less. The electrode structure according to any one of claims 1 to 3, wherein 前記第１電極層及び前記第１電極相補層はインクまたはペースト状の材料を用いた印刷プロセスにより形成されている、請求項１乃至請求項４のいずれか一項に記載の電極構造。   The electrode structure according to any one of claims 1 to 4, wherein the first electrode layer and the first electrode complementary layer are formed by a printing process using an ink or a paste-like material. 前記第１電極層の上に配置された誘電体層と、前記誘電体層の上に配置された第２電極層とをさらに含む、請求項１乃至請求項５のいずれか一項に記載の電極構造。   The dielectric layer disposed on the first electrode layer, and a second electrode layer disposed on the dielectric layer, further comprising: Electrode structure. 前記第２電極はお互いに離間して配置された一対の電極であり、前記一対の電極間の前記誘電体層の上に配置された半導体層をさらに含む、請求項６に記載の電極構造。   The electrode structure according to claim 6, wherein the second electrode is a pair of electrodes disposed apart from each other, and further includes a semiconductor layer disposed on the dielectric layer between the pair of electrodes. 基板の上に選択的に第１電極相補層を配置し、前記第１電極相補層と同一の層に前記第１電極相補層と相補的なパターン状に第１電極層を形成し、
前記第１電極層は、前記第１電極層の表面粗さが前記第１電極相補層の表面粗さよりも小さく形成されている、
電極構造の製造方法。 A first electrode complementary layer is selectively disposed on the substrate, and the first electrode layer is formed in a pattern complementary to the first electrode complementary layer on the same layer as the first electrode complementary layer;
The first electrode layer is formed such that the surface roughness of the first electrode layer is smaller than the surface roughness of the first electrode complementary layer.
Manufacturing method of electrode structure. 前記相補的なパターンは、前記第１電極相補層が存在しない前記基板上の領域である、請求項８に記載の電極構造の製造方法。   The method of manufacturing an electrode structure according to claim 8, wherein the complementary pattern is a region on the substrate where the first electrode complementary layer does not exist. 前記第１電極層は、粘度が１０Ｐａ・ｓ以下の材料を用いて形成され、
前記第１電極相補層は、粘度が１０Ｐａ・ｓ以上の材料を用いて形成されている、
請求項８又は請求項９に記載の電極構造の製造方法。 The first electrode layer is formed using a material having a viscosity of 10 Pa · s or less,
The first electrode complementary layer is formed using a material having a viscosity of 10 Pa · s or more.
A method for manufacturing the electrode structure according to claim 8 or 9.
JP2013123543A 2013-06-12 2013-06-12 Electrode structure and process of manufacturing the same Pending JP2014241356A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013123543A JP2014241356A (en) 2013-06-12 2013-06-12 Electrode structure and process of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013123543A JP2014241356A (en) 2013-06-12 2013-06-12 Electrode structure and process of manufacturing the same

Publications (1)

Publication Number Publication Date
JP2014241356A true JP2014241356A (en) 2014-12-25

Family

ID=52140474

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013123543A Pending JP2014241356A (en) 2013-06-12 2013-06-12 Electrode structure and process of manufacturing the same

Country Status (1)

Country Link
JP (1) JP2014241356A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019114635A (en) * 2017-12-22 2019-07-11 凸版印刷株式会社 Capacitor built-in glass circuit board and method for manufacturing capacitor built-in glass circuit board

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019114635A (en) * 2017-12-22 2019-07-11 凸版印刷株式会社 Capacitor built-in glass circuit board and method for manufacturing capacitor built-in glass circuit board
JP7206589B2 (en) 2017-12-22 2023-01-18 凸版印刷株式会社 Manufacturing method of glass circuit board with built-in capacitor
JP7444210B2 (en) 2017-12-22 2024-03-06 Ｔｏｐｐａｎホールディングス株式会社 Glass circuit board with built-in capacitor

Similar Documents

Publication Publication Date Title
Fukuda et al. Recent progress in the development of printed thin‐film transistors and circuits with high‐resolution printing technology
Song et al. High-resolution transfer printing of graphene lines for fully printed, flexible electronics
Lee et al. Rapid meniscus-guided printing of stable semi-solid-state liquid metal microgranular-particle for soft electronics
JP2006147843A (en) Method of manufacturing field effect transistor and field effect transistor manufactured thereby
CN101154712A (en) Organic semiconductor device, manufacturing method of the same, organic transistor array, and display
CN102169960A (en) Preparation method of thin film transistor of flexible electronic device
Kusaka et al. Fabrication of embedded electrodes by reverse offset printing
Mahajan et al. Facile method for fabricating flexible substrates with embedded, printed silver lines
Kim et al. Stretching silver: printed metallic nano inks in stretchable conductor applications
JP2010212587A (en) Organic thin film transistor, method for producing organic thin film transistor, organic thin film transistor array and display
CN104718567B (en) Thin film transistor (TFT) array
JP2014241356A (en) Electrode structure and process of manufacturing the same
JP6491086B2 (en) Conductor composition ink, laminated wiring member, semiconductor element and electronic device, and method for producing laminated wiring member
JP2005123290A (en) Thin-film transistor and its manufacturing method
JP5434510B2 (en) Circuit board, image display apparatus, circuit board manufacturing method, and image display apparatus manufacturing method
KR20100014666A (en) Patterning method and method for fabricating electronic element
JP5790075B2 (en) Manufacturing method of field effect transistor and manufacturing apparatus used therefor
CN105580121B (en) Thin film transistor (TFT) array and its manufacturing method
JP6226262B2 (en) Mounting structure of flexible wiring board and manufacturing method thereof
JP2017163085A (en) Method for manufacturing bonded body
JP2015159277A (en) Manufacturing method of electronic device
JP5987933B2 (en) Method for producing functional element and functional element
JP5077550B2 (en) Manufacturing method of electronic device
JP2007150030A (en) Thin-film transistor, and method of manufacturing same
Hassinen et al. Printed polymer and carbon nanotube thin film transistors with high-k barium titanate insulator