JP2014212265A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体装置およびその製造方法、例えば、逆方向リーク電流を低減するために形成された複数のトレンチ領域を備えるトレンチショットキーバリアダイオードおよびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, for example, a trench Schottky barrier diode including a plurality of trench regions formed to reduce reverse leakage current, and a manufacturing method thereof.
従来、半導体装置の一つとして、ショットキーバリアダイオードの一種であるトレンチショットキーバリアダイオードが知られている。このトレンチショットキーバリアダイオードでは、逆方向リーク電流を低減するために、シリコン基板などの半導体基板に複数のトレンチ領域が形成されている。各トレンチ領域の内部には、シリコン酸化膜などの絶縁膜を介してポリシリコンなどの導電材が充填されている。 Conventionally, a trench Schottky barrier diode, which is a kind of Schottky barrier diode, is known as one of semiconductor devices. In this trench Schottky barrier diode, a plurality of trench regions are formed in a semiconductor substrate such as a silicon substrate in order to reduce reverse leakage current. Each trench region is filled with a conductive material such as polysilicon via an insulating film such as a silicon oxide film.
なお、特許文献１には、トレンチ領域間のメサ領域に、ｎ＋型半導体領域を形成することで、順方向電圧および逆方向リーク電流のトレードオフを改善したトレンチショットキーバリアダイオードが記載されている。
上記のトレンチショットキーバリアダイオードを搭載した半導体パッケージを組立てる際、トレンチショットキーバリアダイオードが作製された半導体装置に、外部と電気的に接続するための接続子を、はんだ電極を介して接合する必要がある。接続子は、例えば、金属プレートからなる接続用クリップなどである。 When assembling a semiconductor package equipped with the above-described trench Schottky barrier diode, a connector for electrically connecting to the outside must be joined to the semiconductor device on which the trench Schottky barrier diode is manufactured via a solder electrode. There is. The connector is, for example, a connection clip made of a metal plate.
しかし、接続子を接合する際、溶融したはんだ電極の固化に伴って引っ張り力が発生し、半導体基板（半導体チップ）に反りが生じてしまう。このように半導体基板に反りが生じると、ショットキー接合面に応力が発生し、この応力に起因して逆方向リーク電流が増大するという課題があった。 However, when joining the connector, a tensile force is generated as the molten solder electrode is solidified, and the semiconductor substrate (semiconductor chip) is warped. When the semiconductor substrate is warped as described above, a stress is generated on the Schottky junction surface, and there is a problem that a reverse leakage current increases due to the stress.
そこで、本発明は、半導体装置に接続子をはんだ電極を介して接合した場合でも、逆方向リーク電流の増加を抑制することが可能な半導体装置およびその製造方法を提供することを目的とする。 Therefore, an object of the present invention is to provide a semiconductor device capable of suppressing an increase in reverse leakage current and a method for manufacturing the same even when a connector is joined to the semiconductor device via a solder electrode.
本発明の一態様に係る半導体装置は、
第１の主面、および前記第１の主面と反対側の第２の主面を有する半導体基板と、
前記半導体基板の前記第１の主面から所定の深さにわたって設けられ、第１導電型の不純物を含有するカソード領域と、
前記半導体基板の前記第２の主面から前記カソード領域に達するように設けられ、前記カソード領域よりも低濃度の不純物を含有する第１導電型のドリフト領域と、
前記第２の主面から前記半導体基板の内部に向かう方向に前記ドリフト領域よりも浅く設けられ、内部には前記ドリフト領域との境界面に形成された絶縁膜を介して導電材が充填された複数のトレンチ領域と、
前記複数のトレンチ領域の前記第２の主面に露出した露出面を含む活性領域を被覆するように前記第２の主面上に設けられ、前記ドリフト領域とショットキー接合を形成するバリア金属層と、
前記バリア金属層の上に設けられたアノード電極層と、
前記第２の主面側に設けられ、はんだの付着を防止するように構成された、はんだ排除部と、
前記アノード電極層の上面のうち前記はんだ排除部により区画されたはんだ電極形成領域に設けられた、はんだ電極と、
を備えることを特徴とする。
A semiconductor device according to one embodiment of the present invention includes:
A semiconductor substrate having a first main surface and a second main surface opposite to the first main surface;
A cathode region provided from the first main surface of the semiconductor substrate to a predetermined depth and containing a first conductivity type impurity;
A drift region of a first conductivity type provided so as to reach the cathode region from the second main surface of the semiconductor substrate and containing impurities at a lower concentration than the cathode region;
Provided shallower than the drift region in the direction from the second main surface toward the inside of the semiconductor substrate, and the inside is filled with a conductive material via an insulating film formed on the boundary surface with the drift region A plurality of trench regions;
A barrier metal layer provided on the second main surface so as to cover an active region including an exposed surface exposed at the second main surface of the plurality of trench regions, and forming a Schottky junction with the drift region When,
An anode electrode layer provided on the barrier metal layer;
A solder exclusion portion provided on the second main surface side and configured to prevent adhesion of solder;
A solder electrode provided in a solder electrode formation region defined by the solder removal portion of the upper surface of the anode electrode layer; and
It is characterized by providing.
また、前記半導体装置において、
前記はんだ排除部は、第１の方向に走る第１のはんだ排除部と、前記第１の方向と直交する第２の方向に走る第２のはんだ排除部とを有するようにしてもよい。
In the semiconductor device,
The solder removal portion may include a first solder removal portion that runs in a first direction and a second solder removal portion that runs in a second direction orthogonal to the first direction.
また、前記半導体装置において、
前記第１のはんだ排除部と前記第２のはんだ排除部とは、前記活性領域の中央において交わるようにしてもよい。
In the semiconductor device,
The first solder removal portion and the second solder removal portion may intersect at the center of the active region.
また、前記半導体装置において、
前記はんだ排除部は、所定の間隔を隔てて所定の方向に走る第１〜第ｎのはんだ排除部を有するようにしてもよい。
In the semiconductor device,
The solder removal portion may include first to nth solder removal portions that run in a predetermined direction at a predetermined interval.
また、前記半導体装置において、
前記各トレンチ領域は、前記第１〜第ｎのはんだ排除部が走る方向と直交する方向に延在するように設けられているようにしてもよい。
In the semiconductor device,
Each of the trench regions may be provided so as to extend in a direction orthogonal to a direction in which the first to nth solder removal portions run.
また、前記半導体装置において、
前記はんだ排除部は、前記アノード電極層の上に設けられた絶縁層からなるようにしてもよい。
In the semiconductor device,
The solder removal part may be made of an insulating layer provided on the anode electrode layer.
また、前記半導体装置において、
前記はんだ排除部は、前記アノード電極層の表面をレーザ加工することにより形成された酸化膜からなるようにしてもよい。
In the semiconductor device,
The solder removal portion may be made of an oxide film formed by laser processing the surface of the anode electrode layer.
また、前記半導体装置において、
前記はんだ排除部は、前記バリア金属層の上に設けられた絶縁層からなり、前記アノード電極層は前記はんだ排除部により分割されているようにしてもよい。
In the semiconductor device,
The solder removal portion may be made of an insulating layer provided on the barrier metal layer, and the anode electrode layer may be divided by the solder removal portion.
また、前記半導体装置において、
前記はんだ排除部は、前記半導体基板の前記第２の主面上に設けられた絶縁層からなり、前記バリア金属層および前記アノード電極層は前記はんだ排除部により分割されているようにしてもよい。
In the semiconductor device,
The solder removal portion may be made of an insulating layer provided on the second main surface of the semiconductor substrate, and the barrier metal layer and the anode electrode layer may be divided by the solder removal portion. .
また、前記半導体装置において、
前記はんだ排除部を跨いで前記はんだ排除部の両側に位置する前記はんだ電極により、前記アノード電極層に電気的に接続された接続子をさらに備えてもよい。
In the semiconductor device,
You may further provide the connector electrically connected to the said anode electrode layer by the said solder electrode located in the both sides of the said solder exclusion part across the said solder exclusion part.
本発明の一態様に係る半導体装置の製造方法は、
第１の主面から所定の深さにわたって設けられ、第１導電型の不純物を含有するカソード領域と、前記第１の主面と反対側の第２の主面から前記カソード領域に達するように設けられ、前記カソード領域よりも低濃度の不純物を含有する第１導電型のドリフト領域とを有する半導体基板を準備する工程と、
前記半導体基板の前記第２の主面から前記半導体基板の内部に向かう方向に前記ドリフト領域よりも浅い複数の凹部を形成し、前記凹部内に絶縁膜を介して導電材を充填することにより、複数のトレンチ領域を形成する工程と、
前記複数のトレンチ領域の前記第２の主面に露出した露出面を含む活性領域を覆うように、前記第２の主面上にバリア金属層を形成する工程と、
前記バリア金属層の上にアノード電極層を形成する工程と、
前記半導体基板の前記第２の主面側に、はんだの付着を防止するように構成されたはんだ排除部を形成する工程と、
前記アノード電極層の上面のうち前記はんだ排除部により区画されたはんだ電極形成領域に、はんだ電極を形成する工程と、
を備えることを特徴とする。
A method for manufacturing a semiconductor device according to one embodiment of the present invention includes:
A cathode region provided from the first main surface over a predetermined depth and containing an impurity of the first conductivity type, and reaching the cathode region from a second main surface opposite to the first main surface. Providing a semiconductor substrate having a drift region of a first conductivity type provided and containing impurities at a lower concentration than the cathode region;
By forming a plurality of recesses shallower than the drift region in a direction from the second main surface of the semiconductor substrate toward the inside of the semiconductor substrate, and filling the conductive material through the insulating film in the recesses, Forming a plurality of trench regions;
Forming a barrier metal layer on the second main surface so as to cover an active region including an exposed surface exposed at the second main surface of the plurality of trench regions;
Forming an anode electrode layer on the barrier metal layer;
Forming a solder removal portion configured to prevent adhesion of solder on the second main surface side of the semiconductor substrate;
Forming a solder electrode in a solder electrode forming region defined by the solder removal portion of the upper surface of the anode electrode layer; and
It is characterized by providing.
前記半導体装置の製造方法において、
前記はんだ排除部は、前記アノード電極層の上に絶縁層を形成し、前記絶縁層を所定の形状にパターニングすることにより形成するようにしてもよい。
In the method for manufacturing the semiconductor device,
The solder removal portion may be formed by forming an insulating layer on the anode electrode layer and patterning the insulating layer into a predetermined shape.
前記半導体装置の製造方法において、
前記はんだ排除部は、前記アノード電極層の表面をレーザ加工により酸化することにより形成するようにしてもよい。
In the method for manufacturing the semiconductor device,
The solder removal portion may be formed by oxidizing the surface of the anode electrode layer by laser processing.
本発明の一態様に係る半導体装置では、はんだ排除部により区画されたはんだ電極形成領域に設けられた各はんだ電極は、従来のはんだ電極に比べて体積が小さくなる。これにより、はんだ電極を介して半導体装置に接続子を接合させる際、半導体基板の反りが緩和されてショットキー接合面に加わる応力が低減する。 In the semiconductor device according to one embodiment of the present invention, the volume of each solder electrode provided in the solder electrode formation region partitioned by the solder removal portion is smaller than that of a conventional solder electrode. As a result, when the connector is joined to the semiconductor device via the solder electrode, the warp of the semiconductor substrate is alleviated and the stress applied to the Schottky junction surface is reduced.
よって、本発明によれば、半導体装置に接続子をはんだ電極を介して接合した場合でも、逆方向リーク電流の増加を抑制することができる。 Therefore, according to the present invention, an increase in reverse leakage current can be suppressed even when the connector is joined to the semiconductor device via the solder electrode.
以下、図面を参照しつつ本発明の実施形態について説明する。なお、各図において同等の機能を有する構成要素には同一の符号を付し、特に断る場合を除き、同一符号の構成要素の詳しい説明は繰り返さない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, in each figure, the same code | symbol is attached | subjected to the component which has an equivalent function, and the detailed description of the component of the same code | symbol is not repeated except the case where it refuses.
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について、図１および図２を参照して説明する。図１は、第１の実施形態に係る半導体装置の平面図である。図２は、第１の実施形態に係る半導体装置の、図１中のＡ−Ａ線に沿う断面図である。
(First embodiment)
A semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a plan view of the semiconductor device according to the first embodiment. 2 is a cross-sectional view of the semiconductor device according to the first embodiment, taken along line AA in FIG.
半導体装置１は、逆方向リーク電流を低減するために形成された複数のトレンチ領域を備えるトレンチショットキーバリアダイオードである。この半導体装置１は、シリコン基板等の半導体基板２と、カソード領域３と、ドリフト領域４と、複数のトレンチ領域５と、バリア金属層９と、アノード電極層１０と、はんだ排除部１１と、はんだ電極１２と、環状絶縁膜１３とを備えている。
The
以下、半導体装置１の上記各構成要素について詳しく説明する。
Hereinafter, each of the components of the
半導体基板２は、図２に示すように、主面２ａと、主面２ａと反対側の主面２ｂとを有する。半導体基板２は、シリコン（Ｓｉ）の他、炭化ケイ素（ＳｉＣ）や化合物半導体（ＧａＮなど）であってもよい。
As shown in FIG. 2, the
カソード領域３は、図２に示すように、半導体基板２の主面２ａから所定の深さにわたって設けられ、第１導電型の不純物を含有する。カソード領域３は、例えばｎ型であり、リン（Ｐ）を不純物として含有する。
As shown in FIG. 2, the
ドリフト領域４は、図２に示すように、半導体基板２の主面２ｂからカソード領域３に達するように設けられている。このドリフト領域４は、カソード領域３よりも低濃度の不純物を含有する第１導電型の領域である。ドリフト領域４、カソード領域３と同じｎ型であり、リン（Ｐ）を不純物として含有する。
As shown in FIG. 2, the
トレンチ領域５は、図２に示すように、複数設けられている。各トレンチ領域５は、主面２ｂから半導体基板２の内部に向かう方向にドリフト領域４よりも浅く設けられている。また、各トレンチ領域５の内部には、ドリフト領域４との境界面に形成された絶縁膜６を介して導電材７が充填されている。絶縁膜６は、シリコン酸化膜などの酸化膜である。導電材７は、例えばポリシリコンである。
A plurality of
なお、各トレンチ領域５の形状は、特に限定されるものではない。例えば、半導体基板２を平面視したときに、所定の方向に延在する線状、同心円状、あるいはスポット状に設けられていてもよい。
The shape of each
また、各トレンチ領域５の内部には、第２の導電型（例えばｐ型）の半導体材料が充填されていてもよい。この場合、充填された半導体材料とドリフト領域４との境界面にｐｎ接合が形成され、このｐｎ接合の空乏層が絶縁膜６となる。
Each
バリア金属層９は、図２に示すように、半導体基板２の主面２ｂ上に設けられている。このバリア金属層９は、例えばモリブデン（Ｍｏ）、チタン（Ｔｉ）またはニッケル（Ｎｉ）からなり、ドリフト領域４とショットキー接合を形成する。なお、バリア金属層９は、図２に示すように、活性領域を被覆するように設けられる。ここで、活性領域は、後ほど図３を参照して説明するが、複数のトレンチ領域５の、主面２ｂに露出した露出面５ａを含む領域（活性領域８）を指す。
The
アノード電極層１０は、図２に示すように、バリア金属層９の上に設けられており、例えば、アルミニウム（Ａｌ）膜／ニッケル（Ｎｉ）膜などの積層膜からなる。
As shown in FIG. 2, the
はんだ排除部１１は、半導体基板２の主面２ｂ側に設けられており、はんだの付着を防止するように構成されている。例えば、はんだ排除部１１は、図２に示すように、アノード電極層１０の上に設けられた絶縁層（ポリイミド層など）からなる。あるいは、はんだ排除部１１は、アノード電極層１０の表面をレーザ加工することにより形成された酸化膜であってもよい。
The
図１に示すように、はんだ排除部１１は、第１の方向（図１において水平方向）に走るはんだ排除部１１ａと、第１の方向と直交する第２の方向（図１において垂直方向）に走るはんだ排除部１１ｂとを有する。これにより、アノード電極層１０の上面は４つの領域（はんだ電極形成領域）に区画される。
As shown in FIG. 1, the
はんだ電極１２は、はんだ排除部１１を避けるようにアノード電極層１０上に設けられている。換言すれば、はんだ電極１２は、アノード電極層１０の上面のうち、はんだ排除部１１により区画されたはんだ電極形成領域１０ａに設けられている。このことは、はんだ排除部１１により、１つのはんだ電極が複数のはんだ電極に分割されたとも言える。
The
なお、はんだ電極１２を構成するはんだの種類は、特に限定されるものではなく、例えばＰｂフリーはんだでもよい。
In addition, the kind of solder which comprises the
環状絶縁膜１３は、半導体基板２の主面２ｂ上に設けられ、バリア金属層９を囲む環状の絶縁膜である。この環状絶縁膜１３は、半導体装置１の耐湿性や防水性の向上等のために設けられている。
The annular insulating
上記の本実施形態に係る半導体装置１では、各々のはんだ電極１２は、従来のはんだ電極に比べて体積が小さくなる。これにより、はんだ電極１２を介して半導体装置１に接続子を接合させる際、半導体基板２の反りが緩和されてショットキー接合面に加わる応力が低減する。その結果、本実施形態によれば、半導体装置１に接続子をはんだ電極を介して接合した場合でも、逆方向リーク電流の増加を抑制することができる。
In the
なお、はんだ排除部１１ａとはんだ排除部１１ｂとは、活性領域の中央において交わることが好ましい。これにより、各はんだ電極１２に流れる電流を均一化することができる。
In addition, it is preferable that the
次に、図３および図４を参照して半導体装置１の製造方法について説明する。図３及び図４は、第１の実施形態に係る半導体装置１の製造方法を説明するための工程断面図である。
Next, a method for manufacturing the
まず、図３（１）に示すように、カソード領域３と、ドリフト領域４とを有する半導体基板２を準備する。
First, as shown in FIG. 3A, a
次に、図３（１）に示すように、半導体基板２の主面２ｂ上に絶縁膜１３Ａを形成する。この絶縁膜１３Ａは、半導体基板２を熱酸化して得られる酸化膜（シリコン酸化膜など）である。そして、フォトリソグラフィおよびエッチングにより絶縁膜１３Ａを環状に加工して、図３（２）に示すように環状絶縁膜１３を形成する。環状絶縁膜１３に囲われた領域が活性領域８となる。
Next, as illustrated in FIG. 3A, an insulating
次に、図３（２）に示すように、複数のトレンチ領域５を形成する。これらのトレンチ領域５は、まず、半導体基板２の主面２ｂから半導体基板２の内部に向かう方向にドリフト領域４よりも浅い複数の凹部を形成し、その後、この凹部内に絶縁膜６を介して導電材７を充填することにより形成する。各トレンチ領域５は、主面２ｂに露出した露出面５ａを有する。活性領域８は、図３（２）に示すように、各トレンチ領域５の露出面５ａを含む。
Next, as shown in FIG. 3B, a plurality of
なお、凹部の形成は、例えば、フォトリソグラフィおよび異方性エッチングにより行う。絶縁膜６および導電材７の形成は、例えば、熱酸化により凹部内および主面２ｂ上にシリコン酸化膜を形成した後、化学気相成長法（ＣＶＤ法）により凹部内および主面２ｂ上にポリシリコンを形成し、主面２ｂ上のシリコン酸化膜とポリシリコンを化学的機械的研磨（ＣＭＰ）により除去することにより行う。
The concave portion is formed by, for example, photolithography and anisotropic etching. The insulating
次に、図３（３）に示すように、活性領域８を覆うように主面２ｂ上にバリア金属層９を形成する。このバリア金属層９の形成は、蒸着法などにより、モリブデン（Ｍｏ）、チタン（Ｔｉ）またはニッケル（Ｎｉ）などの金属層を形成することにより行う。
Next, as shown in FIG. 3 (3), a
次に、図４（１）に示すように、バリア金属層９の上にアノード電極層１０を形成する。このアノード電極層１０の形成は、蒸着法などにより、アルミニウム（Ａｌ）膜／ニッケル（Ｎｉ）膜などの積層膜を形成することにより行う。
Next, as shown in FIG. 4A, the
次に、図４（２）に示すように、半導体基板２の主面２ｂ側に、はんだの付着を防止するように構成されたはんだ排除部１１を形成する。これにより、アノード電極層１０の上面は、はんだ排除部１１により、複数のはんだ電極形成領域１０ａに区画される。
Next, as shown in FIG. 4B, a
はんだ排除部１１は、例えば、アノード電極層１０上にポリイミドなどの絶縁層を形成した後、絶縁層をフォトリソグラフィにより所定の形状にパターニングすることにより形成する。ポリイミドなどの絶縁物ははんだを弾くため、はんだ排除部１１を形成することが可能である。
The
また、はんだ排除部１１は、アノード電極層１０の表面をレーザ加工により酸化することにより形成してもよい。金属の酸化膜についてもはんだを弾くため、このようにしてもはんだ排除部１１を形成することができる。
Further, the
次に、図４（３）に示すように、はんだ電極形成領域１０ａに、はんだ電極１２を形成する。はんだ排除部１１ははんだを排除する性質を有するため、はんだ電極１２の形成は、従来と同様、アノード電極層１０の上面にはんだをベタ印刷することにより行うことができる。この後、図示しないが、カソード領域３上（半導体基板２の主面２ａ上）に、例えばチタン（Ｔｉ）膜／ニッケル（Ｎｉ）膜／銀（Ａｇ）膜の積層膜からなるカソード電極層が形成される。
Next, as shown in FIG. 4C, the
上記の工程を経て、図１および図２に示す半導体装置１を製造することができる。
Through the above steps, the
次に、図５および図６を参照して、接続子が取付けられた半導体装置１の一例について説明する。図５は半導体装置１に接続子を接合した状態を示す平面図であり、図６（ａ）は半導体装置１の、図５中のＡ−Ａ線に沿う断面図であり、図６（ｂ）は半導体装置１の、図５中のＢ−Ｂ線に沿う断面図である。
Next, an example of the
この例では、図５に示すように２つの接続子１４が半導体装置１に接合されている。接続子１４は、図６（ｂ）に示すように、はんだ排除部１１を跨いではんだ排除部１１ａの両側に位置するはんだ電極１２，１２により、アノード電極層１０に電気的に接続されている。本実施形態によれば、上記のように半導体装置１に接続子１４をはんだ電極１２を介して接合した場合でも、逆方向リーク電流の増加を抑制することができる。
In this example, two
次に、本実施形態の第１および第２の変形例について、それぞれ図７および図８を参照して説明する。 Next, first and second modifications of the present embodiment will be described with reference to FIGS. 7 and 8, respectively.
第１の変形例では、図７に示すように、はんだ排除部１１は、バリア金属層９の上に設けられた絶縁層（ポリイミド層など）からなる。この場合、アノード電極層１０は、はんだ排除部１１により分割されている。
In the first modification, as shown in FIG. 7, the
第２の変形例では、図８に示すように、はんだ排除部１１は、半導体基板２の主面２ｂ上に設けられた絶縁層（ポリイミド層など）からなる。この場合、バリア金属層９およびアノード電極層１０は、はんだ排除部１１により分割されている。
In the second modified example, as shown in FIG. 8, the
第１および第２の変形例による場合についても、前述の作用効果を得ることができる。はんだ排除部１１は、アノード電極層１０上のはんだを分割するように設けられていれば、アノード電極層１０上に形成される場合に限らない。このように、はんだ排除部１１は、半導体基板２の主面２ｂ側に設けられていればよい。
Also in the case of the first and second modified examples, the above-described operational effects can be obtained. The
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置について図９および図１０を参照して説明する。図９は本実施形態に係る半導体装置１Ａの平面図であり、図１０は半導体装置１Ａに接続子１４を接合した状態を示す平面図である。
(Second Embodiment)
Next, a semiconductor device according to a second embodiment of the present invention will be described with reference to FIGS. FIG. 9 is a plan view of the semiconductor device 1A according to the present embodiment, and FIG. 10 is a plan view showing a state in which the
第２の実施形態の第１の実施形態との相違点の一つは、はんだ排除部１１の形状である。図９に示すように、はんだ排除部１１は、所定の間隔を隔てて所定の方向（図９において水平方向）に走るはんだ排除部１１−１，１１−２，・・・，１１−１０を有する。即ち、はんだ排除部１１は、第１の実施形態では十字状に形成されていたのに対し、第２の実施形態ではストライプ状に形成される。なお、はんだ排除部の本数は上記の値（１０本）に限るものではない。
One of the differences of the second embodiment from the first embodiment is the shape of the
このようにはんだ排除部１１がストライプ状に設けられている場合でも、各々のはんだ電極１２は従来のはんだ電極に比べて体積が小さくなるため、第１の実施形態と同様、半導体装置１Ａに接続子をはんだ電極を介して接合した場合でも、逆方向リーク電流の増加を抑制することができる。
Even when the
なお、接続子１４は、図１０に示すように、複数のはんだ排除部を跨いで複数のはんだ電極１２により、アノード電極層１０に電気的に接続されている。
As shown in FIG. 10, the
また、本実施形態において、各トレンチ領域５は、はんだ排除部１１−１，１１−２，・・・，１１−ｎが走る方向と直交する方向（図９において垂直方向）に延在するように設けられていることが好ましい。これにより、はんだ電極１２が図９に示すようにトレンチ領域５と直交する方向に延在するようになるため、トレンチ領域５に対する半導体基板２の反りの影響が軽減され、逆方向リーク電流の増加をさらに抑制することができる。
In the present embodiment, each
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。異なる実施形態にわたる構成要素を適宜組み合わせてもよい。特許請求の範囲に規定された内容及びその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。 Based on the above description, those skilled in the art may be able to conceive additional effects and various modifications of the present invention, but the aspects of the present invention are not limited to the individual embodiments described above. . You may combine suitably the component covering different embodiment. Various additions, modifications, and partial deletions can be made without departing from the concept and spirit of the present invention derived from the contents defined in the claims and equivalents thereof.
１，１Ａ 半導体装置
２ 半導体基板
２ａ，２ｂ 主面
３ カソード領域
４ ドリフト領域
５ トレンチ領域
５ａ 露出面
６ 絶縁膜
７ 導電材
８ 活性領域
９ バリア金属層
１０ アノード電極層
１０ａ はんだ電極形成領域
１１，１１ａ，１１ｂ，１１−１，１１−２，１１−ｎ はんだ排除部
１２ はんだ電極
１３Ａ 絶縁膜
１３ 環状絶縁膜
１４ 接続子
DESCRIPTION OF
Claims (13)
前記半導体基板の前記第１の主面から所定の深さにわたって設けられ、第１導電型の不純物を含有するカソード領域と、
前記半導体基板の前記第２の主面から前記カソード領域に達するように設けられ、前記カソード領域よりも低濃度の不純物を含有する第１導電型のドリフト領域と、
前記第２の主面から前記半導体基板の内部に向かう方向に前記ドリフト領域よりも浅く設けられ、内部には前記ドリフト領域との境界面に形成された絶縁膜を介して導電材が充填された複数のトレンチ領域と、
前記複数のトレンチ領域の前記第２の主面に露出した露出面を含む活性領域を被覆するように前記第２の主面上に設けられ、前記ドリフト領域とショットキー接合を形成するバリア金属層と、
前記バリア金属層の上に設けられたアノード電極層と、
前記第２の主面側に設けられ、はんだの付着を防止するように構成された、はんだ排除部と、
前記アノード電極層の上面のうち前記はんだ排除部により区画されたはんだ電極形成領域に設けられた、はんだ電極と、
を備えることを特徴とする半導体装置。 A semiconductor substrate having a first main surface and a second main surface opposite to the first main surface;
A cathode region provided from the first main surface of the semiconductor substrate to a predetermined depth and containing a first conductivity type impurity;
A drift region of a first conductivity type provided so as to reach the cathode region from the second main surface of the semiconductor substrate and containing impurities at a lower concentration than the cathode region;
Provided shallower than the drift region in the direction from the second main surface toward the inside of the semiconductor substrate, and the inside is filled with a conductive material via an insulating film formed on the boundary surface with the drift region A plurality of trench regions;
A barrier metal layer provided on the second main surface so as to cover an active region including an exposed surface exposed at the second main surface of the plurality of trench regions, and forming a Schottky junction with the drift region When,
An anode electrode layer provided on the barrier metal layer;
A solder exclusion portion provided on the second main surface side and configured to prevent adhesion of solder;
A solder electrode provided in a solder electrode formation region defined by the solder removal portion of the upper surface of the anode electrode layer; and
A semiconductor device comprising:
前記半導体基板の前記第２の主面から前記半導体基板の内部に向かう方向に前記ドリフト領域よりも浅い複数の凹部を形成し、前記凹部内に絶縁膜を介して導電材を充填することにより、複数のトレンチ領域を形成する工程と、
前記複数のトレンチ領域の前記第２の主面に露出した露出面を含む活性領域を覆うように、前記第２の主面上にバリア金属層を形成する工程と、
前記バリア金属層の上にアノード電極層を形成する工程と、
前記半導体基板の前記第２の主面側に、はんだの付着を防止するように構成されたはんだ排除部を形成する工程と、
前記アノード電極層の上面のうち前記はんだ排除部により区画されたはんだ電極形成領域に、はんだ電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 A cathode region provided from the first main surface over a predetermined depth and containing an impurity of the first conductivity type, and reaching the cathode region from a second main surface opposite to the first main surface. Providing a semiconductor substrate having a drift region of a first conductivity type provided and containing impurities at a lower concentration than the cathode region;
By forming a plurality of recesses shallower than the drift region in a direction from the second main surface of the semiconductor substrate toward the inside of the semiconductor substrate, and filling the conductive material through the insulating film in the recesses, Forming a plurality of trench regions;
Forming a barrier metal layer on the second main surface so as to cover an active region including an exposed surface exposed at the second main surface of the plurality of trench regions;
Forming an anode electrode layer on the barrier metal layer;
Forming a solder removal portion configured to prevent adhesion of solder on the second main surface side of the semiconductor substrate;
Forming a solder electrode in a solder electrode forming region defined by the solder removal portion of the upper surface of the anode electrode layer; and
A method for manufacturing a semiconductor device, comprising:
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