JP2005229071A

JP2005229071A - Schottky barrier diode

Info

Publication number: JP2005229071A
Application number: JP2004038904A
Authority: JP
Inventors: Naotoshi Kajima; 直敏鹿島; Yuji Tanaka; 裕治田中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-02-16
Filing date: 2004-02-16
Publication date: 2005-08-25

Abstract

<P>PROBLEM TO BE SOLVED: To provide a Schottky barrier diode that reduces the anode electrode area, while ensuring a Schottky junction area, suppresses the increase in the reverse leakage current accompanying the reduction in the anode electrode area by an isolation embedded layer, and further can appropriately maintain linearity in the forward direction. <P>SOLUTION: On the surface of a first-conductivity epitaxial layer 2b formed on a first-conductivity semiconductor substrate 1, an anode electrode 5 for forming a Schottky junction is provided, and a second-conductivity guard ring 6 is formed, so that the lower region of the anode electrode is surrounded. There are a plurality of second-conductivity separation p-type layers 3b that are embedded inside the lower epitaxial layer of the anode electrode. Irregularities are formed on the Schottky junction surface of the epitaxial layer, the lower surface of the anode electrode has an irregular shape along the irregularities, and the separation embedded layer is isolated from a lower projection 4a in the irregular shape of the lower surface of the anode electrode for positioning at the lower portion and is isolated from the guard ring. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、ショットキーバリアダイオード、特に順方向電圧降下及び逆方向リーク電流が抑制された低損失ショットキーバリアダイオードに関する。 The present invention relates to a Schottky barrier diode, and more particularly, to a low-loss Schottky barrier diode in which forward voltage drop and reverse leakage current are suppressed.

ショットキーバリアダイオードは、ｐｎ接合ダイオードと比較すると、高速のスイッチングが可能である特徴を有する。また、ショットキーバリアダイオードの順方向特性を決定するショットキー障壁は、ｐｎ接合ダイオードの電位障壁より小さいため、順方向電圧降下が低く、順方向損失を低減できる。 The Schottky barrier diode has a feature that enables high-speed switching as compared with a pn junction diode. In addition, since the Schottky barrier that determines the forward characteristics of the Schottky barrier diode is smaller than the potential barrier of the pn junction diode, the forward voltage drop is low and the forward loss can be reduced.

ところで、デバイスの小型化の要求が増大する状況下で、ショットキーバリアダイオードについても、チップサイズをより小さくすることが要望されている。しかしながら、チップサイズを小さくするためには、アノード電極の面積を小さくせざるを得ず、その結果、ショットキー接合面積が小さくなり、特性の劣化を招く問題が生じる。それを解決するために、特許文献１には、ショットキー接合表面に凹凸を設けて実効的な接合面積を拡大することが記載されている。 By the way, under the situation where the demand for miniaturization of devices increases, it is desired to reduce the chip size of the Schottky barrier diode. However, in order to reduce the chip size, it is necessary to reduce the area of the anode electrode. As a result, the Schottky junction area is reduced, which causes a problem of deterioration of characteristics. In order to solve this problem, Patent Document 1 describes that an effective bonding area is enlarged by providing irregularities on the Schottky bonding surface.

一方、ショットキーバリアダイオードは、ショットキー障壁が小さい故に、逆方向リーク電流が大きい。したがって、特許文献１に記載のようにショットキー接合表面に凹凸を設けることで、ショットキー接合面積は増加するが、同時に逆方向リーク電流の増大も顕著になる。 On the other hand, the Schottky barrier diode has a large reverse leakage current because the Schottky barrier is small. Therefore, by providing irregularities on the surface of the Schottky junction as described in Patent Document 1, the Schottky junction area increases, but at the same time, the increase in reverse leakage current becomes significant.

逆方向リーク電流の増大に対する解決策の一例として、例えば特許文献２には、アノード電極の下方に逆導電型の埋め込み層を配置した構造が開示されている。すなわち、第一導電型半導体層の表面にショットキー接合を形成するアノード電極を配置し、第一導電型半導体層の裏面側にオーミックなカソード電極を設けたショットキーバリアダイオードにおいて、アノード電極の下方の第一導電型半導体層の内部に、表面に達しない第二導電型埋め込み層を形成する。埋め込み層は、アノード電極と同電位とされ、また、逆方向バイアス時に空乏層が連続するような間隔で形成される。 As an example of a solution to the increase in reverse leakage current, for example, Patent Document 2 discloses a structure in which a reverse conductivity type buried layer is disposed below an anode electrode. That is, in a Schottky barrier diode in which an anode electrode that forms a Schottky junction is arranged on the surface of the first conductivity type semiconductor layer and an ohmic cathode electrode is provided on the back side of the first conductivity type semiconductor layer, A second conductivity type buried layer that does not reach the surface is formed inside the first conductivity type semiconductor layer. The buried layer has the same potential as the anode electrode, and is formed at intervals such that the depletion layer continues during reverse bias.

この構造により、逆方向バイアス時には、埋め込み層から広がる空乏層により、リーク電流を低く抑えることができる。また埋め込み層は、第一導電型半導体層の内部に配置され、アノード電極が形成された表面には達しないので、ショットキー接合の面積が狭くなることはなく、半導体基板面の利用効率が低減されることはない。
特開２００２−３６８２３１号公報特開平１１−３３０４９８号公報 With this structure, at the time of reverse bias, the leakage current can be kept low by the depletion layer spreading from the buried layer. In addition, the buried layer is arranged inside the first conductivity type semiconductor layer and does not reach the surface on which the anode electrode is formed, so that the area of the Schottky junction is not reduced and the utilization efficiency of the semiconductor substrate surface is reduced. Will never be done.
JP 2002-368231 A JP-A-11-330498

特許文献２に開示された上記従来例の構造では、複数本のストライプ状の埋め込み層が並列に配置され、順方向電圧印加時には、各ストライプの間の間隙が、順方向電流の通電領域となる。そのため、埋め込み層が無い場合に比べると、順方向電流の通電領域の断面積が減少して抵抗が増大し、従って順方向電圧降下が大きく、順方向の直線性が悪化する問題を有していた。しかも、埋め込み層は、アノード電極と同電位とするためにガードリングと接続されるので、その接続部分により通電領域が制限される割合が大きい。 In the structure of the above-described conventional example disclosed in Patent Document 2, a plurality of stripe-shaped buried layers are arranged in parallel, and when a forward voltage is applied, a gap between the stripes becomes a forward current conduction region. . Therefore, compared with the case where there is no buried layer, the cross-sectional area of the forward current conducting region is reduced, the resistance is increased, and therefore, the forward voltage drop is large and the forward linearity is deteriorated. It was. In addition, since the buried layer is connected to the guard ring in order to have the same potential as the anode electrode, the ratio of the energization region being limited by the connection portion is large.

また、埋め込み層がアノード電極と同電位となるため、デバイスの容量が増加する問題も発生する。 Further, since the buried layer has the same potential as the anode electrode, there is a problem that the capacity of the device increases.

本発明は、逆方向リーク電流を低減させながらも順方向の直線性の悪化を抑制し、しかもデバイスの容量増加も抑制可能なショットキーバリアダイオードを提供することを目的とする。 An object of the present invention is to provide a Schottky barrier diode capable of suppressing deterioration in forward linearity while reducing reverse leakage current and suppressing increase in device capacity.

本発明のショットキーバリアダイオードは、第一導電型の半導体基板と、前記半導体基板上に形成された第一導電型のエピタキシャル層と、前記エピタキシャル層の表面に設けられショットキー接合を形成するアノード電極と、前記半導体基板の裏面にオーミック接触するカソード電極と、前記エピタキシャル層の表面部に前記アノード電極の下部領域を包囲するように形成され、前記アノード電極と同電位とされる第二導電型のガードリングと、前記アノード電極の下方の前記エピタキシャル層の内部に、前記半導体基板の面方向に配列されて埋め込まれた複数の第二導電型埋め込み層とを備える。前記エピタキシャル層のショットキー接合表面には凹凸が形成されて、前記アノード電極の下面がその凹凸に沿った凹凸形状を有する。前記第二導電型埋め込み層は、前記アノード電極の下面の凹凸形状における下方凸部から離間してその下方に位置するとともに、前記ガードリングと離間している。 A Schottky barrier diode according to the present invention includes a first conductivity type semiconductor substrate, a first conductivity type epitaxial layer formed on the semiconductor substrate, and an anode provided on the surface of the epitaxial layer to form a Schottky junction. An electrode, a cathode electrode in ohmic contact with the back surface of the semiconductor substrate, and a second conductivity type formed on the surface portion of the epitaxial layer so as to surround a lower region of the anode electrode and having the same potential as the anode electrode And a plurality of second conductivity type buried layers arranged and buried in the plane direction of the semiconductor substrate inside the epitaxial layer below the anode electrode. Irregularities are formed on the Schottky junction surface of the epitaxial layer, and the lower surface of the anode electrode has an irregular shape along the irregularities. The second conductivity type buried layer is spaced apart from the lower convex portion of the concave-convex shape on the lower surface of the anode electrode, and is spaced apart from the guard ring.

上記構成によれば、アノード電極の下面に凹凸を設けることでショットキー接合面積が増大し、アノード電極の平面積を縮小しても、実用的に十分な大きさのショットキー接合を確保することができる。ショットキー接合面積が増加することに伴う、逆方向リーク電流の増大は、アノード電極の下方に配置された分離埋め込み層により抑制される。すなわち、逆電圧印加時に、分離埋め込み層の存在によりショットキー接合部が空乏層で覆われて、リーク電流の増加が抑制される。分離埋め込み層はガードリングと接続されていないが、アノード電極の下面に凹凸が設けられていることにより、逆方向電圧印加時には、下方凸部から空乏層が延びて分離埋め込み層に達し、分離埋め込み層から空乏層が広がる効果が得られる。したがって、分離埋め込み層がガードリングと接続されていなくとも、十分速やかに空乏層が広がる作用が得られる。しかも、分離埋め込み層をガードリングと接続する必要がないので、ガードリングとの間に間隙が形成される。このことは、通電領域を確保し、順方向の直線性を良好に維持するのに効果的である。また、分離埋め込み層とガードリングとが接続されていないので、容量の増加が抑制される。 According to the above configuration, the Schottky junction area is increased by providing irregularities on the lower surface of the anode electrode, and a practically sufficient Schottky junction can be secured even if the planar area of the anode electrode is reduced. Can do. The increase in the reverse leakage current accompanying the increase in the Schottky junction area is suppressed by the isolation buried layer disposed below the anode electrode. That is, when a reverse voltage is applied, the Schottky junction is covered with the depletion layer due to the presence of the isolation buried layer, and an increase in leakage current is suppressed. The isolation buried layer is not connected to the guard ring, but due to the unevenness on the lower surface of the anode electrode, when a reverse voltage is applied, the depletion layer extends from the lower convex part to reach the isolation buried layer, and the isolation buried layer The effect of spreading the depletion layer from the layer is obtained. Therefore, even if the isolation buried layer is not connected to the guard ring, an effect of spreading the depletion layer sufficiently quickly can be obtained. In addition, since it is not necessary to connect the isolation buried layer to the guard ring, a gap is formed between the guard ring and the guard ring. This is effective for securing a current-carrying region and maintaining good linearity in the forward direction. In addition, since the isolation buried layer and the guard ring are not connected, an increase in capacitance is suppressed.

本発明のショットキーバリアダイオードにおいて、好ましくは、前記アノード電極の下面の前記下方凸部が各々、前記第二導電型埋め込み層の各々と対向するように配置される。 In the Schottky barrier diode of the present invention, preferably, the lower protrusions on the lower surface of the anode electrode are respectively disposed so as to face the second conductive type buried layers.

また好ましくは、前記第二導電型埋め込み層は、各々がストライプ形状を有し、互いに平行に配置されて、前記第二導電型埋め込み層の各々の間にストライプ状の間隙が形成され、前記アノード電極の下面の前記下方凸部は、前記第二導電型埋め込み層と平行に配置された複数のストライプを形成している構成とすることができる。 Preferably, each of the second conductivity type buried layers has a stripe shape and is arranged in parallel to each other, and a stripe-shaped gap is formed between each of the second conductivity type buried layers, and the anode The lower convex portion on the lower surface of the electrode may be configured to form a plurality of stripes arranged in parallel with the second conductivity type buried layer.

また好ましくは、前記第二導電型埋め込み層は、各々がストライプ形状を有し、互いに平行に配置されて、前記第二導電型埋め込み層の各々の間にストライプ状の間隙が形成され、前記アノード電極の下面の前記下方凸部は、前記第二導電型埋め込み層が形成するストライプの長手方向に沿って分離配置された複数個の矩形状を形成している。 Preferably, each of the second conductivity type buried layers has a stripe shape and is arranged in parallel to each other, and a stripe-shaped gap is formed between each of the second conductivity type buried layers, and the anode The downward projecting portion on the lower surface of the electrode forms a plurality of rectangular shapes that are separately arranged along the longitudinal direction of the stripe formed by the second conductivity type buried layer.

また好ましくは、前記第二導電型埋め込み層は、複数の矩形領域が２次元状に分離配置された形状を有し、前記アノード電極の下面の前記下方凸部は、前記第二導電型埋め込み層の矩形領域に各々対応する矩形状である。 Preferably, the second conductivity type buried layer has a shape in which a plurality of rectangular regions are two-dimensionally separated, and the lower convex portion on the lower surface of the anode electrode is formed by the second conductivity type buried layer. Each rectangular area corresponds to a rectangular shape.

また好ましくは、前記エピタキシャル層における前記第二導電型埋め込み層の下方であって、前記ガードリングにより包囲された領域に対応する部分に、高濃度の第一導電型埋め込み層が形成される。 Preferably, a high-concentration first conductivity type buried layer is formed in a portion of the epitaxial layer below the second conductivity type buried layer and corresponding to a region surrounded by the guard ring.

以下に、本発明の実施の形態におけるショットキーバリアダイオードについて、図面を参照してより具体的に説明する。 Hereinafter, the Schottky barrier diode in the embodiment of the present invention will be described more specifically with reference to the drawings.

（実施の形態１）
実施の形態１におけるショットキーバリアダイオードの構造を図１に示す。（ａ）は側断面図、（ｂ）は平面断面図である。（ａ）の側断面図は（ｂ）におけるＢ−Ｂ線に沿って示した図、（ｂ）の平面断面図は（ａ）におけるＡ−Ａ線に沿って示した図である。 (Embodiment 1)
The structure of the Schottky barrier diode in the first embodiment is shown in FIG. (A) is a sectional side view, (b) is a plan sectional view. The sectional side view of (a) is the figure shown along the BB line in (b), The plane sectional view of (b) is the figure shown along the AA line in (a).

１は第一導電型（本実施の形態ではｎ＋）の半導体基板である。半導体基板１の上面には、下部ｎ型エピタキシャル層２ａおよび上部ｎ型エピタキシャル層２ｂが積層されている。下部ｎ型エピタキシャル層２ａと上部ｎ型エピタキシャル層２ｂに跨って埋込みｎ型層１０が形成されている。なお、下部ｎ型エピタキシャル層２ａは、無くてもよい。すなわち、半導体基板１上に窓を形成して、リンを注入した後、ｎ型エピタキシャル層を形成してもよい。上部ｎ型エピタキシャル層２ｂの表面には、チタンと銀の積層膜からなるアノード電極４が設けられ、ショットキー接合を形成している。半導体基板１の裏面には、オーミック接触するカソード電極５が設けられている。上部ｎ型エピタキシャル層２ｂの表面部にはまた、第二導電型（ｐ＋）のガードリング６が形成され、アノード電極４と接触するとともにアノード電極４の下部領域を包囲している。 Reference numeral 1 denotes a semiconductor substrate of a first conductivity type (n + in this embodiment). On the upper surface of the semiconductor substrate 1, a lower n-type epitaxial layer 2a and an upper n-type epitaxial layer 2b are stacked. A buried n-type layer 10 is formed across the lower n-type epitaxial layer 2a and the upper n-type epitaxial layer 2b. The lower n-type epitaxial layer 2a may be omitted. That is, an n-type epitaxial layer may be formed after forming a window on the semiconductor substrate 1 and implanting phosphorus. An anode electrode 4 made of a laminated film of titanium and silver is provided on the surface of the upper n-type epitaxial layer 2b to form a Schottky junction. A cathode electrode 5 that is in ohmic contact is provided on the back surface of the semiconductor substrate 1. A second conductivity type (p +) guard ring 6 is also formed on the surface of the upper n-type epitaxial layer 2b, and is in contact with the anode electrode 4 and surrounds the lower region of the anode electrode 4.

アノード電極４の下方の上部ｎ型エピタキシャル層２ｂの内部に、第二導電型（ｐ）の同電位埋め込みｐ型層３ａおよび複数の分離埋め込みｐ型層３ｂが形成されている。同電位埋め込みｐ型層３ａは、ガードリング６の内周に沿った平面形状を有し、ガードリング６と接触している。分離埋め込みｐ型層３ｂは、同電位埋め込みｐ型層３ａに包囲された領域中に同電位埋め込みｐ型層３ａとは離間して配置され、各々がストライプ状を成して互いに平行に配置され、各々の間にストライプ状の間隙が形成されている。上部ｎ型エピタキシャル層２ｂのショットキー接合表面には凹凸が形成されて、アノード電極４の下面はその凹凸に沿った凹凸形状を有する。分離埋め込みｐ型層３ｂは、ガードリング６と離間しているとともに、アノード電極４の下面の凹凸形状における下方凸部４ａから離間してその下方に位置する。アノード電極４の下面の下方凸部４ａは、分離埋め込みｐ型層３ｂが形成するストライプと同一寸法のストライプ形状を有し、ストライプどうしが互いに対向するように配置されている。 A second conductivity type (p) equipotential buried p-type layer 3 a and a plurality of separately buried p-type layers 3 b are formed in the upper n-type epitaxial layer 2 b below the anode electrode 4. The same potential buried p-type layer 3 a has a planar shape along the inner periphery of the guard ring 6 and is in contact with the guard ring 6. The isolation buried p-type layer 3b is arranged in a region surrounded by the same potential buried p-type layer 3a so as to be separated from the same potential buried p-type layer 3a, and is arranged in parallel with each other in a stripe shape. , A stripe-shaped gap is formed between each of them. Unevenness is formed on the Schottky junction surface of the upper n-type epitaxial layer 2b, and the lower surface of the anode electrode 4 has an uneven shape along the unevenness. The separation buried p-type layer 3 b is separated from the guard ring 6 and is separated from the lower convex portion 4 a in the concave-convex shape on the lower surface of the anode electrode 4 and positioned below the lower convex portion 4 a. The lower convex portion 4a on the lower surface of the anode electrode 4 has a stripe shape having the same size as the stripe formed by the separated buried p-type layer 3b, and is arranged so that the stripes face each other.

各部の材質および寸法の一例は、次のとおりである。半導体基板１には、Ｓｉを用い、不純物濃度２×１０¹⁹ｃｍ^-3、厚さ１６０μｍである。下部および上部ｎ型エピタキシャル層２ａ、２ｂは、不純物濃度１×１０¹⁶ｃｍ^-3、厚さ５μｍである。アノード電極４は、例えば、０．１μｍのＴｉ層上に６μｍのＡｇ層を積層したものである。ガードリング６は、不純物ピーク濃度１×１０²⁰ｃｍ^-3、深さ１．３μｍ、幅３０μｍである。同電位埋め込みｐ型層３ａおよび分離埋め込みｐ型層３ｂは、不純物ピーク濃度１×１０¹⁷ｃｍ^-3、厚さ０．５μｍ、幅２．０μｍである。ストライプの間隔は２．５μｍである。また、同電位埋め込みｐ型層３ａおよび分離埋め込みｐ型層３ｂの上部における、上部ｎ型エピタキシャル層２ｂの厚さは１μｍである。埋め込みｎ型層１０は、ピーク濃度１×１０²⁰ｃｍ^-3、厚さ２μｍで、ガードリング６の内側全体に形成される。アノード電極４の下方凸部４ａの寸法、すなわち、上部ｎ型エピタキシャル層２ｂのショットキー接合表面に形成された凹部の寸法は、深さ０．５μｍ、幅２．０μｍである。 An example of the material and dimensions of each part is as follows. The semiconductor substrate 1 is made of Si and has an impurity concentration of 2 × 10 ¹⁹ cm ⁻³ and a thickness of 160 μm. The lower and upper n-type epitaxial layers 2a and 2b have an impurity concentration of 1 × 10 ¹⁶ cm ⁻³ and a thickness of 5 μm. The anode electrode 4 is formed, for example, by laminating a 6 μm Ag layer on a 0.1 μm Ti layer. The guard ring 6 has an impurity peak concentration of 1 × 10 ²⁰ cm ⁻³ , a depth of 1.3 μm, and a width of 30 μm. The equipotential buried p-type layer 3a and the separated buried p-type layer 3b have an impurity peak concentration of 1 × 10 ¹⁷ cm ⁻³ , a thickness of 0.5 μm, and a width of 2.0 μm. The interval between the stripes is 2.5 μm. The thickness of the upper n-type epitaxial layer 2b above the equipotential buried p-type layer 3a and the separated buried p-type layer 3b is 1 μm. The buried n-type layer 10 has a peak concentration of 1 × 10 ²⁰ cm ⁻³ and a thickness of 2 μm, and is formed on the entire inside of the guard ring 6. The dimensions of the lower protrusion 4a of the anode electrode 4, that is, the dimensions of the recess formed on the Schottky junction surface of the upper n-type epitaxial layer 2b are 0.5 μm deep and 2.0 μm wide.

本実施の形態のショットキーバリアダイオードによれば、アノード電極４の下面に凹凸を設けることでショットキー接合面積が増大し、アノード電極４の平面積を縮小しても、実用的に十分な大きさのショットキー接合を確保することができる。ショットキー接合面積が増加することに伴い、逆方向リーク電流が増大するが、これは、アノード電極４の下方に配置された分離埋め込みｐ型層３ｂにより抑制される。すなわち、逆電圧印加時に、分離埋め込みｐ型層３ｂの存在によりショットキー接合部が空乏層で覆われて、リーク電流の増加が抑制される。 According to the Schottky barrier diode of the present embodiment, the unevenness is provided on the lower surface of the anode electrode 4 to increase the Schottky junction area, and even if the planar area of the anode electrode 4 is reduced, it is sufficiently large for practical use. It is possible to secure a Schottky junction. As the Schottky junction area increases, the reverse leakage current increases, but this is suppressed by the isolation buried p-type layer 3 b disposed below the anode electrode 4. That is, when a reverse voltage is applied, the Schottky junction is covered with the depletion layer due to the presence of the isolation buried p-type layer 3b, and an increase in leakage current is suppressed.

分離埋め込みｐ型層３ｂはガードリング６と接続されていないが、アノード電極４の下面に凹凸が設けられていることにより、逆方向電圧印加時には、下方凸部４ａから空乏層が延びて分離埋め込みｐ型層３ｂに達し、分離埋め込みｐ型層３ｂから空乏層が広がりショットキー接合部全体を覆う。したがって、分離埋め込みｐ型層３ｂがガードリング６と接続されていなくとも、十分に速やかに空乏層が広がる作用が得られる。また、分離埋め込みｐ型層３ｂが存在することにより、下方凸部４ａの先端の深さにばらつきがあっても、下方凸部４ａから広がる空乏層の形成が安定する効果が得られる。下方凸部４ａと分離埋め込みｐ型層３ｂの間隔は、逆電圧印加時に空乏層が接触する範囲となるように設定される。 Although the separation buried p-type layer 3b is not connected to the guard ring 6, the depression is provided on the lower surface of the anode electrode 4, so that a depletion layer extends from the lower protrusion 4a when the reverse voltage is applied. The p-type layer 3b is reached, and a depletion layer extends from the separated buried p-type layer 3b to cover the entire Schottky junction. Therefore, even if the isolation buried p-type layer 3b is not connected to the guard ring 6, an effect of spreading the depletion layer sufficiently quickly can be obtained. In addition, the presence of the isolation buried p-type layer 3b provides an effect of stabilizing the formation of the depletion layer extending from the lower protrusion 4a even if the depth of the tip of the lower protrusion 4a varies. The interval between the downward protruding portion 4a and the separated buried p-type layer 3b is set to be in a range where the depletion layer contacts when a reverse voltage is applied.

分離埋め込みｐ型層３ｂをガードリング６と接続する必要がないので、分離埋め込みｐ型層３ｂとガードリング６との間に間隙が形成される。このことは、通電領域を確保し、順方向の直線性を良好に維持するのに効果的である。また、分離埋め込みｐ型層３ｂとガードリング６とが接続されていないので、容量の増加が抑制される。 Since there is no need to connect the separated buried p-type layer 3 b to the guard ring 6, a gap is formed between the separated buried p-type layer 3 b and the guard ring 6. This is effective for securing a current-carrying region and maintaining good linearity in the forward direction. Moreover, since the isolation buried p-type layer 3b and the guard ring 6 are not connected, an increase in capacitance is suppressed.

また、本実施の形態のように下方凸部４ａの直下に分離埋め込みｐ型層３ｂが対向して位置する構造とした場合、逆電圧印加時に空乏層の厚みをより厚くすることができ、逆方向リーク電流を抑制する効果が大きい。但し、下方凸部４ａと分離埋め込みｐ型層３ｂの寸法が相違し、相互の位置がずれた構造であっても、実用的に十分な効果を得るように設計することは可能である。また分離埋め込みｐ型層３ｂあるいは下方凸部４ａは、図１に示したようなストライプ状でなくともよく、矩形、円形、長方形等任意の形状とすることもできる。また、相互に相違する形状であってもよい。 In addition, when the separation embedded p-type layer 3b is positioned directly below the lower protrusion 4a as in the present embodiment, the thickness of the depletion layer can be increased when a reverse voltage is applied. The effect of suppressing the direction leakage current is great. However, it is possible to design so that a practically sufficient effect can be obtained even if the downward projecting portion 4a and the separated embedded p-type layer 3b have different dimensions and are displaced from each other. Further, the separation embedded p-type layer 3b or the downward projecting portion 4a does not have to have a stripe shape as shown in FIG. 1, but may have an arbitrary shape such as a rectangle, a circle, or a rectangle. Also, the shapes may be different from each other.

さらに、埋込みｎ型層１０を、ｎ型エピタキシャル層中の分離埋め込みｐ型層３ｂの下方に形成することにより、順方向バイアス時のｎ型エピタキシャル層の抵抗をより低減し、順方向特性を向上させる効果が得られる。 Further, by forming the buried n-type layer 10 below the isolation buried p-type layer 3b in the n-type epitaxial layer, the resistance of the n-type epitaxial layer during forward bias is further reduced and the forward characteristics are improved. Effect is obtained.

次に、上記構成のショットキーバリアダイオードの製造方法について、各工程を示す図２Ａ〜図２Ｈを参照して説明する。 Next, a method for manufacturing the Schottky barrier diode having the above configuration will be described with reference to FIGS. 2A to 2H showing the respective steps.

まず図２Ａに示すように、Ｓｉを材料とするｎ＋半導体基板１に、下部ｎ型エピタキシャル層２ａを形成し、熱酸化法により、シリコン酸化膜７を形成する。次に、パターニングを行い、シリコン酸化膜７を選択的に除去して開口８を形成する。この開口８を通してリンイオン（Ｐ−）９の注入を行う。このイオン注入は、例えば、ドーズ量２×１０¹⁵ｉｏｎｓ／ｃｍ²、加速電圧５０ｋｅＶで行う。なお、イオン注入の変わりにリンを蒸着しても良い。 First, as shown in FIG. 2A, a lower n-type epitaxial layer 2a is formed on an n + semiconductor substrate 1 made of Si, and a silicon oxide film 7 is formed by a thermal oxidation method. Next, patterning is performed to selectively remove the silicon oxide film 7 to form an opening 8. Phosphorus ions (P−) 9 are implanted through the opening 8. This ion implantation is performed, for example, at a dose of 2 × 10 ¹⁵ ions / cm ² and an acceleration voltage of 50 keV. Note that phosphorus may be deposited instead of ion implantation.

次に、シリコン酸化膜７のパターンを除去した後、図２Ｂに示すように、下部ｎ型エピタキシャル層２ａの上部にｎ型半導体層を気相成長させて上部ｎ型エピタキシャル層２ｂを形成する。このとき、前の工程で注入されたリンイオンが拡散し、埋込みｎ型層１０が形成される。なお、ァニールを行ってｎ型不純物を積極的に拡散させてもよい。 Next, after removing the pattern of the silicon oxide film 7, as shown in FIG. 2B, an n-type semiconductor layer is vapor-grown on the lower n-type epitaxial layer 2a to form an upper n-type epitaxial layer 2b. At this time, the phosphorus ions implanted in the previous step are diffused, and the buried n-type layer 10 is formed. Note that n-type impurities may be actively diffused by annealing.

次に図２Ｃに示すように、上部ｎ型エピタキシャル層２ｂの表面にシリコン酸化膜１１を形成しパターニングして、ガードリングに対応するイオン注入用の開口を形成する。開口を通して、ドーズ量２×１０¹⁵ｉｏｎｓ／ｃｍ²、加速電圧５０ｋｅＶでホウ素イオン（Ｂ＋）１２を注入する。イオン注入の変わりにボロン珪化ガラスを蒸着しても良い。 Next, as shown in FIG. 2C, a silicon oxide film 11 is formed and patterned on the surface of the upper n-type epitaxial layer 2b to form an ion implantation opening corresponding to the guard ring. Boron ions (B +) 12 are implanted through the opening at a dose of 2 × 10 ¹⁵ ions / cm ² and an acceleration voltage of 50 keV. Boron silicide glass may be deposited instead of ion implantation.

次に熱拡散を行ない、図２Ｄに示すように、深さが例えば１．３μｍ程度のガードリング６を形成する。 Next, thermal diffusion is performed to form a guard ring 6 having a depth of about 1.3 μm, for example, as shown in FIG. 2D.

次に図２Ｅに示すように、レジスト１３を塗布しパターニングして、環状開口１３ａ、および所定の間隔の複数のスリット状開口１３ｂを形成する。環状開口１３ａは図１に示した同電位埋め込みｐ型層３ａに対応し、スリット状開口１３ｂは分離埋め込みｐ型層３ｂに対応する。これらの開口を通してホウ素イオン１４の高エネルギーイオン注入を行い、上部ｎ型エピタキシャル層２ｂの内部にＢ不純物を導入する。その際の条件は、例えば、ドーズ量１×１０¹³ｉｏｎｓ／ｃｍ²、加速電圧１ＭｅＶ程度とする。 Next, as shown in FIG. 2E, a resist 13 is applied and patterned to form an annular opening 13a and a plurality of slit-like openings 13b with a predetermined interval. The annular opening 13a corresponds to the same potential buried p-type layer 3a shown in FIG. 1, and the slit-like opening 13b corresponds to the separated buried p-type layer 3b. High energy ion implantation of boron ions 14 is performed through these openings to introduce B impurities into the upper n-type epitaxial layer 2b. The conditions at that time are, for example, a dose of 1 × 10 ¹³ ions / cm ² and an acceleration voltage of about 1 MeV.

次に、レジスト１３を剥離した後、Ｂ不純物イオンを活性化するために９００℃で３０分アニールを行ない、図２Ｆに示すように、同電位埋め込みｐ型層３ａおよび分離埋め込みｐ型層３ｂを形成する。同電位埋め込みｐ型層３ａはガードリング６と接続される。その後、シリコン酸化膜１１を剥離する。ガードリング６の外側のシリコン酸化膜１１は、必ずしも剥離する必要はない。 Next, after the resist 13 is removed, annealing is performed at 900 ° C. for 30 minutes to activate the B impurity ions. As shown in FIG. 2F, the equipotential buried p-type layer 3a and the separated buried p-type layer 3b are formed. Form. The same potential buried p-type layer 3 a is connected to the guard ring 6. Thereafter, the silicon oxide film 11 is peeled off. The silicon oxide film 11 outside the guard ring 6 is not necessarily peeled off.

次に図２Ｇに示すように、レジスト１５を塗布しパターニングして、複数のスリット状開口１５ａを形成する。スリット状開口１５ａは、図１に示した上部ｎ型エピタキシャル層２ａのショットキー接合表面に形成する凹凸に対応する。言い換えれば、スリット状開口１５ａは、アノード電極４の下面の下方凸部４ａに対応する。スリット状開口１５ａを通して、ドライエッチ装置を用いて上部ｎ型エピタキシャル層２ａのＳｉを所定の深さまでエッチングし、溝１６を形成する。図では分離埋め込みｐ型層３ｂと同じ位置に同じ幅で溝１６が形成されるように示されいるが、エッチング幅は狭いほど良く、分離埋め込みｐ型層３ｂのピッチと溝１６のピッチが同じでなくても良い。ただし、少なくとも１つの溝１６が、分離埋め込みｐ型層３ｂの上部に位置するように形成することが望ましい。 Next, as shown in FIG. 2G, a resist 15 is applied and patterned to form a plurality of slit-shaped openings 15a. The slit-shaped opening 15a corresponds to the unevenness formed on the Schottky junction surface of the upper n-type epitaxial layer 2a shown in FIG. In other words, the slit-shaped opening 15 a corresponds to the lower convex portion 4 a on the lower surface of the anode electrode 4. Through the slit-shaped opening 15a, the Si of the upper n-type epitaxial layer 2a is etched to a predetermined depth using a dry etching apparatus, thereby forming a groove 16. In the figure, the groove 16 is formed at the same position and with the same width as the separation buried p-type layer 3b. However, the narrower the etching width, the better, and the pitch of the separation buried p-type layer 3b and the pitch of the groove 16 are the same. Not necessarily. However, it is desirable to form at least one groove 16 so as to be located above the isolation buried p-type layer 3b.

次に図２Ｈに示すように、アノード電極４としてＴｉ層およびＡｇ層の積層膜を、周縁部がガードリング６上に重なるように蒸着により形成し、溝１６内を全て金属積層膜で隙間なく埋める。最後に、半導体基板１の裏面に電極メタルを蒸着して、半導体基板１とオーミック接触するカソード電極５を形成する。 Next, as shown in FIG. 2H, a laminated film of a Ti layer and an Ag layer is formed as the anode electrode 4 by vapor deposition so that the peripheral portion overlaps the guard ring 6, and the groove 16 is entirely formed of a metal laminated film without any gaps. fill in. Finally, an electrode metal is deposited on the back surface of the semiconductor substrate 1 to form a cathode electrode 5 that is in ohmic contact with the semiconductor substrate 1.

（実施の形態２）
実施の形態２におけるショットキーバリアダイオードの構造を図３に示す。（ａ）は断面図、（ｂ）は平面図であり、（ａ）の側断面図は（ｂ）におけるＤ−Ｄ線に沿って示した図、（ｂ）の平面断面図は（ａ）におけるＣ−Ｃ線に沿って示した図である。 (Embodiment 2)
The structure of the Schottky barrier diode in the second embodiment is shown in FIG. (A) is a cross-sectional view, (b) is a plan view, (a) is a side cross-sectional view taken along the line DD in (b), and (b) is a cross-sectional plan view of (a). It is the figure shown along CC line in.

このショットキーバリアダイオードの構造は、概ね実施の形態１の場合と同様であり、相違点は、アノード電極１７の下方突起１７ａの形状である。すなわち、下方突起１７ａのピッチが分離埋め込みｐ型層３ｂのピッチよりも狭ピッチになっている。それにより、ショットキー接合の面積をより大きくすることができる。要求される条件によっては、下方突起１７ａのピッチを分離埋め込みｐ型層３ｂのピッチよりも広くしてもよい。ただし、少なくとも１つの下方突起１７ａが、分離埋め込みｐ型層３ｂの上部に位置するように形成する。 The structure of the Schottky barrier diode is substantially the same as that of the first embodiment, and the difference is the shape of the lower protrusion 17a of the anode electrode 17. That is, the pitch of the lower protrusions 17a is narrower than the pitch of the separation buried p-type layer 3b. Thereby, the area of the Schottky junction can be further increased. Depending on the required conditions, the pitch of the lower protrusions 17a may be wider than the pitch of the separate buried p-type layer 3b. However, at least one lower protrusion 17a is formed so as to be positioned on the upper part of the separation buried p-type layer 3b.

なお、本実施の形態では、埋込みｎ型層１０が形成されておらず、ｎ型エピタキシャル層２も一層である。但し、埋込みｎ型層１０が形成された構成とすることもできる。以下の実施の形態においても同様である。 In the present embodiment, the buried n-type layer 10 is not formed, and the n-type epitaxial layer 2 is also one layer. However, a configuration in which the buried n-type layer 10 is formed may be employed. The same applies to the following embodiments.

（実施の形態３）
実施の形態３におけるショットキーバリアダイオードの構造を図４に示す。（ａ）は断面図、（ｂ）は平面図であり、（ａ）の側断面図は（ｂ）におけるＦ−Ｆ線に沿って示した図、（ｂ）の平面断面図は（ａ）におけるＥ−Ｅ線に沿って示した図である。 (Embodiment 3)
FIG. 4 shows the structure of the Schottky barrier diode in the third embodiment. (A) is a cross-sectional view, (b) is a plan view, (a) is a side cross-sectional view taken along line FF in (b), and (b) is a plan cross-sectional view of (a). It is the figure shown along the EE line | wire in FIG.

このショットキーバリアダイオードの構造は、概ね実施の形態１の場合と同様であり、相違点は、アノード電極１８の下方突起１８ａの形状である。すなわち、下方突起１８ａは小さな矩形状であり、複数個の下方突起１８ａが、２次元状に配列された形状を有する。下方突起１８ａは、ストライプ状の分離埋め込みｐ型層３ｂに沿って配置され、分離埋め込みｐ型層３ｂと上下方向に対向している。下方突起１８ａの幅は、分離埋め込みｐ型層３ｂの幅より広くても狭くてもよい。 The structure of this Schottky barrier diode is substantially the same as that of the first embodiment, and the difference is the shape of the lower protrusion 18 a of the anode electrode 18. That is, the lower protrusion 18a has a small rectangular shape, and a plurality of lower protrusions 18a are two-dimensionally arranged. The lower protrusion 18a is disposed along the stripe-shaped separated buried p-type layer 3b and faces the separated buried p-type layer 3b in the vertical direction. The width of the lower protrusion 18a may be wider or narrower than the width of the isolation buried p-type layer 3b.

（実施の形態４）
実施の形態４におけるショットキーバリアダイオードの構造を図５に示す。（ａ）は断面図、（ｂ）は平面図であり、（ａ）の側断面図は（ｂ）におけるＨ−Ｈ線に沿って示した図、（ｂ）の平面断面図は（ａ）におけるＧ−Ｇ線に沿って示した図である。 (Embodiment 4)
FIG. 5 shows the structure of the Schottky barrier diode in the fourth embodiment. (A) is a cross-sectional view, (b) is a plan view, (a) is a side cross-sectional view taken along line HH in (b), and (b) is a plan cross-sectional view of (b). It is the figure shown along the GG line.

このショットキーバリアダイオードの構造は、概ね実施の形態１の場合と同様であり、相違点は、分離埋め込みｐ型層３ｃおよびアノード電極１９の下方突起１９ａの形状である。すなわち、分離埋め込みｐ型層３ｃおよび下方突起１９ａは小さな矩形状であり、複数個の分離埋め込みｐ型層３ｃおよび下方突起１９ａが、２次元状に配列されている。複数個の分離埋め込みｐ型層３ｃおよび下方突起１９ａは各々、互いに上下方向に対向して配置されている。下方突起１９ａの幅は、分離埋め込みｐ型層３ｃの幅より広くても狭くてもよい。 The structure of this Schottky barrier diode is substantially the same as that of the first embodiment, and the difference is the shapes of the separated buried p-type layer 3 c and the lower protrusion 19 a of the anode electrode 19. That is, the separation embedded p-type layer 3c and the lower protrusion 19a are small rectangular, and a plurality of separation embedded p-type layers 3c and the lower protrusion 19a are two-dimensionally arranged. The plurality of separately buried p-type layers 3c and the lower protrusions 19a are arranged to face each other in the vertical direction. The width of the lower protrusion 19a may be wider or narrower than the width of the isolation buried p-type layer 3c.

本発明のショットキーバリアダイオードによれば、実用的に十分な大きさのショットキー接合面積を確保しながらもアノード電極の平面積を縮小し、それに伴う逆方向リーク電流の増大は分離埋め込み層により抑制される。しかも、通電領域を確保して、順方向の直線性を良好に維持することができる。したがって、小型で高速のスイッチングデバイスとして有用性が高い。 According to the Schottky barrier diode of the present invention, the plane area of the anode electrode is reduced while securing a practically large Schottky junction area, and the increase in the reverse leakage current accompanying the reduction is caused by the isolation buried layer. It is suppressed. In addition, it is possible to secure a current-carrying region and maintain good linearity in the forward direction. Therefore, it is highly useful as a small and high-speed switching device.

本発明の実施の形態１におけるショットキーバリアダイオードの構造を示し、（ａ）は断面図、（ｂ）は平面断面図1 shows a structure of a Schottky barrier diode according to a first embodiment of the present invention, where (a) is a cross-sectional view and (b) is a plan cross-sectional view. 同ショットキーバリアダイオードの製造方法の工程の一部を示す断面図Sectional drawing which shows a part of process of the manufacturing method of the Schottky barrier diode 図２Ａに続く工程を示す断面図Sectional drawing which shows the process following FIG. 2A 図２Ｂに続く工程を示す断面図Sectional drawing which shows the process following FIG. 2B 図２Ｃに続く工程を示す断面図Sectional drawing which shows the process following FIG. 2C 図２Ｄに続く工程を示す断面図Sectional drawing which shows the process following FIG. 2D 図２Ｅに続く工程を示す断面図Sectional drawing which shows the process of following FIG. 2E 図２Ｆに続く工程を示す断面図Sectional drawing which shows the process following FIG. 2F 図２Ｇに続く工程を示す断面図Sectional drawing which shows the process following FIG. 2G 本発明の実施の形態２におけるショットキーバリアダイオードの構造を示し、（ａ）は断面図、（ｂ）は平面断面図The structure of the Schottky barrier diode in Embodiment 2 of this invention is shown, (a) is sectional drawing, (b) is plane sectional drawing. 本発明の実施の形態３におけるショットキーバリアダイオードの構造を示し、（ａ）は断面図、（ｂ）は平面断面図The structure of the Schottky barrier diode in Embodiment 3 of this invention is shown, (a) is sectional drawing, (b) is plane sectional drawing. 本発明の実施の形態４におけるショットキーバリアダイオードの構造を示し、（ａ）は断面図、（ｂ）は平面断面図The structure of the Schottky barrier diode in Embodiment 4 of this invention is shown, (a) is sectional drawing, (b) is plane sectional drawing.

Explanation of symbols

１半導体基板
２エピタキシャル層
２ａ下部エピタキシャル層
２ｂ上部エピタキシャル層
３ａ同電位埋め込み層
３ｂ分離埋め込み層
４、１７、１８、１９アノード電極
４ａ、１７ａ、１８ａ、１９ａ下方凸部
５カソード電極
６ガードリング
７シリコン酸化膜
８開口
９、１２ホウ素イオン
１０埋め込みｎ型層
１１シリコン酸化膜
１３レジスト
１３ａ環状開口
１３ｂスリット状開口
１４ホウ素イオン
１５レジスト
１５ａスリット状開口
１６溝 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Epitaxial layer 2a Lower epitaxial layer 2b Upper epitaxial layer 3a Equipotential buried layer 3b Separate buried layer 4, 17, 18, 19 Anode electrode 4a, 17a, 18a, 19a Lower convex part 5 Cathode electrode 6 Guard ring 7 Silicon Oxide film 8 Opening 9, 12 Boron ion 10 Embedded n-type layer 11 Silicon oxide film 13 Resist 13a Annular opening 13b Slit opening 14 Boron ion 15 Resist 15a Slit opening 16 Groove

Claims

A first conductivity type semiconductor substrate; a first conductivity type epitaxial layer formed on the semiconductor substrate; an anode electrode provided on a surface of the epitaxial layer to form a Schottky junction; and a back surface of the semiconductor substrate. A cathode electrode in ohmic contact, a second conductivity type guard ring formed on the surface of the epitaxial layer so as to surround a lower region of the anode electrode, and having the same potential as the anode electrode; and A Schottky barrier diode comprising a plurality of second conductivity type buried layers arranged and buried in the plane direction of the semiconductor substrate in the lower epitaxial layer,
Irregularities are formed on the Schottky junction surface of the epitaxial layer, and the lower surface of the anode electrode has an irregular shape along the irregularities,
The Schottky barrier diode is characterized in that the second conductivity type buried layer is spaced apart from the lower convex portion of the concave-convex shape on the lower surface of the anode electrode, and is spaced apart from the guard ring.

2. The Schottky barrier diode according to claim 1, wherein each of the lower protrusions on the lower surface of the anode electrode is disposed to face each of the second conductivity type buried layers.

Each of the second conductivity type buried layers has a stripe shape and is arranged in parallel to each other, and a stripe-shaped gap is formed between each of the second conductivity type buried layers, and the lower surface of the anode electrode is formed. 3. The Schottky barrier diode according to claim 1, wherein the lower convex portion forms a plurality of stripes arranged in parallel with the second conductivity type buried layer.

Each of the second conductivity type buried layers has a stripe shape and is arranged in parallel to each other, and a stripe-shaped gap is formed between each of the second conductivity type buried layers, and the lower surface of the anode electrode is formed. 3. The Schottky barrier diode according to claim 2, wherein the lower convex portion forms a plurality of rectangular shapes separately arranged along a longitudinal direction of a stripe formed by the second conductivity type buried layer.

The second conductivity type buried layer has a shape in which a plurality of rectangular regions are two-dimensionally separated, and the lower convex portion of the lower surface of the anode electrode is formed in the rectangular region of the second conductivity type buried layer. The Schottky barrier diode according to claim 2, each having a corresponding rectangular shape.

6. The high-concentration first conductivity type buried layer is formed in a portion corresponding to a region surrounded by the guard ring, below the second conductivity type buried layer in the epitaxial layer. The Schottky barrier diode according to any one of claims.