JP2014199220A - Test board and testing device - Google Patents
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Abstract
Description
本発明は、テストボード及び試験装置に関するものである。 The present invention relates to a test board and a test apparatus.
昨今の半導体集積回路は、携帯電話やデジタルカメラをはじめとするデジタル家電、産業用製品、自動車用途等において、多種多様なアプリケーションに使用される。これらの製品は、製品サイクルが短くなってきていると同時に、新たな製品の開発が進められているため、より一層品種の数が増加する傾向にある。 Recent semiconductor integrated circuits are used in a wide variety of applications in digital home appliances such as mobile phones and digital cameras, industrial products, and automobile applications. These products tend to further increase the number of varieties because the product cycle is becoming shorter and new products are being developed.
このような半導体集積回路は、パッケージングされ半導体集積回路素子として製造された後、出荷前に検査が行われている。このような半導体集積回路素子の検査には、半導体集積回路素子における半導体集積回路に対応したテストボードが用いられており、検査の際には、テストボードに、複数の半導体集積回路素子を搭載して検査が行われる。半導体集積回路素子は、外観が同様の構造であっても、内部における半導体集積回路が異なるため、半導体集積回路ごとにテストボードが必要となる。よって、検査のためのコストが高くなり、また、数多くのテストボードを保管、管理することが求められるため、検査における負担も増加する。この傾向は、今後、更に半導体集積回路の多種多様化が進むことから、より一層強まるものと推察される。 Such a semiconductor integrated circuit is packaged and manufactured as a semiconductor integrated circuit element, and then inspected before shipment. A test board corresponding to the semiconductor integrated circuit in the semiconductor integrated circuit element is used for such inspection of the semiconductor integrated circuit element, and a plurality of semiconductor integrated circuit elements are mounted on the test board for the inspection. Inspection is performed. Even if the external appearance of the semiconductor integrated circuit element is the same, the semiconductor integrated circuit inside is different, so that a test board is required for each semiconductor integrated circuit. Therefore, the cost for the inspection becomes high, and since it is required to store and manage a large number of test boards, the burden on the inspection also increases. This trend is expected to become even stronger in the future as semiconductor diversified circuits become more diverse.
このため、異なる種類の半導体集積回路においても使用することができるよう、テストボードの共用化の検討がなされている。テストボードの共用化の方法としては、テストボードのソケットの周囲に、スイッチやジャンプソケットを配置する方法が考えられる。 For this reason, sharing of a test board has been studied so that it can be used in different types of semiconductor integrated circuits. As a method for sharing the test board, a method of arranging a switch or a jump socket around the socket of the test board can be considered.
図1に示されるように、テストボード910には、ベース基板911の上に、複数のICソケット920が設けられている。後述するように、半導体集積回路素子970の検査は、半導体集積回路素子970を各々に対応したICソケット920に設置した状態において行われる。尚、本願においては、半導体集積回路素子をIC(Integrated Circuit)と記載する場合がある。また、図1においては、後述する実装部品941及び設定変更部950については、省略されている。
As shown in FIG. 1, the
図2及び図3に示されるように、ICソケット920は、下側台部921と上側蓋部922とを有しており、下側台部921がベース基板911に固定されている。半導体集積回路素子970の検査を行う際には、下側台部921に半導体集積回路素子970を載置した後、半導体集積回路素子970を押さえつけるように、上側蓋部922を覆い被せる。これにより、半導体集積回路素子970に設けられた複数の電極端子971は、ICソケット920に設けられたコンタクトピン923と接触し、電気的に接続される。
As shown in FIGS. 2 and 3, the
ベース基板911上において、ICソケット920の周囲には、抵抗やコンデンサ等の検査に用いられる実装部品941及びジャンプソケットと呼ばれる設定変更部950が、半導体集積回路素子970における各々の電極端子971に対応して設けられている。
On the
設定変更部950は、第1の電極端子951、第2の電極端子952、第3の電極端子953、端子接続部材954を有している。設定変更部950においては、端子接続部材954により、接続される電極端子の設定を変更することができる。具体的には、端子接続部材954により、第1の電極端子951と第2の電極端子952とを接続することにより、第1の電極端子951と第2の電極端子952とを電気的に接続することができる。また、端子接続部材954により、第2の電極端子952と第3の電極端子953とを接続することにより、第2の電極端子952と第3の電極端子953とを電気的に接続することができる。
The
ICソケット920に設けられているコンタクトピン923は、各々、コンデンサや抵抗等の実装部品941の一方の電極端子941aが接続されている。また、実装部品941の他方の電極端子941bには、設定変更部950における第2の電極端子952が接続されている。
The
上述したように、設定変更部950において、端子接続部材954の位置を変えることにより、第2の電極端子952と接続される電極端子を選択することができ、設定を変更することができる。例えば、図4に示されるように、設定変更部950における第1の電極端子951には、所定の電位VCCが供給されており、第3の電極端子953は接地されている場合について考える。この場合、端子接続部材954により、第1の電極端子951と第2の電極端子952とを接続することにより、第2の電極端子952に所定の電位VCCが印加される。また、端子接続部材954により、第2の電極端子952と第3の電極端子953とを接続することにより、第2の電極端子952は接地電位にすることができる。
As described above, in the
上述した構造のテストボード910においては、半導体集積回路素子970における電極端子971の数に対応した実装部品941及び設定変更部950が必要となり、これらは、ベース基板911上におけるICソケット920の周囲に設置される。このため、ベース基板911上では、実装部品941及び設定変更部950により占有される面積が広くなり、設置することが可能なICソケット920の数が減少してしまい、同時に検査を行うことのできる半導体集積回路素子970の数も少なくなる。また、設定変更部950は、半導体集積回路素子970における電極端子971の数に対応して設けられているため、その数が多く、端子接続部材954により設定を変更する作業は、多大な時間と労力を伴う。このため、検査のスループットが低下し、検査におけるコストが上昇してしまう。
In the
特許文献1及び2においては、このような課題を解決することを目的としたIC測定装置用テストボード及び半導体検査システムが開示されている。
ところで、引用文献1及び引用文献2に開示されているものでは、設定を変更するための部品等がICソケットの外側にでてしまうため、これらの部品等がない場合と比べて、テストボードに設置することが可能なICソケットの密度を高くすることはできない。
By the way, in what is disclosed in the cited
よって、異なる半導体集積回路に対応した検査を行うことのできるものであって、設定を変更するための部品等が設けられてない場合と同程度にICソケットが高密度に設置されているテストボードが求められている。 Therefore, it is possible to perform inspections corresponding to different semiconductor integrated circuits, and a test board in which IC sockets are installed at a high density to the same extent as in the case where parts for changing settings are not provided. Is required.
本実施の形態の一観点によれば、複数の配線パターンを有するベース基板と、半導体集積回路素子の電極端子に接続されるコンタクトピンを有するコネクタ部と、前記コンタクトピンに接続される電極を有するコンタクト基板と、前記コンタクト基板と前記ベース基板との間に配置される中継基板と、を有し、前記中継基板は、複数の貫通孔と、前記複数の貫通孔のいずれかに形成された導電部材とを有し、前記導電部材を介し、前記ベース基板の前記複数の配線パターンのいずれかと、前記コンタクト基板の前記電極とが電気的に接続されることを特徴とする。 According to one aspect of the present embodiment, a base substrate having a plurality of wiring patterns, a connector portion having contact pins connected to electrode terminals of a semiconductor integrated circuit element, and an electrode connected to the contact pins are provided. A contact substrate, and a relay substrate disposed between the contact substrate and the base substrate, the relay substrate having a plurality of through holes and a conductive formed in any of the plurality of through holes. One of the plurality of wiring patterns of the base substrate and the electrode of the contact substrate are electrically connected via the conductive member.
また、本実施の形態の他の一観点によれば、複数の配線パターンを有するベース基板と、蓋部が設けられているコネクタ部と、半導体集積回路素子の電極端子に接続される電極が設けられているコンタクト基板と、前記コンタクト基板と前記ベース基板との間に配置される中継基板と、を有し、前記中継基板は、複数の貫通孔と、前記複数の貫通孔のいずれかに形成された導電部材とを有し、前記コネクタ部における前記蓋部を閉じることにより、前記蓋部によって前記半導体集積回路素子の前記電極端子が加圧されて、前記電極端子と前記コンタクト基板の前記電極とが電気的に接続され、前記導電部材を介し、前記ベース基板の前記複数の配線パターンのいずれかと、前記コンタクト基板の前記電極とが電気的に接続されることを特徴とする。 According to another aspect of the present embodiment, a base substrate having a plurality of wiring patterns, a connector portion provided with a lid portion, and an electrode connected to the electrode terminal of the semiconductor integrated circuit element are provided. And a relay substrate disposed between the contact substrate and the base substrate, and the relay substrate is formed in any of the plurality of through holes and the plurality of through holes. The electrode terminal of the semiconductor integrated circuit element is pressed by the lid portion by closing the lid portion of the connector portion, and the electrode terminal and the electrode of the contact substrate And any one of the plurality of wiring patterns of the base substrate and the electrode of the contact substrate are electrically connected via the conductive member. That.
開示のテストボードによれば、異なる半導体集積回路に対応した検査を行うことのできるものであって、設定を変更するための部品等が設けられてない場合と同程度にICソケットを高密度に設置することができる。 According to the disclosed test board, it is possible to perform inspection corresponding to different semiconductor integrated circuits, and the IC socket is made as dense as the case where there are no parts for changing the setting. Can be installed.
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。 The form for implementing is demonstrated below. In addition, about the same member etc., the same code | symbol is attached | subjected and description is abbreviate | omitted.
〔第1の実施の形態〕
第1の実施の形態におけるテストボードについて説明する。本実施の形態におけるテストボード10は、図5に示されるように、ベース基板11の上に、複数のICソケット20が設けられている。後述するように、半導体集積回路素子70の検査は、ICソケット20に、半導体集積回路素子70を設置した状態において行われる。
[First Embodiment]
The test board in the first embodiment will be described. As shown in FIG. 5, the
図6〜図8に示されるように、ICソケット20は、ソケット部30、コンタクト基板40、中継基板50を有しており、ベース基板11の上に、中継基板50、コンタクト基板40、ソケット部30の順に設置されている。尚、図6は、ICソケット20の斜視図であり、図7は、ICソケット20の断面図であり、図8は、ICソケット20を分解した斜視図である。
As shown in FIGS. 6 to 8, the
ベース基板11は、多層配線基板であって、複数の種類の配線パターンが形成されている。具体的には、電気信号が流れる信号配線パターン11a、接地電位にするための接地配線パターン11b、第1の電位が供給される第1の電位配線パターン11c、第2の電位が供給される第2の電位配線パターン11dが形成されている。
The
ソケット部30は、下側台部31、上側蓋部32、コンタクトピン33を有しており、下側台部31がベース基板11に固定されている。コンタクトピン33は、半導体集積回路素子70における電極端子71に対応した数が設けられており、下側台部31に設置されている。半導体集積回路素子70の検査を行う際には、下側台部31に半導体集積回路素子70を載置した後、半導体集積回路素子70を押さえつけるように、上側蓋部32を覆い被せる。これにより、上側蓋部32によりコンタクトピン33が押され、半導体集積回路素子70に設けられた複数の電極端子71は、コンタクトピン33の先端部33aと接触し、各々電気的に接続される。
The
次に、図9及び図10に基づきコンタクト基板40について説明する。コンタクト基板40は、一方の面においてソケット部30と接続されており、一方の面とは反対側の他方の面において中継基板50と接続されている。尚、図9(a)は、コンタクト基板40を左側から見た斜視図であり、図9(b)は、右側から見た斜視図である。図10は、コンタクト基板40の断面図である。
Next, the
コンタクト基板40は、絶縁体であるガラスエポキシ樹脂等により形成された基板41の一方の面に複数の上部電極42が形成されており、他方の面に複数の下部電極43が形成されている。また、上部電極42と下部電極43とは、対応するもの同士が一方の側面に形成された側面電極44により接続されている。上部電極42、下部電極43及び側面電極44は、金または銅等を含む材料により形成されており、ソケット部30におけるコンタクトピン33の数に対応した数のものが設けられている。
In the
また、コンタクト基板40の一方の面において、上部電極42が形成されている領域には、開口部41aが形成されており、開口部41aには、銅等を含む材料により形成されたピンソケット45が入れられている。開口部41aにピンソケット45を入れることにより、ピンソケット45と上部電極42とが電気的に接続される。ピンソケット45は、ソケット部30に設けられたコンタクトピン33の端子部33bが入り込むことができるような開口部45aが形成されている。また、コンタクト基板40の一方の側面とは反対側の他方の側面には、抵抗やコンデンサ等の電子素子46が設けられており、電子素子46の不図示の端子のうち一方の端子は、上部電極42と接続されており、他方の端子は、下部電極43と接続されている。電子素子46は、チップ抵抗やチップコンデンサであってもよく、また、印刷等により形成されたパターンの抵抗であってもよい。
An
本実施の形態におけるテストボードにおいては、コンタクト基板40を使用する際には、図11に示されるように、側面電極44や電子素子46において加工を施す。具体的には、図11に示されるように、コンタクト基板40の一方の側面に形成された側面電極44の一部を切断領域47において切断するか、または、他方の側面に形成された電子素子46を切断領域48において切断する。これにより、コンタクト基板40において、上部電極42と下部電極43とが側面電極44を介し電気的に接続されている部分と、上部電極42と下部電極43との間に電子素子46が設けられている部分とを形成することができる。本実施の形態においては、コンタクト基板40において、上部電極42と下部電極43とが側面電極44を介し電気的に接続されている部分では、上部電極42と下部電極43との間の電子素子46が切断されている。また、上部電極42と下部電極43との間に電子素子46が設けられている部分では、上部電極42と下部電極43との間の側面電極44が切断されている。尚、図11(a)は、コンタクト基板40を左側から見た斜視図であり、図11(b)は、右側から見た斜視図である。
In the test board in the present embodiment, when the
次に、図8等に基づき中継基板50について説明する。中継基板50は、一方の面においてコンタクト基板40と接続されており、一方の面とは反対側の他方の面においてベース基板11と接続されている。中継基板50は、絶縁体であるガラスエポキシ樹脂等により形成されており、ソケット部30における1つのコンタクトピン33、即ち、半導体集積回路素子70における不図示の電極端子の1つに対して複数の貫通孔51が設けられている。中継基板50には、これらの貫通孔51のうちのいずれか1つに、導電部材52が入れられており、導電部材52により、中継基板50の一方の面の側と他方の面の側とを電気的に接続することができる。例えば、図8に示される場合では、1つのコンタクトピン33に対して4つの貫通孔51が設けられており、この4つの貫通孔51のうちのいずれか1つに導電部材52が入れられている。これにより、コンタクト基板40における下部電極43と、ベース基板11における信号配線パターン11a、接地配線パターン11b、第1の電位配線パターン11c、第2の電位配線パターン11dのうちのいずれかとが導電部材52により接続される。
Next, the
本実施の形態においては、コンタクト基板40を交換することにより、または、中継基板50において、導電部材52が入れられている貫通孔51の位置を変えることにより、多種多様な半導体集積回路に対応させることができる。このように、本実施の形態におけるテストボードでは、異なる種類の半導体集積回路素子70の検査を1つのテストボードで行なうことができる。
In the present embodiment, by changing the
〔第2の実施の形態〕
次に、第2の実施の形態について説明する。図12及び図13に示されるように、本実施の形態において用いられるコンタクト基板140には、対応する一組の上部電極42と下部電極43との間に、複数の電子素子、即ち、第1の電子素子146と第2の電子素子147が設けられている。尚、本実施の形態においては、このようなコンタクト基板140を第1の実施の形態におけるコンタクト基板40に代えて用いる。
[Second Embodiment]
Next, a second embodiment will be described. As shown in FIGS. 12 and 13, the
第1の電子素子146と第2の電子素子147は、異なるものであり、例えば、抵抗とコンデンサ、または、同じ抵抗等でも抵抗値等が異なるものである。本実施の形態においては、コンタクト基板140は、第1の電子素子146、第2の電子素子147のうちのいずれか一方、または双方を切断し切断領域を形成して用いる。これにより、より様々な半導体集積回路に対応させることができる。尚、図12は、本実施の形態におけるコンタクト基板140の斜視図であり、図13は、要部拡大図である。
The first
〔第3の実施の形態〕
次に、第3の実施の形態について説明する。本実施の形態は、図14に示されるように、コンタクト基板40が、複数の基板形成部材を接着剤等により接合することにより、作製したものである。具体的には、上部電極42及び下部電極43等が形成されている第1の基板形成部材241と、コンタクト基板40を上部電極42及び下部電極43等が形成されていない第2の基板形成部材242とを交互に接着剤等により接合することにより作製したものである。
[Third Embodiment]
Next, a third embodiment will be described. In the present embodiment, as shown in FIG. 14, the
即ち、第1の基板形成部材241は、ガラスエポキシ樹脂等の絶縁体により形成されているものに、上部電極42及び下部電極43等が形成されている。また、第2の基板形成部材242は、ガラスエポキシ樹脂等の絶縁体のみにより形成されており、上部電極42及び下部電極43等は形成されてはいない。
That is, the first
また、第1の基板形成部材241には、側面電極44は形成されているが電子素子46は形成されていないものと、側面電極44は形成されていないが電子素子46が形成されているものとがあり、コンタクト基板40を作製する際には、これらを選択して作製する。このように、本実施の形態においては、側面電極44における切断領域47や、電子素子46における切断領域48を形成することなく、コンタクト基板40を作製することができる。尚、本実施の形態は、第2の実施の形態等にも適用することが可能である。
The first
〔第4の実施の形態〕
次に、第4の実施の形態について説明する。本実施の形態は、図15に示されるように、中継基板50における導電部材に、金属等の導電性材料により形成されたポゴピンとも呼ばれるスプリングピン252を用いたものである。スプリングピン252は、図16に示されるように、金属等の導電性を有する材料により形成されており、筒状の本体部252aと、本体部252aの両側に、先端が尖った形状の接触部252b、252cが設けられている。接触部252bと接触部252cとは、本体部252aの内部に設けられたバネ252dにより接続されている。スプリングピン252は、接触部252bと接触部252cとが近づくような力が加えられると、バネ252dによる復元力が、接触部252bと接触部252cとが離れる方向に働くように形成されている。このようなスプリングピン252を用いることにより、コンタクト基板40における下部電極43と、ベース基板11における信号配線パターン11a、接地配線パターン11b等との電気的な接続をより確実にすることができる。
[Fourth Embodiment]
Next, a fourth embodiment will be described. In the present embodiment, as shown in FIG. 15, a
〔第5の実施の形態〕
次に、第5の実施の形態について説明する。本実施の形態におけるICソケット320は、図17に示されるように、ソケット部330、コンタクト基板340、中継基板50等を有している。
[Fifth Embodiment]
Next, a fifth embodiment will be described. As shown in FIG. 17, the
ソケット部330には、ベース基板11上に設置されており、半導体集積回路素子70が載置される内側台部331、外枠部332、回転軸333を中心に回転可能な状態で外枠部332に取り付けられている蓋部334等を有している。蓋部334には、半導体集積回路素子70における電極端子71を加圧する加圧部335が設けられている。また、ベース基板11の上には、中継基板50、コンタクト基板340が、この順で設置されている。尚、図17における二点鎖線は、蓋部334が開いた状態を示すものである。
The socket part 330 is installed on the
本実施の形態においては、コンタクト基板340には、図9等に示されるピンソケット45に代えて用いられるものであり、図18に示されるように、上部電極42に接続される突起電極部342が設けられている。突起電極部342は、弾性を有する導体材料、例えば、導電性ゴム等により形成されており、各々の上部電極42に対応して形成されている。尚、図18(a)は、コンタクト基板40を左側から見た斜視図であり、図18(b)は、右側から見た斜視図である。また、本実施の形態においては、突起電極部342に代えて、所定の方向のみに電流を流すことのできるシート状の異方性導電シート等を用いたものであってもよい。
In the present embodiment, the
本実施の形態においては、ソケット部330における蓋部334を開き、ソケット部330における内側台部331に、半導体集積回路素子70のモールド樹脂等により固められた部分を載置する。この際、半導体集積回路素子70における電極端子71の各々が、後に、対応するコンタクト基板340における突起電極部342に接触するように位置を調整して載置する。
In the present embodiment, the
この後、蓋部334を閉じることにより、蓋部334に設けられた加圧部335により、半導体集積回路素子70における電極端子71を上から押して、コンタクト基板340が設けられている下側に加圧する。これにより、半導体集積回路素子70における電極端子71の各々が、対応しているコンタクト基板340における突起電極部342に接触する。蓋部334が閉じられると、蓋部334に設けられた突起部336が外枠部332に設けられた引っ掛け部337に引っ掛かり、加圧部335により、電極端子71がコンタクト基板340の設けられている側に加圧された状態が維持される。これにより、半導体集積回路素子70における電極端子71の各々が、対応しているコンタクト基板340における突起電極部342に接触している状態が維持される。
Thereafter, by closing the
本実施の形態においては、第1の実施の形態におけるソケット部30の下側台部31に相当するものが設けられていないため、ICソケットの高さを低くすることができ、また、部品点数も少なくなるため、テストボードを低コスト化することができる。
In the present embodiment, since there is no equivalent to the
尚、上記以外の内容については、第1の実施の形態と同様である。 The contents other than the above are the same as in the first embodiment.
〔第6の実施の形態〕
次に、第6の実施の形態について説明する。本実施の形態におけるICソケット420は、図19に示されるように、ソケット部430、コンタクト基板340、中継基板50等を有している。ソケット部430には、第5の実施の形態における加圧部335に相当するものは設けられておらず、蓋部434には、第2のベース基板411、第2のコンタクト基板440、第2の中継基板450が、この順に積層して配置されている。尚、図19における二点鎖線は、蓋部434が開いた状態を示すものである。また、本実施の形態においては、ベース基板11を第1のベース基板と、コンタクト基板340を第1のコンタクト基板と、中継基板50を第1の中継基板と記載する場合がある。
[Sixth Embodiment]
Next, a sixth embodiment will be described. As shown in FIG. 19, the
第2のベース基板411は、第1のベース基板であるベース基板11と同様の構造のものであり、信号配線パターン11a、接地配線パターン11b、第1の電位配線パターン11c、第2の電位配線パターン11dが形成されている。また、第2のコンタクト基板440は第1のコンタクト基板であるコンタクト基板340と同様の構造のものであり、第2の中継基板450は第1の中継基板である中継基板50と同様の構造のものである。
The
本実施の形態では、ソケット部430の蓋部434を閉じることにより、電極端子71は、電極端子71の上側の第2のコンタクト基板440の突起電極部442と、下側の第2のコンタクト基板であるコンタクト基板340の突起電極部342とに挟まれる。即ち、電極端子71は、上側からは蓋部434に設けられた第2のコンタクト基板440の突起電極部442と、下側からはベース基板11の上に設けられた第1のコンタクト基板であるコンタクト基板340の突起電極部342により挟まれ、双方と接触する。これにより、半導体集積回路素子70の電極端子71は、第2のコンタクト基板440の突起電極部442及び、ベース基板11の上に設けられた第1のコンタクト基板であるコンタクト基板340の突起電極部342の双方と電気的に接続される。
In the present embodiment, by closing the lid portion 434 of the
このように、蓋部434に、第2のベース基板411、第2のコンタクト基板440、第2の中継基板450を設けることにより、ベース基板に形成される配線の数が増えた場合等においても、ICソケット420の密度が低下することはない。
As described above, the
尚、上記以外の内容については、第5の実施の形態と同様である。 The contents other than the above are the same as those in the fifth embodiment.
〔第7の実施の形態〕
次に、第7の実施の形態について説明する。本実施の形態は、図20に示されるように、第1から第6の実施の形態におけるテストボード10が、複数搭載されているテスト装置である。本実施の形態におけるテスト装置においては、複数のテストボード10は、恒温槽等のチャンバー501内に設置されており、チャンバー501に設けられた複数のコネクタ502に各々接続されている。本実施の形態におけるテスト装置は、信号波形等を発生させる波形発生ユニット503及び所定の電源電圧の電力を供給するための電源ユニット504等が複数備えられている。チャンバー501に設けられた各々のコネクタ502には、波形発生ユニット503がケーブル505により接続されており、電源ユニット504がケーブル506により接続されている。
[Seventh Embodiment]
Next, a seventh embodiment will be described. As shown in FIG. 20, the present embodiment is a test apparatus in which a plurality of
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。 Although the embodiment has been described in detail above, it is not limited to the specific embodiment, and various modifications and changes can be made within the scope described in the claims.
上記の説明に関し、更に以下の付記を開示する。
(付記1)
複数の配線パターンを有するベース基板と、
半導体集積回路素子の電極端子に接続されるコンタクトピンを有するコネクタ部と、
前記コンタクトピンに接続される電極を有するコンタクト基板と、
前記コンタクト基板と前記ベース基板との間に配置される中継基板と、
を有し、
前記中継基板は、複数の貫通孔と、前記複数の貫通孔のいずれかに形成された導電部材とを有し、
前記導電部材を介し、前記ベース基板の前記複数の配線パターンのいずれかと、前記コンタクト基板の前記電極とが電気的に接続されることを特徴とするテストボード。
(付記2)
前記コンタクト基板には、前記コンタクトピンの端子部に対応したピンソケットが設けられており、
前記ピンソケットは、前記コンタクト基板における電極と接続されていることを特徴とする付記1に記載のテストボード。
(付記3)
複数の配線パターンを有するベース基板と、
蓋部が設けられているコネクタ部と、
半導体集積回路素子の電極端子に接続される電極が設けられているコンタクト基板と、
前記コンタクト基板と前記ベース基板との間に配置される中継基板と、
を有し、
前記中継基板は、複数の貫通孔と、前記複数の貫通孔のいずれかに形成された導電部材とを有し、
前記コネクタ部における前記蓋部を閉じることにより、前記蓋部によって前記半導体集積回路素子の前記電極端子が加圧されて、前記電極端子と前記コンタクト基板の前記電極とが電気的に接続され、
前記導電部材を介し、前記ベース基板の前記複数の配線パターンのいずれかと、前記コンタクト基板の前記電極とが電気的に接続されることを特徴とするテストボード。
(付記4)
前記コンタクト基板には、前記半導体集積回路素子における電極端子と接触する突起電極部が設けられており、
前記突起電極部は、前記コンタクト基板において対応する前記電極と接続されていることを特徴とする付記3に記載のテストボード。
(付記5)
前記突起電極部は、弾性を有する導体材料により形成されていることを特徴とする付記4に記載のテストボード。
(付記6)
前記ベース基板は第1のベース基板であり、前記コンタクト基板は第1のコンタクト基板であり、前記中継基板は第1の中継基板であって、
前記コネクタ部における蓋部には、前記第1のベース基板と略同じ構造の第2のベース基板、前記第1のコンタクト基板と略同じ構造の第2のコンタクト基板、前記第1の中継基板と略同じ構造の第2の中継基板が設けられていることを特徴とする付記3から5のいずれかに記載のテストボード。
(付記7)
前記コンタクト基板における電極は、前記コネクタ部と接続される一方の面に形成された上部電極と、前記中継基板と接続される他方の面に形成された下部電極とを含むものであって、
対応する前記上部電極と前記下部電極とは、全部又は一部が側面電極により接続されていることを特徴とする付記1または2に記載のテストボード。
(付記8)
前記コンタクト基板における電極は、前記半導体集積回路素子の電極端子と接続される一方の面に形成された上部電極と、前記中継基板と接続される他方の面に形成された下部電極とを含むものであって、
対応する前記上部電極と前記下部電極とは、全部又は一部が側面電極により接続されていることを特徴とする付記3から6のいずれかに記載のテストボード。
(付記9)
対応する前記上部電極と前記下部電極との間の全部又は一部には、抵抗又はコンデンサにより形成される電子素子が設けられていることを特徴とする付記7または8に記載のテストボード。
(付記10)
対応する一組の前記上部電極と前記下部電極との間には、前記電子素子が複数設けられていることを特徴とする付記9に記載のテストボード。
(付記11)
前記電子素子が設けられている前記上部電極と前記下部電極との間には、前記側面電極が設けられていないことを特徴とする付記9または10に記載のテストボード。
(付記12)
前記電子素子が設けられている前記上部電極と前記下部電極との間における前記側面電極は、切断されていることを特徴とする付記9または10に記載のテストボード。
(付記13)
前記側面電極が設けられている前記上部電極と前記下部電極との間には、前記電子素子が設けられていないことを特徴とする付記9または10に記載のテストボード。
(付記14)
前記側面電極が設けられている前記上部電極と前記下部電極との間における前記電子素子は、切断されていることを特徴とする付記9または10に記載のテストボード。
(付記15)
前記コンタクト基板は、前記上部電極と前記下部電極と前記側面電極が形成されている基板形成部材と、前記上部電極と前記下部電極と前記電子素子が形成されている基板形成部材とを接合することにより作製されていることを特徴とする付記9または10に記載のテストボード。
(付記16)
前記基板形成部材は、第1の基板形成部材であって、
前記上部電極、前記下部電極、前記側面電極及び前記電子素子のいずれもが形成されていない絶縁体により形成された第2の基板形成部材を有し、
前記コンタクト基板は、前記第1の基板形成部材と前記第2の基板形成部材とを交互に接合することにより作製されていることを特徴とする付記15に記載のテストボード。
(付記17)
前記中継基板における前記導電部材は、導電性を有するスプリングピンであることを特徴とする付記1から16のいずれかに記載のテストボード。
(付記18)
付記1から17のいずれかに記載のテストボードと、
前記テストボードに信号を供給する波形発生ユニットと、
前記テストボードに電力を供給するための電源ユニットと、
を備え、前記半導体集積回路素子の試験を行う試験装置。
In addition to the above description, the following additional notes are disclosed.
(Appendix 1)
A base substrate having a plurality of wiring patterns;
A connector portion having contact pins connected to electrode terminals of the semiconductor integrated circuit element;
A contact substrate having an electrode connected to the contact pin;
A relay substrate disposed between the contact substrate and the base substrate;
Have
The relay substrate has a plurality of through holes and a conductive member formed in any of the plurality of through holes,
One of the plurality of wiring patterns of the base substrate and the electrode of the contact substrate are electrically connected via the conductive member.
(Appendix 2)
The contact substrate is provided with a pin socket corresponding to the terminal portion of the contact pin,
The test board according to
(Appendix 3)
A base substrate having a plurality of wiring patterns;
A connector portion provided with a lid portion;
A contact substrate provided with electrodes connected to electrode terminals of the semiconductor integrated circuit element;
A relay substrate disposed between the contact substrate and the base substrate;
Have
The relay substrate has a plurality of through holes and a conductive member formed in any of the plurality of through holes,
By closing the lid part in the connector part, the electrode terminal of the semiconductor integrated circuit element is pressurized by the lid part, and the electrode terminal and the electrode of the contact substrate are electrically connected,
One of the plurality of wiring patterns of the base substrate and the electrode of the contact substrate are electrically connected via the conductive member.
(Appendix 4)
The contact substrate is provided with a protruding electrode portion that comes into contact with an electrode terminal in the semiconductor integrated circuit element,
The test board according to
(Appendix 5)
The test board according to
(Appendix 6)
The base substrate is a first base substrate, the contact substrate is a first contact substrate, and the relay substrate is a first relay substrate;
The lid portion of the connector portion includes a second base substrate having substantially the same structure as the first base substrate, a second contact substrate having substantially the same structure as the first contact substrate, and the first relay substrate. 6. The test board according to any one of
(Appendix 7)
The electrodes in the contact substrate include an upper electrode formed on one surface connected to the connector portion and a lower electrode formed on the other surface connected to the relay substrate,
The test board according to
(Appendix 8)
The electrodes on the contact substrate include an upper electrode formed on one surface connected to the electrode terminal of the semiconductor integrated circuit element and a lower electrode formed on the other surface connected to the relay substrate. Because
The test board according to any one of
(Appendix 9)
9. The test board according to appendix 7 or 8, wherein an electronic element formed of a resistor or a capacitor is provided in all or a part between the corresponding upper electrode and the lower electrode.
(Appendix 10)
The test board according to appendix 9, wherein a plurality of the electronic elements are provided between the corresponding pair of the upper electrode and the lower electrode.
(Appendix 11)
11. The test board according to
(Appendix 12)
The test board according to
(Appendix 13)
11. The test board according to
(Appendix 14)
11. The test board according to
(Appendix 15)
The contact substrate joins a substrate forming member on which the upper electrode, the lower electrode, and the side electrode are formed, and a substrate forming member on which the upper electrode, the lower electrode, and the electronic element are formed. The test board according to
(Appendix 16)
The substrate forming member is a first substrate forming member,
A second substrate forming member formed of an insulator in which none of the upper electrode, the lower electrode, the side electrode and the electronic element is formed;
The test board according to appendix 15, wherein the contact substrate is manufactured by alternately bonding the first substrate forming member and the second substrate forming member.
(Appendix 17)
The test board according to any one of
(Appendix 18)
The test board according to any one of
A waveform generation unit for supplying a signal to the test board;
A power supply unit for supplying power to the test board;
A test apparatus for testing the semiconductor integrated circuit element.
10 テストボード
11 ベース基板
11a 信号配線パターン
11b 接地配線パターン
11c 第1の電位配線パターン
11d 第2の電位配線パターン
20 ICソケット
30 ソケット部
31 下側台部
32 上側蓋部
33 コンタクトピン
33a 先端部
33b 端子部
40 コンタクト基板
41 基板
41a 開口部
42 上部電極
43 下部電極
44 側面電極
45 ピンソケット
45a 開口部
46 電子素子
50 中継基板
51 貫通孔
52 導電部材
10
Claims (10)
半導体集積回路素子の電極端子に接続されるコンタクトピンを有するコネクタ部と、
前記コンタクトピンに接続される電極を有するコンタクト基板と、
前記コンタクト基板と前記ベース基板との間に配置される中継基板と、
を有し、
前記中継基板は、複数の貫通孔と、前記複数の貫通孔のいずれかに形成された導電部材とを有し、
前記導電部材を介し、前記ベース基板の前記複数の配線パターンのいずれかと、前記コンタクト基板の前記電極とが電気的に接続されることを特徴とするテストボード。 A base substrate having a plurality of wiring patterns;
A connector portion having contact pins connected to electrode terminals of the semiconductor integrated circuit element;
A contact substrate having an electrode connected to the contact pin;
A relay substrate disposed between the contact substrate and the base substrate;
Have
The relay substrate has a plurality of through holes and a conductive member formed in any of the plurality of through holes,
One of the plurality of wiring patterns of the base substrate and the electrode of the contact substrate are electrically connected via the conductive member.
前記ピンソケットは、前記コンタクト基板における電極と接続されていることを特徴とする請求項1に記載のテストボード。 The contact substrate is provided with a pin socket corresponding to the terminal portion of the contact pin,
The test board according to claim 1, wherein the pin socket is connected to an electrode on the contact substrate.
蓋部が設けられているコネクタ部と、
半導体集積回路素子の電極端子に接続される電極が設けられているコンタクト基板と、
前記コンタクト基板と前記ベース基板との間に配置される中継基板と、
を有し、
前記中継基板は、複数の貫通孔と、前記複数の貫通孔のいずれかに形成された導電部材とを有し、
前記コネクタ部における前記蓋部を閉じることにより、前記蓋部によって前記半導体集積回路素子の前記電極端子が加圧されて、前記電極端子と前記コンタクト基板の前記電極とが電気的に接続され、
前記導電部材を介し、前記ベース基板の前記複数の配線パターンのいずれかと、前記コンタクト基板の前記電極とが電気的に接続されることを特徴とするテストボード。 A base substrate having a plurality of wiring patterns;
A connector portion provided with a lid portion;
A contact substrate provided with electrodes connected to electrode terminals of the semiconductor integrated circuit element;
A relay substrate disposed between the contact substrate and the base substrate;
Have
The relay substrate has a plurality of through holes and a conductive member formed in any of the plurality of through holes,
By closing the lid part in the connector part, the electrode terminal of the semiconductor integrated circuit element is pressurized by the lid part, and the electrode terminal and the electrode of the contact substrate are electrically connected,
One of the plurality of wiring patterns of the base substrate and the electrode of the contact substrate are electrically connected via the conductive member.
前記突起電極部は、前記コンタクト基板において対応する前記電極と接続されていることを特徴とする請求項3に記載のテストボード。 The contact substrate is provided with a protruding electrode portion that comes into contact with an electrode terminal in the semiconductor integrated circuit element,
The test board according to claim 3, wherein the protruding electrode portion is connected to the corresponding electrode in the contact substrate.
前記コネクタ部における蓋部には、前記第1のベース基板と略同じ構造の第2のベース基板、前記第1のコンタクト基板と略同じ構造の第2のコンタクト基板、前記第1の中継基板と略同じ構造の第2の中継基板が設けられていることを特徴とする請求項3または4に記載のテストボード。 The base substrate is a first base substrate, the contact substrate is a first contact substrate, and the relay substrate is a first relay substrate;
The lid portion of the connector portion includes a second base substrate having substantially the same structure as the first base substrate, a second contact substrate having substantially the same structure as the first contact substrate, and the first relay substrate. The test board according to claim 3 or 4, wherein a second relay board having substantially the same structure is provided.
対応する前記上部電極と前記下部電極とは、全部又は一部が側面電極により接続されていることを特徴とする請求項1または2に記載のテストボード。 The electrodes in the contact substrate include an upper electrode formed on one surface connected to the connector portion and a lower electrode formed on the other surface connected to the relay substrate,
3. The test board according to claim 1, wherein the corresponding upper electrode and the lower electrode are all or partly connected by a side electrode. 4.
対応する前記上部電極と前記下部電極とは、全部又は一部が側面電極により接続されていることを特徴とする請求項3から5のいずれかに記載のテストボード。 The electrodes on the contact substrate include an upper electrode formed on one surface connected to the electrode terminal of the semiconductor integrated circuit element and a lower electrode formed on the other surface connected to the relay substrate. Because
6. The test board according to claim 3, wherein the corresponding upper electrode and lower electrode are all or partly connected by a side electrode.
前記テストボードに信号を供給する波形発生ユニットと、
前記テストボードに電力を供給するための電源ユニットと、
を備え、前記半導体集積回路素子の試験を行う試験装置。
A test board according to any one of claims 1 to 9,
A waveform generation unit for supplying a signal to the test board;
A power supply unit for supplying power to the test board;
A test apparatus for testing the semiconductor integrated circuit element.
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20180046645A (en) * | 2016-10-28 | 2018-05-09 | 주식회사 디앤에스시스템 | The sockets for semiconductor test |
CN109585317A (en) * | 2017-09-29 | 2019-04-05 | 台湾积体电路制造股份有限公司 | Test equipment and test method |
KR102021084B1 (en) * | 2019-03-13 | 2019-09-16 | 주식회사 에이티이솔루션 | Apparatus for testing terminal of object to be inspired |
CN113687207A (en) * | 2020-05-18 | 2021-11-23 | 新唐科技股份有限公司 | Test board and method for mounting semiconductor integrated circuit |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH075068U (en) * | 1993-06-25 | 1995-01-24 | 安藤電気株式会社 | Contact board for auto handler with grounding board |
JPH08105934A (en) * | 1994-10-04 | 1996-04-23 | Nippon Avionics Co Ltd | Ic burn-in device |
JP2001228173A (en) * | 2000-02-15 | 2001-08-24 | Agilent Technologies Japan Ltd | Probe card |
JP2006112891A (en) * | 2004-10-14 | 2006-04-27 | Fujitsu Ltd | Semiconductor testing board |
JP2009098770A (en) * | 2007-10-15 | 2009-05-07 | Denso It Laboratory Inc | Combination service inspection system and combination service inspection program |
-
2013
- 2013-03-29 JP JP2013075030A patent/JP2014199220A/en active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH075068U (en) * | 1993-06-25 | 1995-01-24 | 安藤電気株式会社 | Contact board for auto handler with grounding board |
JPH08105934A (en) * | 1994-10-04 | 1996-04-23 | Nippon Avionics Co Ltd | Ic burn-in device |
JP2001228173A (en) * | 2000-02-15 | 2001-08-24 | Agilent Technologies Japan Ltd | Probe card |
JP2006112891A (en) * | 2004-10-14 | 2006-04-27 | Fujitsu Ltd | Semiconductor testing board |
JP2009098770A (en) * | 2007-10-15 | 2009-05-07 | Denso It Laboratory Inc | Combination service inspection system and combination service inspection program |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20180046645A (en) * | 2016-10-28 | 2018-05-09 | 주식회사 디앤에스시스템 | The sockets for semiconductor test |
CN109585317A (en) * | 2017-09-29 | 2019-04-05 | 台湾积体电路制造股份有限公司 | Test equipment and test method |
CN109585317B (en) * | 2017-09-29 | 2022-11-29 | 台湾积体电路制造股份有限公司 | Test equipment and test method |
KR102021084B1 (en) * | 2019-03-13 | 2019-09-16 | 주식회사 에이티이솔루션 | Apparatus for testing terminal of object to be inspired |
CN113687207A (en) * | 2020-05-18 | 2021-11-23 | 新唐科技股份有限公司 | Test board and method for mounting semiconductor integrated circuit |
TWI774101B (en) * | 2020-05-18 | 2022-08-11 | 新唐科技股份有限公司 | Test board and method of mounting semiconductor integrated circuit |
CN113687207B (en) * | 2020-05-18 | 2023-09-12 | 新唐科技股份有限公司 | Test board and method for mounting semiconductor integrated circuit |
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