JP2014183136A - Silicon carbide chip, silicon carbide wafer, test method for silicon carbide chip, and test method for silicon carbide wafer - Google Patents

Silicon carbide chip, silicon carbide wafer, test method for silicon carbide chip, and test method for silicon carbide wafer Download PDF

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茂久 山本
Kazuya Konishi
和也 小西
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Abstract

PROBLEM TO BE SOLVED: To provide a silicon carbide chip, a silicon carbide wafer, a test method for a silicon carbide chip, and a test method for a silicon carbide wafer, to which a current conduction test can be applied even when a chip has a large area.SOLUTION: A silicon carbide chip 4 includes a product chip region 1 in which a silicon carbide semiconductor element performing an actual action is crated, and a PN diode 3 which is disposed around the product chip region 1 and which is not involved in an actual action of a smaller area than the product chip region 1.

Description

この発明は、炭化珪素チップの不良判定を行う技術に関する。 This invention relates to a technique for performing a defect determination of the silicon carbide chips.

炭化珪素などのワイドギャップ半導体材料は、シリコンと比較して絶縁破壊耐量が高いため、シリコン材料より基板の不純物濃度を高め、基板の抵抗を低減することが可能である。 Wide-gap semiconductor material such as silicon carbide has a high dielectric breakdown strength as compared with silicon increases the impurity concentration of the substrate of a silicon material, it is possible to reduce the resistance of the substrate. この低抵抗化により、パワー素子のスイッチング動作における損失を低減できる。 The low resistance, can reduce the loss in the switching operation of the power device. また、熱伝導度が高く、機械的強度にも優れており、小型で低損失、高効率なパワーデバイスが実現されると期待されている。 Also, thermal conductivity is high, and excellent in mechanical strength, low loss small, it is expected to highly efficient power device is realized.

炭化珪素を用いて構成されるPNダイオードに関して、順方向電流を流し続けると、結晶中に三角積層欠陥が発生して順方向電圧がシフトするという信頼性上の問題がよく知られている(例えば非特許文献1参照)。 Respect PN diode constituted by using silicon carbide, and hold a forward current, a forward voltage triangular stacking faults occur in the crystal is in the confidence that a shift problem is well known (e.g. non Patent Document 1). これは、PNダイオードに注入された少数キャリアが多数キャリアと再結合する際の再結合エネルギーにより、炭化珪素基板に存在する基底面転位などを起点として面欠陥である三角積層欠陥が拡張するためと考えられている(例えば非特許文献2参照)。 This is because the recombination energy when minority carriers injected into PN diode recombine with majority carriers, and since the triangular stacking faults to expand a surface defect basal plane dislocations present on the silicon carbide substrate, or the like as a starting point it is believed (for example, see non-Patent Document 2). この三角積層欠陥は、電流の流れを阻害するため、流れる電流が減少し順方向電圧を増加させ、信頼性劣化を引き起こす。 The triangular stacking faults, for inhibiting the flow of current, increases the forward voltage current flowing is reduced, causing deterioration in reliability.

このような順方向電圧シフトは、炭化珪素を用いたMOSFET(SiC−MOSFET)でも同様に発生するとの報告がある(例えば非特許文献3参照)。 Such forward voltage shift, MOSFET using silicon carbide has been reported that (SiC-MOSFET) even similarly occurs (for example, see Non-Patent Document 3). MOSFET構造は、ソースドレイン間に寄生ダイオード(ボディーダイオード)を有しており、順方向電流がこのボディダイオードに流れると、PNダイオードと同様の信頼性劣化を引き起こす。 MOSFET structure has a parasitic diode between the source and the drain (body diode), a forward current flows through the body diode, cause similar low reliability and PN diode. 一般に、スイッチング回路における還流ダイオードには順方向電圧の低いショットキーバリアダイオードが用いられるが、SiC−MOSFETのボディダイオードを還流ダイオードとして用いる場合には、MOSFET特性のシフトを引き起こし、信頼性上の大きな問題となる。 In general, the reflux diode in the switching circuit is low Schottky barrier diode forward voltage used, in the case of using the body diode of SiC-MOSFET as reflux diode causes a shift of the MOSFET characteristics, it size of reliability It becomes a problem.

この問題に対する試験方法としては、特許文献1に示されるように、PNダイオード構造に長時間、順方向電流を流し、順方向電圧を測定する方法(以下、電流通電試験)がある。 The test method to this problem, as shown in Patent Document 1, a long time PN diode structure, a forward current, a method of measuring the forward voltage (hereinafter, current conduction test) is.

特開2004−289023号公報 JP 2004-289023 JP

しかしながら、上述の電流通電試験は、非常に時間がかかることに加え、デバイスサイズ(チップサイズ)が大面積になった場合、ストレス時間を短くするために高電流密度でストレス印加すると発熱によるコンタクトピンの破壊などが発生し、大面積デバイスに適応できないという問題があった。 However, the current power-on test described above, in addition to be very time consuming, if the device size (chip size) becomes large area, the contact pins by heating to stress applied at high current density in order to shorten the stress time such destruction occurs, there is a problem that can not be applied to large-area devices.

本発明は上述の問題点に鑑み、チップサイズが大面積であっても電流通電試験を適用可能な炭化珪素チップ、炭化珪素ウエハ、当該炭化珪素チップの試験方法、当該炭化珪素ウエハの試験方法の提供を目的とする。 In view of the problems described above, the chip size is large area there are applicable silicon carbide chip current conduction test is also a silicon carbide wafer, the method of testing the silicon carbide chips, a method of testing the silicon carbide wafer an object of the present invention to provide.

本発明の炭化珪素チップは、実動作を行う炭化珪素半導体素子が作り込まれる製品チップ領域と、製品チップ領域の周囲に設けられる、製品チップ領域よりも小面積の実動作に関与しないPNダイオードと、を備える。 Silicon carbide chip of the present invention, a product chip area silicon carbide semiconductor element for actual operation is built, it is provided around the product chip area, and a PN diode which is not involved in the actual operation of the area smaller than the product chip area , comprising a.

また、本発明の炭化珪素ウエハは、実動作を行う炭化珪素半導体素子が作り込まれる複数の製品チップ領域と、各製品チップ領域の周囲に設けられる、製品チップ領域よりも小面積の実動作に関与しないPNダイオードと、を備える。 Further, the silicon carbide wafer of the present invention, a plurality of product chips area silicon carbide semiconductor element for actual operation is built, is provided around each product chip area, the actual operation of the area smaller than the product chip area comprising a PN diode which is not involved, the.

また、本発明の炭化珪素チップの試験方法は、(a)本発明の炭化珪素チップを準備する工程と、(b)炭化珪素チップのPNダイオード領域に順方向電流を印加し、順方向電圧の変化量を測定する工程と、(c)順方向電圧の変化量が所定値以上である場合に、炭化珪素チップを不良チップと判断する工程と、を備える。 Further, the method of testing the silicon carbide chips of the present invention, (a) a step of preparing a silicon carbide chip of the present invention, (b) a forward current is applied to the PN diode region of the silicon carbide chips, the forward voltage a step of measuring the variation, when the change amount of (c) a forward voltage is a predetermined value or more, and a step of determining the silicon carbide chips and defective chips, the.

また、本発明の炭化珪素ウエハの試験方法は、(a)本発明の炭化珪素ウエハを準備する工程と、(b)炭化珪素ウエハの各PNダイオードに順方向電流を印加し、順方向電圧の変化量を測定する工程と、(c)順方向電圧の変化量が所定値以上であるPNダイオードに対応する炭化珪素ウエハの製品チップ領域を不良チップと判断する工程と、を備える。 Further, the method of testing the silicon carbide wafer of the present invention, (a) a step of preparing a silicon carbide wafer of the present invention, (b) a forward current is applied to the PN diode of the silicon carbide wafer, the forward voltage and a step of measuring the amount of change, and a step of the product chip area of ​​the silicon carbide wafer that corresponds to the PN diode is determined that the defective chip is (c) the amount of change in forward voltage higher than a predetermined value.

本発明の炭化珪素チップは、実動作を行う炭化珪素半導体素子が作り込まれる製品チップ領域と、製品チップ領域の周囲に設けられる、製品チップ領域よりも小面積の実動作に関与しないPNダイオードと、を備える。 Silicon carbide chip of the present invention, a product chip area silicon carbide semiconductor element for actual operation is built, it is provided around the product chip area, and a PN diode which is not involved in the actual operation of the area smaller than the product chip area , comprising a. したがって、順方向電流をPNダイオードに流すことで、三角積層欠陥を拡張させることが可能である。 Thus, by flowing a forward current to the PN diode, it is possible to expand the triangular stacking faults. そのときの順方向電圧のシフト量を測定すれば、三角積層欠陥の密度が大きい不良チップを検出することが可能である。 By measuring the shift amount of the forward voltage at that time, it is possible to detect a defective chip density is large triangular stacking faults. さらに、PNダイオードは製品チップ領域に比べて小面積であることから、より小電流で三角積層欠陥の拡張が可能であるため、発熱によるコンタクトピンの破壊を抑制できる。 Moreover, PN diodes because since it is a small area compared to product chip area, it is possible to expand the triangular stacking faults in a smaller current can be suppressed destruction of the contact pins by heating.

また、本発明の炭化珪素ウエハは、実動作を行う炭化珪素半導体素子が作り込まれる複数の製品チップ領域と、各製品チップ領域の周囲に設けられる、製品チップ領域よりも小面積の実動作に関与しないPNダイオードと、を備える。 Further, the silicon carbide wafer of the present invention, a plurality of product chips area silicon carbide semiconductor element for actual operation is built, is provided around each product chip area, the actual operation of the area smaller than the product chip area comprising a PN diode which is not involved, the. したがって、順方向電流をPNダイオードに流すことで、三角積層欠陥を拡張させることが可能である。 Thus, by flowing a forward current to the PN diode, it is possible to expand the triangular stacking faults. そのときの順方向電圧のシフト量を測定すれば、三角積層欠陥の密度が大きい不良チップを検出することが可能である。 By measuring the shift amount of the forward voltage at that time, it is possible to detect a defective chip density is large triangular stacking faults. さらに、PNダイオードは製品チップ領域に比べて小面積であることから、より小電流で三角積層欠陥の拡張が可能であるため、発熱によるコンタクトピンの破壊を抑制できる。 Moreover, PN diodes because since it is a small area compared to product chip area, it is possible to expand the triangular stacking faults in a smaller current can be suppressed destruction of the contact pins by heating.

また、本発明の炭化珪素チップの試験方法は、(a)本発明の炭化珪素チップを準備する工程と、(b)炭化珪素チップのPNダイオード領域に順方向電流を印加し、順方向電圧の変化量を測定する工程と、(c)順方向電圧の変化量が所定値以上である場合に、炭化珪素チップを不良チップと判断する工程と、を備える。 Further, the method of testing the silicon carbide chips of the present invention, (a) a step of preparing a silicon carbide chip of the present invention, (b) a forward current is applied to the PN diode region of the silicon carbide chips, the forward voltage a step of measuring the variation, when the change amount of (c) a forward voltage is a predetermined value or more, and a step of determining the silicon carbide chips and defective chips, the. 本発明の炭化珪素チップのPNダイオード領域は、製品チップ領域と比べて小面積であるため、工程(b)では、製品チップ領域に対する場合と比べて小さい順方向電流を印加することで、順方向電圧の変化を生じさせることが可能である。 PN diode region of the silicon carbide chips of the present invention are the small area compared to product chip area, in step (b), by applying a small forward current as compared with the case for the product chip area, forward it is possible to cause a change in voltage. 従って、順方向電流を長時間印加することなく、コンタクトピンを発熱で損傷することもなく、三角積層欠陥の密度が大きい不良チップを検出することが可能である。 Therefore, without applying a long time forward current, it without damaging the contact pins in heating, it is possible to detect a defective chip density is large triangular stacking faults.

また、本発明の炭化珪素ウエハの試験方法は、(a)本発明の炭化珪素ウエハを準備する工程と、(b)炭化珪素ウエハの各PNダイオードに順方向電流を印加し、順方向電圧の変化量を測定する工程と、(c)順方向電圧の変化量が所定値以上であるPNダイオードに対応する炭化珪素ウエハの製品チップ領域を不良チップと判断する工程と、を備える。 Further, the method of testing the silicon carbide wafer of the present invention, (a) a step of preparing a silicon carbide wafer of the present invention, (b) a forward current is applied to the PN diode of the silicon carbide wafer, the forward voltage and a step of measuring the amount of change, and a step of the product chip area of ​​the silicon carbide wafer that corresponds to the PN diode is determined that the defective chip is (c) the amount of change in forward voltage higher than a predetermined value. 本発明の炭化珪素チップのPNダイオード領域は、製品チップ領域と比べて小面積であるため、工程(b)では、製品チップ領域に対する場合と比べて小さい順方向電流を印加することで、順方向電圧の変化を生じさせることが可能である。 PN diode region of the silicon carbide chips of the present invention are the small area compared to product chip area, in step (b), by applying a small forward current as compared with the case for the product chip area, forward it is possible to cause a change in voltage. 従って、順方向電流を長時間印加することなく、コンタクトピンを発熱で損傷することもなく、三角積層欠陥の密度が大きい不良チップを検出することが可能である。 Therefore, without applying a long time forward current, it without damaging the contact pins in heating, it is possible to detect a defective chip density is large triangular stacking faults.

本発明の炭化珪素チップの構成図である。 It is a configuration diagram of a silicon carbide chip of the present invention. 本発明の炭化珪素ウエハの構成図である。 It is a configuration diagram of a silicon carbide wafer of the present invention. 本発明の炭化珪素チップのPNダイオードの断面図である。 It is a cross-sectional view of a PN diode of silicon carbide chips of the present invention. PNダイオードに発生する三角積層欠陥を示す図である。 It is a diagram illustrating a triangular stacking faults that occur PN diode. 積層欠陥の面積と順方向電圧のシフト量の関係を示す図である。 It is a diagram showing a shift amount of the relationship between the area and the forward voltage of the stacking fault. 前提技術の炭化珪素ウエハの試験方法のフローチャートである。 It is a flowchart of a method for testing the silicon carbide wafer of the base technology. 本発明の炭化珪素ウエハの試験方法のフローチャートである。 It is a flowchart of a method for testing the silicon carbide wafer of the present invention. 本発明の炭化珪素チップと電極を示す平面図である。 Silicon carbide tip and the electrode of the present invention is a plan view showing. 本発明の炭化珪素チップと電極を示す平面図である。 Silicon carbide tip and the electrode of the present invention is a plan view showing.

<A. <A. 実施の形態1> The first embodiment>
<A−1. <A-1. 構成> Configuration>
図1は、実施の形態1の炭化珪素チップ4のチップレイアウトを示している。 Figure 1 shows a chip layout of a silicon carbide chip 4 of the first embodiment. 炭化珪素チップ4は、製品チップのレイアウト領域(製品チップ領域1)と、PNダイオード3が離散的に複数配置されるPNダイオード配置領域2を備えている。 Silicon carbide chip 4, the product chip layout area (product chip area 1), a PN diode arrangement region 2 PN diode 3 are discretely multiple arrangement. 図1に示す製品チップ領域1は正方形であり、PNダイオード配置領域2は、レイアウト領域1の右辺と下辺に沿って設けられる。 Product chip region 1 shown in FIG. 1 is a square, PN diode placement region 2 is provided along the right-hand side and the lower side layout area 1. PNダイオード3は、製品チップ領域1に比べて小面積である。 PN diode 3, a small area compared to product chip area 1.

図2は、図1のチップレイアウトをウエハプロセスを経て作成した状態を示している。 Figure 2 shows a state that created through the wafer process chip layout of FIG. PNダイオード配置領域2は、レイアウト領域1の右辺又は左辺のいずれか、及び上辺又は下辺のいずれかに沿って設けられる。 PN diode placement region 2 is provided along either one, and the upper side or lower side of the right or left layout area 1. レイアウト領域1のうち2辺のみに沿ってPNダイオード配置領域2を形成することで、図2に示すように、炭化珪素ウエハ5上に炭化珪素チップ4を隙間なく形成したときに、製品チップ領域1とダイオード配置領域2による格子状パターンが形成される。 By forming a PN diode placement region 2 along only two sides of the layout area 1, as shown in FIG. 2, when the silicon carbide chip 4 on the silicon carbide wafer 5 and no gap is formed, the product chip area grid pattern by 1 and the diode placement region 2 is formed.

但し、製品チップ領域1は、図1,2に示す正方形の他、円形や任意の多角形等、様々な形状を取り得る。 However, the product chip area 1, other square shown in FIGS. 1 and 2, such as circular or any polygonal, may take various shapes. 製品チップ領域1がいずれの形状であるにせよ、PNダイオード配置領域2は、炭化珪素チップ4を配列した際にPNダイオード配置領域2を囲むように形成される。 Product chip area 1 Although thus any shape, PN diode placement region 2 is formed so as to surround the PN diode placement region 2 when an array of silicon carbide chips 4.

図3は、PNダイオード3の断面図である。 Figure 3 is a cross-sectional view of a PN diode 3. PNダイオード3は、SiC基板11、N+エピタキシャル層12、P+拡散領域14、高濃度P+拡散領域15、層間絶縁膜18を備えている。 PN diode 3, SiC substrate 11, N + epitaxial layer 12, P + diffusion region 14, the high concentration P + diffusion region 15, and an interlayer insulating film 18. SiC基板11上にN+エピタキシャル層12が形成され、N+エピタキシャル層12の表層にP+拡散領域14が形成される。 N + epitaxial layer 12 is formed on the SiC substrate 11, P + diffusion region 14 in the surface layer of the N + epitaxial layer 12 is formed. N+エピタキシャル層12の表層において、P+拡散領域14上には高濃度P+拡散領域15が形成される。 In the surface layer of the N + epitaxial layer 12, on the P + diffusion region 14 high concentration P + diffusion region 15 is formed. 高濃度P+拡散領域15上には、複数のPNダイオード3に接続するアルミなどの電極パッド19が形成され、電極パッド19とN+エピタキシャル層12の間に層間絶縁膜18が形成される。 On the high concentration P + diffusion region 15, the electrode pads 19 such as aluminum to be connected to a plurality of PN diode 3 is formed, the interlayer insulating film 18 between the electrode pad 19 and the N + epitaxial layer 12 is formed. 電極パッド19とSiC基板11の間に、N+エピタキシャル層12とP+拡散領域14が形成するPN接合障壁を上回る順方向電圧を印加すると、順方向電流が流れる。 Between the electrode pads 19 and the SiC substrate 11, upon application of a forward voltage exceeding the PN junction barriers N + epitaxial layer 12 and the P + diffusion region 14 is formed, a forward current flows. すなわち、電極パッド19は、複数のPNダイオード3に順方向電流を印加するための第1の電極パッドとして動作する。 That is, the electrode pad 19, operates as the first electrode pad for applying a forward current to a plurality of PN diodes 3.

図4は、PNダイオード3の平面図であり、順方向電流ストレスにより拡張する三角積層欠陥16を示している。 Figure 4 is a plan view of a PN diode 3 shows a triangular stacking fault 16 to extend through forward current stress. SiC基板11に順方向電流を流すと、基底面転位を起点として、三角形状の積層欠陥が拡張する。 When forward current flows in the SiC substrate 11, starting from the basal plane dislocation, triangular stacking faults to expand.

図5は、PNダイオード3の順方向電圧Vfについて、順方向電流を流し始めた当初の値から、順方向電流を流してから一定期間経過後の値へのシフト量の割合(%)を、積層欠陥の面積との関係で示したグラフである。 5, the forward voltage Vf of the PN diode 3, the original value began a forward current, the ratio of the shift amount after a forward current to the value after the lapse of a certain period (percent) is a graph showing the relationship between the area of ​​the stacking fault. 横軸には、P+拡散領域14に対する積層欠陥の面積比(%)を示し、縦軸には、順方向電圧Vfのシフト量(%)を示している。 The horizontal axis, the area ratio of the stacking fault for P + diffusion region 14 indicates (%), the vertical axis represents the shift amount of the forward voltage Vf (%) of.

三角積層欠陥の面積は、N+エピタキシャル層12の厚さTeやウエハのOFF角θにより決まる。 Area of ​​the triangular stacking fault is determined by the OFF angle of thickness Te or wafer of the N + epitaxial layer 12 theta. すなわち、ステップフロー方向の三角積層欠陥の幅Wsfは、 That is, the width Wsf triangular stacking faults step flow direction,

であり、ステップフロー方向に対して垂直方向の三角積層欠陥の高さHsfは、 , And the height Hsf triangular stacking faults in a direction perpendicular to the step direction of flow,

で決まる。 Determined by the. 従って、例えば、(0001)面から<11−20>方向に4°オフした4H−SiC基板に10μmのエピ膜を形成した場合に、三角積層欠陥の面積は約0.018mm となる。 Thus, for example, in the case of forming an epitaxial film of 10μm in 4H-SiC substrate was 4 ° off the <11-20> direction from the (0001) plane, the area of the triangle stacking faults is about 0.018 mm 2. 積層欠陥拡張をモニタするためには、Vfのシフト量は2%以上であることが望ましいので、図5から、想定する積層欠陥の面積は、PNダイオード3の有効面積の10%以上となることが望ましい。 To monitor the stacking faults extension, since it is desirable that the shift amount of Vf is 2% or more, from FIG. 5, the area of ​​the stacking faults assumed, be at least 10% of the effective area of ​​the PN diode 3 It is desirable したがって、PNダイオード3の面積は、検出する三角積層欠陥の面積の10倍である0.18mm 以下が望ましい。 Therefore, the area of the PN diode 3 is 10 times the area of the triangle stacking faults detected 0.18 mm 2 or less. PNダイオードの面積が積層欠陥に対して大きすぎると、順方向電流を流した後の順方向電圧Vfのシフト量が小さくなり、積層欠陥の検出感度が低下してしまう。 The area of ​​the PN diode is too large for the stacking fault, a shift amount of the forward voltage Vf after a forward current is reduced, the detection sensitivity of the stacking faults is reduced.

<A−2. <A-2. 動作> Operation>
本発明の前提技術における炭化珪素チップの試験方法を、図6のフローチャートに沿って説明する。 The method of testing the silicon carbide chips in the underlying technique of the present invention will be described with reference to the flowchart of FIG. まず、半導体プロセスにより半導体装置(炭化珪素ウエハ)を作成し(ステップS1)、その後、ウエハテスト工程(ステップS2)、ダイシング工程(ステップS3)、チップテスト工程(ステップS4)を経て、電流通電試験を行う(ステップS5)。 First, create a semiconductor device (silicon carbide wafer) by a semiconductor process (step S1), the then wafer test process (step S2), the dicing process (step S3), and through the chip test process (step S4), and a current conduction test It is carried out (step S5). 電流通電試験では、製品チップに順方向電流を流して積層欠陥を拡張させ、それによる順方向電圧Vfの変動を測定する。 The current conduction test, the product chips to expand the stacking fault A forward current, measuring the variation of the forward voltage Vf due to it. 順方向電圧Vfの変動量が閾値未満である製品チップは良品チップとして選別する(ステップS6)。 Product chip variation amount of the forward voltage Vf is lower than the threshold are selected as good chip (step S6).

ところで、製品チップが大面積化すると、順方向電流ストレスがチップの大面積化に伴って増大し、発熱による順方向電流ストレスの制限によってストレス時間が長時間化する。 Meanwhile, the product chip is large area, a forward current stress increases with the large area of ​​the chip, to prolonged stress time by limiting the forward current stress due to heat generation. また、発熱によってプローブや製品チップ自体が損傷するため、短時間に大電流密度の順方向電流ストレスを印加し積層欠陥を拡張させ、特性変動を評価することは困難である。 Furthermore, since the probe and the product chip itself may be damaged by the heat generated, to expand the applied stacking fault forward current stress of high current density in a short time, it is difficult to evaluate the characteristic variation.

図7は、この問題を解決する本発明の試験方法のフローチャートを示している。 Figure 7 shows a flowchart of a method of testing the present invention to solve this problem. 以下、図7に沿って、本発明の炭化珪素ウエハ(又は炭化珪素チップ)の試験方法を説明する。 Hereinafter, along with FIG. 7, a method for testing the silicon carbide wafer of the present invention (or silicon carbide chips). まず、半導体プロセスにより半導体装置(炭化珪素ウエハ5)を作成する(ステップS11)。 First, a semiconductor device (silicon carbide wafer 5) by a semiconductor process (step S11). 次に、所定のウエハテストを行う(ステップS12)。 Next, a predetermined wafer test (step S12). その後、炭化珪素ウエハ5をダイシングする前に電流通電試験を行う。 Thereafter, the current energizing test before dicing the silicon carbide wafer 5. ここでは、ウエハ面内の全てのPNダイオード3に一括して、あるいはグループ単位で順方向電流を印加し(ステップS13)、順方向電流印加当初から所定時間における順方向電圧Vfのシフト量を測定する。 Here, collectively to all PN diode 3 in the wafer plane, or by applying a forward current in groups (step S13), and measures a shift amount of the forward voltage Vf at a predetermined time after forward current applied initially to.

この際、例えば後述する変形例(図8)の構成を利用して、順方向電流の印加は電極パッド19から行い、各PNダイオード3の順方向電圧Vfのシフト量の測定は、各PNダイオード3に接続した測定パッド20(第2の電極パッド)により行う。 At this time, for example by utilizing the configuration of a modified example to be described later (FIG. 8), the application of a forward current is conducted from the electrode pad 19, the measurement of the shift amount of the forward voltage Vf of the PN diode 3, the PN diode measurement pads 20 connected to the 3 performed by the (second electrode pad).

そして、ウエハ面内の各PNダイオード3のうち、順方向電圧Vfのシフト量が閾値以上であったPNダイオード3を、拡張積層欠陥密度が大きい領域として検出する(ステップS14)。 Then, among the PN diode 3 in the wafer plane, a PN diode 3 shift amount of the forward voltage Vf is greater than or equal to the threshold, is detected as a region extended stacking fault density is large (step S14).

そして、検出した領域に含まれる製品チップを除外チップとして選別する(ステップS15)。 Then, selecting a product chips included in the detected region as negative chips (step S15). その後、ダイシングを行い(ステップS16)、チップテストを行う(ステップS17)。 Thereafter, dicing (step S16), and performs the chip testing (step S17). 最後に、ステップS15で除外チップとして選別したチップ以外のチップを良品チップとして選別する(ステップS18)。 Finally, to screen chips than chips were selected as negative chip in the step S15 as a good chip (step S18).

以上に示したように、本発明の試験方法では、製品チップ(製品チップ領域1)より小面積で、高電流密度の電流ストレスを印加可能なPNダイオード3に高電流密度ストレスを印加することで、短時間に積層欠陥を拡張させ、製品チップの判定を行うことが可能である。 As indicated above, in the test method of the present invention, by a smaller area than the product chip (product chip area 1), applies a high current density stress current stress of the high current density which can be applied PN diode 3 dilates the stacking faults in a short time, it is possible to perform the determination of the product chip. 積層欠陥を拡張させるに必要な温度やストレス条件は、定格電流以上、とくに300A/cm 以上が望ましく、また、180℃〜350℃の高温条件で実施することを特徴とする。 Temperature and stress conditions necessary to expand the stacking faults, rated current or more, especially 300A / cm 2 or more is desirable, also, which comprises carrying out at high temperature of 180 ° C. to 350 ° C.. この加速された条件であれば、ストレス印加時間1分以下で積層欠陥が拡張する。 If this accelerated conditions, the stacking fault is extended in less than one minute stress applied time.

<A−3. <A-3. 変形例> Modification>
なお、拡張積層欠陥密度の測定精度を向上させるには、炭化珪素半導体ウエハ4に多数のPNダイオード3を搭載する必要がある。 Incidentally, in order to improve the measurement accuracy of the extended stacking fault density, it is necessary to mount a large number of PN diode 3 on a silicon carbide semiconductor wafer 4. しかし、PNダイオード3に順次電流を印加すると試験に要する時間が長くなる。 However, the time required for testing and sequentially applying a current to the PN diode 3 becomes longer. そこで、並列配置した複数のPNダイオード3に電極パッド19から一括して電流印加することにより電流通電試験の所要時間を短くすることができる(図8)。 Therefore, it is possible to shorten the time required for the current energizing test by current applied collectively from the electrode pad 19 into a plurality of PN diodes 3 arranged in parallel (Fig. 8). 順方向電流ストレスを印加した後の順方向電圧Vfのシフト量は、測定パッド20を用いて、それぞれのPNダイオード3で評価を行う。 Shift amount of the forward voltage Vf after applying a forward current stress, by using the measurement pad 20 is evaluated at each PN diode 3.

このように、ストレス順方向電流を複数のダイオードに一括して印加することでストレス印加時間を短縮可能である。 Thus, it is possible to reduce the stress application time by applying collectively stress forward current to the plurality of diodes.

なお、上記では、炭化珪素半導体ウエハを形成後、ダイシングを行う前に電流通電試験を行うと説明したが、ダイシングの後、炭化珪素半導体チップとなった状態で電流通電試験を行っても良い。 In the above, after forming a silicon carbide semiconductor wafer, it is described that performs current conduction test before dicing, after dicing may be performed a current conduction test in a condition that the silicon carbide semiconductor chip.

また、図9に示すように、ポリシリコンなどを材料とする温度制御用配線22で各炭化珪素半導体チップ4を囲んでも良い。 Further, as shown in FIG. 9, a temperature controller wires 22 to the polysilicon and the material may surround the silicon carbide semiconductor chip 4. 温度制御用配線22は、アルミなどの金属パッド21とコンタクト23で接続している。 Temperature controller wires 22 are connected with the metal pads 21 and contacts 23, such as aluminum. 金属パッド21に電圧を印加することで、温度制御用配線22は通電し発熱する。 By applying a voltage to the metal pad 21, the temperature controller wires 22 are energized to generate heat. これにより、製品デバイスに長時間の温度ストレスを印加することなく、制御よく配線体を周囲に引き回すことで温度の均一性が向上する。 Thus, without applying a long temperature stress to the component devices, the uniformity of the temperature is improved by routing the control well wiring body around.

<A−4. <A-4. 効果> Effects>
実施の形態1の炭化珪素チップ4(炭化珪素ウエハ5)は、実動作を行う炭化珪素半導体素子が作り込まれる製品チップ領域1と、製品チップ領域1の周囲に設けられる、製品チップ領域1よりも小面積の実動作に関与しないPNダイオード3とを備える。 Silicon carbide chip 4 of the first embodiment (the silicon carbide wafer 5) includes a product chip region 1 silicon carbide semiconductor element for actual operation is built, is provided around the product chip area 1, from the product chip area 1 also comprises a PN diode 3 which is not involved in the actual operation of the small area. したがって、順方向電流をPNダイオード3に流すことで、三角積層欠陥16を拡張させることが可能である。 Thus, by flowing a forward current to the PN diode 3, it is possible to expand the triangular stacking fault 16. そのときの順方向電圧のシフト量を測定すれば、三角積層欠陥16の密度が大きい不良チップを検出することが可能である。 By measuring the shift amount of the forward voltage at that time, it is possible to detect a defective chip density is large triangular stacking fault 16. また、PNダイオード3は製品チップ領域1に比べて小面積であることから、より小電流で三角積層欠陥16の拡張が可能であるため、発熱によるコンタクトピンの破壊を抑制できる。 Moreover, PN diode 3 for because it is a small area compared to product chip area 1, it is possible to expand the triangular stacking fault 16 at a smaller current can be suppressed destruction of the contact pins by heating.

また、PNダイオード3の面積は、PNダイオード3内に発生する一つの三角積層欠陥16の面積の10倍以下とする。 The area of ​​the PN diode 3 is less than 10 times the area of ​​one triangle stacking faults 16 occur PN diode 3. これにより、三角積層欠陥16の拡張に伴う順方向電圧Vfのシフト量が2%以上となるため、高精度に検出することが出来る。 Accordingly, since the shift amount of the forward voltage Vf due to the expansion of triangular stacking fault 16 is 2% or more, can be detected with high accuracy.

また、炭化珪素チップ4は、PNダイオード3の周囲に設けられ、通電により発熱する温度制御用配線22を備えており、炭化珪素チップ4の温度制御が容易に行うことが可能であるため、電流通電試験の時間を短縮することができる。 Further, since the silicon carbide chip 4 is provided around the PN diode 3 is provided with a temperature controller wires 22 which generates heat by energization, it is possible to control the temperature of the silicon carbide chips 4 can be easily performed, current it is possible to shorten the energizing test time.

また、実施の形態1の炭化珪素ウエハ5は、複数のPNダイオード3に順方向電流を印加するための電極パッド19(第1の電極パッド)と、各PNダイオード3に設けられ、電流印加時のPNダイオード3の順方向電圧のシフト量を測定するための測定パッド20(第2の電極パッド)とを備える。 Further, the silicon carbide wafer 5 in the first embodiment, the electrode pads 19 for applying a forward current to a plurality of PN diodes 3 (first electrode pad), provided in each PN diodes 3, when current is applied and a a PN diode 3 forward voltage measurement pad 20 for measuring the shift amount of the (second electrode pad). したがって、電極パッド19から各PNダイオード3に順方向電流を印加し、そのとき順方向電圧のシフト量を測定パッド20で測定することにより、各PNダイオード3における三角積層欠陥16の密度を測定可能であり、それに基づき炭化珪素チップ4の良・不良を判別できる。 Thus, the forward current is applied from the electrode pad 19 to the PN diode 3, by the time of measuring the shift amount of the forward voltage measurement pad 20, capable of measuring the density of triangular stacking fault 16 in each PN diodes 3 , and the can determine the good or bad of the silicon carbide chips 4 on the basis of it.

また、電極パッド19は、複数のPNダイオード3に一括して接続されるので、複数のPNダイオード3に一括して順方向電流を印加することができ、通電試験時間を短縮することができる。 The electrode pads 19, because they are connected collectively to the plurality of PN diodes 3, it is possible to apply a forward current collectively to a plurality of PN diodes 3, it is possible to shorten a current test time.

実施の形態1の炭化珪素チップ4の試験方法は、(a)実施の形態1の炭化珪素チップ4を準備する工程と、(b)炭化珪素チップ4のPNダイオード領域3に順方向電流を印加し、順方向電圧Vfの変化量を測定する工程と、(c)順方向電圧Vfの変化量が所定値以上である場合に、炭化珪素チップ4を不良チップと判断する工程と、を備える。 The method of testing the silicon carbide chip 4 of the first embodiment, applying the steps, a forward current to the PN diode region 3 (b) silicon carbide chip 4 for preparing a silicon carbide chip 4 of the first embodiment (a) and comprises a step of measuring the variation of the forward voltage Vf, and a step of determining (c) and when the change amount of the forward voltage Vf is higher than a predetermined value, the defective chip silicon carbide chip 4. PNダイオード領域3は製品チップ領域1に比べて小面積であるため、製品チップ領域1に対して直接通電試験を行う場合に比べ、小電流で三角積層欠陥16の拡張が可能であり、発熱によるコンタクトピンの破壊を抑制できる。 Because PN diode region 3 is a small area compared to product chip area 1, compared with the case in which a direct current test the product chip region 1, but may be extended triangular stacking fault 16 with a small current, by heating the destruction of the contact pin can be suppressed.

実施の形態1の炭化珪素ウエハ5の試験方法は、(a)実施の形態1の炭化珪素ウエハ5を準備する工程と、(b)炭化珪素ウエハ5の各PNダイオード3に順方向電流を印加し、順方向電圧Vfの変化量を測定する工程と、(c)順方向電圧Vfの変化量が所定値以上であるPNダイオード3に対応する炭化珪素ウエハ5の製品チップ領域1を不良チップと判断する工程と、を備える。 The method of testing the silicon carbide wafer 5 of the first embodiment, applying the steps of preparing, a forward current to each PN diode 3 (b) silicon carbide wafer 5 silicon carbide wafer 5 in the first embodiment (a) and, a step of measuring the variation of the forward voltage Vf, the product chip area 1 of the silicon carbide wafer 5 corresponding to the PN diode 3 and bad chips is (c) the amount of change in the forward voltage Vf is higher than a predetermined value and a step of determining, the. PNダイオード領域3は製品チップ領域1に比べて小面積であるため、製品チップ領域1に対して直接通電試験を行う場合に比べ、小電流で三角積層欠陥16の拡張が可能であり、発熱によるコンタクトピンの破壊を抑制できる。 Because PN diode region 3 is a small area compared to product chip area 1, compared with the case in which a direct current test the product chip region 1, but may be extended triangular stacking fault 16 with a small current, by heating the destruction of the contact pin can be suppressed.

なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。 The present invention is within the scope of the invention, the embodiments and suitable modifications, can be omitted.

1 製品チップ領域、2 PNダイオード配置領域、3 PNダイオード、4 炭化珪素チップ、5 炭化珪素ウエハ、11 SiC基板、12 エピタキシャル層、14 P+拡散領域、15 高濃度P+拡散領域、16 三角積層欠陥、18 層間絶縁膜、19 電極パッド、20 測定パッド、21 金属パッド、22 温度制御用配線、23 コンタクト。 1 product chip area, 2 PN diode arrangement region, 3 PN diode, 4 silicon carbide chips, 5 a silicon carbide wafer, 11 SiC substrate, 12 the epitaxial layer, 14 P + diffusion region, 15 the high concentration P + diffusion region, 16 triangular stacking faults, 18 an interlayer insulating film, 19 an electrode pad, 20 measurement pad, 21 metal pads, 22 temperature controller wires 23 contact.

Claims (10)

  1. 実動作を行う炭化珪素半導体素子が作り込まれる製品チップ領域と、 A product chip area silicon carbide semiconductor element for actual operation is built,
    前記製品チップ領域の周囲に設けられる、前記製品チップ領域よりも小面積の前記実動作に関与しないPNダイオードと、を備える、 Wherein provided around the product chip area, and a PN diode which is not involved in the actual operation of the area smaller than the product chip area,
    炭化珪素チップ。 Silicon carbide chip.
  2. 前記PNダイオードの面積は、前記PNダイオード内に発生する一つの三角積層欠陥の面積の10倍以下である、 The area of ​​the PN diode is less than 10 times the area of ​​the triangle stacking faults one generated in the PN diode in,
    請求項1に記載の炭化珪素チップ。 Silicon carbide chip of claim 1.
  3. 前記PNダイオードの周囲に設けられ、通電により発熱する温度制御用配線をさらに備える、 Wherein provided around the PN diode, further comprising a temperature control wire which generates heat by energization,
    請求項1又は2に記載の炭化珪素チップ。 Silicon carbide chip according to claim 1 or 2.
  4. 実動作を行う炭化珪素半導体素子が作り込まれる複数の製品チップ領域と、 A plurality of product chips area silicon carbide semiconductor element for actual operation is built,
    各前記製品チップ領域の周囲に設けられる、前記製品チップ領域よりも小面積の前記実動作に関与しないPNダイオードと、を備える、 Provided around the said product chip area, and a PN diode which is not involved in the actual operation of the area smaller than the product chip area,
    炭化珪素ウエハ。 Silicon carbide wafer.
  5. 前記PNダイオードの面積は、前記PNダイオード内に発生する一つの三角積層欠陥の面積の10倍以下である、 The area of ​​the PN diode is less than 10 times the area of ​​the triangle stacking faults one generated in the PN diode in,
    請求項4に記載の炭化珪素ウエハ。 Silicon carbide wafer according to claim 4.
  6. 複数の前記PNダイオードに順方向電流を印加するための第1の電極パッドと、 A first electrode pad for applying a forward current to a plurality of said PN diode,
    各前記PNダイオードに設けられ、前記電流印加時の前記PNダイオードの順方向電圧のシフト量を測定するための第2の電極パッドと、を備える、 Provided in each of the PN diode, and a second electrode pads for measuring the shift amount of the forward voltage of the PN diode during the current application,
    請求項4又は5に記載の炭化珪素ウエハ。 Silicon carbide wafer according to claim 4 or 5.
  7. 前記第1の電極パッドは、複数の前記PNダイオードに一括して接続される、 The first electrode pad are connected together in a plurality of the PN diode,
    請求項6に記載の炭化珪素ウエハ。 Silicon carbide wafer according to claim 6.
  8. 各前記PNダイオードの周囲に設けられ、通電により発熱する温度制御用配線をさらに備える、 Provided around each of said PN diode, further comprising a temperature control wire which generates heat by energization,
    請求項4〜7のいずれかに記載の炭化珪素ウエハ。 Silicon carbide wafer according to any one of claims 4-7.
  9. (a)請求項1〜3のいずれかに記載の炭化珪素チップを準備する工程と、 (A) a step of preparing a silicon carbide chip according to claim 1,
    (b)前記炭化珪素チップの前記PNダイオード領域に順方向電流を印加し、順方向電圧の変化量を測定する工程と、 (B) applying a forward current to the PN diode region of the silicon carbide chips, a step of measuring the variation of the forward voltage,
    (c)前記順方向電圧の変化量が所定値以上である場合に、前記炭化珪素チップを不良チップと判断する工程と、を備える、炭化珪素チップの試験方法。 (C) when the change amount of the forward voltage is higher than a predetermined value, and a step of determining the silicon carbide chips and bad chips, a method of testing the silicon carbide chips.
  10. (a)請求項4〜8のいずれかに記載の炭化珪素ウエハを準備する工程と、 (A) providing a silicon carbide wafer according to any one of claims 4-8,
    (b)前記炭化珪素ウエハの各前記PNダイオードに順方向電流を印加し、順方向電圧の変化量を測定する工程と、 (B) applying a forward current to each of said PN diode of the silicon carbide wafer, a step of measuring the variation of the forward voltage,
    (c)前記順方向電圧の変化量が所定値以上である前記PNダイオードに対応する前記炭化珪素ウエハの前記製品チップ領域を不良チップと判断する工程と、を備える、 (C) and a step of determining a defective chip the product chip area of ​​the silicon carbide wafer that variation of the forward voltage corresponding to the PN diode is above a predetermined value,
    炭化珪素ウエハの試験方法。 The method of testing the silicon carbide wafer.
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