JP2014176403A

JP2014176403A - Slot machine

Info

Publication number: JP2014176403A
Application number: JP2013050397A
Authority: JP
Inventors: Toshio Ogura; 敏男小倉
Original assignee: Sankyo Co Ltd
Current assignee: Sankyo Co Ltd
Priority date: 2013-03-13
Filing date: 2013-03-13
Publication date: 2014-09-25

Abstract

PROBLEM TO BE SOLVED: To provide a slot machine capable of enhancing security relating to a random number circuit to be installed.SOLUTION: A slot machine comprises an update monitoring circuit 537 that can monitor: occurrence of frequency abnormality in a clock signal for a random number for updating numerical data held by numerical value holding means of a 16-bit random number circuit 508b; and an update state of the numerical data held by the numerical value holding means. A main control unit 41 performs setting relating to monitoring of a random number circuit before extracting the numerical data (a random number value) from the random number circuit. A CPU 41a to be installed in the main control unit 41 specifies an address corresponding to an area storing data to be read out, on the basis of first information and second information. When specifying the address, the CPU 41a specifies the first information on the basis of a specific value ("F0H" stored as a fixed value) stored in a Q register and specifies the second information designated by a control command. The CPU 41a changes the specific value stored in the Q register on the condition that a prescribed change condition is satisfied.

Description

本発明は、各々が識別可能な複数種類の識別情報を変動表示可能な可変表示装置の表示結果に応じて所定の入賞が発生可能なスロットマシンに関する。 The present invention relates to a slot machine capable of generating a predetermined winning according to a display result of a variable display device capable of variably displaying a plurality of types of identification information each identifiable.

スロットマシンは、一般に、外周部に識別情報としての複数種類の図柄が描かれた複数（通常は３つ）のリールを有する可変表示装置を備えており、まず遊技者のＢＥＴ操作により賭数を設定し、規定の賭数が設定された状態でスタート操作することによりリールの回転が開始し、各リールに対応して設けられた停止ボタンを操作することにより回転を停止する。そして、全てのリールの回転を停止したときに入賞ライン上に予め定められた入賞図柄の組み合わせ（例えば、７−７−７、以下図柄の組み合わせを役とも呼ぶ）が揃ったことによって入賞が発生する。入賞は、スタート操作と同時に行われる内部抽選に当選したことを条件に入賞が可能となる。 A slot machine generally includes a variable display device having a plurality of (usually three) reels on which a plurality of types of symbols as identification information are drawn on the outer periphery, and first, a bet number is determined by a player's BET operation. The reels start to rotate when the start operation is performed with the set number of bets set, and the rotation is stopped by operating a stop button provided corresponding to each reel. When all reels stop rotating, a winning combination is generated when a predetermined winning symbol combination (for example, 7-7-7, hereinafter referred to as a symbol combination) is arranged on the winning line. To do. Winning is possible on condition that the internal lottery performed simultaneously with the start operation is won.

この種のスロットマシンでは、例えば、上記の内部抽選に係る抽選処理など遊技に関して用いる乱数値を生成する乱数回路を搭載したものがある。例えば、特許文献１では、スロットマシンが乱数回路を搭載するように構成し、スロットマシンが搭載する乱数回路の乱数クロック発生回路の動作不良を検出可能に構成することが記載されている。 Some slot machines of this type are equipped with a random number circuit for generating random values used for games such as the lottery processing related to the internal lottery. For example, Patent Document 1 describes that a slot machine is configured to be equipped with a random number circuit, and that a malfunction in a random number clock generation circuit of the random number circuit mounted in the slot machine can be detected.

特開２００５−１９２９１６号公報JP-A-2005-192916

特許文献１に記載されたスロットマシンでは、乱数回路の乱数クロック発生回路の動作不良を検出することによって、乱数用クロック信号の周波数の異常の発生を監視することができる。しかしながら、乱数回路が乱数値として更新する数値データの更新状態を監視することはできず、スロットマシンが搭載する乱数回路に関してセキュリティ対策が十分であるとは言えない可能性がある。 In the slot machine described in Patent Document 1, the occurrence of abnormality in the frequency of the random number clock signal can be monitored by detecting the malfunction of the random number clock generation circuit of the random number circuit. However, the update state of numerical data that the random number circuit updates as a random number value cannot be monitored, and it may not be said that security measures are sufficient for the random number circuit mounted in the slot machine.

本発明は、このような問題点に着目してなされたものであり、搭載する乱数回路に関するセキュリティ性を向上させることができるスロットマシンを提供することを目的とする。 The present invention has been made paying attention to such problems, and an object of the present invention is to provide a slot machine capable of improving the security related to a random number circuit to be mounted.

上記課題を解決するために、本発明の請求項１に記載のスロットマシンは、
遊技用価値（メダル）を用いて１ゲームに対して所定数の賭数を設定することによりゲームが開始可能となるとともに、各々が識別可能な複数種類の識別情報を変動表示可能な可変表示装置（リール２Ｌ、２Ｃ、２Ｒ）に表示結果が導出されることにより１ゲームが終了し、該可変表示装置の表示結果に応じて入賞が発生可能とされたスロットマシン（スロットマシン１）であって、
乱数値となる数値データを生成する乱数回路（乱数回路５０８ｂ）を内蔵し、遊技の制御を行う遊技制御手段（メイン制御部４１）と、
ゲームを開始させるときに操作される開始操作手段（スタートスイッチ７）と、
を備え、
前記乱数回路（乱数回路５０８ｂ）は、前記開始操作手段（スタートスイッチ７）が操作されたときに更新した数値データを保持する数値保持手段（ハードラッチ乱数値レジスタ）を含み、
前記遊技制御手段は、
ゲームを開始可能な状態（規定数の賭数が設定されている状態）において前記開始操作手段（スタートスイッチ７）の操作を検出したときに、前記数値保持手段（ハードラッチ乱数値レジスタ）により保持された数値データを用いて入賞の発生を許容するか否かを決定する事前決定手段（内部抽選）と、
前記数値保持手段（ハードラッチ乱数値レジスタ）が保持する数値データを更新するための乱数用クロック信号の周波数の異常（外部クロック周波数異常）の発生と、前記数値保持手段（ハードラッチ乱数値レジスタ）が保持する数値データの更新状態（更新異常）と、を監視可能な乱数回路監視手段（更新監視回路５３７）と、
前記乱数回路監視手段（更新監視回路５３７）による監視対象の設定を行う乱数回路設定手段（プログラム管理エリアの乱数クロック監視設定（ＫＲＣＳ）のビット１−０の設定値に従った監視周波数の設定）と、
特定値（アドレス指定値）を格納する格納手段（Ｑレジスタ）と、
制御命令に従って遊技の進行を制御する制御用ＣＰＵ（ＣＰＵ４１ａ）と、
を含み、
前記乱数回路設定手段は、前記乱数回路から数値データを抽出するタイミングよりも前に、前記乱数回路監視手段による監視に関する設定を行い（メイン制御部４１は、スロットマシン１への電源投入時に乱数回路５０８ｂに関する設定をハードウェア的に行い、その後に、ユーザプログラムを開始する）、
前記制御用ＣＰＵ（ＣＰＵ４１ａ）は、
第１情報（データ格納領域の上位アドレス）と第２情報（データ格納領域の下位アドレス）とに基づいて、読み出しまたは書き込みの対象となるデータ格納領域に対応するアドレスを特定し、該アドレスを特定するときに、前記格納手段（Ｑレジスタ）に格納された特定値（アドレス指定値）に基づいて前記第１情報（データ格納領域の上位アドレス）を特定するとともに、制御命令で指定された前記第２情報（データ格納領域の下位アドレス）を特定し（例えば、ＣＰＵ４１ａは、Ｑレジスタに設定されたＦ０Ｈと、ＬＤＱコマンドで指定された２０Ｈと、に基づいて、データ格納領域のアドレスＦ０２０Ｈを特定し、アドレスＦ０２０Ｈに対応するデータ格納領域からデータａを抽出する）、
前記遊技制御手段（メイン制御部４１）は、所定の変更条件が成立したとき（起動時、内蔵レジスタ設定後）に、前記格納手段（Ｑレジスタ）に格納されている前記特定値（アドレス指定値）を変更する特定値変更手段（起動時にＦＥＨを設定し、内蔵レジスタ設定後にＦ０Ｈに変更する）をさらに備える
ことを特徴としている。
この特徴によれば、乱数用クロック信号の周波数の異常の発生を監視するとともに数値データの更新状態も監視できるので、スロットマシンが搭載する乱数回路に関するセキュリティ性を向上させることができる。また、セキュリティ性の高い乱数回路により生成された数値データを用いて事前決定手段により入賞の発生を許容するか否かが決定されるので、遊技の公平性を高めることができる。また、データを読み出す際またはデータを書き込む際に用いるアドレスの一部を構成する第１の情報が特定値として予め格納手段に格納されており、格納手段に格納された特定値に基づいてアドレスが特定されるため、アドレスを指定するためのプログラムの無駄を削減することができる。また、所定の変更条件が成立することで格納手段に格納されている特定値が変更されるので、制御状況に応じて制御用ＣＰＵが特定する第１の情報を変更することができる。
尚、制御用ＣＰＵは、第１情報と第２情報とに基づいて、読み出し対象となるデータが格納されたデータ格納領域に対応するアドレスを特定する構成でも良いし、書き込み対象となるデータを書き込むデータ格納領域に対応するアドレスを特定する構成でも良い。 In order to solve the above-described problem, a slot machine according to claim 1 of the present invention provides:
A variable display device capable of starting a game by setting a predetermined number of bets for one game using a game value (medal), and capable of variably displaying a plurality of types of identification information each of which can be identified A slot machine (slot machine 1) in which one game is completed when a display result is derived to (reels 2L, 2C, 2R) and a winning can be generated according to the display result of the variable display device. ,
A game control means (main control unit 41) for controlling a game, incorporating a random number circuit (random number circuit 508b) for generating numerical data to be a random value;
A start operation means (start switch 7) operated when starting the game;
With
The random number circuit (random number circuit 508b) includes numerical value holding means (hard latch random number value register) for holding numerical data updated when the start operation means (start switch 7) is operated,
The game control means includes
When the operation of the start operation means (start switch 7) is detected in a state where a game can be started (a state where a specified number of bets is set), the value is held by the numerical value holding means (hard latch random number value register) Pre-determining means (internal lottery) for determining whether or not to allow the occurrence of winning using the numerical data that has been made,
Occurrence of abnormality in the frequency of a random number clock signal (external clock frequency abnormality) for updating numerical data held by the numerical value holding means (hard latch random number value register), and the numerical value holding means (hard latch random number value register) Random number circuit monitoring means (update monitoring circuit 537) capable of monitoring the update state (update abnormality) of the numerical data held by
Random number circuit setting means for setting a monitoring target by the random number circuit monitoring means (update monitoring circuit 537) (setting of monitoring frequency according to the setting value of bits 1-0 of the random number clock monitoring setting (KRCS) in the program management area) When,
Storage means (Q register) for storing a specific value (address designation value);
A control CPU (CPU 41a) for controlling the progress of the game according to the control command;
Including
The random number circuit setting means performs setting related to monitoring by the random number circuit monitoring means before the timing of extracting numerical data from the random number circuit (the main control unit 41 sets the random number circuit when the slot machine 1 is turned on. 508b is set in hardware, and then the user program is started)
The control CPU (CPU 41a)
Based on the first information (the upper address of the data storage area) and the second information (the lower address of the data storage area), the address corresponding to the data storage area to be read or written is specified, and the address is specified The first information (higher address of the data storage area) is specified based on the specified value (address specification value) stored in the storage means (Q register), and the first information specified by the control instruction is specified. 2 information (lower address of the data storage area) is specified (for example, the CPU 41a specifies the address F020H of the data storage area based on F0H set in the Q register and 20H specified by the LDQ command) , Data a is extracted from the data storage area corresponding to the address F020H),
The game control means (main control unit 41) is configured to store the specific value (address specification value) stored in the storage means (Q register) when a predetermined change condition is satisfied (at startup, after setting of the internal register). ) Is further provided with specific value changing means (set FEH at start-up and change to F0H after setting the built-in register).
According to this feature, since the occurrence of abnormality in the frequency of the random number clock signal can be monitored and the update state of the numerical data can be monitored, the security of the random number circuit installed in the slot machine can be improved. In addition, it is possible to increase the fairness of the game because it is determined whether or not the winning is permitted by the predetermining means using the numerical data generated by the highly secure random number circuit. In addition, first information constituting a part of an address used when reading or writing data is stored in advance in the storage unit as a specific value, and the address is determined based on the specific value stored in the storage unit. Therefore, the waste of the program for designating the address can be reduced. Moreover, since the specific value stored in the storage means is changed when a predetermined change condition is satisfied, the first information specified by the control CPU can be changed according to the control situation.
The control CPU may be configured to identify an address corresponding to the data storage area in which the data to be read is stored based on the first information and the second information, or write the data to be written. A configuration may be used in which an address corresponding to the data storage area is specified.

本発明の手段１に記載のスロットマシンは、請求項１に記載のスロットマシンであって、
前記遊技制御手段（メイン制御部４１）は、
該遊技制御手段の起動時に、該遊技制御手段の設定データ（内蔵レジスタ）を初期化する設定データ初期化手段（内蔵レジスタの初期化）と、
前記設定データ初期化手段が前記設定データ（内蔵レジスタ）を初期化する前に、前記設定データが格納された領域（内蔵レジスタエリア）のアドレスを構成する値（ＦＥＨ）を前記特定値として前記格納手段（Ｑレジスタ）に設定する特定値設定手段と、
を含む
ことを特徴としている。
この特徴によれば、遊技制御手段の設定データを初期化する前に、初期化する設定データが格納された領域のアドレスの一部を構成する値が特定値として格納手段に設定され、格納手段に格納された特定値に基づいて初期化する設定データのアドレスが特定されるため、初期化する設定データのアドレスを指定するためのプログラムの無駄を削減することができる。 The slot machine according to means 1 of the present invention is the slot machine according to claim 1,
The game control means (main control unit 41)
Setting data initialization means (initialization of the built-in register) for initializing setting data (built-in register) of the game control means at the time of starting the game control means;
Before the setting data initialization means initializes the setting data (built-in register), the value (FEH) constituting the address of the area (built-in register area) in which the setting data is stored is stored as the specific value. Specific value setting means to be set in the means (Q register);
It is characterized by including.
According to this feature, before initializing the setting data of the game control means, a value constituting a part of the address of the area in which the setting data to be initialized is stored is set as the specific value in the storage means. Since the address of the setting data to be initialized is specified based on the specific value stored in, the waste of the program for specifying the address of the setting data to be initialized can be reduced.

本発明の手段２に記載のスロットマシンは、請求項１または手段１に記載のスロットマシンであって、
前記遊技制御手段は、
異常を検出する異常検出手段（各種エラーの検知）と、
前記異常検出手段が異常（エラー）を検出したときに、遊技の進行が不能化されるエラー状態に制御するエラー状態制御手段（エラー状態への移行）と、
前記エラー状態を解除するエラー状態解除手段（エラー状態の解除）と、
を含み、
前記特定値変更手段は、前記エラー状態に制御するとき及び前記エラー状態を解除するときに前記特定値（Ｑレジスタに格納されるデータ格納領域の上位アドレス）を変更する
ことを特徴としている。
この特徴によれば、遊技の進行が許容される通常状態から遊技の進行が不能化されるエラー状態に移行したときに特定値が変更され、当該エラー状態が解除されたときにさらに特定値が変更されるので、通常状態において用いるデータのアドレスを指定するためのプログラム、エラー状態において用いるデータのアドレスを指定するためのプログラムの双方の無駄を削減することができる。 The slot machine according to means 2 of the present invention is the slot machine according to claim 1 or means 1, wherein
The game control means includes
Anomaly detection means for detecting anomalies (detection of various errors),
When the abnormality detection means detects an abnormality (error), an error state control means (transition to an error state) that controls to an error state in which the progress of the game is disabled,
An error state canceling means for canceling the error state (error state canceling);
Including
The specific value changing means changes the specific value (the upper address of the data storage area stored in the Q register) when controlling to the error state and releasing the error state.
According to this feature, the specific value is changed when a transition is made from the normal state where the progress of the game is allowed to an error state where the progress of the game is disabled, and the specific value is further increased when the error state is released. Since the change is made, it is possible to reduce the waste of both the program for designating the address of data used in the normal state and the program for designating the address of data used in the error state.

本発明の手段３に記載のスロットマシンは、請求項１、手段１または２のいずれかに記載のスロットマシンであって、
前記乱数回路（乱数回路５０８ｂ）は、複数種類の数値データ（チャネルＲＬ０〜３がそれぞれ生成する乱数）を生成可能であり、
前記遊技制御手段は、
遊技の進行を所定期間にわたり遅延させる遅延状態（フリーズ状態）に制御する遅延状態制御手段（メイン制御部４１によりフリーズ状態の制御）と、
前記遅延状態（フリーズ状態）に関する決定を行う遅延状態関連決定手段（フリーズ抽選）と、
を含み、
前記遅延状態関連決定手段は、前記事前決定手段（内部抽選）が用いる数値データ（チャネルＲＬ０が生成する乱数）とは異なる種類の数値データ（チャネルＲＬ１〜３が生成する乱数）を用いて前記遅延状態（フリーズ状態）に関する決定を行う
ことを特徴としている。
この特徴によれば、乱数回路が生成する数値データを遅延状態関連決定手段による決定にも利用することができる。この際、事前決定手段とは別の数値データが用いられるので、事前決定手段が用いる数値データと遅延状態関連決定手段が用いる数値データとが同期してしまうことを防止できる。 The slot machine according to means 3 of the present invention is the slot machine according to claim 1, means 1 or 2,
The random number circuit (random number circuit 508b) can generate a plurality of types of numerical data (random numbers generated by the channels RL0 to RL3),
The game control means includes
Delay state control means (control of the freeze state by the main control unit 41) for controlling the game state to a delay state (freeze state) that delays the progress of the game over a predetermined period;
A delay state-related determining means (freeze lottery) for determining the delay state (freeze state);
Including
The delay state association determining means uses the numerical data (random numbers generated by the channels RL1 to 3) different from the numerical data (random numbers generated by the channel RL0) used by the prior determination means (internal lottery). It is characterized by making decisions regarding the delay state (freeze state).
According to this feature, the numerical data generated by the random number circuit can be used for determination by the delay state related determination means. At this time, numerical data different from the pre-determining means is used, so that it is possible to prevent the numerical data used by the pre-determining means and the numerical data used by the delay state related determining means from being synchronized.

本発明が適用された実施例１のスロットマシンの正面図である。It is a front view of the slot machine of Example 1 to which the present invention was applied. スロットマシンの内部構造を示す斜視図である。It is a perspective view which shows the internal structure of a slot machine. リールの図柄配列を示す図である。It is a figure which shows the symbol arrangement | sequence of a reel. スロットマシンの構成を示すブロック図である。It is a block diagram which shows the structure of a slot machine. メイン制御部の構成を示すブロック図である。It is a block diagram which shows the structure of a main control part. メイン制御部におけるアドレスマップの一例を示す図である。It is a figure which shows an example of the address map in a main control part. プログラム管理エリアの主要部分を例示する図である。It is a figure which illustrates the main part of a program management area. 内蔵レジスタの主要部分を例示する図である。It is a figure which illustrates the principal part of a built-in register. 内蔵レジスタの主要部分を例示する図である。It is a figure which illustrates the principal part of a built-in register. 内蔵レジスタの主要部分を例示する図である。It is a figure which illustrates the principal part of a built-in register. ヘッダ（ＫＨＤＲ）における設定データと動作との対応関係を例示する図である。It is a figure which illustrates the correspondence of the setting data and operation | movement in a header (KHDR). プログラムコードエンドアドレス（ＫＰＣＥ）、プログラムコードスタートアドレス２（ＫＰＣＳ２）、およびプログラムコードエンドアドレス２（ＫＰＣＥ２）における設定内容の一例を示す図である。It is a figure which shows an example of the setting content in a program code end address (KPCE), a program code start address 2 (KPCS2), and a program code end address 2 (KPCE2). リセット設定（ＫＲＥＳ）における設定内容の一例を示す図である。It is a figure which shows an example of the setting content in reset setting (KRES). １６ビット乱数初期設定１（ＫＲＬ１）のにおける設定内容の一例を示す図である。It is a figure which shows an example of the setting content in 16 bit random number initial setting 1 (KRL1). １６ビット乱数初期設定２（ＫＲＬ２）における設定内容の一例を示す図である。It is a figure which shows an example of the setting content in 16 bit random number initial setting 2 (KRL2). １６ビット乱数初期設定３（ＫＲＬ３）のにおける設定内容の一例を示す図である。It is a figure which shows an example of the setting content in 16 bit random number initial setting 3 (KRL3). ８ビット乱数初期設定１（ＫＲＳ１）のにおける設定内容の一例を示す図である。It is a figure which shows an example of the setting content in 8-bit random number initial setting 1 (KRS1). ８ビット乱数初期設定２（ＫＲＳ２）のにおける設定内容の一例を示す図である。It is a figure which shows an example of the setting content in 8-bit random number initial setting 2 (KRS2). セキュリティ時間設定（ＫＳＥＳ）における設定内容の一例を示す図である。It is a figure which shows an example of the setting content in security time setting (KSES). 乱数クロック監視設定（ＫＲＣＳ）における設定内容の一例を示す図である。It is a figure which shows an example of the setting content in random number clock monitoring setting (KRCS). 内部情報レジスタの構成例等を示す図である。It is a figure which shows the structural example etc. of an internal information register. ８ビット乱数回路の一構成例を示すブロック図である。It is a block diagram which shows the example of 1 structure of an 8-bit random number circuit. １６ビット乱数回路の一構成例を示すブロック図である。It is a block diagram which shows one structural example of a 16-bit random number circuit. ＲＬ０ハードラッチ選択レジスタ０（ＲＬ０ＬＳ０）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure example and setting content of RL0 hard latch selection register 0 (RL0LS0). ＲＬ０ハードラッチ選択レジスタ１（ＲＬ０ＬＳ１）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure example and setting content of RL0 hard latch selection register 1 (RL0LS1). ＲＬｎハードラッチ選択レジスタ（ＲＬｎＬＳ）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure of a RLn hard latch selection register (RLnLS), and an example of a setting content. ＲＳハードラッチ選択レジスタ０（ＲＳＬＳ０）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure example and setting content of RS hard latch selection register 0 (RSLS0). ＲＳハードラッチ選択レジスタ１（ＲＳＬＳ１）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure example and setting content of RS hard latch selection register 1 (RSLS1). ＲＬ割り込み制御レジスタ０（ＲＬＩＣ０）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure of RL interruption control register 0 (RLIC0), and an example of the setting content. ＲＬ割り込み制御レジスタ１（ＲＬＩＣ１）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure example and setting content of RL interrupt control register 1 (RLIC1). ＲＳ割り込み制御レジスタ（ＲＳＩＣ）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure of a RS interruption control register (RSIC), and an example of setting content. ＲＬｎ最大値設定レジスタ（ＲＬｎＭＸ）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure of a RLn maximum value setting register (RLnMX), and an example of the setting content. ＲＳｎ最大値設定レジスタ（ＲＳｎＭＸ）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure example of RSn maximum value setting register (RSnMX), and a setting content. 乱数列変更レジスタ（ＲＤＳＣ）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure example and setting content of a random number sequence change register (RDSC). 乱数ソフトラッチレジスタ（ＲＤＳＬ）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure example and setting content of a random number soft latch register (RDSL). 乱数ソフトラッチフラグレジスタ（ＲＤＳＦ）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure of a random number soft latch flag register (RDSF), and an example of the setting content. ＲＬｎソフトラッチ乱数値レジスタ（ＲＬｎＳＶ）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure of a RLn soft latch random number value register (RLnSV), and an example of setting content. ＲＳｎソフトラッチ乱数値レジスタ（ＲＳｎＳＶ）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure example of RSn soft latch random number value register (RSnSV), and a setting content. ＲＬハードラッチフラグレジスタ０（ＲＬＨＦ０）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure of RL hard latch flag register 0 (RLHF0), and an example of the setting content. ＲＬハードラッチフラグレジスタ１（ＲＬＨＦ１）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure example and setting content of RL hard latch flag register 1 (RLHF1). ＲＳハードラッチフラグレジスタ（ＲＳＨＦ）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure example and setting content of RS hard latch flag register (RSHF). ＲＬ０ハードラッチ乱数値レジスタｍ（ＲＬ０ｍＨＶ）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure of a RL0 hard latch random number value register m (RL0mHV), and an example of setting content. ＲＬ１ハードラッチ乱数値レジスタｍ（ＲＬ１ｍＨＶ）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure of a RL1 hard latch random number value register m (RL1mHV), and an example of setting content. ＲＬ２ハードラッチ乱数値レジスタｍ（ＲＬ２ｍＨＶ）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure of a RL2 hard latch random number value register m (RL2mHV), and an example of setting content. ＲＬ３ハードラッチ乱数値レジスタｍ（ＲＬ３ｍＨＶ）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure of a RL3 hard latch random number value register m (RL3mHV), and an example of the setting content. ＲＳｎハードラッチ乱数値レジスタ（ＲＳｎＨＶ）の構成例および設定内容の一例を示す説明図である。It is explanatory drawing which shows an example of a structure example of RSn hard latch random number value register (RSnHV), and a setting content. リセット設定（ＫＲＥＳ）での設定内容によるリセット動作の違いを説明するための説明図である。It is explanatory drawing for demonstrating the difference in the reset operation by the setting content by reset setting (KRES). 内蔵レジスタを初期化する際にアドレスを指定する方法、内蔵ＲＡＭ領域に格納されているデータを読み出す際にアドレスを指定する方法の例を示す説明図である。It is explanatory drawing which shows the example of the method of designating an address when initializing a built-in register, and the method of designating an address when reading the data stored in a built-in RAM area. メイン制御部が実行する起動処理（メイン）の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the starting process (main) which a main control part performs. メイン制御部が実行するゲーム処理の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the game process which a main control part performs. メイン制御部が実行する乱数取得処理の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the random number acquisition process which a main control part performs. メイン制御部が実行する内部抽選処理の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the internal lottery process which a main control part performs. メイン制御部が実行する電断処理（メイン）の制御内容を示すフローチャートである。It is a flowchart which shows the control content of the power interruption process (main) which a main control part performs.

本発明に係るスロットマシンを実施するための形態を実施例に基づいて以下に説明する。 A mode for carrying out a slot machine according to the present invention will be described below based on examples.

本発明が適用されたスロットマシンの実施例を図面を用いて説明すると、本実施例のスロットマシン１は、図２に示すように、前面が開口する筐体１ａと、この筐体１ａの側端に回動自在に枢支された前面扉１ｂと、から構成されている。 An embodiment of a slot machine to which the present invention is applied will be described with reference to the drawings. As shown in FIG. 2, a slot machine 1 according to the present embodiment includes a housing 1a having an open front surface and a side of the housing 1a. And a front door 1b pivotally supported at the end.

本実施例のスロットマシン１の筐体１ａの内部には、図２に示すように、外周に複数種の図柄が配列されたリール２Ｌ、２Ｃ、２Ｒ（以下、左リール、中リール、右リール）が水平方向に並設されており、図１に示すように、これらリール２Ｌ、２Ｃ、２Ｒに配列された図柄のうち連続する３つの図柄が前面扉１ｂに設けられた透視窓３から見えるように配置されている。 Inside the casing 1a of the slot machine 1 of the present embodiment, as shown in FIG. 2, reels 2L, 2C and 2R (hereinafter referred to as a left reel, a middle reel and a right reel) in which a plurality of types of symbols are arranged on the outer periphery. ) Are juxtaposed in the horizontal direction, and as shown in FIG. 1, three consecutive symbols out of the symbols arranged on the reels 2L, 2C, 2R can be seen from the see-through window 3 provided on the front door 1b. Are arranged as follows.

リール２Ｌ、２Ｃ、２Ｒの外周部には、図３に示すように、それぞれ「黒７」、「網７（図中網掛け７）」、「白７」、「ＢＡＲ」、「リプレイ」、「プラム」、「スイカ」、「チェリー」、「ベル」、「オレンジ」といった互いに識別可能な複数種類の図柄が所定の順序で、それぞれ２１個ずつ描かれている。リール２Ｌ、２Ｃ、２Ｒの外周部に描かれた図柄は、前面扉１ｂのリールパネル１ｃ略中央に設けられた透視窓３において各々上中下三段に表示される。 As shown in FIG. 3, on the outer periphery of the reels 2L, 2C, and 2R, “black 7”, “net 7 (shaded 7 in the figure)”, “white 7”, “BAR”, “replay”, A plurality of types of mutually distinguishable symbols such as “plum”, “watermelon”, “cherry”, “bell”, and “orange” are drawn in a predetermined order. The symbols drawn on the outer peripheries of the reels 2L, 2C, and 2R are displayed in upper, middle, and lower three stages in the see-through window 3 provided in the approximate center of the reel panel 1c of the front door 1b.

各リール２Ｌ、２Ｃ、２Ｒは、各々対応して設けられリールモータ３２Ｌ、３２Ｃ、３２Ｒ（図４参照）によって回転させることで、各リール２Ｌ、２Ｃ、２Ｒの図柄が透視窓３に連続的に変化しつつ表示されるとともに、各リール２Ｌ、２Ｃ、２Ｒの回転を停止させることで、透視窓３に３つの連続する図柄が表示結果として導出表示されるようになっている。 The reels 2L, 2C, and 2R are provided in correspondence with each other and rotated by reel motors 32L, 32C, and 32R (see FIG. 4), so that the symbols of the reels 2L, 2C, and 2R are continuously provided in the see-through window 3. In addition to being displayed while changing, by stopping the rotation of the reels 2L, 2C, and 2R, three consecutive symbols are derived and displayed on the fluoroscopic window 3 as display results.

リール２Ｌ、２Ｃ、２Ｒの内側には、リール２Ｌ、２Ｃ、２Ｒそれぞれに対して、基準位置を検出するリールセンサ３３Ｌ、３３Ｃ、３３Ｒと、リール２Ｌ、２Ｃ、２Ｒを背面から照射するリールＬＥＤ５５と、が設けられている。また、リールＬＥＤ５５は、リール２Ｌ、２Ｃ、２Ｒの連続する３つの図柄に対応する１２のＬＥＤからなり、各図柄をそれぞれ独立して照射可能とされている。 Inside the reels 2L, 2C, and 2R are reel sensors 33L, 33C, and 33R that detect a reference position for each of the reels 2L, 2C, and 2R, and a reel LED 55 that irradiates the reels 2L, 2C, and 2R from the back side. , Is provided. The reel LED 55 includes 12 LEDs corresponding to three consecutive symbols of the reels 2L, 2C, and 2R, and can irradiate each symbol independently.

前面扉１ｂにおける各リール２Ｌ、２Ｃ、２Ｒに対応する位置には、リール２Ｌ、２Ｃ、２Ｒを前面側から透視可能とする横長長方形状の透視窓３が設けられており、該透視窓３を介して遊技者側から各リール２Ｌ、２Ｃ、２Ｒが視認できるようになっている。 At the position corresponding to each of the reels 2L, 2C, and 2R on the front door 1b, a horizontally-long rectangular see-through window 3 that allows the reels 2L, 2C, and 2R to be seen through from the front side is provided. The reels 2L, 2C, and 2R can be visually recognized from the player side.

前面扉１ｂには、図１に示すように、メダルを投入可能なメダル投入部４、メダルが払い出されるメダル払出口９、クレジット（遊技者所有の遊技用価値として記憶されているメダル数）を用いて、その範囲内において遊技状態に応じて定められた規定数の賭数のうち最大の賭数（本実施例ではいずれの遊技状態においても３）を設定する際に操作されるＭＡＸＢＥＴスイッチ６、クレジットとして記憶されているメダル及び賭数の設定に用いたメダルを精算する（クレジット及び賭数の設定に用いた分のメダルを返却させる）際に操作される精算スイッチ１０、ゲームを開始する際に操作されるスタートスイッチ７、リール２Ｌ、２Ｃ、２Ｒの回転を各々停止する際に操作されるストップスイッチ８Ｌ、８Ｃ、８Ｒ、演出に用いるための演出用スイッチ５６が遊技者により操作可能にそれぞれ設けられている。 As shown in FIG. 1, on the front door 1b, there are a medal insertion portion 4 into which medals can be inserted, a medal payout exit 9 from which medals are paid out, and credits (the number of medals stored as a player's own game value). The MAXBET switch 6 that is operated when setting the maximum bet number (3 in any game state in the present embodiment) among the specified number of bets determined according to the game state within the range. The settlement switch 10 that is operated when the medals stored as credits and the medals used for setting the number of bets are settled (the medals used for setting the credits and the number of bets are returned), and the game is started. Start switch 7 that is operated at the time, and stop switches 8L, 8C, and 8R that are operated when the rotation of the reels 2L, 2C, and 2R is stopped, respectively, for performance. Use the switch 56 are respectively provided so as to be operated by the player.

尚、本実施例では、回転を開始した３つのリール２Ｌ、２Ｃ、２Ｒのうち、最初に停止するリールを第１停止リールと称し、また、その停止を第１停止と称する。同様に、２番目に停止するリールを第２停止リールと称し、また、その停止を第２停止と称し、３番目に停止するリールを第３停止リールと称し、また、その停止を第３停止あるいは最終停止と称する。 In this embodiment, among the three reels 2L, 2C, and 2R that have started to rotate, the reel that stops first is referred to as a first stop reel, and the stop is referred to as a first stop. Similarly, the reel that stops second is called the second stop reel, the stop is called second stop, the reel that stops third is called the third stop reel, and the stop is the third stop. Alternatively, it is called final stop.

また、前面扉１ｂには、図１に示すように、クレジットとして記憶されているメダル枚数が表示されるクレジット表示器１１、入賞の発生により払い出されたメダル枚数やエラー発生時にその内容を示すエラーコード等が表示される遊技補助表示器１２、賭数が１設定されている旨を点灯により報知する１ＢＥＴＬＥＤ１４、賭数が２設定されている旨を点灯により報知する２ＢＥＴＬＥＤ１５、賭数が３設定されている旨を点灯により報知する３ＢＥＴＬＥＤ１６、メダルの投入が可能な状態を点灯により報知する投入要求ＬＥＤ１７、スタートスイッチ７の操作によるゲームのスタート操作が有効である旨を点灯により報知するスタート有効ＬＥＤ１８、ウェイト（前回のゲーム開始から一定期間経過していないためにリールの回転開始を待機している状態）中である旨を点灯により報知するウェイト中ＬＥＤ１９、後述するリプレイゲーム中である旨を点灯により報知するリプレイ中ＬＥＤ２０が設けられた遊技用表示部１３が設けられている。 Further, as shown in FIG. 1, the front door 1b shows a credit indicator 11 for displaying the number of medals stored as credits, the number of medals paid out due to the occurrence of a winning, and the contents when an error occurs. An auxiliary game indicator 12 for displaying an error code or the like, 1 BETLED 14 for informing that the bet number is set to 1 by lighting, 2 BETLED 15 for informing that the bet number is set to 2, and 3 betting numbers being set A 3BET LED 16 for notifying that the game has been performed, an insertion request LED 17 for notifying that a medal can be inserted by lighting, and a start valid LED 18 for notifying that the game start operation by operating the start switch 7 is effective. , Wait (reel rotation starts because a certain period has not elapsed since the start of the previous game Waiting to have state) in wait for notifying by lighting the effect that in LED 19, a game display section 13 in the replay LED20 is provided for informing it is provided by lighting the effect that during replay game, which will be described later.

ＭＡＸＢＥＴスイッチ６の内部には、ＭＡＸＢＥＴスイッチ６の操作による賭数の設定操作が有効である旨を点灯により報知するＢＥＴスイッチ有効ＬＥＤ２１（図４参照）が設けられており、ストップスイッチ８Ｌ、８Ｃ、８Ｒの内部には、該当するストップスイッチ８Ｌ、８Ｃ、８Ｒによるリールの停止操作が有効である旨を点灯により報知する左、中、右停止有効ＬＥＤ２２Ｌ、２２Ｃ、２２Ｒ（図４参照）がそれぞれ設けられている。 Inside the MAXBET switch 6, there is provided a BET switch valid LED 21 (see FIG. 4) for notifying that the setting operation of the bet amount by the operation of the MAXBET switch 6 is valid, and stop switches 8L, 8C, The left, middle, and right stop valid LEDs 22L, 22C, and 22R (see FIG. 4) are provided inside the 8R to notify that the reel stop operation by the corresponding stop switches 8L, 8C, and 8R is valid by lighting. It has been.

また、前面扉１ｂにおけるストップスイッチ８Ｌ、８Ｃ、８Ｒの下方には、スロットマシン１のタイトルや後述する配当表１などが印刷された下部パネルが設けられている。 Further, below the stop switches 8L, 8C, and 8R on the front door 1b, a lower panel on which a title of the slot machine 1 and a payout table 1 to be described later are printed is provided.

前面扉１ｂの内側には、図２に示すように、所定のキー操作により後述するエラー状態及び後述する打止状態を解除するためのリセット操作を検出するリセットスイッチ２３（図４参照）、後述する設定値の変更中や設定値の確認中にその時点の設定値が表示される設定値表示器２４、後述のＢＢ終了時に打止状態（リセット操作がなされるまでゲームの進行が規制される状態）に制御する打止機能の有効／無効を選択するための打止スイッチ３６ａ、後述のＢＢ終了時に自動精算処理（クレジットとして記憶されているメダルを遊技者の操作によらず精算（返却）する処理）に制御する自動精算機能の有効／無効を選択するための自動精算スイッチ３６ｂ、メダル投入部４から投入されたメダルの流路を、筐体１ａ内部に設けられた後述のホッパータンク３４ａ側またはメダル払出口９側のいずれか一方に選択的に切り替えるための流路切替ソレノイド３０（図４参照）、メダル投入部４から投入され、ホッパータンク３４ａ側に流下したメダルを検出する投入メダルセンサ３１（図４参照）を有するメダルセレクタ２９、前面扉１ｂの開放状態を検出するドア開放検出スイッチ２５（図４参照）が設けられている。 As shown in FIG. 2, a reset switch 23 (see FIG. 4) for detecting a reset operation for releasing an error state described later and a stop state described later by a predetermined key operation is provided inside the front door 1b. The setting value display 24 displays the setting value at that time while the setting value to be changed or the confirmation of the setting value is being confirmed, and the progress of the game is regulated until a reset operation is performed at the end of the BB described later. A stop switch 36a for selecting whether to enable / disable the stop function controlled to the state), automatic settlement processing at the end of BB described later (medal stored as credits is settled (returned) regardless of the player's operation) The automatic settlement switch 36b for selecting the validity / invalidity of the automatic settlement function to be controlled), and the flow path of medals inserted from the medal insertion section 4 are provided in the housing 1a, which will be described later. A flow path switching solenoid 30 (see FIG. 4) for selectively switching to either the upper tank 34a side or the medal payout exit 9 side, and a medal that has been inserted from the medal insertion unit 4 and has flowed to the hopper tank 34a side is detected. A medal selector 29 having an inserted medal sensor 31 (see FIG. 4) and a door open detection switch 25 (see FIG. 4) for detecting the open state of the front door 1b are provided.

筐体１ａ内部には、図２に示すように、前述したリール２Ｌ、２Ｃ、２Ｒ、リールモータ３２Ｌ、３２Ｃ、３２Ｒ（図４参照）、各リール２Ｌ、２Ｃ、２Ｒのリール基準位置をそれぞれ検出可能なリールセンサ３３Ｌ、３３Ｃ、３３Ｒ（図４参照）からなるリールユニット２、外部出力信号を出力するための外部出力基板１０００（図４参照）、メダル投入部４から投入されたメダルを貯留するホッパータンク３４ａ、ホッパータンク３４ａに貯留されたメダルをメダル払出口９より払い出すためのホッパーモータ３４ｂ（図４参照）、ホッパーモータ３４ｂの駆動により払い出されたメダルを検出する払出センサ３４ｃ（図４参照）からなるホッパーユニット３４、電源ボックス１００が設けられている。 As shown in FIG. 2, the reels 2L, 2C, and 2R, the reel motors 32L, 32C, and 32R (see FIG. 4), and the reel reference positions of the reels 2L, 2C, and 2R are detected inside the housing 1a. A reel unit 2 including possible reel sensors 33L, 33C, and 33R (see FIG. 4), an external output board 1000 (see FIG. 4) for outputting an external output signal, and a medal inserted from the medal insertion unit 4 are stored. A hopper tank 34a, a hopper motor 34b for paying out medals stored in the hopper tank 34a from the medal payout opening 9 (see FIG. 4), and a payout sensor 34c for detecting the medals paid out by driving the hopper motor 34b (see FIG. 4). 4) and a power supply box 100 are provided.

ホッパーユニット３４の側部には、ホッパータンク３４ａから溢れたメダルが貯留されるオーバーフロータンク３５が設けられている。オーバーフロータンク３５の内部には、貯留された所定量のメダルを検出可能な高さに設けられた左右に離間する一対の導電部材からなる満タンセンサ３５ａ（図４参照）が設けられており、導電部材がオーバーフロータンク３５内に貯留されたメダルを介して接触することにより導電したときに内部に貯留されたメダル貯留量が所定量以上となったこと、すなわちオーバーフロータンクが満タン状態となったことを検出できるようになっている。 On the side of the hopper unit 34, an overflow tank 35 is provided for storing medals overflowing from the hopper tank 34a. Inside the overflow tank 35, there is provided a full sensor 35a (see FIG. 4) consisting of a pair of conductive members spaced left and right provided at a height capable of detecting a predetermined amount of stored medal. The amount of medals stored in the interior when the member is electrically connected by contacting the medal stored in the overflow tank 35 exceeds a predetermined amount, that is, the overflow tank is full. Can be detected.

電源ボックス１００の前面には、図２に示すように、設定変更状態または設定確認状態に切り替えるための設定キースイッチ３７、通常時においてはエラー状態や打止状態を解除するためのリセットスイッチとして機能し、設定変更状態においては後述する内部抽選の当選確率（出玉率）の設定値を変更するための設定スイッチとして機能するリセット／設定スイッチ３８、電源をｏｎ／ｏｆｆする際に操作される電源スイッチ３９が設けられている。 As shown in FIG. 2, a function key switch 37 for switching to a setting change state or a setting confirmation state is provided on the front surface of the power supply box 100, and functions as a reset switch for canceling an error state or a stop state in normal times. In the setting change state, a reset / setting switch 38 that functions as a setting switch for changing a setting value of a winning probability (outtake rate) of internal lottery described later, and a power source that is operated when turning on / off the power source A switch 39 is provided.

本実施例のスロットマシン１においてゲームを行う場合には、まず、メダルをメダル投入部４から投入するか、あるいはクレジットを使用して賭数を設定する。クレジットを使用するにはＭＡＸＢＥＴスイッチ６を操作すれば良い。遊技状態に応じて定められた規定数の賭数が設定されると、入賞ラインＬＮ（図１参照）が有効となり、スタートスイッチ７の操作が有効な状態、すなわち、ゲームが開始可能な状態となる。本実施例では、規定数の賭数として遊技状態に関わらず３枚が定められて規定数の賭数が設定されると入賞ラインＬＮが有効となる。尚、遊技状態に対応する規定数のうち最大数を超えてメダルが投入された場合には、その分はクレジットに加算される。 When a game is played in the slot machine 1 of the present embodiment, first, medals are inserted from the medal insertion unit 4 or a bet number is set using credits. To use the credit, the MAXBET switch 6 may be operated. When a predetermined number of bets determined according to the gaming state are set, the winning line LN (see FIG. 1) becomes valid, and the operation of the start switch 7 is valid, that is, the state where the game can be started. Become. In the present embodiment, when the prescribed number of bets is set to three regardless of the gaming state and the prescribed number of bets is set, the pay line LN becomes valid. In addition, when a medal is inserted exceeding the maximum number out of the prescribed number corresponding to the gaming state, the amount is added to the credit.

入賞ラインとは、各リール２Ｌ、２Ｃ、２Ｒの透視窓３に表示された図柄の組み合わせが入賞図柄の組み合わせであるかを判定するために設定されるラインである。本実施例では、図１に示すように、リール２Ｌの中段、リール２Ｃの中段、リール２Ｒの中段、すなわち中段に水平方向に並んだ図柄に跨って設定された入賞ラインＬＮのみが入賞ラインとして定められている。尚、本実施例では、１本の入賞ラインのみを適用しているが、複数の入賞ラインを適用しても良い。 The winning line is a line that is set to determine whether a combination of symbols displayed on the perspective windows 3 of the reels 2L, 2C, and 2R is a winning symbol combination. In this embodiment, as shown in FIG. 1, only the winning line LN set across the symbols arranged in the horizontal direction in the middle stage of the reel 2L, the middle stage of the reel 2C, the middle stage of the reel 2R, that is, the middle stage, is used as the winning line. It has been established. In this embodiment, only one winning line is applied, but a plurality of winning lines may be applied.

また、本実施例では、入賞ラインＬＮに入賞を構成する図柄の組み合わせが揃ったことを認識しやすくするために、入賞ラインＬＮとは別に、無効ラインＬＭ１〜４を設定している。無効ラインＬＭ１〜４は、これら無効ラインＬＭ１〜４に揃った図柄の組み合わせによって入賞が判定されるものではなく、入賞ラインＬＮに特定の入賞を構成する図柄の組み合わせが揃った際に、無効ラインＬＭ１〜４のいずれかに入賞ラインＬＮに揃った場合に入賞となる図柄の組み合わせ（例えば、ベル−ベル−ベル）が揃う構成とすることで、入賞ラインＬＮに特定の入賞を構成する図柄の組み合わせが揃ったことを認識しやすくするものである。本実施例では、図１に示すように、リール２Ｌの上段、リール２Ｃの上段、リール２Ｒの上段、すなわち上段に水平方向に並んだ図柄に跨って設定された無効ラインＬＭ１、リール２Ｌの下段、リール２Ｃの下段、リール２Ｒの下段、すなわち下段に水平方向に並んだ図柄に跨って設定された無効ラインＬＭ２、リール２Ｌの上段、リール２Ｃの中段、リール２Ｒの下段、すなわち右下がりに並んだ図柄に跨って設定された無効ラインＬＭ３、リール２Ｌの下段、リール２Ｃの中段、リール２Ｒの上段、すなわち右上がりに並んだ図柄に跨って設定された無効ラインＬＭ４の４種類が無効ラインＬＭとして定められている。 In the present embodiment, invalid lines LM1 to LM1-4 are set apart from the winning line LN in order to make it easy to recognize that the winning line LN has a combination of symbols constituting the winning line. The invalid lines LM1 to LM4 are not determined based on the combination of symbols aligned with the invalid lines LM1 to LM4. When the combination of symbols constituting a specific prize is arranged on the winning line LN, the invalid line LM1 to LM4. When a combination of symbols (for example, bell-bell-bell) is awarded when the winning line LN is aligned with any of the LM1 to LM4, the symbols constituting the particular winning line LN It is easy to recognize that the combination is complete. In this embodiment, as shown in FIG. 1, an invalid line LM1 and a lower stage of the reel 2L, which are set across the symbols arranged horizontally in the upper stage of the reel 2L, the upper stage of the reel 2C, the upper stage of the reel 2R, that is, the upper stage. , The lower stage of the reel 2C, the lower stage of the reel 2R, that is, the invalid line LM2 set across the symbols arranged horizontally in the lower stage, the upper stage of the reel 2L, the middle stage of the reel 2C, the lower stage of the reel 2R, that is, the lower side There are four types of invalid lines LM3 set across straddling symbols LM3, lower stage of reel 2L, middle stage of reel 2C, upper stage of reel 2R, that is, invalid line LM4 set straddling to the right. It is defined as.

ゲームが開始可能な状態でスタートスイッチ７を操作すると、各リール２Ｌ、２Ｃ、２Ｒが回転し、各リール２Ｌ、２Ｃ、２Ｒの図柄が連続的に変動する。この状態でいずれかのストップスイッチ８Ｌ、８Ｃ、８Ｒを操作すると、対応するリール２Ｌ、２Ｃ、２Ｒの回転が停止し、透視窓３に表示結果が導出表示される。 When the start switch 7 is operated in a state where the game can be started, the reels 2L, 2C, and 2R rotate, and the symbols of the reels 2L, 2C, and 2R continuously vary. When any one of the stop switches 8L, 8C, 8R is operated in this state, the rotation of the corresponding reels 2L, 2C, 2R is stopped, and the display result is derived and displayed on the fluoroscopic window 3.

そして全てのリール２Ｌ、２Ｃ、２Ｒが停止されることで１ゲームが終了し、入賞ラインＬＮ上に予め定められた図柄の組み合わせ（以下、役とも呼ぶ）が各リール２Ｌ、２Ｃ、２Ｒの表示結果として停止した場合には入賞が発生し、その入賞に応じて定められた枚数のメダルが遊技者に対して付与され、クレジットに加算される。また、クレジットが上限数（本実施例では５０）に達した場合には、メダルが直接メダル払出口９（図１参照）から払い出されるようになっている。また、入賞ラインＬＮ上に、遊技状態の移行を伴う図柄の組み合わせが各リール２Ｌ、２Ｃ、２Ｒの表示結果として停止した場合には図柄の組み合わせに応じた遊技状態に移行するようになっている。 Then, when all the reels 2L, 2C, 2R are stopped, one game is completed, and a predetermined symbol combination (hereinafter also referred to as a role) is displayed on the reels 2L, 2C, 2R on the winning line LN. If the game stops as a result, a winning occurs, and a predetermined number of medals are given to the player and added to the credit. Further, when the credit reaches the upper limit number (50 in this embodiment), medals are paid out directly from the medal payout opening 9 (see FIG. 1). In addition, when the combination of symbols accompanying the transition of the gaming state on the winning line LN is stopped as a display result of each reel 2L, 2C, 2R, the gaming state according to the combination of symbols is shifted. .

尚、本実施例では、３つのリールを用いた構成を例示しているが、リールが１つのみ用いた構成、２つのリールを用いた構成、４つ以上のリールを用いた構成としても良く、２以上のリールを用いた構成においては、２以上の全てのリールに導出された表示結果の組み合わせに基づいて入賞を判定する構成とすれば良い。 In the present embodiment, a configuration using three reels is illustrated, but a configuration using only one reel, a configuration using two reels, a configuration using four or more reels may be used. In a configuration using two or more reels, a winning determination may be made based on a combination of display results derived for all two or more reels.

また、本実施例におけるスロットマシン１にあっては、ゲームが開始されて各リール２Ｌ、２Ｃ、２Ｒが回転して図柄の変動が開始した後、いずれかのストップスイッチ８Ｌ、８Ｃ、８Ｒが操作されたときに、当該ストップスイッチ８Ｌ、８Ｃ、８Ｒに対応するリールの回転が停止して図柄が停止表示される。ストップスイッチ８Ｌ、８Ｃ、８Ｒの操作から対応するリール２Ｌ、２Ｃ、２Ｒの回転を停止するまでの最大停止遅延時間は１９０ｍｓ（ミリ秒）である。 In the slot machine 1 according to the present embodiment, after the game is started and the reels 2L, 2C, and 2R are rotated and the symbols start to change, any one of the stop switches 8L, 8C, and 8R is operated. When this is done, the rotation of the reels corresponding to the stop switches 8L, 8C, 8R is stopped, and the symbols are stopped and displayed. The maximum stop delay time from the operation of the stop switches 8L, 8C, 8R to the stop of rotation of the corresponding reels 2L, 2C, 2R is 190 ms (milliseconds).

リール２Ｌ、２Ｃ、２Ｒは、１分間に８０回転し、８０×２１（１リール当たりの図柄コマ数）＝１６８０コマ分の図柄を変動させるので、１９０ｍｓの間では最大で４コマの図柄を引き込むことができることとなる。つまり、停止図柄として選択可能なのは、ストップスイッチ８Ｌ、８Ｃ、８Ｒが操作されたときに表示されている図柄と、そこから４コマ先までにある図柄、合計５コマ分の図柄である。 The reels 2L, 2C and 2R rotate 80 times per minute, and 80 × 21 (the number of symbols per reel) = 1680 frames, so the maximum of 4 symbols is drawn in 190 ms. Will be able to. In other words, the symbols that can be selected as the stop symbols are the symbols that are displayed when the stop switches 8L, 8C, and 8R are operated, and the symbols that are four frames ahead of them, for a total of five symbols.

このため、例えば、ストップスイッチ８Ｌ、８Ｃ、８Ｒのいずれかが操作されたときに当該ストップスイッチに対応するリールの下段に表示されている図柄を基準とした場合、当該図柄から４コマ先までの図柄を下段に表示させることができるため、リール２Ｌ、２Ｃ、２Ｒ各々において、ストップスイッチ８Ｌ、８Ｒのうちいずれかが操作されたときに当該ストップスイッチに対応するリールの中段に表示されている図柄を含めて５コマ以内に配置されている図柄を入賞ライン上に表示させることができる。 For this reason, for example, when any one of the stop switches 8L, 8C, 8R is operated and the symbol displayed on the lower stage of the reel corresponding to the stop switch is used as a reference, the symbol from the symbol to four frames ahead is used. Since the symbols can be displayed in the lower row, in each of the reels 2L, 2C, 2R, when any one of the stop switches 8L, 8R is operated, the symbol displayed in the middle row of the reel corresponding to the stop switch. The symbols arranged within 5 frames including can be displayed on the winning line.

図４は、スロットマシン１の構成を示すブロック図である。スロットマシン１には、図４に示すように、遊技制御基板４０、演出制御基板９０、電源基板１０１が設けられており、遊技制御基板４０によって遊技状態が制御され、演出制御基板９０によって遊技状態に応じた演出が制御され、電源基板１０１によってスロットマシン１を構成する電気部品の駆動電源が生成され、各部に供給される。 FIG. 4 is a block diagram showing a configuration of the slot machine 1. As shown in FIG. 4, the slot machine 1 is provided with a game control board 40, an effect control board 90, and a power supply board 101. The game state is controlled by the game control board 40, and the game state is controlled by the effect control board 90. The production according to the control is controlled, and the power supply board 101 generates the drive power for the electrical components constituting the slot machine 1 and supplies them to each part.

電源基板１０１には、外部からＡＣ１００Ｖの電源が供給されるとともに、このＡＣ１００Ｖの電源からスロットマシン１を構成する電気部品の駆動に必要な直流電圧が生成され、遊技制御基板４０及び遊技制御基板４０を介して接続された演出制御基板９０に供給されるようになっている。また、後述するメイン制御部４１からサブ制御部９１へのコマンド伝送ラインと、遊技制御基板４０から演出制御基板９０に対して電源を供給する電源供給ラインと、が一系統のケーブル及びコネクタを介して接続されており、これらケーブルと各基板とを接続するコネクタ同士が全て接続されることで演出制御基板９０側の各部が動作可能となり、かつメイン制御部４１からのコマンドを受信可能な状態となる。このため、メイン制御部４１からコマンドを伝送するコマンド伝送ラインが演出制御基板９０に接続されている状態でなければ、演出制御基板９０側に電源が供給されず、演出制御基板９０側のみが動作してしまうことがない。尚、演出制御基板に対して電源を供給する電源供給ラインが遊技制御基板４０を介さず、電源基板１０１から演出制御基板９０に直接接続され、電源基板１０１から演出制御基板９０に対して直接電源が供給される構成としても良い。 The power supply board 101 is supplied with AC100V power from the outside, and from this AC100V power supply, a DC voltage necessary for driving electrical components constituting the slot machine 1 is generated, and the game control board 40 and the game control board 40 are generated. It is supplied to the production control board 90 connected through the. In addition, a command transmission line from the main control unit 41 to the sub control unit 91, which will be described later, and a power supply line for supplying power from the game control board 40 to the effect control board 90 are connected via a single cable and connector. Are connected to each other, and all the connectors that connect these cables and the respective boards are connected to each other so that the respective parts on the side of the effect control board 90 can operate and receive commands from the main control part 41. Become. For this reason, unless the command transmission line for transmitting a command from the main control unit 41 is connected to the effect control board 90, power is not supplied to the effect control board 90, and only the effect control board 90 side operates. There is no end to it. The power supply line for supplying power to the effect control board is directly connected from the power supply board 101 to the effect control board 90 without going through the game control board 40, and the power supply board 101 directly supplies power to the effect control board 90. May be supplied.

また、電源基板１０１には、前述したホッパーモータ３４ｂ、払出センサ３４ｃ、満タンセンサ３５ａ、設定キースイッチ３７、リセット／設定スイッチ３８、電源スイッチ３９が接続されている。 Further, the above-described hopper motor 34b, payout sensor 34c, full sensor 35a, setting key switch 37, reset / setting switch 38, and power switch 39 are connected to the power supply board 101.

遊技制御基板４０には、前述したＭＡＸＢＥＴスイッチ６、スタートスイッチ７、ストップスイッチ８Ｌ、８Ｃ、８Ｒ、精算スイッチ１０、リセットスイッチ２３、打止スイッチ３６ａ、自動精算スイッチ３６ｂ、投入メダルセンサ３１、ドア開放検出スイッチ２５、リールセンサ３３Ｌ、３３Ｃ、３３Ｒが接続されているとともに、電源基板１０１を介して前述した払出センサ３４ｃ、満タンセンサ３５ａ、設定キースイッチ３７、リセット／設定スイッチ３８が接続されており、これら接続されたスイッチ類の検出信号が入力されるようになっている。 On the game control board 40, the above-described MAXBET switch 6, start switch 7, stop switches 8L, 8C, 8R, settlement switch 10, reset switch 23, stop switch 36a, automatic settlement switch 36b, insertion medal sensor 31, door open The detection switch 25 and reel sensors 33L, 33C, and 33R are connected, and the above-described payout sensor 34c, full sensor 35a, setting key switch 37, and reset / setting switch 38 are connected via the power supply board 101. Detection signals from these connected switches are input.

また、遊技制御基板４０には、前述したクレジット表示器１１、遊技補助表示器１２、１〜３ＢＥＴＬＥＤ１４〜１６、投入要求ＬＥＤ１７、スタート有効ＬＥＤ１８、ウェイト中ＬＥＤ１９、リプレイ中ＬＥＤ２０、ＢＥＴスイッチ有効ＬＥＤ２１、左、中、右停止有効ＬＥＤ２２Ｌ、２２Ｃ、２２Ｒ、設定値表示器２４、流路切替ソレノイド３０、リールモータ３２Ｌ、３２Ｃ、３２Ｒが接続されているとともに、電源基板１０１を介して前述したホッパーモータ３４ｂが接続されており、これら電気部品は、遊技制御基板４０に搭載された後述のメイン制御部４１の制御に基づいて駆動されるようになっている。 Further, the game control board 40 includes the credit indicator 11, the game auxiliary indicator 12, 1-3 BET LEDs 14-16, the insertion request LED 17, the start valid LED 18, the waiting LED 19, the replaying LED 20, the BET switch valid LED 21, the left The middle and right stop valid LEDs 22L, 22C and 22R, the set value display 24, the flow path switching solenoid 30, the reel motors 32L, 32C and 32R are connected, and the hopper motor 34b described above is connected via the power supply board 101. These electrical components are connected, and are driven based on control of a main control unit 41 (described later) mounted on the game control board 40.

遊技制御基板４０には、メイン制御部４１、制御用クロック生成回路４２、乱数用クロック生成回路４３、スイッチ検出回路４４、モータ駆動回路４５、ソレノイド駆動回路４６、ＬＥＤ駆動回路４７、電断検出回路４８、リセット回路４９が搭載されている。 The game control board 40 includes a main control unit 41, a control clock generation circuit 42, a random number clock generation circuit 43, a switch detection circuit 44, a motor drive circuit 45, a solenoid drive circuit 46, an LED drive circuit 47, and a power interruption detection circuit. 48 and a reset circuit 49 are mounted.

メイン制御部４１は、１チップマイクロコンピュータにて構成され、ゲーム制御（遊技進行制御）用のプログラム等を記憶するＲＯＭ４１ｂ、ワークメモリとして使用されるＲＡＭ４１ｃ、プログラムに従って制御動作を行うＣＰＵ４１ａが内蔵されており、遊技の進行に関する処理を行うととともに、遊技制御基板４０に搭載された制御回路の各部を直接的または間接的に制御する。 The main control unit 41 is composed of a one-chip microcomputer, and includes a ROM 41b for storing a game control (game progress control) program and the like, a RAM 41c used as a work memory, and a CPU 41a for performing a control operation according to the program. In addition to performing processing related to the progress of the game, each part of the control circuit mounted on the game control board 40 is controlled directly or indirectly.

メイン制御部４１には、さらに、ハードウェア乱数（ハードウェア回路が発生する乱数）を発生する乱数回路５０８ａ，５０８ｂが内蔵されている。 The main control unit 41 further includes random number circuits 508a and 508b that generate hardware random numbers (random numbers generated by the hardware circuit).

また、メイン制御部４１においてＣＰＵ４１ａがＲＯＭ４１ｂに格納されているプログラムに従って制御を実行するので、以下、メイン制御部４１（またはＣＰＵ４１ａ）が実行する（または、処理を行う）ということは、具体的には、ＣＰＵ４１ａがプログラムに従って制御を実行することである。このことは、後述するサブ制御部９１についても同様である。ただし、後述するように、スロットマシン１への電源投入時やシステムリセット発生時には、メイン制御部４１は、プログラム管理エリアの設定内容に従って、内部リセット動作の設定や乱数回路５０８ａ，５０８ｂの設定、レジスタの設定などを行うのであるが、この設定動作については、メイン制御部４１は、プログラムによらず、ハードウェア的に実行する。 In addition, since the CPU 41a executes control according to the program stored in the ROM 41b in the main control unit 41, hereinafter, the main control unit 41 (or CPU 41a) will execute (or perform processing) specifically. Is that the CPU 41a executes control according to the program. The same applies to the sub-control unit 91 described later. However, as will be described later, when the power to the slot machine 1 is turned on or a system reset occurs, the main control unit 41 sets the internal reset operation, the random number circuits 508a and 508b, and the register according to the setting contents of the program management area. The main control unit 41 executes this setting operation by hardware without using a program.

また、ＲＡＭ４１ｃは、その一部または全部がバックアップ電源によってバックアップされている不揮発性記憶手段としてのバックアップＲＡＭである。すなわち、スロットマシン１に対する電力供給が停止しても、所定期間（バックアップ電源としてのコンデンサが放電してバックアップ電源が電力供給不能になるまで）は、ＲＡＭ４１ｃの一部または全部の内容は保存される。そして、停電等が生じた後に復旧した場合に、そのデータに基づいて、制御状態を停電等の発生前に復旧させることが可能となる。尚、本実施例では、ＲＡＭ４１ｃの全部が、電源バックアップされるようになっている。 The RAM 41c is a backup RAM as a nonvolatile storage means that is partially or entirely backed up by a backup power source. That is, even if the power supply to the slot machine 1 is stopped, a part or all of the contents of the RAM 41c is stored for a predetermined period (until the backup power supply cannot be supplied because the capacitor as the backup power supply is discharged). . And when it recovers after a power failure etc. arises, based on the data, it becomes possible to recover a control state before the occurrence of a power failure etc. In the present embodiment, the entire RAM 41c is backed up.

制御用クロック生成回路４２は、メイン制御部４１の外部にて、所定周波数の発振信号となる制御用クロックＣＣＬＫを生成する。制御用クロック生成回路４２により生成された制御用クロックＣＣＬＫは、例えば、後述する図５に示すようなメイン制御部４１の制御用外部クロック端子を介してクロック回路５０２に供給される。乱数用クロック生成回路４３は、メイン制御部４１の外部にて、制御用クロックＣＣＬＫの発振周波数とは異なる所定周波数の発振信号となる乱数用クロックＲＣＬＫを生成する。乱数用クロック生成回路４３により生成された乱数用クロックＲＣＬＫは、例えば、後述する図５に示すようなメイン制御部４１の乱数用外部クロック端子（ＲＣＫ端子）を介して乱数回路５０８ａ，５０８ｂに供給される。一例として、乱数用クロック生成回路４３により生成される乱数用クロックＲＣＬＫの発振周波数は、制御用クロック生成回路４２により生成される制御用クロックＣＣＬＫの発振周波数以下となるようにすれば良い。あるいは、乱数用クロック生成回路４３により生成される乱数用クロックＲＣＬＫの発振周波数は、制御用クロック生成回路４２により生成される制御用クロックＣＣＬＫの発振周波数よりも高周波となるようにしても良い。 The control clock generation circuit 42 generates a control clock CCLK serving as an oscillation signal having a predetermined frequency outside the main control unit 41. The control clock CCLK generated by the control clock generation circuit 42 is supplied to the clock circuit 502 via, for example, a control external clock terminal of the main control unit 41 as shown in FIG. The random number clock generation circuit 43 generates a random number clock RCLK that is an oscillation signal having a predetermined frequency different from the oscillation frequency of the control clock CCLK, outside the main control unit 41. The random number clock RCLK generated by the random number clock generation circuit 43 is supplied to the random number circuits 508a and 508b via a random number external clock terminal (RCK terminal) of the main control unit 41 as shown in FIG. Is done. As an example, the oscillation frequency of the random number clock RCLK generated by the random number clock generation circuit 43 may be set to be equal to or lower than the oscillation frequency of the control clock CCLK generated by the control clock generation circuit 42. Alternatively, the oscillation frequency of the random number clock RCLK generated by the random number clock generation circuit 43 may be higher than the oscillation frequency of the control clock CCLK generated by the control clock generation circuit 42.

尚、本実施例では、乱数用クロック生成回路４３から専用の乱数用クロックＲＣＬＫを乱数回路５０８ａ，５０８ｂに入力する場合を示しているが、そのような態様に限られない。例えば、専用のクロックを用いるのではなく、制御用クロック生成回路４２からの制御用クロックＣＣＬＫをメイン制御部４１内部で乱数回路５０８ａ，５０８ｂに入力させるように構成しても良い。この場合、例えば、制御用クロックＣＣＬＫを分周した信号を用いて乱数回路５０８ａ，５０８ｂ内蔵の乱数カウンタ（後述する乱数生成回路５２５ａ，５２５ｂ）を更新させるようにしても良い。また、この場合、乱数用クロック生成回路４３は遊技制御基板４０上に設けなくても良い。 In the present embodiment, a case where the dedicated random number clock RCLK is input from the random number clock generation circuit 43 to the random number circuits 508a and 508b is shown, but the present invention is not limited thereto. For example, instead of using a dedicated clock, the control clock CCLK from the control clock generation circuit 42 may be input to the random number circuits 508 a and 508 b inside the main control unit 41. In this case, for example, a random number counter (random number generation circuits 525a and 525b to be described later) built in the random number circuits 508a and 508b may be updated using a signal obtained by dividing the control clock CCLK. In this case, the random number clock generation circuit 43 may not be provided on the game control board 40.

スイッチ検出回路４４は、遊技制御基板４０に直接または電源基板１０１を介して接続されたスイッチ類から入力された検出信号を取り込んでメイン制御部４１に伝送する。モータ駆動回路４５は、メイン制御部４１から出力されたモータ駆動信号をリールモータ３２Ｌ、３２Ｃ、３２Ｒに伝送する。ソレノイド駆動回路４６は、メイン制御部４１から出力されたソレノイド駆動信号を流路切替ソレノイド３０に伝送する。ＬＥＤ駆動回路は、メイン制御部４１から出力されたＬＥＤ駆動信号を遊技制御基板４０に接続された各種表示器やＬＥＤに伝送する。電断検出回路４８は、スロットマシン１に供給される電源電圧を監視し、電圧低下を検出したときに、その旨を示す電圧低下信号をメイン制御部４１に対して出力する。リセット回路４９は、電源投入時または電源遮断時などの電源が不安定な状態においてメイン制御部４１にシステムリセット信号を与える。 The switch detection circuit 44 takes in detection signals input from switches connected directly to the game control board 40 or via the power supply board 101 and transmits them to the main control unit 41. The motor drive circuit 45 transmits the motor drive signal output from the main control unit 41 to the reel motors 32L, 32C, and 32R. The solenoid drive circuit 46 transmits the solenoid drive signal output from the main control unit 41 to the flow path switching solenoid 30. The LED drive circuit transmits the LED drive signal output from the main control unit 41 to various displays and LEDs connected to the game control board 40. The power interruption detection circuit 48 monitors the power supply voltage supplied to the slot machine 1 and outputs a voltage drop signal indicating that to the main control unit 41 when a voltage drop is detected. The reset circuit 49 provides a system reset signal to the main control unit 41 in a state where the power is unstable, such as when the power is turned on or when the power is turned off.

図５は、遊技制御基板４０に搭載されたメイン制御部４１の構成例を示している。図５に示すメイン制御部４１は、図５に示すメイン制御部４１は、１チップマイクロコンピュータであり、外部バスインタフェース５０１と、クロック回路５０２と、照合用ブロック５０３と、固有情報記憶回路５０４と、演算回路５０５と、リセット／割込みコントローラ５０６と、ＣＰＵ（Central Processing Unit）５６と、ＲＯＭ（Read Only Memory）５４と、ＲＡＭ（Random Access Memory）５５と、フリーランカウンタ回路５０７と、乱数回路５０８ａ，５０８ｂと、タイマ回路５０９と、割り込みコントローラ５１０と、パラレル入力ポート５１１と、シリアル通信回路５１２と、パラレル出力ポート５１３と、アドレスデコード回路５１４とを備えて構成される。 FIG. 5 shows a configuration example of the main control unit 41 mounted on the game control board 40. The main control unit 41 shown in FIG. 5 is a one-chip microcomputer, and the main control unit 41 shown in FIG. 5 is an external bus interface 501, a clock circuit 502, a verification block 503, and a unique information storage circuit 504. , An arithmetic circuit 505, a reset / interrupt controller 506, a CPU (Central Processing Unit) 56, a ROM (Read Only Memory) 54, a RAM (Random Access Memory) 55, a free-run counter circuit 507, and a random number circuit 508a. 508b, a timer circuit 509, an interrupt controller 510, a parallel input port 511, a serial communication circuit 512, a parallel output port 513, and an address decoding circuit 514.

また、メイン制御部４１が搭載する乱数回路には、８ビット乱数を発生させる８ビット乱数回路５０８ａと、１６ビット乱数を発生させる１６ビット乱数回路５０８ｂとがある。尚、図５に示す例では、８ビット乱数回路５０８ａと、１６ビット乱数を発生させる１６ビット乱数回路５０８ｂとが１つずつ図示されているが、メイン制御部４１は、８ビット乱数回路５０８ａと、１６ビット乱数を発生させる１６ビット乱数回路５０８ｂとを、それぞれ４回路（４チャネル）ずつ搭載している。尚、本実施例では、８ビット乱数回路５０８ａの４つのチャネルをそれぞれＲＳ０〜ＲＳ３と表現する場合があり、１６ビット乱数回路５０８ｂの４つのチャネルをそれぞれＲＬ０〜ＲＬ３と表現する場合がある。 In addition, the random number circuits mounted on the main control unit 41 include an 8-bit random number circuit 508a that generates an 8-bit random number and a 16-bit random number circuit 508b that generates a 16-bit random number. In the example shown in FIG. 5, an 8-bit random number circuit 508a and a 16-bit random number circuit 508b for generating a 16-bit random number are illustrated one by one. However, the main control unit 41 includes an 8-bit random number circuit 508a and a 16-bit random number circuit 508a. The 16-bit random number circuit 508b for generating 16-bit random numbers is mounted on each of four circuits (four channels). In this embodiment, the four channels of the 8-bit random number circuit 508a may be expressed as RS0 to RS3, respectively, and the four channels of the 16-bit random number circuit 508b may be expressed as RL0 to RL3, respectively.

また、リセット／割り込みコントローラ５０６は、指定エリア外走行禁止（ＩＡＴ）回路５０６ａとウオッチドッグタイマ（ＷＤＴ）５０６ｂとを備える。ＩＡＴ回路５０６ａは、ユーザプログラムが指定エリア内で正しく実行されているか否かを監視する回路であり、指定エリア外でユーザプログラムが実行されたことを検出するとＩＡＴ発生信号を出力する機能を備える。また、ウオッチドッグタイマ５０６ｂは、設定期間ごとにタイムアウト信号を発生させる機能を備える。 In addition, the reset / interrupt controller 506 includes an out-of-designated area travel prohibition (IAT) circuit 506a and a watchdog timer (WDT) 506b. The IAT circuit 506a is a circuit that monitors whether the user program is correctly executed in the designated area, and has a function of outputting an IAT generation signal when it is detected that the user program is executed outside the designated area. The watchdog timer 506b has a function of generating a time-out signal for each set period.

図６は、メイン制御部４１におけるアドレスマップの一例を示している。図６に示すように、アドレス００００Ｈ〜アドレス２ＦＦＦＨの領域は、メイン制御部４１のＲＯＭ４１ｂに割り当てられ、プログラムコード／データエリア（ユーザプログラムやデータを格納するエリア）とプログラム管理エリアとを含んでいる。図７は、ＲＯＭ４１ｂにおけるプログラム管理エリアの主要部分について、用途や内容の一例を示している。アドレスＦ０００Ｈ〜アドレスＦ３ＦＦＨの領域は、メイン制御部４１のＲＡＭ４１ｃに割り当てられている。アドレスＦＥ００Ｈ〜アドレスＦＥＢＦＨの領域は、メイン制御部４１の内蔵レジスタに割り当てられる内蔵レジスタエリアである。図８〜図１０は、内蔵レジスタエリアの主要部分について、用途や内容の一例を示している。アドレスＦＥＤ０Ｈ〜アドレスＦＥＦＤＨの領域は、アドレスデコード回路５１４に割り当てられるＸＣＳ，ＸＣＳＥデコードエリアである。 FIG. 6 shows an example of an address map in the main control unit 41. As shown in FIG. 6, the area from address 0000H to address 2FFFH is allocated to the ROM 41b of the main control unit 41 and includes a program code / data area (an area for storing user programs and data) and a program management area. . FIG. 7 shows an example of the usage and contents of the main part of the program management area in the ROM 41b. The area from address F000H to address F3FFH is allocated to the RAM 41c of the main control unit 41. An area from address FE00H to address FEBFH is a built-in register area assigned to the built-in register of the main control unit 41. 8 to 10 show examples of uses and contents of the main part of the built-in register area. The area from the address FED0H to the address FEFDH is an XCS / XCSE decode area allocated to the address decode circuit 514.

プログラム管理エリアは、メイン制御部４１がシステムリセット時に内部リセット動作の設定や乱数回路５０８ａ，５０８ｂの設定など各種設定を行うために必要な情報を格納する記憶領域である。図７に示すように、プログラム管理エリアには、ヘッダ（ＫＨＤＲ）、プログラムコードエンドアドレス（ＫＰＣＥ）、プログラムコードスタートアドレス２（ＫＰＣＳ２）、プログラムコードエンドアドレス２（ＫＰＣＥ２）、リセット設定（ＫＲＥＳ）、１６ビット乱数初期設定１（ＫＲＬ１）、１６ビット乱数初期設定２（ＫＲＬ２）、１６ビット乱数初期設定３（ＫＲＬ３）、８ビット乱数初期設定１（ＫＲＳ１）、８ビット乱数初期設定２（ＫＲＳ２）、セキュリティ時間設定（ＫＳＥＳ）、乱数クロック監視設定（ＫＲＣＳ）などが、含まれている。また、図８〜図１０に示すように、内蔵レジスタエリアには、内部情報レジスタ（ＣＩＦ）や、乱数回路５０８ａ，５０８ｂで用いる各種レジスタなどが、含まれている。 The program management area is a storage area for storing information necessary for the main control unit 41 to perform various settings such as internal reset operation settings and random number circuits 508a and 508b during system reset. As shown in FIG. 7, the program management area includes a header (KHDR), a program code end address (KPCE), a program code start address 2 (KPCS2), a program code end address 2 (KPCE2), a reset setting (KRES), 16-bit random number initial setting 1 (KRL1), 16-bit random number initial setting 2 (KRL2), 16-bit random number initial setting 3 (KRL3), 8-bit random number initial setting 1 (KRS1), 8-bit random number initial setting 2 (KRS2), Security time setting (KSES), random number clock monitoring setting (KRCS), and the like are included. As shown in FIGS. 8 to 10, the built-in register area includes an internal information register (CIF), various registers used in the random number circuits 508a and 508b, and the like.

プログラム管理エリアに記憶されるヘッダ（ＫＨＤＲ）は、プログラム管理エリアのスタートを示す８バイトのコード列の設定、及びメイン制御部４１における内部データの読出設定を示す。図１１は、ヘッダ（ＫＨＤＲ）における設定データと動作との対応関係を例示している。ここで、メイン制御部４１では、ＲＯＭ読出防止機能と、バス出力マスク機能とを設定可能である。ＲＯＭ読出防止機能は、メイン制御部４１が備えるＲＯＭ４１ｂの記憶データについて、読出動作を許可または禁止する機能であり、読出禁止に設定された状態では、ＲＯＭ４１ｂの記憶データを読み出すことができない。バス出力マスク機能は、外部バスインタフェース５０１に接続された外部装置からメイン制御部４１の内部データに対する読出要求があった場合に、外部バスインタフェース５０１におけるアドレスバス出力、データバス出力及び制御信号出力にマスクをかけることにより、外部装置から内部データの読み出しを不能にする機能である。図１１に示すように、プログラム管理エリアのスタートを示す８バイトのコード列として設定する設定データに対応して、ＲＯＭ読出防止機能やバス出力マスク機能の動作組合せが異なるように設定される。図１１に示す設定データのうち、ＲＯＭ読出が許可されるとともに、バス出力マスクが有効となる設定データは、バス出力マスク有効データともいう。また、ＲＯＭ読出が禁止されるとともに、バス出力マスクが有効となる設定データ（全て「００Ｈ」）は、ＲＯＭ読出禁止データともいう。ＲＯＭ読出が許可されるとともに、バス出力マスクが無効となる設定データは、バス出力マスク無効データともいう。 The header (KHDR) stored in the program management area indicates the setting of an 8-byte code string indicating the start of the program management area and the reading setting of internal data in the main control unit 41. FIG. 11 illustrates the correspondence between the setting data and the operation in the header (KHDR). Here, the main control unit 41 can set a ROM read prevention function and a bus output mask function. The ROM read prevention function is a function for permitting or prohibiting the read operation for the data stored in the ROM 41b included in the main control unit 41, and the read data stored in the ROM 41b cannot be read in a state where the read prohibition is set. The bus output mask function is used for address bus output, data bus output, and control signal output in the external bus interface 501 when an external device connected to the external bus interface 501 makes a read request for internal data of the main control unit 41. This function disables reading of internal data from an external device by applying a mask. As shown in FIG. 11, in accordance with setting data set as an 8-byte code string indicating the start of the program management area, the operation combinations of the ROM read prevention function and the bus output mask function are set to be different. Of the setting data shown in FIG. 11, the setting data for which ROM reading is permitted and the bus output mask is valid is also referred to as bus output mask valid data. Further, the setting data (all “00H”) in which ROM reading is prohibited and the bus output mask is valid is also referred to as ROM reading prohibiting data. The setting data for which ROM reading is permitted and the bus output mask becomes invalid is also referred to as bus output mask invalid data.

プログラム管理エリアに記憶されるプログラムコードエンドアドレス（ＫＰＣＥ）は、ユーザプログラムの００００Ｈから続くプログラムコードエリアの最終アドレスの設定を示す。図１２（Ａ）は、プログラムコードエンドアドレス（ＫＰＣＥ）における設定内容の一例を示している。 The program code end address (KPCE) stored in the program management area indicates the setting of the final address of the program code area that continues from 0000H of the user program. FIG. 12A shows an example of setting contents in the program code end address (KPCE).

尚、本実施例では、アドレス００００Ｈ〜アドレス２ＦＢＦＨまでのプログラムコード／データエリア内に２つのプログラムコードエリアを設定可能である。具体的には、１つ目のプログラムコードエリアは、アドレス００００Ｈからプログラムコードエンドアドレス（ＫＰＣＥ）で設定されるアドレスまでのエリアとして設定可能であり、２つ目のプログラムコードエリアは、プログラムコードスタートアドレス２（ＫＰＣＳ２）で設定されるアドレスからプログラムコードエンドアドレス２（ＫＰＣＥ２）で設定されるアドレスまでのエリアとして設定可能である。以下、１つ目のプログラムコードエリアに格納されるプログラムコードをプログラムコード１ともいい、２つ目のプログラムコードエリアに格納されるプログラムコードをプログラムコード２ともいう。 In this embodiment, two program code areas can be set in the program code / data area from address 0000H to address 2FBFH. Specifically, the first program code area can be set as an area from address 0000H to the address set by the program code end address (KPCE), and the second program code area is the program code start It can be set as an area from the address set by address 2 (KPCS2) to the address set by program code end address 2 (KPCE2). Hereinafter, the program code stored in the first program code area is also referred to as program code 1, and the program code stored in the second program code area is also referred to as program code 2.

図１２（Ａ）に示すように、プログラムコードエンドアドレス（ＫＰＣＥ）のアドレス２ＦＤ３Ｈには、プログラムコード１の最終アドレスの下位アドレスが設定される。また、アドレス２ＦＤ４Ｈには、プログラムコード１の最終アドレスの上位アドレスが設定される。 As shown in FIG. 12A, the lower address of the final address of the program code 1 is set in the address 2FD3H of the program code end address (KPCE). In addition, the upper address of the final address of the program code 1 is set in the address 2FD4H.

プログラム管理エリアに記憶されるプログラムコードスタートアドレス２（ＫＰＣＳ２）は、ユーザプログラムが２つのブロックに分かれた場合の２つ目のプログラムコードエリアの先頭アドレスの設定を示す。図１２（Ｂ）は、プログラムコードスタートアドレス２（ＫＰＣＳ２）における設定内容の一例を示している。 Program code start address 2 (KPCS2) stored in the program management area indicates the setting of the start address of the second program code area when the user program is divided into two blocks. FIG. 12B shows an example of setting contents at the program code start address 2 (KPCS2).

図１２（Ｂ）に示すように、プログラムコードスタートアドレス２（ＫＰＣＳ２）のアドレス２ＦＤ５Ｈには、プログラムコード２の先頭アドレスの下位アドレスが設定される。また、アドレス２ＦＤ６Ｈには、プログラムコード２の先頭アドレスの上位アドレスが設定される。尚、プログラムコードエリアを２つに分けない場合には、プログラムコードスタートアドレス２（ＫＰＣＳ２）のアドレス２ＦＤ５Ｈ及びアドレス２ＦＤ６Ｈにそれぞれ００００Ｈを設定するようにすれば良い。 As shown in FIG. 12B, the lower address of the head address of the program code 2 is set in the address 2FD5H of the program code start address 2 (KPCS2). In addition, the upper address of the head address of the program code 2 is set in the address 2FD6H. If the program code area is not divided into two, 0000H may be set to address 2FD5H and address 2FD6H of program code start address 2 (KPCS2).

プログラム管理エリアに記憶されるプログラムコードエンドアドレス２（ＫＰＣＥ２）は、ユーザプログラムが２つのブロックに分かれた場合の２つ目のプログラムコードエリアの最終アドレスの設定を示す。図１２（Ｃ）は、プログラムコードエンドアドレス２（ＫＰＣＥ２）における設定内容の一例を示している。 The program code end address 2 (KPCE2) stored in the program management area indicates the setting of the final address of the second program code area when the user program is divided into two blocks. FIG. 12C shows an example of setting contents in the program code end address 2 (KPCE2).

図１２（Ｃ）に示すように、プログラムコードエンドアドレス２（ＫＰＣＥ２）のアドレス２ＦＤ７Ｈには、プログラムコード２の最終アドレスの下位アドレスが設定される。また、アドレス２ＦＤ８Ｈには、プログラムコード２の最終アドレスの上位アドレスが設定される。尚、プログラムコードエリアを２つに分けない場合には、プログラムコードエンドアドレス２（ＫＰＣＥ２）のアドレス２ＦＤ７Ｈ及びアドレス２ＦＤ８Ｈにそれぞれ００００Ｈを設定するようにすれば良い。 As shown in FIG. 12C, the lower address of the final address of the program code 2 is set in the address 2FD7H of the program code end address 2 (KPCE2). In addition, the upper address of the final address of the program code 2 is set in the address 2FD8H. If the program code area is not divided into two, 0000H may be set to address 2FD7H and address 2FD8H of program code end address 2 (KPCE2).

尚、図１２に示すプログラムコードエンドアドレス（ＫＰＣＥ）、プログラムコードスタートアドレス２（ＫＰＣＳ２）及びプログラムコードエンドアドレス２（ＫＰＣＥ２）の設定内容は、ＩＡＴ回路５０６ａによってユーザプログラムが指定エリア内で正しく実行されているか否かを監視する際に参照される。すなわち、ＩＡＴ回路５０６ａは、００００Ｈからプログラムコードエンドアドレス（ＫＰＣＥ）で示されるアドレス、またはプログラムコードスタートアドレス２（ＫＰＣＳ２）で示されるアドレスからプログラムコードエンドアドレス２（ＫＰＣＥ２）で示されるアドレスまでの指定範囲でユーザプログラムが実行されているか否かを判定し、その指定範囲外でユーザプログラムが実行されていることを検出したことに基づいてＩＡＴ信号を出力する。 The setting contents of the program code end address (KPCE), the program code start address 2 (KPCS2), and the program code end address 2 (KPCE2) shown in FIG. 12 are executed correctly in the designated area by the IAT circuit 506a. Referenced when monitoring whether or not. That is, the IAT circuit 506a designates from 0000H to the address indicated by the program code end address (KPCE) or from the address indicated by the program code start address 2 (KPCS2) to the address indicated by the program code end address 2 (KPCE2). It is determined whether or not the user program is being executed within the range, and an IAT signal is output based on the detection that the user program is being executed outside the specified range.

プログラム管理エリアに記憶されるリセット設定（ＫＲＥＳ）は、内部リセット動作やウオッチドッグタイマ（ＷＤＴ）５０６ｂの動作許可／禁止の設定を示す。図１３は、リセット設定（ＫＲＥＳ）における設定内容の一例を示している。 The reset setting (KRES) stored in the program management area indicates an internal reset operation or operation permission / prohibition setting of the watchdog timer (WDT) 506b. FIG. 13 shows an example of setting contents in the reset setting (KRES).

リセット設定（ＫＲＥＳ）のビット［７］は、ウオッチドッグタイマ（ＷＤＴ）５０６ｂからのタイムアウト信号を入力したことや、ＩＡＴが発生したこと（ＩＡＴ回路５０６ａからのＩＡＴ信号を入力したとき）により内部リセットが発生したときの動作の設定を示している。図１３に示す例において、リセット設定（ＫＲＥＳ）のビット［７］におけるビット値が“０”であれば、タイムアウト信号やＩＡＴ信号を入力したときにユーザリセットが発生する。これに対して、リセット設定（ＫＲＥＳ）のビット［７］におけるビット値が“１”であれば、タイムアウト信号やＩＡＴ信号を入力したときにシステムリセットが発生する。 Bit [7] of reset setting (KRES) is reset internally when a time-out signal is input from watchdog timer (WDT) 506b or when an IAT occurs (when an IAT signal is input from IAT circuit 506a) It shows the setting of the operation when this occurs. In the example shown in FIG. 13, if the bit value in the reset setting (KRES) bit [7] is “0”, a user reset occurs when a time-out signal or an IAT signal is input. On the other hand, if the bit value in the reset setting (KRES) bit [7] is “1”, a system reset occurs when a time-out signal or an IAT signal is input.

リセット設定（ＫＲＥＳ）のビット［６］は、ウオッチドッグタイマ（ＷＤＴ）５０６ｂの起動方法の設定を示している。図１３に示す例において、リセット設定（ＫＲＥＳ）のビット［６］におけるビット値が“０”であれば、ユーザプログラムによらず、リセット発生時にユーザモードに移行したことに基づいて自動的にウオッチドッグタイマ（ＷＤＴ）５０６ｂが起動され時間計測が開始される。これに対して、リセット設定（ＫＲＥＳ）のビット［６］におけるビット値が“１”であれば、ユーザモードに移行した後、ソフトウェア（ユーザプログラム）によりウオッチドッグタイマ（ＷＤＴ）５０６ｂが起動され時間計測が開始される。 Bit [6] of the reset setting (KRES) indicates the setting of the activation method of the watchdog timer (WDT) 506b. In the example shown in FIG. 13, if the bit value of the reset setting (KRES) bit [6] is “0”, the watch is automatically activated based on the transition to the user mode when a reset occurs regardless of the user program. The dog timer (WDT) 506b is activated and time measurement is started. On the other hand, if the bit value in bit [6] of the reset setting (KRES) is “1”, the watchdog timer (WDT) 506b is activated by the software (user program) after the transition to the user mode. Measurement starts.

リセット設定（ＫＲＥＳ）のビット［５−４］は、ウオッチドッグタイマ（ＷＤＴ）５０６ｂの基準クロック信号の設定を示している。図１３に示す例では、リセット設定（ＫＲＥＳ）のビット［５−４］に“００”が設定された場合には、基準クロック信号として２^１５×ＴＳＣＬＫが選択される。また、リセット設定（ＫＲＥＳ）のビット［５−４］に“０１”が設定された場合には、基準クロック信号として２^１９×ＴＳＣＬＫが選択される。また、リセット設定（ＫＲＥＳ）のビット［５−４］に“１０”が設定された場合には、基準クロック信号として２^２２×ＴＳＣＬＫが選択される。また、リセット設定（ＫＲＥＳ）のビット［５−４］に“１１”が設定された場合には、基準クロック信号として２^２５×ＴＳＣＬＫが選択される。尚、ＳＣＬＫとは、メイン制御部４１の内部システムクロックを示しており、ＴＳＣＬＫは、１／ＳＣＬＫを示している。 Bit [5-4] of the reset setting (KRES) indicates the setting of the reference clock signal of the watchdog timer (WDT) 506b. In the example illustrated in FIG. 13, when “00” is set in the bit [5-4] of the reset setting (KRES), 2 ¹⁵ × TSCLK is selected as the reference clock signal. Further, when “01” is set in the reset setting (KRES) bit [5-4], 2 ¹⁹ × TSCLK is selected as the reference clock signal. Further, when “10” is set in the bit [5-4] of the reset setting (KRES), 2 ²² × TSCLK is selected as the reference clock signal. Further, when “11” is set in the bit [5-4] of the reset setting (KRES), 2 ²⁵ × TSCLK is selected as the reference clock signal. SCLK indicates an internal system clock of the main control unit 41, and TSCLK indicates 1 / SCLK.

リセット設定（ＫＲＥＳ）のビット［３−０］は、ウオッチドッグタイマ（ＷＤＴ）５０６ｂのタイムアウト時間の設定を示している。具体的には、ウオッチドッグタイマ（ＷＤＴ）５０６ｂのタイムアウト時間は、リセット設定（ＫＲＥＳ）のビット［５−４］で選択した基準クロックに、リセット設定（ＫＲＥＳ）のビット［３−０］で設定した設定値を乗算した値となる。例えば、リセット設定（ＫＲＥＳ）のビット［３−０］に“１０００”を設定（すなわち、値「８」を設定）した場合、リセット設定（ＫＲＥＳ）のビット［５−４］に“００”を設定した場合には、タイムアウト時間は２^１５×ＴＳＣＬＫ×８となり、リセット設定（ＫＲＥＳ）のビット［５−４］に“０１”を設定した場合には、タイムアウト時間は２^１９×ＴＳＣＬＫ×８となり、リセット設定（ＫＲＥＳ）のビット［５−４］に“１０”を設定した場合には、タイムアウト時間は２^２２×ＴＳＣＬＫ×８となり、リセット設定（ＫＲＥＳ）のビット［５−４］に“１１”を設定した場合には、タイムアウト時間は２^２５×ＴＳＣＬＫ×８となる。また、リセット設定（ＫＲＥＳ）のビット［３−０］に“１１１１”を設定（すなわち、値「１５」を設定）した場合、リセット設定（ＫＲＥＳ）のビット［５−４］に“００”を設定した場合には、タイムアウト時間は２^１５×ＴＳＣＬＫ×１５となり、リセット設定（ＫＲＥＳ）のビット［５−４］に“０１”を設定した場合には、タイムアウト時間は２^１９×ＴＳＣＬＫ×１５となり、リセット設定（ＫＲＥＳ）のビット［５−４］に“１０”を設定した場合には、タイムアウト時間は２^２２×ＴＳＣＬＫ×１５となり、リセット設定（ＫＲＥＳ）のビット［５−４］に“１１”を設定した場合には、タイムアウト時間は２^２５×ＴＳＣＬＫ×１５となる。尚、図１３には、内部システムクロックが１０．０ＭＨｚと１２．０ＭＨｚである場合のタイムアウト時間の値の具体例もそれぞれ示されている。 Bits [3-0] of the reset setting (KRES) indicate the setting of the timeout time of the watchdog timer (WDT) 506b. Specifically, the time-out period of the watchdog timer (WDT) 506b is set to the reference clock selected by the bit [5-4] of the reset setting (KRES) using the bits [3-0] of the reset setting (KRES). It is a value obtained by multiplying the set value. For example, when “1000” is set to the bit [3-0] of the reset setting (KRES) (that is, the value “8” is set), “00” is set to the bit [5-4] of the reset setting (KRES). When set, the timeout time is 2 ¹⁵ × TSCLK × 8, and when reset setting (KRES) bit [5-4] is set to “01”, the timeout time is 2 ¹⁹ × TSCLK × 8. When the reset setting (KRES) bit [5-4] is set to “10”, the timeout time is 2 ²² × TSCLK × 8, and the reset setting (KRES) bit [5-4] is set to “11”. If you set ", the timeout time is ^{2 25} × TSCLK × 8. Further, when “1111” is set to the bit [3-0] of the reset setting (KRES) (that is, the value “15” is set), “00” is set to the bit [5-4] of the reset setting (KRES). When set, the timeout time is 2 ¹⁵ × TSCLK × 15. When the reset setting (KRES) bit [5-4] is set to “01”, the timeout time is 2 ¹⁹ × TSCLK × 15. When the reset setting (KRES) bit [5-4] is set to “10”, the timeout time is 2 ²² × TSCLK × 15, and the reset setting (KRES) bit [5-4] is set to “11”. If set to "the timeout time is ^{2 25} × TSCLK × 15. FIG. 13 also shows specific examples of timeout values when the internal system clock is 10.0 MHz and 12.0 MHz.

尚、ウオッチドッグタイマ（ＷＤＴ）５０６ｂを使用しないように設定する場合、図１３に示すように、リセット設定（ＫＲＥＳ）のビット［３−０］に“００００”を設定するようにすれば良い。ただし、リセット設定（ＫＲＥＳ）のビット［３−０］に“００００”がセットされてウオッチドッグタイマ（ＷＤＴ）５０６ｂが使用禁止状態に設定された場合であっても、リセット設定（ＫＲＥＳ）のビット［７］の値を設定することにより、システムリセットするかユーザリセットとするかの設定を行うことは可能である。 When setting not to use the watchdog timer (WDT) 506b, as shown in FIG. 13, it is only necessary to set “0000” in bits [3-0] of the reset setting (KRES). However, even if the reset setting (KRES) bit [3-0] is set to “0000” and the watchdog timer (WDT) 506b is disabled, the reset setting (KRES) bit By setting the value of [7], it is possible to set whether to perform system reset or user reset.

プログラム管理エリアに記憶される１６ビット乱数初期設定１（ＫＲＬ１）、１６ビット乱数初期設定２（ＫＲＬ２）及び１６ビット乱数初期設定３（ＫＲＬ３）は、１６ビット乱数回路５０８ｂの設定を示す。図１４は、１６ビット乱数初期設定１（ＫＲＬ１）のにおける設定内容の一例を示している。また、図１５は、１６ビット乱数初期設定２（ＫＲＬ２）のにおける設定内容の一例を示している。さらに、図１６は、１６ビット乱数初期設定３（ＫＲＬ３）のにおける設定内容の一例を示している。 16-bit random number initial setting 1 (KRL1), 16-bit random number initial setting 2 (KRL2), and 16-bit random number initial setting 3 (KRL3) stored in the program management area indicate settings of the 16-bit random number circuit 508b. FIG. 14 shows an example of setting contents in 16-bit random number initial setting 1 (KRL1). FIG. 15 shows an example of setting contents in 16-bit random number initial setting 2 (KRL2). Further, FIG. 16 shows an example of setting contents in 16-bit random number initial setting 3 (KRL3).

まず、図１４を用いて、１６ビット乱数初期設定１（ＫＲＬ１）における設定内容を説明する。１６ビット乱数初期設定１（ＫＲＬ１）のビット「７」は、４チャネルの１６ビット乱数回路５０８ｂのうち、チャネル１の１６ビット乱数回路５０８ｂの起動方法の設定を示している。図１４に示す例において、１６ビット乱数初期設定１（ＫＲＬ１）のビット「７」におけるビット値が“０”であれば、ユーザモードに移行した後、ソフトウェア（ユーザプログラム）により乱数の最大値設定が行われたことにより、チャネル１の１６ビット乱数回路５０８ｂが起動される。これに対して、１６ビット乱数初期設定１（ＫＲＬ１）のビット「７」におけるビット値が“１”であれば、ユーザプログラムによらず、リセット発生時にユーザモードに移行したことに基づいて自動的にチャネル１の１６ビット乱数回路５０８ｂが起動される。 First, the setting contents in 16-bit random number initial setting 1 (KRL1) will be described with reference to FIG. Bit “7” of 16-bit random number initial setting 1 (KRL1) indicates the setting of the activation method of the 16-bit random number circuit 508b of channel 1 out of the 4-bit 16-bit random number circuit 508b. In the example shown in FIG. 14, if the bit value of the bit “7” of the 16-bit random number initial setting 1 (KRL1) is “0”, the maximum value of the random number is set by software (user program) after shifting to the user mode. As a result, the 16-bit random number circuit 508b of channel 1 is activated. On the other hand, if the bit value in bit “7” of 16-bit random number initial setting 1 (KRL1) is “1”, it is automatically based on the transition to the user mode when a reset occurs regardless of the user program. Then, the 16-bit random number circuit 508b of channel 1 is activated.

１６ビット乱数初期設定１（ＫＲＬ１）のビット「６」は、チャネル１の１６ビット乱数回路５０８ｂの更新クロックの設定を示している。図１４に示す例において、１６ビット乱数初期設定１（ＫＲＬ１）のビット「６」におけるビット値が“０”であれば、メイン制御部４１の内部システムクロックを更新クロックとして用いる。これに対して、１６ビット乱数初期設定１（ＫＲＬ１）のビット「６」におけるビット値が“１”であれば、メイン制御部４１の外部から入力された外部クロック信号を２分周した信号を更新クロックとして用いる。 Bit “6” of 16-bit random number initial setting 1 (KRL1) indicates the setting of the update clock of the 16-bit random number circuit 508b of channel 1. In the example shown in FIG. 14, if the bit value of bit “6” of 16-bit random number initial setting 1 (KRL1) is “0”, the internal system clock of the main control unit 41 is used as the update clock. On the other hand, if the bit value in the bit “6” of the 16-bit random number initial setting 1 (KRL1) is “1”, a signal obtained by dividing the external clock signal input from the outside of the main control unit 41 by two is used. Used as an update clock.

尚、本実施例では、既に説明した乱数用クロック生成回路４３により生成された乱数用クロックＲＣＬＫを乱数用外部クロック端子（ＲＣＫ端子）を介して入力し、その乱数用クロックＲＣＬＫを２分周した信号を更新クロックとして用いるものとする。尚、このことは、他のチャネルの１６ビット乱数回路５０８ｂや８ビット乱数回路５０８ａについても同様である。 In this embodiment, the random number clock RCLK generated by the random number clock generation circuit 43 already described is input via the random number external clock terminal (RCK terminal), and the random number clock RCLK is divided by two. The signal is used as an update clock. The same applies to the 16-bit random number circuit 508b and the 8-bit random number circuit 508a of other channels.

１６ビット乱数初期設定１（ＫＲＬ１）のビット「５−４」は、チャネル１の１６ビット乱数回路５０８ｂが更新する乱数列を変更するか否かの設定を示している。図１４に示す例において、１６ビット乱数初期設定１（ＫＲＬ１）のビット「５−４」におけるビット値が“００”であれば、チャネル１の１６ビット乱数回路５０８ｂが更新する乱数列は変更されない。また、１６ビット乱数初期設定１（ＫＲＬ１）のビット「５−４」におけるビット値が“０１”であれば、チャネル１の１６ビット乱数回路５０８ｂが更新する乱数列をソフトウェア（ユーザプログラム）により変更できる。また、１６ビット乱数初期設定１（ＫＲＬ１）のビット「５−４」におけるビット値が“１０”であれば、チャネル１の１６ビット乱数回路５０８ｂが更新する乱数列が２周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。また、１６ビット乱数初期設定１（ＫＲＬ１）のビット「５−４」におけるビット値が“１１”であれば、チャネル１の１６ビット乱数回路５０８ｂが更新する乱数列が１周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。 Bit “5-4” of 16-bit random number initial setting 1 (KRL1) indicates whether to change the random number sequence updated by the 16-bit random number circuit 508b of channel 1. In the example shown in FIG. 14, if the bit value in the bit “5-4” of the 16-bit random number initial setting 1 (KRL1) is “00”, the random number sequence updated by the 16-bit random number circuit 508b of the channel 1 is not changed. . If the bit value in bit “5-4” of 16-bit random number initial setting 1 (KRL1) is “01”, the random number sequence updated by 16-bit random number circuit 508b of channel 1 is changed by software (user program). it can. If the bit value in the bit “5-4” of the 16-bit random number initial setting 1 (KRL1) is “10”, the random number sequence updated by the 16-bit random number circuit 508b of the channel 1 is automatically started from the second round. After that, the random number sequence is automatically changed every time the random number sequence is completed. If the bit value in the bit “5-4” of the 16-bit random number initial setting 1 (KRL1) is “11”, the random number sequence updated by the 16-bit random number circuit 508b of the channel 1 is automatically updated from the first round. After that, the random number sequence is automatically changed every time the random number sequence is completed.

１６ビット乱数初期設定１（ＫＲＬ１）のビット「３」は、４チャネルの１６ビット乱数回路５０８ｂのうち、チャネル０の１６ビット乱数回路５０８ｂの起動方法の設定を示している。図１４に示す例において、１６ビット乱数初期設定１（ＫＲＬ１）のビット「３」におけるビット値が“０”であれば、ユーザモードに移行した後、ソフトウェア（ユーザプログラム）により乱数の最大値設定が行われたことにより、チャネル０の１６ビット乱数回路５０８ｂが起動される。これに対して、１６ビット乱数初期設定１（ＫＲＬ１）のビット「３」におけるビット値が“１”であれば、ユーザプログラムによらず、リセット発生時にユーザモードに移行したことに基づいて自動的にチャネル０の１６ビット乱数回路５０８ｂが起動される。 Bit “3” of 16-bit random number initial setting 1 (KRL1) indicates the setting of the activation method of the 16-bit random number circuit 508b of channel 0 among the 16-bit random number circuit 508b of 4 channels. In the example shown in FIG. 14, if the bit value in the bit “3” of the 16-bit random number initial setting 1 (KRL1) is “0”, the maximum value of the random number is set by software (user program) after shifting to the user mode. Is activated, the channel 0 16-bit random number circuit 508b is activated. On the other hand, if the bit value in bit “3” of 16-bit random number initial setting 1 (KRL1) is “1”, it is automatically based on the transition to the user mode when a reset occurs regardless of the user program. Then, the 16-bit random number circuit 508b of channel 0 is activated.

１６ビット乱数初期設定１（ＫＲＬ１）のビット「２」は、チャネル０の１６ビット乱数回路５０８ｂの更新クロックの設定を示している。図１４に示す例において、１６ビット乱数初期設定１（ＫＲＬ１）のビット「２」におけるビット値が“０”であれば、メイン制御部４１の内部システムクロックを更新クロックとして用いる。これに対して、１６ビット乱数初期設定１（ＫＲＬ１）のビット「２」におけるビット値が“１”であれば、メイン制御部４１の外部から入力された外部クロック信号を２分周した信号を更新クロックとして用いる。 Bit “2” of 16-bit random number initial setting 1 (KRL1) indicates the setting of the update clock of the 16-bit random number circuit 508b of channel 0. In the example illustrated in FIG. 14, if the bit value in the bit “2” of the 16-bit random number initial setting 1 (KRL1) is “0”, the internal system clock of the main control unit 41 is used as the update clock. On the other hand, if the bit value in the bit “2” of the 16-bit random number initial setting 1 (KRL1) is “1”, a signal obtained by dividing the external clock signal input from the outside of the main control unit 41 by two is used. Used as an update clock.

１６ビット乱数初期設定１（ＫＲＬ１）のビット「１−０」は、チャネル０の１６ビット乱数回路５０８ｂが更新する乱数列を変更するか否かの設定を示している。図１４に示す例において、１６ビット乱数初期設定１（ＫＲＬ１）のビット「１−０」におけるビット値が“００”であれば、チャネル０の１６ビット乱数回路５０８ｂが更新する乱数列は変更されない。また、１６ビット乱数初期設定１（ＫＲＬ１）のビット「１−０」におけるビット値が“０１”であれば、チャネル０の１６ビット乱数回路５０８ｂが更新する乱数列をソフトウェア（ユーザプログラム）により変更できる。また、１６ビット乱数初期設定１（ＫＲＬ１）のビット「１−０」におけるビット値が“１０”であれば、チャネル０の１６ビット乱数回路５０８ｂが更新する乱数列が２周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。また、１６ビット乱数初期設定１（ＫＲＬ１）のビット「１−０」におけるビット値が“１１”であれば、チャネル０の１６ビット乱数回路５０８ｂが更新する乱数列が１周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。 Bits “1-0” of 16-bit random number initial setting 1 (KRL1) indicate whether to change the random number sequence updated by the 16-bit random number circuit 508b of channel 0. In the example shown in FIG. 14, if the bit value in the bit “1-0” of 16-bit random number initialization 1 (KRL1) is “00”, the random number sequence updated by the 16-bit random number circuit 508b of channel 0 is not changed. . If the bit value in bits “1-0” of 16-bit random number initialization 1 (KRL1) is “01”, the random number sequence updated by the 16-bit random number circuit 508b of channel 0 is changed by software (user program). it can. If the bit value in the bit “1-0” of the 16-bit random number initial setting 1 (KRL1) is “10”, the random number sequence updated by the 16-bit random number circuit 508b of the channel 0 is automatically started from the second round. After that, the random number sequence is automatically changed every time the random number sequence is completed. If the bit value in the bit “1-0” of the 16-bit random number initial setting 1 (KRL1) is “11”, the random number sequence updated by the 16-bit random number circuit 508b of the channel 0 is automatically started from the first round. After that, the random number sequence is automatically changed every time the random number sequence is completed.

次に、図１５を用いて、１６ビット乱数初期設定２（ＫＲＬ２）における設定内容を説明する。１６ビット乱数初期設定２（ＫＲＬ２）のビット「７」は、４チャネルの１６ビット乱数回路５０８ｂのうち、チャネル３の１６ビット乱数回路５０８ｂの起動方法の設定を示している。図１５に示す例において、１６ビット乱数初期設定２（ＫＲＬ２）のビット「７」におけるビット値が“０”であれば、ユーザモードに移行した後、ソフトウェア（ユーザプログラム）により乱数の最大値設定が行われたことにより、チャネル３の１６ビット乱数回路５０８ｂが起動される。これに対して、１６ビット乱数初期設定２（ＫＲＬ２）のビット「７」におけるビット値が“１”であれば、ユーザプログラムによらず、リセット発生時にユーザモードに移行したことに基づいて自動的にチャネル３の１６ビット乱数回路５０８ｂが起動される。 Next, setting contents in 16-bit random number initial setting 2 (KRL2) will be described with reference to FIG. Bit “7” of 16-bit random number initial setting 2 (KRL2) indicates the setting of the activation method of the 16-bit random number circuit 508b of channel 3 out of the 4-bit 16-bit random number circuit 508b. In the example shown in FIG. 15, if the bit value in bit “7” of 16-bit random number initial setting 2 (KRL2) is “0”, the maximum random number is set by software (user program) after shifting to the user mode. Is activated, the 16-bit random number circuit 508b of channel 3 is activated. On the other hand, if the bit value in bit “7” of 16-bit random number initial setting 2 (KRL2) is “1”, it is automatically based on the transition to the user mode when a reset occurs regardless of the user program. Then, the 16-bit random number circuit 508b of channel 3 is activated.

１６ビット乱数初期設定２（ＫＲＬ２）のビット「６」は、チャネル３の１６ビット乱数回路５０８ｂの更新クロックの設定を示している。図１５に示す例において、１６ビット乱数初期設定２（ＫＲＬ２）のビット「６」におけるビット値が“０”であれば、メイン制御部４１の内部システムクロックを更新クロックとして用いる。これに対して、１６ビット乱数初期設定２（ＫＲＬ２）のビット「６」におけるビット値が“１”であれば、メイン制御部４１の外部から入力された外部クロック信号を２分周した信号を更新クロックとして用いる。 Bit “6” of 16-bit random number initial setting 2 (KRL2) indicates the setting of the update clock of the 16-bit random number circuit 508b of channel 3. In the example shown in FIG. 15, if the bit value of bit “6” of 16-bit random number initialization 2 (KRL2) is “0”, the internal system clock of the main control unit 41 is used as the update clock. On the other hand, if the bit value in the bit “6” of the 16-bit random number initial setting 2 (KRL2) is “1”, a signal obtained by dividing the external clock signal input from the outside of the main control unit 41 by two is used. Used as an update clock.

１６ビット乱数初期設定２（ＫＲＬ２）のビット「５−４」は、チャネル３の１６ビット乱数回路５０８ｂが更新する乱数列を変更するか否かの設定を示している。図１５に示す例において、１６ビット乱数初期設定２（ＫＲＬ２）のビット「５−４」におけるビット値が“００”であれば、チャネル３の１６ビット乱数回路５０８ｂが更新する乱数列は変更されない。また、１６ビット乱数初期設定２（ＫＲＬ２）のビット「５−４」におけるビット値が“０１”であれば、チャネル３の１６ビット乱数回路５０８ｂが更新する乱数列をソフトウェア（ユーザプログラム）により変更できる。また、１６ビット乱数初期設定２（ＫＲＬ２）のビット「５−４」におけるビット値が“１０”であれば、チャネル３の１６ビット乱数回路５０８ｂが更新する乱数列が２周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。また、１６ビット乱数初期設定２（ＫＲＬ２）のビット「５−４」におけるビット値が“１１”であれば、チャネル３の１６ビット乱数回路５０８ｂが更新する乱数列が１周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。 Bit “5-4” of 16-bit random number initial setting 2 (KRL2) indicates whether or not the random number sequence updated by the 16-bit random number circuit 508b of channel 3 is changed. In the example shown in FIG. 15, if the bit value in the bit “5-4” of the 16-bit random number initialization 2 (KRL2) is “00”, the random number sequence updated by the 16-bit random number circuit 508b of the channel 3 is not changed. . If the bit value in bit “5-4” of 16-bit random number initialization 2 (KRL2) is “01”, the random number sequence updated by 16-bit random number circuit 508b of channel 3 is changed by software (user program). it can. If the bit value in the bit “5-4” of the 16-bit random number initial setting 2 (KRL2) is “10”, the random number sequence updated by the 16-bit random number circuit 508b of the channel 3 is automatically started from the second round. After that, the random number sequence is automatically changed every time the random number sequence is completed. If the bit value in bit “5-4” of 16-bit random number initialization 2 (KRL2) is “11”, the random number sequence updated by the 16-bit random number circuit 508b of channel 3 is automatically updated from the first round. After that, the random number sequence is automatically changed every time the random number sequence is completed.

１６ビット乱数初期設定２（ＫＲＬ２）のビット「３」は、４チャネルの１６ビット乱数回路５０８ｂのうち、チャネル２の１６ビット乱数回路５０８ｂの起動方法の設定を示している。図１５に示す例において、１６ビット乱数初期設定２（ＫＲＬ２）のビット「３」におけるビット値が“０”であれば、ユーザモードに移行した後、ソフトウェア（ユーザプログラム）により乱数の最大値設定が行われたことにより、チャネル２の１６ビット乱数回路５０８ｂが起動される。これに対して、１６ビット乱数初期設定２（ＫＲＬ２）のビット「３」におけるビット値が“１”であれば、ユーザプログラムによらず、リセット発生時にユーザモードに移行したことに基づいて自動的にチャネル２の１６ビット乱数回路５０８ｂが起動される。 Bit “3” of 16-bit random number initial setting 2 (KRL2) indicates the setting of the activation method of the 16-bit random number circuit 508b of channel 2 out of the 4-bit 16-bit random number circuit 508b. In the example shown in FIG. 15, if the bit value in the bit “3” of the 16-bit random number initial setting 2 (KRL2) is “0”, the maximum value of the random number is set by software (user program) after shifting to the user mode. Is activated, the 16-bit random number circuit 508b of channel 2 is activated. On the other hand, if the bit value in the bit “3” of the 16-bit random number initial setting 2 (KRL2) is “1”, it is automatically based on the transition to the user mode when a reset occurs regardless of the user program. Then, the 16-bit random number circuit 508b of channel 2 is activated.

１６ビット乱数初期設定２（ＫＲＬ２）のビット「２」は、チャネル２の１６ビット乱数回路５０８ｂの更新クロックの設定を示している。図１５に示す例において、１６ビット乱数初期設定２（ＫＲＬ２）のビット「２」におけるビット値が“０”であれば、メイン制御部４１の内部システムクロックを更新クロックとして用いる。これに対して、１６ビット乱数初期設定２（ＫＲＬ２）のビット「２」におけるビット値が“１”であれば、メイン制御部４１の外部から入力された外部クロック信号を２分周した信号を更新クロックとして用いる。 Bit “2” of 16-bit random number initial setting 2 (KRL2) indicates the setting of the update clock of the 16-bit random number circuit 508b of channel 2. In the example shown in FIG. 15, if the bit value of bit “2” of 16-bit random number initial setting 2 (KRL2) is “0”, the internal system clock of the main control unit 41 is used as the update clock. On the other hand, if the bit value in the bit “2” of the 16-bit random number initial setting 2 (KRL2) is “1”, a signal obtained by dividing the external clock signal input from the outside of the main control unit 41 by two is used. Used as an update clock.

１６ビット乱数初期設定２（ＫＲＬ２）のビット「１−０」は、チャネル２の１６ビット乱数回路５０８ｂが更新する乱数列を変更するか否かの設定を示している。図１５に示す例において、１６ビット乱数初期設定２（ＫＲＬ２）のビット「１−０」におけるビット値が“００”であれば、チャネル２の１６ビット乱数回路５０８ｂが更新する乱数列は変更されない。また、１６ビット乱数初期設定２（ＫＲＬ２）のビット「１−０」におけるビット値が“０１”であれば、チャネル２の１６ビット乱数回路５０８ｂが更新する乱数列をソフトウェア（ユーザプログラム）により変更できる。また、１６ビット乱数初期設定２（ＫＲＬ２）のビット「１−０」におけるビット値が“１０”であれば、チャネル２の１６ビット乱数回路５０８ｂが更新する乱数列が２周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。また、１６ビット乱数初期設定２（ＫＲＬ２）のビット「１−０」におけるビット値が“１１”であれば、チャネル２の１６ビット乱数回路５０８ｂが更新する乱数列が１周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。 Bits “1-0” of 16-bit random number initial setting 2 (KRL2) indicate whether to change the random number sequence updated by the 16-bit random number circuit 508b of channel 2. In the example shown in FIG. 15, if the bit value in the bit “1-0” of 16-bit random number initialization 2 (KRL2) is “00”, the random number sequence updated by the 16-bit random number circuit 508b of channel 2 is not changed. . If the bit value in bit “1-0” of 16-bit random number initialization 2 (KRL2) is “01”, the random number sequence updated by the 16-bit random number circuit 508b of channel 2 is changed by software (user program). it can. If the bit value in bit “1-0” of 16-bit random number initialization 2 (KRL2) is “10”, the random number sequence updated by the 16-bit random number circuit 508b of channel 2 is automatically updated from the second round. After that, the random number sequence is automatically changed every time the random number sequence is completed. If the bit value in the bit “1-0” of the 16-bit random number initial setting 2 (KRL2) is “11”, the random number sequence updated by the 16-bit random number circuit 508b of the channel 2 is automatically updated from the first round. After that, the random number sequence is automatically changed every time the random number sequence is completed.

次に、図１６を用いて、１６ビット乱数初期設定３（ＫＲＬ３）のにおける設定内容を説明する。１６ビット乱数初期設定３（ＫＲＬ３）のビット「７」は、４チャネルの１６ビット乱数回路５０８ｂのうち、チャネル３の１６ビット乱数回路５０８ｂの１周目からのスタート値の設定を示している。図１６に示す例において、１６ビット乱数初期設定３（ＫＲＬ３）のビット「７」におけるビット値が“０”であれば、乱数更新の１周目のスタート値として０００１Ｈが用いられる。これに対して、１６ビット乱数初期設定３（ＫＲＬ３）のビット「７」におけるビット値が“１”であれば、乱数更新の１周目のスタート値としてメイン制御部４１のＩＤナンバーをもとにした値が用いられる。メイン制御部４１のＩＤナンバーはチップごとに異なることから、スタート値としてＩＤナンバーをもとにした値を用いることにより、乱数の更新タイミングを予測しにくくすることができ、乱数の更新タイミングを狙って不正に大当りを発生させるような行為を防止することができる。尚、ＩＤナンバーをもとにした値として、ＩＤナンバーそのものを用いても良いし、ＩＤナンバーに所定の演算（例えば、所定値を加算したり減算したりした値）を用いても良い。 Next, setting contents in 16-bit random number initial setting 3 (KRL3) will be described with reference to FIG. Bit “7” of 16-bit random number initial setting 3 (KRL3) indicates the setting of the start value from the first round of the 16-bit random number circuit 508b of channel 3 out of the 4-bit 16-bit random number circuit 508b. In the example shown in FIG. 16, if the bit value at bit “7” of 16-bit random number initial setting 3 (KRL3) is “0”, 0001H is used as the start value for the first round of random number update. On the other hand, if the bit value in the bit “7” of the 16-bit random number initial setting 3 (KRL3) is “1”, the ID number of the main control unit 41 is used as the start value for the first round of random number update. The value set to is used. Since the ID number of the main control unit 41 is different for each chip, it is possible to make it difficult to predict the update timing of the random number by using a value based on the ID number as the start value, and aim for the update timing of the random number. Thus, it is possible to prevent acts that illegally generate jackpots. The ID number itself may be used as a value based on the ID number, or a predetermined calculation (for example, a value obtained by adding or subtracting a predetermined value) may be used for the ID number.

１６ビット乱数初期設定３（ＫＲＬ３）のビット「６」は、チャネル３の１６ビット乱数回路５０８ｂのスタート値をシステムリセットごとに変更するか否かの設定を示している。図１６に示す例において、１６ビット乱数初期設定３（ＫＲＬ３）のビット「６」におけるビット値が“０”であれば、システムリセット時にスタート値の変更は行わない。これに対して、１６ビット乱数初期設定３（ＫＲＬ３）のビット「６」におけるビット値が“１”であれば、システムリセットごとにスタート値を変更する。 Bit “6” of 16-bit random number initial setting 3 (KRL3) indicates whether or not the start value of the 16-bit random number circuit 508b of channel 3 is changed at every system reset. In the example shown in FIG. 16, if the bit value in bit “6” of 16-bit random number initial setting 3 (KRL3) is “0”, the start value is not changed at the time of system reset. On the other hand, if the bit value in bit “6” of 16-bit random number initial setting 3 (KRL3) is “1”, the start value is changed at every system reset.

１６ビット乱数初期設定３（ＫＲＬ３）のビット「５」は、４チャネルの１６ビット乱数回路５０８ｂのうち、チャネル２の１６ビット乱数回路５０８ｂの１周目からのスタート値の設定を示している。図１６に示す例において、１６ビット乱数初期設定３（ＫＲＬ３）のビット「５」におけるビット値が“０”であれば、乱数更新の１周目のスタート値として０００１Ｈが用いられる。これに対して、１６ビット乱数初期設定３（ＫＲＬ３）のビット「５」におけるビット値が“１”であれば、乱数更新の１周目のスタート値としてメイン制御部４１のＩＤナンバーをもとにした値が用いられる。 Bit “5” of 16-bit random number initial setting 3 (KRL3) indicates the setting of the start value from the first round of the 16-bit random number circuit 508b of channel 2 out of the 4-bit 16-bit random number circuit 508b. In the example shown in FIG. 16, if the bit value at bit “5” of 16-bit random number initial setting 3 (KRL3) is “0”, 0001H is used as the start value for the first round of random number update. On the other hand, if the bit value in the bit “5” of the 16-bit random number initial setting 3 (KRL3) is “1”, the ID number of the main control unit 41 is used as the start value for the first round of random number update. The value set to is used.

１６ビット乱数初期設定３（ＫＲＬ３）のビット「４」は、チャネル２の１６ビット乱数回路５０８ｂのスタート値をシステムリセットごとに変更するか否かの設定を示している。図１６に示す例において、１６ビット乱数初期設定３（ＫＲＬ３）のビット「４」におけるビット値が“０”であれば、システムリセット時にスタート値の変更は行わない。これに対して、１６ビット乱数初期設定３（ＫＲＬ３）のビット「６」におけるビット値が“１”であれば、システムリセットごとにスタート値を変更する。 Bit “4” of 16-bit random number initial setting 3 (KRL3) indicates whether or not the start value of the 16-bit random number circuit 508b of channel 2 is changed at every system reset. In the example shown in FIG. 16, if the bit value in bit “4” of 16-bit random number initial setting 3 (KRL3) is “0”, the start value is not changed at the time of system reset. On the other hand, if the bit value in bit “6” of 16-bit random number initial setting 3 (KRL3) is “1”, the start value is changed at every system reset.

１６ビット乱数初期設定３（ＫＲＬ３）のビット「３」は、４チャネルの１６ビット乱数回路５０８ｂのうち、チャネル１の１６ビット乱数回路５０８ｂの１周目からのスタート値の設定を示している。図１６に示す例において、１６ビット乱数初期設定３（ＫＲＬ３）のビット「３」におけるビット値が“０”であれば、乱数更新の１周目のスタート値として０００１Ｈが用いられる。これに対して、１６ビット乱数初期設定３（ＫＲＬ３）のビット「３」におけるビット値が“１”であれば、乱数更新の１周目のスタート値としてメイン制御部４１のＩＤナンバーをもとにした値が用いられる。 Bit “3” of 16-bit random number initial setting 3 (KRL3) indicates the setting of the start value from the first round of the 16-bit random number circuit 508b of channel 1 out of the 4-bit 16-bit random number circuit 508b. In the example shown in FIG. 16, if the bit value in bit “3” of 16-bit random number initial setting 3 (KRL3) is “0”, 0001H is used as the start value for the first round of random number update. On the other hand, if the bit value in the bit “3” of the 16-bit random number initial setting 3 (KRL3) is “1”, the ID number of the main control unit 41 is used as the start value for the first round of random number update. The value set to is used.

１６ビット乱数初期設定３（ＫＲＬ３）のビット「２」は、チャネル１の１６ビット乱数回路５０８ｂのスタート値をシステムリセットごとに変更するか否かの設定を示している。図１６に示す例において、１６ビット乱数初期設定３（ＫＲＬ３）のビット「２」におけるビット値が“０”であれば、システムリセット時にスタート値の変更は行わない。これに対して、１６ビット乱数初期設定３（ＫＲＬ３）のビット「２」におけるビット値が“１”であれば、システムリセットごとにスタート値を変更する。 Bit “2” of 16-bit random number initial setting 3 (KRL3) indicates whether or not the start value of the 16-bit random number circuit 508b of channel 1 is changed at every system reset. In the example shown in FIG. 16, if the bit value in bit “2” of 16-bit random number initial setting 3 (KRL3) is “0”, the start value is not changed at the time of system reset. On the other hand, if the bit value in the bit “2” of the 16-bit random number initial setting 3 (KRL3) is “1”, the start value is changed at every system reset.

１６ビット乱数初期設定３（ＫＲＬ３）のビット「１」は、４チャネルの１６ビット乱数回路５０８ｂのうち、チャネル０の１６ビット乱数回路５０８ｂの１周目からのスタート値の設定を示している。図１６に示す例において、１６ビット乱数初期設定３（ＫＲＬ３）のビット「１」におけるビット値が“０”であれば、乱数更新の１周目のスタート値として０００１Ｈが用いられる。これに対して、１６ビット乱数初期設定３（ＫＲＬ３）のビット「１」におけるビット値が“１”であれば、乱数更新の１周目のスタート値としてメイン制御部４１のＩＤナンバーをもとにした値が用いられる。 Bit “1” of 16-bit random number initial setting 3 (KRL3) indicates the setting of the start value from the first round of the 16-bit random number circuit 508b of channel 0 out of the 4-bit 16-bit random number circuit 508b. In the example shown in FIG. 16, if the bit value at bit “1” of 16-bit random number initialization 3 (KRL3) is “0”, 0001H is used as the start value for the first round of random number update. On the other hand, if the bit value of the bit “1” of the 16-bit random number initial setting 3 (KRL3) is “1”, the ID number of the main control unit 41 is used as the start value for the first round of random number update. The value set to is used.

１６ビット乱数初期設定３（ＫＲＬ３）のビット「０」は、チャネル０の１６ビット乱数回路５０８ｂのスタート値をシステムリセットごとに変更するか否かの設定を示している。図１６に示す例において、１６ビット乱数初期設定３（ＫＲＬ３）のビット「０」におけるビット値が“０”であれば、システムリセット時にスタート値の変更は行わない。これに対して、１６ビット乱数初期設定３（ＫＲＬ３）のビット「０」におけるビット値が“１”であれば、システムリセットごとにスタート値を変更する。 Bit “0” of 16-bit random number initial setting 3 (KRL3) indicates whether or not the start value of the 16-bit random number circuit 508b of channel 0 is changed at every system reset. In the example shown in FIG. 16, if the bit value in bit “0” of 16-bit random number initial setting 3 (KRL3) is “0”, the start value is not changed at the time of system reset. On the other hand, if the bit value in bit “0” of 16-bit random number initial setting 3 (KRL3) is “1”, the start value is changed at every system reset.

プログラム管理エリアに記憶される８ビット乱数初期設定１（ＫＲＳ１）及び８ビット乱数初期設定２（ＫＲＳ２）は、８ビット乱数回路５０８ａの設定を示す。図１７は、８ビット乱数初期設定１（ＫＲＳ１）のにおける設定内容の一例を示している。また、図１８は、８ビット乱数初期設定２（ＫＲＳ２）のにおける設定内容の一例を示している。 The 8-bit random number initial setting 1 (KRS1) and the 8-bit random number initial setting 2 (KRS2) stored in the program management area indicate settings of the 8-bit random number circuit 508a. FIG. 17 shows an example of setting contents in the 8-bit random number initial setting 1 (KRS1). FIG. 18 shows an example of setting contents in the 8-bit random number initial setting 2 (KRS2).

まず、図１７を用いて、８ビット乱数初期設定１（ＫＲＳ１）における設定内容を説明する。８ビット乱数初期設定１（ＫＲＳ１）のビット「７」は、４チャネルの８ビット乱数回路５０８ａのうち、チャネル１の８ビット乱数回路５０８ａの起動方法の設定を示している。図１７に示す例において、８ビット乱数初期設定１（ＫＲＳ１）のビット「７」におけるビット値が“０”であれば、ユーザモードに移行した後、ソフトウェア（ユーザプログラム）により乱数の最大値設定が行われたことにより、チャネル１の８ビット乱数回路５０８ａが起動される。これに対して、８ビット乱数初期設定１（ＫＲＳ１）のビット「７」におけるビット値が“１”であれば、ユーザプログラムによらず、リセット発生時にユーザモードに移行したことに基づいて自動的にチャネル１の８ビット乱数回路５０８ａが起動される。 First, the setting contents in 8-bit random number initial setting 1 (KRS1) will be described with reference to FIG. Bit “7” of 8-bit random number initial setting 1 (KRS1) indicates the setting of the activation method of the 8-bit random number circuit 508a of channel 1 out of the 4-bit 8-bit random number circuit 508a. In the example shown in FIG. 17, if the bit value in the bit “7” of the 8-bit random number initial setting 1 (KRS1) is “0”, the maximum value of the random number is set by software (user program) after shifting to the user mode. As a result, the 8-bit random number circuit 508a of channel 1 is activated. On the other hand, if the bit value in the bit “7” of the 8-bit random number initial setting 1 (KRS1) is “1”, it is automatically based on the transition to the user mode when a reset occurs regardless of the user program. Then, the 8-bit random number circuit 508a of channel 1 is activated.

８ビット乱数初期設定１（ＫＲＳ１）のビット「６」は、チャネル１の８ビット乱数回路５０８ａの更新クロックの設定を示している。図１７に示す例において、８ビット乱数初期設定１（ＫＲＳ１）のビット「６」におけるビット値が“０”であれば、メイン制御部４１の内部システムクロックを更新クロックとして用いる。これに対して、８ビット乱数初期設定１（ＫＲＳ１）のビット「６」におけるビット値が“１”であれば、メイン制御部４１の外部から入力された外部クロック信号を２分周した信号を更新クロックとして用いる。 Bit “6” of 8-bit random number initial setting 1 (KRS1) indicates the setting of the update clock of the 8-bit random number circuit 508a of channel 1. In the example shown in FIG. 17, if the bit value of bit “6” of 8-bit random number initial setting 1 (KRS1) is “0”, the internal system clock of the main control unit 41 is used as the update clock. On the other hand, if the bit value in the bit “6” of the 8-bit random number initial setting 1 (KRS1) is “1”, a signal obtained by dividing the external clock signal input from the outside of the main control unit 41 by two is used. Used as an update clock.

８ビット乱数初期設定１（ＫＲＳ１）のビット「５−４」は、チャネル１の８ビット乱数回路５０８ａが更新する乱数列を変更するか否かの設定を示している。図１７に示す例において、８ビット乱数初期設定１（ＫＲＳ１）のビット「５−４」におけるビット値が“００”であれば、チャネル１の８ビット乱数回路５０８ａが更新する乱数列は変更されない。また、８ビット乱数初期設定１（ＫＲＳ１）のビット「５−４」におけるビット値が“０１”であれば、チャネル１の８ビット乱数回路５０８ａが更新する乱数列をソフトウェア（ユーザプログラム）により変更できる。また、８ビット乱数初期設定１（ＫＲＳ１）のビット「５−４」におけるビット値が“１０”であれば、チャネル１の８ビット乱数回路５０８ａが更新する乱数列が２周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。また、８ビット乱数初期設定１（ＫＲＳ１）のビット「５−４」におけるビット値が“１１”であれば、チャネル１の８ビット乱数回路５０８ａが更新する乱数列が１周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。 Bit “5-4” of 8-bit random number initial setting 1 (KRS1) indicates whether to change the random number sequence updated by the 8-bit random number circuit 508a of channel 1. In the example shown in FIG. 17, if the bit value in the bit “5-4” of the 8-bit random number initial setting 1 (KRS1) is “00”, the random number sequence updated by the 8-bit random number circuit 508a of the channel 1 is not changed. . If the bit value in the bit “5-4” of the 8-bit random number initial setting 1 (KRS1) is “01”, the random number sequence updated by the 8-bit random number circuit 508a of the channel 1 is changed by software (user program). it can. If the bit value in the bit “5-4” of the 8-bit random number initial setting 1 (KRS1) is “10”, the random number sequence updated by the 8-bit random number circuit 508a of the channel 1 is automatically started from the second round. After that, the random number sequence is automatically changed every time the random number sequence is completed. If the bit value in the bit “5-4” of the 8-bit random number initial setting 1 (KRS1) is “11”, the random number sequence updated by the 8-bit random number circuit 508a of channel 1 is automatically updated from the first round. After that, the random number sequence is automatically changed every time the random number sequence is completed.

８ビット乱数初期設定１（ＫＲＳ１）のビット「３」は、４チャネルの８ビット乱数回路５０８ａのうち、チャネル０の８ビット乱数回路５０８ａの起動方法の設定を示している。図１７に示す例において、８ビット乱数初期設定１（ＫＲＳ１）のビット「３」におけるビット値が“０”であれば、ユーザモードに移行した後、ソフトウェア（ユーザプログラム）により乱数の最大値設定が行われたことにより、チャネル０の８ビット乱数回路５０８ａが起動される。これに対して、８ビット乱数初期設定１（ＫＲＳ１）のビット「３」におけるビット値が“１”であれば、ユーザプログラムによらず、リセット発生時にユーザモードに移行したことに基づいて自動的にチャネル０の８ビット乱数回路５０８ａが起動される。 Bit “3” of 8-bit random number initial setting 1 (KRS1) indicates the setting of the activation method of the 8-bit random number circuit 508a of channel 0 out of the 4-channel 8-bit random number circuit 508a. In the example shown in FIG. 17, if the bit value in the bit “3” of the 8-bit random number initial setting 1 (KRS1) is “0”, after entering the user mode, the maximum random number value is set by software (user program). As a result, the 8-bit random number circuit 508a of channel 0 is activated. On the other hand, if the bit value in the bit “3” of the 8-bit random number initial setting 1 (KRS1) is “1”, regardless of the user program, it is automatically based on the transition to the user mode when a reset occurs. Then, the 8-bit random number circuit 508a of channel 0 is activated.

８ビット乱数初期設定１（ＫＲＳ１）のビット「２」は、チャネル０の８ビット乱数回路５０８ａの更新クロックの設定を示している。図１７に示す例において、８ビット乱数初期設定１（ＫＲＳ１）のビット「２」におけるビット値が“０”であれば、メイン制御部４１の内部システムクロックを更新クロックとして用いる。これに対して、８ビット乱数初期設定１（ＫＲＳ１）のビット「２」におけるビット値が“１”であれば、メイン制御部４１の外部から入力された外部クロック信号を２分周した信号を更新クロックとして用いる。 Bit “2” of 8-bit random number initial setting 1 (KRS1) indicates the setting of the update clock of the 8-bit random number circuit 508a of channel 0. In the example shown in FIG. 17, if the bit value in the bit “2” of the 8-bit random number initial setting 1 (KRS1) is “0”, the internal system clock of the main control unit 41 is used as the update clock. On the other hand, if the bit value in the bit “2” of the 8-bit random number initial setting 1 (KRS1) is “1”, a signal obtained by dividing the external clock signal input from the outside of the main control unit 41 by two is used. Used as an update clock.

８ビット乱数初期設定１（ＫＲＳ１）のビット「１−０」は、チャネル０の８ビット乱数回路５０８ａが更新する乱数列を変更するか否かの設定を示している。図１７に示す例において、８ビット乱数初期設定１（ＫＲＳ１）のビット「１−０」におけるビット値が“００”であれば、チャネル０の８ビット乱数回路５０８ａが更新する乱数列は変更されない。また、８ビット乱数初期設定１（ＫＲＳ１）のビット「１−０」におけるビット値が“０１”であれば、チャネル０の８ビット乱数回路５０８ａが更新する乱数列をソフトウェア（ユーザプログラム）により変更できる。また、８ビット乱数初期設定１（ＫＲＳ１）のビット「１−０」におけるビット値が“１０”であれば、チャネル０の８ビット乱数回路５０８ａが更新する乱数列が２周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。また、８ビット乱数初期設定１（ＫＲＳ１）のビット「１−０」におけるビット値が“１１”であれば、チャネル０の８ビット乱数回路５０８ａが更新する乱数列が１周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。 Bits “1-0” of 8-bit random number initial setting 1 (KRS1) indicate whether to change the random number sequence updated by the 8-bit random number circuit 508a of channel 0. In the example shown in FIG. 17, if the bit value in the bit “1-0” of the 8-bit random number initial setting 1 (KRS1) is “00”, the random number sequence updated by the 8-bit random number circuit 508a of the channel 0 is not changed. . If the bit value in bits “1-0” of 8-bit random number initial setting 1 (KRS1) is “01”, the random number sequence updated by the 8-bit random number circuit 508a of channel 0 is changed by software (user program). it can. If the bit value in the bit “1-0” of the 8-bit random number initial setting 1 (KRS1) is “10”, the random number sequence updated by the 8-bit random number circuit 508a of the channel 0 is automatically started from the second round. After that, the random number sequence is automatically changed every time the random number sequence is completed. If the bit value in bits “1-0” of the 8-bit random number initial setting 1 (KRS1) is “11”, the random number sequence updated by the 8-bit random number circuit 508a of channel 0 is automatically started from the first round. After that, the random number sequence is automatically changed every time the random number sequence is completed.

次に、図１８を用いて、８ビット乱数初期設定２（ＫＲＳ２）における設定内容を説明する。８ビット乱数初期設定２（ＫＲＳ２）のビット「７」は、４チャネルの８ビット乱数回路５０８ａのうち、チャネル３の８ビット乱数回路５０８ａの起動方法の設定を示している。図１８に示す例において、８ビット乱数初期設定２（ＫＲＳ２）のビット「７」におけるビット値が“０”であれば、ユーザモードに移行した後、ソフトウェア（ユーザプログラム）により乱数の最大値設定が行われたことにより、チャネル３の８ビット乱数回路５０８ａが起動される。これに対して、８ビット乱数初期設定２（ＫＲＳ２）のビット「７」におけるビット値が“１”であれば、ユーザプログラムによらず、リセット発生時にユーザモードに移行したことに基づいて自動的にチャネル３の８ビット乱数回路５０８ａが起動される。 Next, setting contents in the 8-bit random number initial setting 2 (KRS2) will be described with reference to FIG. Bit “7” of the 8-bit random number initial setting 2 (KRS2) indicates the setting of the activation method of the 8-bit random number circuit 508a of channel 3 out of the 4-bit 8-bit random number circuit 508a. In the example shown in FIG. 18, if the bit value in the bit “7” of the 8-bit random number initial setting 2 (KRS2) is “0”, after the transition to the user mode, the maximum random number is set by software (user program). Is activated, the 8-bit random number circuit 508a of channel 3 is activated. On the other hand, if the bit value in the bit “7” of the 8-bit random number initial setting 2 (KRS2) is “1”, regardless of the user program, it is automatically based on the transition to the user mode when a reset occurs. Then, the 8-bit random number circuit 508a of channel 3 is activated.

８ビット乱数初期設定２（ＫＲＳ２）のビット「６」は、チャネル３の８ビット乱数回路５０８ａの更新クロックの設定を示している。図１８に示す例において、８ビット乱数初期設定２（ＫＲＳ２）のビット「６」におけるビット値が“０”であれば、メイン制御部４１の内部システムクロックを更新クロックとして用いる。これに対して、８ビット乱数初期設定２（ＫＲＳ２）のビット「６」におけるビット値が“１”であれば、メイン制御部４１の外部から入力された外部クロック信号を２分周した信号を更新クロックとして用いる。 Bit “6” of the 8-bit random number initial setting 2 (KRS2) indicates the setting of the update clock of the 8-bit random number circuit 508a of the channel 3. In the example shown in FIG. 18, if the bit value of bit “6” of 8-bit random number initial setting 2 (KRS2) is “0”, the internal system clock of the main control unit 41 is used as the update clock. On the other hand, if the bit value in the bit “6” of the 8-bit random number initial setting 2 (KRS2) is “1”, a signal obtained by dividing the external clock signal input from the outside of the main control unit 41 by 2 is obtained. Used as an update clock.

８ビット乱数初期設定２（ＫＲＳ２）のビット「５−４」は、チャネル３の８ビット乱数回路５０８ａが更新する乱数列を変更するか否かの設定を示している。図１８に示す例において、８ビット乱数初期設定２（ＫＲＳ２）のビット「５−４」におけるビット値が“００”であれば、チャネル３の８ビット乱数回路５０８ａが更新する乱数列は変更されない。また、８ビット乱数初期設定２（ＫＲＳ２）のビット「５−４」におけるビット値が“０１”であれば、チャネル３の８ビット乱数回路５０８ａが更新する乱数列をソフトウェア（ユーザプログラム）により変更できる。また、８ビット乱数初期設定２（ＫＲＳ２）のビット「５−４」におけるビット値が“１０”であれば、チャネル３の８ビット乱数回路５０８ａが更新する乱数列が２周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。また、８ビット乱数初期設定２（ＫＲＳ２）のビット「５−４」におけるビット値が“１１”であれば、チャネル３の８ビット乱数回路５０８ａが更新する乱数列が１周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。 Bit “5-4” of 8-bit random number initial setting 2 (KRS2) indicates whether to change the random number sequence updated by 8-bit random number circuit 508a of channel 3. In the example shown in FIG. 18, if the bit value in the bit “5-4” of the 8-bit random number initialization 2 (KRS2) is “00”, the random number sequence updated by the 8-bit random number circuit 508a of the channel 3 is not changed. . If the bit value in the bit “5-4” of the 8-bit random number initial setting 2 (KRS2) is “01”, the random number sequence updated by the 8-bit random number circuit 508a of the channel 3 is changed by software (user program). it can. If the bit value in the bit “5-4” of the 8-bit random number initial setting 2 (KRS2) is “10”, the random number sequence updated by the 8-bit random number circuit 508a of the channel 3 is automatically updated from the second round. After that, the random number sequence is automatically changed every time the random number sequence is completed. If the bit value in the bit “5-4” of the 8-bit random number initial setting 2 (KRS2) is “11”, the random number sequence updated by the 8-bit random number circuit 508a of the channel 3 is automatically started from the first round. After that, the random number sequence is automatically changed every time the random number sequence is completed.

８ビット乱数初期設定２（ＫＲＳ２）のビット「３」は、４チャネルの８ビット乱数回路５０８ａのうち、チャネル２の８ビット乱数回路５０８ａの起動方法の設定を示している。図１８に示す例において、８ビット乱数初期設定２（ＫＲＳ２）のビット「３」におけるビット値が“０”であれば、ユーザモードに移行した後、ソフトウェア（ユーザプログラム）により乱数の最大値設定が行われたことにより、チャネル２の８ビット乱数回路５０８ａが起動される。これに対して、８ビット乱数初期設定２（ＫＲＳ２）のビット「３」におけるビット値が“１”であれば、ユーザプログラムによらず、リセット発生時にユーザモードに移行したことに基づいて自動的にチャネル２の８ビット乱数回路５０８ａが起動される。 Bit “3” of the 8-bit random number initial setting 2 (KRS2) indicates the setting of the activation method of the 8-bit random number circuit 508a of channel 2 out of the 4-bit 8-bit random number circuit 508a. In the example shown in FIG. 18, if the bit value in the bit “3” of the 8-bit random number initial setting 2 (KRS2) is “0”, after the transition to the user mode, the maximum random number is set by software (user program). Is activated, the channel 2 8-bit random number circuit 508a is activated. On the other hand, if the bit value in the bit “3” of the 8-bit random number initial setting 2 (KRS2) is “1”, regardless of the user program, it is automatically based on the transition to the user mode when a reset occurs. Then, the 8-bit random number circuit 508a of channel 2 is activated.

８ビット乱数初期設定２（ＫＲＳ２）のビット「２」は、チャネル２の８ビット乱数回路５０８ａの更新クロックの設定を示している。図１８に示す例において、８ビット乱数初期設定２（ＫＲＳ２）のビット「２」におけるビット値が“０”であれば、メイン制御部４１の内部システムクロックを更新クロックとして用いる。これに対して、８ビット乱数初期設定２（ＫＲＳ２）のビット「２」におけるビット値が“１”であれば、メイン制御部４１の外部から入力された外部クロック信号を２分周した信号を更新クロックとして用いる。 Bit “2” of 8-bit random number initial setting 2 (KRS2) indicates the setting of the update clock of the 8-bit random number circuit 508a of channel 2. In the example shown in FIG. 18, if the bit value of bit “2” of 8-bit random number initial setting 2 (KRS2) is “0”, the internal system clock of the main control unit 41 is used as the update clock. On the other hand, if the bit value in the bit “2” of the 8-bit random number initial setting 2 (KRS2) is “1”, a signal obtained by dividing the external clock signal input from the outside of the main control unit 41 by 2 is obtained. Used as an update clock.

８ビット乱数初期設定２（ＫＲＳ２）のビット「１−０」は、チャネル２の８ビット乱数回路５０８ａが更新する乱数列を変更するか否かの設定を示している。図１８に示す例において、８ビット乱数初期設定２（ＫＲＳ２）のビット「１−０」におけるビット値が“００”であれば、チャネル２の８ビット乱数回路５０８ａが更新する乱数列は変更されない。また、８ビット乱数初期設定２（ＫＲＳ２）のビット「１−０」におけるビット値が“０１”であれば、チャネル２の８ビット乱数回路５０８ａが更新する乱数列をソフトウェア（ユーザプログラム）により変更できる。また、８ビット乱数初期設定２（ＫＲＳ２）のビット「１−０」におけるビット値が“１０”であれば、チャネル２の８ビット乱数回路５０８ａが更新する乱数列が２周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。また、８ビット乱数初期設定２（ＫＲＳ２）のビット「１−０」におけるビット値が“１１”であれば、チャネル２の８ビット乱数回路５０８ａが更新する乱数列が１周目から自動的に変更され、以降、乱数列が一巡するごとに自動的に乱数列が変更される。 Bits “1-0” of 8-bit random number initial setting 2 (KRS2) indicate whether to change the random number sequence updated by the 8-bit random number circuit 508a of channel 2. In the example shown in FIG. 18, if the bit value in the bit “1-0” of the 8-bit random number initial setting 2 (KRS2) is “00”, the random number sequence updated by the 8-bit random number circuit 508a of the channel 2 is not changed. . If the bit value in bits “1-0” of the 8-bit random number initial setting 2 (KRS2) is “01”, the random number sequence updated by the 8-bit random number circuit 508a of channel 2 is changed by software (user program). it can. Further, if the bit value in the bit “1-0” of the 8-bit random number initial setting 2 (KRS2) is “10”, the random number sequence updated by the 8-bit random number circuit 508a of the channel 2 is automatically started from the second round. After that, the random number sequence is automatically changed every time the random number sequence is completed. If the bit value in the bit “1-0” of the 8-bit random number initial setting 2 (KRS2) is “11”, the random number sequence updated by the 8-bit random number circuit 508a of the channel 2 is automatically set from the first round. After that, the random number sequence is automatically changed every time the random number sequence is completed.

尚、８ビット乱数回路５０８ａに関しては、１６ビット乱数回路５０８ｂとは異なり、図１６に示したようなスタート値の設定を行う機能はない。 Note that the 8-bit random number circuit 508a does not have a function for setting a start value as shown in FIG. 16, unlike the 16-bit random number circuit 508b.

プログラム管理エリアに記憶されるセキュリティ時間設定（ＫＳＥＳ）は、セキュリティモードを延長する時間の設定を示す。図１９は、セキュリティ時間設定（ＫＳＥＳ）における設定内容の一例を示している。 The security time setting (KSES) stored in the program management area indicates a time setting for extending the security mode. FIG. 19 shows an example of setting contents in the security time setting (KSES).

セキュリティ時間設定（ＫＳＥＳ）のビット［７−６］は、セキュリティモード時間をランダムに延長する時間の設定を示している。図１９に示す例では、セキュリティ時間設定（ＫＳＥＳ）のビット［７−６］に“０１”が設定された場合には、セキュリティモード時間をランダムに延長するモードとして、ショートモードが設定され、具体的には、内部システムクロックが１０．０ＭＨｚである場合には０〜０．８１６ｍｓの範囲の時間がランダムに延長され、内部システムクロックが１２．０ＭＨｚである場合には０〜０．５１ｍｓの範囲の時間がランダムに延長される。また、セキュリティ時間設定（ＫＳＥＳ）のビット［７−６］に“１０”が設定された場合には、セキュリティモード時間をランダムに延長するモードとして、ミドルモードが設定され、具体的には、内部システムクロックが１０．０ＭＨｚである場合には０〜２６．１１２ｍｓの範囲の時間がランダムに延長され、内部システムクロックが１２．０ＭＨｚである場合には０〜１６．３２ｍｓの範囲の時間がランダムに延長される。また、セキュリティ時間設定（ＫＳＥＳ）のビット［７−６］に“１１”が設定された場合には、セキュリティモード時間をランダムに延長するモードとして、ロングモードが設定され、具体的には、内部システムクロックが１０．０ＭＨｚである場合には０〜８３５．５８４ｍｓの範囲の時間がランダムに延長され、内部システムクロックが１２．０ＭＨｚである場合には０〜５２２．２４ｍｓの範囲の時間がランダムに延長される。 Bit [7-6] of the security time setting (KSES) indicates the setting of the time for extending the security mode time at random. In the example shown in FIG. 19, when “01” is set in the bit [7-6] of the security time setting (KSES), the short mode is set as a mode for extending the security mode time at random. Specifically, when the internal system clock is 10.0 MHz, the time in the range of 0 to 0.816 ms is randomly extended, and when the internal system clock is 12.0 MHz, the range of 0 to 0.51 ms. The time is extended randomly. Further, when “10” is set in the bit [7-6] of the security time setting (KSES), the middle mode is set as a mode in which the security mode time is randomly extended. When the system clock is 10.0 MHz, the time in the range of 0 to 26.112 ms is randomly extended, and when the internal system clock is 12.0 MHz, the time in the range of 0 to 16.32 ms is randomly selected. Extended. Further, when “11” is set in the bit [7-6] of the security time setting (KSES), the long mode is set as a mode for randomly extending the security mode time. When the system clock is 10.0 MHz, the time in the range of 0 to 855.584 ms is randomly extended, and when the internal system clock is 12.0 MHz, the time in the range of 0 to 522.24 ms is randomly selected. Extended.

尚、セキュリティモード時間のランダム延長を行わないように設定する場合、図１９に示すように、セキュリティ時間設定（ＫＳＥＳ）のビット［７−６］に“００”を設定するようにすれば良い。 When setting so as not to perform random extension of the security mode time, as shown in FIG. 19, “00” may be set in bits [7-6] of the security time setting (KSES).

セキュリティ時間設定（ＫＳＥＳ）のビット［５］は、セキュリティモード時間を固定延長する時間の基準クロック信号の設定を示している。図１９に示す例では、セキュリティ時間設定（ＫＳＥＳ）のビット［５］に“０”が設定された場合には、基準クロック信号として２^２２×ＴＳＣＬＫが選択される。また、セキュリティ時間設定（ＫＳＥＳ）のビット［５］に“１”が設定された場合には、基準クロック信号として２^２４×ＴＳＣＬＫが選択される。 Bit [5] of the security time setting (KSES) indicates the setting of the reference clock signal for the time for fixing and extending the security mode time. In the example shown in FIG. 19, when “0” is set in bit [5] of the security time setting (KSES), 2 ²² × TSCLK is selected as the reference clock signal. When “1” is set in bit [5] of the security time setting (KSES), 2 ²⁴ × TSCLK is selected as the reference clock signal.

セキュリティ時間設定（ＫＳＥＳ）のビット［４−０］は、セキュリティモード時間を固定で延長する時間の設定を示している。具体的には、セキュリティモード時間の固定延長時間は、セキュリティ時間設定（ＫＳＥＳ）のビット［５］で選択した基準クロックに、セキュリティ時間設定（ＫＳＥＳ）のビット［４−０］で設定した設定値を乗算した値となる。例えば、セキュリティ時間設定（ＫＳＥＳ）のビット［４−０］に“００００１”を設定（すなわち、値「１」を設定）した場合、セキュリティ時間設定（ＫＳＥＳ）のビット［５］に“０”を設定した場合には、固定延長時間は２^２２×ＴＳＣＬＫ×１となり、セキュリティ時間設定（ＫＳＥＳ）のビット［５］に“１”を設定した場合には、固定延長時間は２^２４×ＴＳＣＬＫ×１となる。また、セキュリティ時間設定（ＫＳＥＳ）のビット［４−０］に“０１０００”を設定（すなわち、値「８」を設定）した場合、セキュリティ時間設定（ＫＳＥＳ）のビット［５］に“０”を設定した場合には、固定延長時間は２^２２×ＴＳＣＬＫ×８となり、セキュリティ時間設定（ＫＳＥＳ）のビット［５］に“１”を設定した場合には、固定延長時間は２^２４×ＴＳＣＬＫ×８となる。また、セキュリティ時間設定（ＫＳＥＳ）のビット［４−０］に“１００００”を設定（すなわち、値「１６」を設定）した場合、セキュリティ時間設定（ＫＳＥＳ）のビット［５］に“０”を設定した場合には、固定延長時間は２^２２×ＴＳＣＬＫ×１６となり、セキュリティ時間設定（ＫＳＥＳ）のビット［５］に“１”を設定した場合には、固定延長時間は２^２４×ＴＳＣＬＫ×１６となる。また、セキュリティ時間設定（ＫＳＥＳ）のビット［４−０］に“１１１１１”を設定（すなわち、値「３１」を設定）した場合、セキュリティ時間設定（ＫＳＥＳ）のビット［５］に“０”を設定した場合には、固定延長時間は２^２２×ＴＳＣＬＫ×３１となり、セキュリティ時間設定（ＫＳＥＳ）のビット［５］に“１”を設定した場合には、固定延長時間は２^２４×ＴＳＣＬＫ×３１となる。尚、図１９には、内部システムクロックが１０．０ＭＨｚと１２．０ＭＨｚである場合の固定延長時間の値の具体例もそれぞれ示されている。 Bits [4-0] of the security time setting (KSES) indicate a time setting for extending the security mode time in a fixed manner. Specifically, the fixed extension time of the security mode time is the set value set by the bit [4-0] of the security time setting (KSES) to the reference clock selected by the bit [5] of the security time setting (KSES). Is the value multiplied by. For example, when “00001” is set in the bit [4-0] of the security time setting (KSES) (that is, the value “1” is set), “0” is set in the bit [5] of the security time setting (KSES). When set, the fixed extension time is 2 ²² × TSCLK × 1, and when “1” is set in bit [5] of the security time setting (KSES), the fixed extension time is 2 ²⁴ × TSCLK × 1. It becomes. Further, when “01000” is set in the bit [4-0] of the security time setting (KSES) (that is, the value “8” is set), “0” is set in the bit [5] of the security time setting (KSES). When set, the fixed extension time is 2 ²² × TSCLK × 8, and when “1” is set to bit [5] of the security time setting (KSES), the fixed extension time is 2 ²⁴ × TSCLK × 8. It becomes. Also, when “10000” is set to the bit [4-0] of the security time setting (KSES) (that is, the value “16” is set), “0” is set to the bit [5] of the security time setting (KSES). When set, the fixed extension time is 2 ²² × TSCLK × 16, and when the security time setting (KSES) bit [5] is set to “1”, the fixed extension time is 2 ²⁴ × TSCLK × 16. It becomes. Further, when “11111” is set to the bit [4-0] of the security time setting (KSES) (that is, the value “31” is set), “0” is set to the bit [5] of the security time setting (KSES). When set, the fixed extension time is 2 ²² × TSCLK × 31. When “1” is set to bit [5] of the security time setting (KSES), the fixed extension time is 2 ²⁴ × TSCLK × 31. It becomes. FIG. 19 also shows specific examples of fixed extension time values when the internal system clock is 10.0 MHz and 12.0 MHz.

尚、セキュリティモード時間の固定延長を行わないように設定する場合、図１９に示すように、セキュリティ時間設定（ＫＳＥＳ）のビット［４−０］に“０００００”を設定するようにすれば良い。 When setting so that the security mode time is not fixedly extended, “00000” may be set to bits [4-0] of the security time setting (KSES) as shown in FIG.

図１９に示すように、セキュリティモード時間は、セキュリティ時間設定（ＫＳＥＳ）のビット［７−６］の設定によるランダム延長と、セキュリティ時間設定（ＫＳＥＳ）のビット［５−０］の設定による固定延長との２種類の方法で延長設定が可能である。そして、これら２種類の方法で設定された時間の加算時間が最終的なセキュリティモード時間の延長時間となる。 As shown in FIG. 19, the security mode time is randomly extended by setting bit [7-6] of security time setting (KSES) and fixed extension by setting of bit [5-0] of security time setting (KSES). The extension can be set in two ways. And the addition time of the time set by these two types of methods becomes the extension time of the final security mode time.

プログラム管理エリアに記憶される乱数クロック監視設定（ＫＲＣＳ）は、乱数用外部クロック端子（ＲＣＫ端子）から入力された外部クロック信号の監視周波数の設定を示す。図２０は、乱数クロック監視設定（ＫＲＣＳ）における設定内容の一例を示している。 The random number clock monitoring setting (KRCS) stored in the program management area indicates the setting of the monitoring frequency of the external clock signal input from the random number external clock terminal (RCK terminal). FIG. 20 shows an example of setting contents in the random number clock monitoring setting (KRCS).

乱数クロック監視設定（ＫＲＣＳ）のビット［７−２］は、固定ビット（すなわち、特に設定に使用しないビット）であり、全ビット必ず“０”を設定するものとする。 Bit [7-2] of the random number clock monitoring setting (KRCS) is a fixed bit (that is, a bit that is not particularly used for setting), and all bits are always set to “0”.

乱数クロック監視設定（ＫＲＣＳ）のビット［１−０］は、乱数を更新するためのクロックとして、乱数用外部クロック端子（ＲＣＫ端子）から入力された外部クロック信号を選択した場合に、その入力クロックの周波数異常の検出対象とする周波数の設定を示している。図２０に示す例では、乱数クロック監視設定（ＫＲＣＳ）のビット［１−０］に“００”が設定された場合には、監視周波数としてＳＣＬＫ（内部システムクロック）の周波数未満を設定する。また、乱数クロック監視設定（ＫＲＣＳ）のビット［１−０］に“０１”が設定された場合には、監視周波数としてＳＣＬＫ（内部システムクロック）／２の周波数未満を設定する。また、乱数クロック監視設定（ＫＲＣＳ）のビット［１−０］に“１０”が設定された場合には、監視周波数としてＳＣＬＫ（内部システムクロック）／２^２の周波数未満を設定する。また、乱数クロック監視設定（ＫＲＣＳ）のビット［１−０］に“１１”が設定された場合には、監視周波数としてＳＣＬＫ（内部システムクロック）／２^３の周波数未満を設定する。 Bits [1-0] of the random number clock monitoring setting (KRCS) are input clocks when an external clock signal input from the random number external clock terminal (RCK terminal) is selected as a clock for updating the random number. The setting of the frequency used as the detection target of frequency anomalies is shown. In the example shown in FIG. 20, when “00” is set in bits [1-0] of the random number clock monitoring setting (KRCS), the monitoring frequency is set to less than the frequency of SCLK (internal system clock). When “01” is set in bits [1-0] of the random number clock monitoring setting (KRCS), the monitoring frequency is set to less than the frequency of SCLK (internal system clock) / 2. Further, when "10" is set to bits [1-0] of the random number clock monitoring settings (KRCS) sets the frequency lower than the SCLK (internal system clock) / ^{2 2} as the monitoring frequency. Further, when "11" is set to bits [1-0] of the random number clock monitoring settings (KRCS) sets the SCLK frequency lower than the (internal system clock) / ^{2 3} as a monitoring frequency.

尚、乱数用外部クロック端子（ＲＣＫ端子）から入力された外部クロック信号の監視周波数の異常を検出した場合には、後述する内部情報レジスタ（ＣＩＦ）のビット３に“１”がセットされる。 When an abnormality in the monitoring frequency of the external clock signal input from the random number external clock terminal (RCK terminal) is detected, “1” is set in bit 3 of the internal information register (CIF) described later.

尚、本実施例では、メイン制御部４１は、８ビット乱数回路５０８ａと１６ビット乱数回路５０８ｂとのうち、１６ビット乱数回路５０８ｂの動作異常（外部クロック周波数異常）を検出する機能を備えている。具体的には、メイン制御部４１は、乱数更新用クロックとして乱数用外部クロック端子（ＲＣＫ端子）から入力された外部クロック信号が選択されている場合に、乱数クロック監視設定（ＫＲＣＳ）で設定されている監視周波数に基づいて、外部クロック信号の周波数が低下したか否かを検出し、外部クロック信号の周波数が低下（外部クロック周波数異常）を検出した場合には、後述する内部情報レジスタ（ＣＩＦ）のビット３に“１”をセットする。 In this embodiment, the main control unit 41 has a function of detecting an abnormal operation (external clock frequency abnormality) of the 16-bit random number circuit 508b out of the 8-bit random number circuit 508a and the 16-bit random number circuit 508b. . Specifically, the main control unit 41 is set in the random number clock monitoring setting (KRCS) when the external clock signal input from the random number external clock terminal (RCK terminal) is selected as the random number update clock. Based on the monitored frequency, it is detected whether or not the frequency of the external clock signal has decreased, and when the frequency of the external clock signal has been decreased (external clock frequency abnormality), an internal information register (CIF) (to be described later) ) Is set to “1”.

また、メイン制御部４１は、１６ビット乱数回路５０８ｂの乱数の更新状態を監視する機能を備え、更新状態に異常を検出すると（例えば、乱数値が同じ値のまま更新されなくなったり、通常は乱数値が１つずつカウントアップされていくのに乱数値のカウント値がいきなり２以上の値増加した状態を検出したりすると）、内部情報レジスタ（ＣＩＦ）のビット７〜４のうちの対応するビットに“１”をセットする。 Further, the main control unit 41 has a function of monitoring the update state of the random number of the 16-bit random number circuit 508b, and when an abnormality is detected in the update state (for example, the random number value is not updated with the same value or is normally disturbed). When the value of the random number is counted up one by one but the value of the random number is suddenly increased by 2 or more), the corresponding bit of bits 7 to 4 of the internal information register (CIF) Set “1” to.

尚、本実施例では、乱数クロック監視設定（ＫＲＣＳ）を用いて設定を行うことによって、１６ビット乱数回路５０８ｂの動作異常の検出に関して、監視対象の外部クロック信号の監視周波数を設定する場合を示しているが、外部クロック周波数異常の検出自体を行うか否かを設定可能に構成したり、更新異常の検出自体を行うか否かを設定可能に構成したりしても良い。この場合、外部クロック周波数異常の検出自体を行うか否かの設定と、更新異常の検出自体を行うか否かの設定とをそれぞれ独立して行えるように構成しても良いし、両方の設定を一括して有効とするか無効とするかのみ行えるように構成しても良い。 This embodiment shows a case where the monitoring frequency of the external clock signal to be monitored is set for detection of an abnormal operation of the 16-bit random number circuit 508b by setting using the random number clock monitoring setting (KRCS). However, it may be configured to be able to set whether or not to detect the external clock frequency abnormality itself, or to be able to set whether or not to detect the update abnormality itself. In this case, it may be configured such that the setting of whether or not the external clock frequency abnormality detection itself is performed and the setting of whether or not the update abnormality detection itself is performed can be performed independently. It is also possible to configure such that only can be enabled or disabled collectively.

尚、外部クロック周波数異常の検出自体を行うか否かや更新異常の検出自体を行うか否かを設定可能とするためには、例えば、乱数回路自体を起動するか否かを設定するようにし、乱数回路を起動しないように設定した場合には、事実上、外部クロック周波数異常の検出や更新異常の検出を行えないので、外部クロック周波数異常の検出や更新異常の検出を行わないように設定したといえる。このように、外部クロック周波数異常の検出自体を行うか否かや更新異常の検出自体を行うか否かの設定は、乱数回路自体を起動するか否かを設定することによって実現することも含む概念である。 In order to be able to set whether or not to detect the external clock frequency abnormality itself or whether or not to detect the update abnormality itself, for example, it is set whether or not to start the random number circuit itself. If the random number circuit is set not to start, the external clock frequency abnormality detection and update abnormality detection cannot be performed effectively, so the external clock frequency abnormality detection and update abnormality detection are not performed. It can be said that. As described above, setting whether or not to detect the external clock frequency abnormality itself or whether or not to detect the update abnormality itself includes realizing whether or not to start the random number circuit itself. It is a concept.

また、本実施例では、乱数用クロック生成回路４３から専用の乱数用クロックＲＣＬＫを乱数回路５０８ａ，５０８ｂに外部入力する場合を示しているが、例えば、制御用クロック生成回路４２からの制御用クロックＣＣＬＫを外部入力する場合など専用の乱数用クロックＲＣＬＫ以外のクロックを外部入力する場合であっても、外部クロック周波数異常の検出や更新異常の検出を行うことが可能である。尚、乱数回路の更新異常の検出に関しては、乱数用クロック生成回路４３から専用の乱数用クロックＲＣＬＫ用いて乱数更新する場合と、制御用クロック生成回路４２からの制御用クロックＣＣＬＫなど他のクロックを用いて乱数更新する場合とのいずれか一方の場合のみ設定可能に構成しても良い。 In the present embodiment, a dedicated random number clock RCLK is externally input from the random number clock generation circuit 43 to the random number circuits 508a and 508b. For example, the control clock from the control clock generation circuit 42 Even when a clock other than the dedicated random number clock RCLK is externally input, such as when CCLK is externally input, it is possible to detect an external clock frequency abnormality or update abnormality. Regarding detection of update abnormality in the random number circuit, other clocks such as a random number update using a dedicated random number clock RCLK from the random number clock generation circuit 43 and a control clock CCLK from the control clock generation circuit 42 are used. It may be configured so that it can be set only in either of the cases where random number is updated by using.

また、本実施例では、外部クロック周波数の異常の検出を行い、メイン制御部４１の内部システムクロックＳＣＬＫの周波数については特に異常の検出を行っていないが、それは次のような理由による。すなわち、乱数更新に内部システムクロックＳＣＬＫを用いる場合には、内部システムクロックＳＣＬＫに異常が発生しているような状況では、ＣＰＵ４１ａ自体の動作が停止している筈であるので、ＣＰＵ４１ａが動作しているのに乱数の更新だけが停止しているような事態が生じる場合がなく、何らかの問題が生じるおそれがない。これに対して、乱数更新に外部クロック信号を用いる場合には、ＣＰＵ４１ａが動作しているのに乱数の更新だけが停止しているような事態が生じる可能性があり弊害が生じるおそれがあるためである。 Further, in this embodiment, the abnormality of the external clock frequency is detected, and the abnormality of the frequency of the internal system clock SCLK of the main control unit 41 is not particularly detected, for the following reason. That is, when the internal system clock SCLK is used for updating the random number, the operation of the CPU 41a itself should have stopped in a situation where an abnormality has occurred in the internal system clock SCLK. However, there is no case where only the update of the random number is stopped, and there is no possibility that some problem will occur. On the other hand, when an external clock signal is used for the random number update, there is a possibility that only the update of the random number is stopped even though the CPU 41a is operating, which may cause an adverse effect. It is.

図５に示すメイン制御部４１が備える外部バスインタフェース５０１は、メイン制御部４１を構成するチップの外部バスと内部バスとのインタフェース機能や、アドレスバス、データバス及び各制御信号の方向制御機能などを有するバスインタフェースである。例えば、外部バスインタフェース５０１は、メイン制御部４１に外付けされた外部メモリや外部入出力装置などに接続され、これらの外部装置との間でアドレス信号やデータ信号、各種の制御信号などを送受信するものであれば良い。 The external bus interface 501 provided in the main control unit 41 shown in FIG. 5 is an interface function between the external bus and the internal bus of the chip constituting the main control unit 41, a direction control function of the address bus, the data bus, and each control signal, etc. Is a bus interface. For example, the external bus interface 501 is connected to an external memory or an external input / output device externally attached to the main control unit 41, and transmits / receives address signals, data signals, various control signals, and the like to / from these external devices. Anything to do.

メイン制御部４１が備えるクロック回路５０２は、例えば制御用外部クロック端子ＥＸに入力される発振信号を２分周することなどにより、内部システムクロックＳＣＬＫを生成する回路である。尚、生成された内部システムクロックは、外部出力端子（ＣＬＫＯ端子）から外部に出力される。 The clock circuit 502 included in the main control unit 41 is a circuit that generates the internal system clock SCLK by, for example, dividing the oscillation signal input to the control external clock terminal EX by two. The generated internal system clock is output from the external output terminal (CLKO terminal) to the outside.

メイン制御部４１が備える照合用ブロック５０３は、外部の照合機と接続し、チップの照合を行う機能を備える。 The verification block 503 provided in the main control unit 41 has a function of connecting to an external verification machine and performing chip verification.

メイン制御部４１が備える固有情報記憶回路５０４は、例えばメイン制御部４１の内部情報となる複数種類の固有情報を記憶する回路である。一例として、固有情報記憶回路５０４は、ＲＯＭコード、チップ個別ナンバー、ＩＤナンバーといった３種類の固有情報を記憶する。ＲＯＭ４１ｂコードは、ＲＯＭ４１ｂの所定領域における記憶データから生成される４バイトの数値であり、生成方法の異なる４つの数値が準備されれば良い。チップ個別ナンバーは、メイン制御部４１の製造時に付与される４バイトの番号であり、メイン制御部４１を構成するチップ毎に異なる数値を示している。ＩＤナンバーは、メイン制御部４１の製造時に付与される８バイトの番号であり、メイン制御部４１を構成するチップ毎に異なる数値を示している。ここで、チップ個別ナンバーはユーザプログラムから読み取ることができる一方、ＩＤナンバーはユーザプログラムから読み取ることができないように設定されていれば良い。尚、固有情報記憶回路５０４は、例えばＲＯＭ４１ｂの所定領域を用いることなどにより、ＲＯＭ４１ｂに含まれるようにしても良い。あるいは、固有情報記憶回路５０４は、例えばＣＰＵ４１ａの内蔵レジスタを用いることなどにより、ＣＰＵ４１ａに含まれるようにしても良い。 The unique information storage circuit 504 included in the main control unit 41 is a circuit that stores a plurality of types of unique information serving as internal information of the main control unit 41, for example. As an example, the unique information storage circuit 504 stores three kinds of unique information such as a ROM code, a chip individual number, and an ID number. The ROM 41b code is a 4-byte numerical value generated from stored data in a predetermined area of the ROM 41b, and four numerical values with different generation methods may be prepared. The chip individual number is a 4-byte number assigned at the time of manufacturing the main control unit 41, and indicates a different numerical value for each chip constituting the main control unit 41. The ID number is an 8-byte number assigned when the main control unit 41 is manufactured, and indicates a different numerical value for each chip constituting the main control unit 41. Here, it is sufficient that the chip individual number can be read from the user program while the ID number cannot be read from the user program. The unique information storage circuit 504 may be included in the ROM 41b by using a predetermined area of the ROM 41b, for example. Alternatively, the unique information storage circuit 504 may be included in the CPU 41a by using, for example, a built-in register of the CPU 41a.

メイン制御部４１が備える演算回路５０５は、乗算及び除算を行う回路である。 An arithmetic circuit 505 provided in the main control unit 41 is a circuit that performs multiplication and division.

メイン制御部４１が備えるリセット／割込みコントローラ５０６は、メイン制御部４１の内部や外部にて発生する各種リセット、割込み要求を制御するためのものである。リセット／割込みコントローラ５０６が制御するリセットには、システムリセットとユーザリセットが含まれている。システムリセットは、外部システムリセット端子ＸＳＲＳＴに一定の期間にわたりローレベル信号が入力されたときに発生するリセットである。尚、本実施例では、リセット設定（ＫＲＥＳ）の設定により、ウォッチドッグタイマ（ＷＤＴ）のタイムアウト信号が発生したときや、指定エリア外走行禁止（ＩＡＴ）が発生したときにも、システムリセットが発生することがある。ユーザリセットは、ウォッチドッグタイマ（ＷＤＴ）のタイムアウト信号が発生したことや、指定エリア外走行禁止（ＩＡＴ）が発生したことなど、所定の要因により発生するリセットである。 The reset / interrupt controller 506 provided in the main control unit 41 is for controlling various reset and interrupt requests generated inside or outside the main control unit 41. The reset controlled by the reset / interrupt controller 506 includes a system reset and a user reset. The system reset is a reset that occurs when a low level signal is input to the external system reset terminal XSRST for a certain period. In this embodiment, a system reset is also generated when a watchdog timer (WDT) time-out signal is generated or when travel outside the specified area is prohibited (IAT) due to the reset setting (KRES). There are things to do. The user reset is a reset that occurs due to a predetermined factor, such as a watchdog timer (WDT) time-out signal or a non-designated area travel prohibition (IAT).

リセット／割込みコントローラ５０６が制御する割込みには、ノンマスカブル割込みＮＭＩとマスカブル割込みＩＮＴが含まれている。ノンマスカブル割込みＮＭＩは、ＣＰＵ４１ａの割込み禁止状態でも無条件に受け付けられる割込みであり、外部ノンマスカブル割込み端子ＸＮＭＩ（入力ポートＰＩ６と兼用）に一定の期間にわたりローレベル信号が入力されたときに発生する割込みである。マスカブル割込みＩＮＴは、ＣＰＵ４１ａの設定命令により、割込み要求の受け付けを許可／禁止できる割込みであり、優先順位設定による多重割込みの実行が可能である。マスカブル割込みＩＮＴの要因としては、外部マスカブル割込み端子ＸＩＮＴ（入力ポートＰＩ５と兼用）に一定の期間にわたりローレベル信号が入力されたこと、タイマ回路５０９にてタイムアウトが発生したこと、シリアル通信回路５１２にてデータ受信またはデータ送信による割込み要因が発生したこと、乱数回路５０８ａ，５０８ｂにて乱数値となる数値データの取込による割込み要因が発生したことなど、複数種類の割込み要因があらかじめ定められていれば良い。 Interrupts controlled by the reset / interrupt controller 506 include a non-maskable interrupt NMI and a maskable interrupt INT. The non-maskable interrupt NMI is an interrupt that is unconditionally accepted even in the interrupt disabled state of the CPU 41a, and is an interrupt that is generated when a low level signal is input to the external non-maskable interrupt terminal XNMI (also used as the input port PI6) for a certain period. is there. The maskable interrupt INT is an interrupt that can permit / prohibit acceptance of an interrupt request by a setting instruction of the CPU 41a, and multiple interrupts can be executed by setting priority. The cause of the maskable interrupt INT is that a low level signal is input to the external maskable interrupt terminal XINT (also used as the input port PI5) for a certain period, a time-out occurs in the timer circuit 509, the serial communication circuit 512 Multiple types of interrupt factors may be determined in advance, such as the occurrence of an interrupt factor due to data reception or data transmission, or the occurrence of an interrupt factor due to the acquisition of numeric data that is a random value in the random number circuits 508a and 508b. It ’s fine.

リセット／割込みコントローラ５０６は、図８〜図１０に示すようなメイン制御部４１が備える内蔵レジスタのうち、内部情報レジスタＣＩＦ（アドレスＦＥ２５Ｈ）などを用いて、割込みの制御やリセットの管理を行う。内部情報レジスタＣＩＦは、直前に発生したリセット要因を管理したり、乱数更新状態、乱数更新クロックを外部クロックとした場合の入力周波数の状態を読み取るためのレジスタである。 The reset / interrupt controller 506 controls interrupts and manages resets using the internal information register CIF (address FE25H) among the built-in registers provided in the main control unit 41 as shown in FIGS. The internal information register CIF is a register for managing a reset factor generated immediately before, reading a random number update state, and a state of an input frequency when the random number update clock is an external clock.

図２１（Ａ）は、内部情報レジスタＣＩＦの構成例を示している。図２１（Ｂ）は、内部情報レジスタＣＩＦに格納される内部情報データの各ビットにおける設定内容の一例を示している。内部情報レジスタＣＩＦのビット番号［７］に格納される内部情報データＲＬ３ＥＲは、チャネル３の１６ビット乱数回路５０８ｂが更新する１６ビット乱数ＲＬ３の更新状態の異常を示す。図２１（Ｂ）に示す例では、１６ビット乱数ＲＬ３の更新異常が検知されないときに、内部情報データＲＬ３ＥＲのビット値が“０”となる一方、１６ビット乱数ＲＬ３の更新異常が検知されたときには、そのビット値が“１”となる。内部情報レジスタＣＩＦのビット番号［６］に格納される内部情報データＲＬ２ＥＲは、チャネル２の１６ビット乱数回路５０８ｂが更新する１６ビット乱数ＲＬ２の更新状態の異常を示す。図２１（Ｂ）に示す例では、１６ビット乱数ＲＬ２の更新異常が検知されないときに、内部情報データＲＬ２ＥＲのビット値が“０”となる一方、１６ビット乱数ＲＬ２の更新異常が検知されたときには、そのビット値が“１”となる。内部情報レジスタＣＩＦのビット番号［５］に格納される内部情報データＲＬ１ＥＲは、チャネル１の１６ビット乱数回路５０８ｂが更新する１６ビット乱数ＲＬ１の更新状態の異常を示す。図２１（Ｂ）に示す例では、１６ビット乱数ＲＬ１の更新異常が検知されないときに、内部情報データＲＬ１ＥＲのビット値が“０”となる一方、１６ビット乱数ＲＬ１の更新異常が検知されたときには、そのビット値が“１”となる。内部情報レジスタＣＩＦのビット番号［４］に格納される内部情報データＲＬ０ＥＲは、チャネル０の１６ビット乱数回路５０８ｂが更新する１６ビット乱数ＲＬ０の更新状態の異常を示す。図２１（Ｂ）に示す例では、１６ビット乱数ＲＬ０の更新異常が検知されないときに、内部情報データＲＬ０ＥＲのビット値が“０”となる一方、１６ビット乱数ＲＬ０の更新異常が検知されたときには、そのビット値が“１”となる。尚、内部情報レジスタＣＩＦのビット番号［７−４」は、初期値として“０”が設定されている。 FIG. 21A shows a configuration example of the internal information register CIF. FIG. 21B shows an example of setting contents in each bit of the internal information data stored in the internal information register CIF. The internal information data RL3ER stored in the bit number [7] of the internal information register CIF indicates an abnormality in the update state of the 16-bit random number RL3 updated by the 16-bit random number circuit 508b of the channel 3. In the example shown in FIG. 21B, when the update abnormality of the 16-bit random number RL3 is not detected, the bit value of the internal information data RL3ER becomes “0”, whereas when the update abnormality of the 16-bit random number RL3 is detected. The bit value is “1”. The internal information data RL2ER stored in the bit number [6] of the internal information register CIF indicates an abnormality in the update state of the 16-bit random number RL2 updated by the 16-bit random number circuit 508b of the channel 2. In the example shown in FIG. 21B, when the update abnormality of the 16-bit random number RL2 is not detected, the bit value of the internal information data RL2ER becomes “0”, while when the update abnormality of the 16-bit random number RL2 is detected. The bit value is “1”. The internal information data RL1ER stored in the bit number [5] of the internal information register CIF indicates an abnormality in the update state of the 16-bit random number RL1 updated by the 16-bit random number circuit 508b of the channel 1. In the example shown in FIG. 21B, when the update abnormality of the 16-bit random number RL1 is not detected, the bit value of the internal information data RL1ER becomes “0”, whereas when the update abnormality of the 16-bit random number RL1 is detected. The bit value is “1”. The internal information data RL0ER stored in the bit number [4] of the internal information register CIF indicates an abnormality in the update state of the 16-bit random number RL0 updated by the 16-bit random number circuit 508b of the channel 0. In the example shown in FIG. 21B, when the update abnormality of the 16-bit random number RL0 is not detected, the bit value of the internal information data RL0ER becomes “0”, whereas when the update abnormality of the 16-bit random number RL0 is detected. The bit value is “1”. The bit number [7-4] of the internal information register CIF is set to “0” as an initial value.

内部情報レジスタＣＩＦのビット番号［３］に格納される内部情報データＲＣＥＲは、乱数更新用クロックとして乱数用外部クロック端子（ＲＣＫ端子）から入力された外部クロック信号が選択されている場合に、その外部クロック信号の周波数異常を示す。図２１（Ｂ）に示す例では、外部クロック信号の周波数異常が検知されないときに、内部情報データＲＣＥＲのビット値が“０”となる一方、外部クロック信号の周波数異常が検知されたときには、そのビット値が“１”となる。尚、内部情報レジスタＣＩＦのビット番号［３」は、初期値として“０“が設定されている。 The internal information data RCER stored in the bit number [3] of the internal information register CIF is obtained when the external clock signal input from the random number external clock terminal (RCK terminal) is selected as the random number update clock. Indicates a frequency error in the external clock signal. In the example shown in FIG. 21B, when the frequency abnormality of the external clock signal is not detected, the bit value of the internal information data RCER becomes “0”, while when the frequency abnormality of the external clock signal is detected, The bit value is “1”. The bit number [3] of the internal information register CIF is set to “0” as an initial value.

内部情報レジスタＣＩＦのビット番号［２］に格納される内部情報データＳＲＳＦは、直前に発生したリセット要因がシステムリセットであることを示す。図２１（Ｂ）に示す例では、直前のリセット要因がシステムリセットではないときに（システムリセット未発生）、内部情報データＳＲＳＦのビット値が“０”となる一方、システムリセットであるときには（システムリセット発生）、そのビット値が“１”となる。尚、内部情報レジスタＣＩＦのビット番号［２」は、初期値として“１”が設定されている。 The internal information data SRSF stored in the bit number [2] of the internal information register CIF indicates that the reset factor generated immediately before is a system reset. In the example shown in FIG. 21B, when the reset factor immediately before is not a system reset (system reset has not occurred), the bit value of the internal information data SRSF is “0”, whereas when the system reset is in effect (system When the reset occurs), the bit value becomes “1”. The bit number [2] of the internal information register CIF is set to “1” as an initial value.

内部情報レジスタＣＩＦのビット番号［１］に格納される内部情報データＷＤＴＦは、直前に発生したリセット要因がウオッチドッグタイマ（ＷＤＴ）５０６ｂからタイムアウト信号を入力したことによるユーザリセットであることを示す。図２１（Ｂ）に示す例では、直前のリセット要因がタイムアウト信号によるユーザリセットではないときに（タイムアウト信号によるユーザリセット未発生）、内部情報データＷＤＴＦのビット値が“０”となる一方、タイムアウト信号によるユーザリセットであるときには（タイムアウト信号によるユーザリセット発生）、そのビット値が“１”となる。尚、内部情報レジスタＣＩＦのビット番号［１」は、初期値として“０”が設定されている。 The internal information data WDTF stored in the bit number [1] of the internal information register CIF indicates that the reset factor generated immediately before is a user reset due to the input of a time-out signal from the watchdog timer (WDT) 506b. In the example shown in FIG. 21B, when the reset factor immediately before is not a user reset by the timeout signal (user reset by the timeout signal has not occurred), the bit value of the internal information data WDTF becomes “0”, while the timeout occurs. When it is a user reset by a signal (a user reset is generated by a timeout signal), the bit value becomes “1”. The bit number [1] of the internal information register CIF is set to “0” as an initial value.

内部情報レジスタＣＩＦのビット番号［０］に格納される内部情報データＩＡＴＦは、直前に発生したリセット要因がＩＡＴ回路５０６ａからのＩＡＴ発生信号を入力したことによるユーザリセットであることを示す。図２１（Ｂ）に示す例では、直前のリセット要因がＩＡＴ発生信号によるユーザリセットではないときに（ＩＡＴ発生信号によるユーザリセット未発生）、内部情報データＩＡＴＦのビット値が“０”となる一方、ＩＡＴ発生信号によるユーザリセットであるときには（ＩＡＴ発生信号によるユーザリセット発生）、そのビット値が“１”となる。尚、内部情報レジスタＣＩＦのビット番号［０」は、初期値として“０”が設定されている。 Internal information data IATF stored in bit number [0] of internal information register CIF indicates that the reset factor generated immediately before is a user reset due to the input of an IAT generation signal from IAT circuit 506a. In the example shown in FIG. 21B, when the immediately preceding reset factor is not a user reset by the IAT generation signal (user reset has not occurred by the IAT generation signal), the bit value of the internal information data IATF becomes “0”. When the user reset is performed by the IAT generation signal (user reset is generated by the IAT generation signal), the bit value is “1”. The bit number [0] of the internal information register CIF is set to “0” as an initial value.

メイン制御部４１が備えるＣＰＵ４１ａは、ＲＯＭ４１ｂから読み出した制御コードに基づいてユーザプログラム（ゲーム制御用の遊技制御処理プログラム）を実行することにより、スロットマシン１における遊技制御を実行する制御用ＣＰＵである。こうした遊技制御が実行されるときには、ＣＰＵ４１ａがＲＯＭ４１ｂから固定データを読み出す固定データ読出動作や、ＣＰＵ４１ａがＲＡＭ４１ｃに各種の変動データを書き込んで一時記憶させる変動データ書込動作、ＣＰＵ４１ａがＲＡＭ４１ｃに一時記憶されている各種の変動データを読み出す変動データ読出動作、ＣＰＵ４１ａが外部バスインタフェース５０１やパラレル入力ポート５１１、シリアル通信回路５１２などを介してメイン制御部４１の外部から各種信号の入力を受け付ける受信動作、ＣＰＵ４１ａが外部バスインタフェース５０１やシリアル通信回路５１２、パラレル出力ポート５１３などを介してメイン制御部４１の外部へと各種信号を出力する送信動作等も行われる。 The CPU 41a included in the main control unit 41 is a control CPU that executes game control in the slot machine 1 by executing a user program (game control processing program for game control) based on a control code read from the ROM 41b. . When such game control is executed, the CPU 41a reads fixed data from the ROM 41b, the variable data writing operation in which the CPU 41a writes various fluctuation data to the RAM 41c and temporarily stores them, and the CPU 41a is temporarily stored in the RAM 41c. A variable data reading operation for reading out various variable data being received, a receiving operation in which the CPU 41a receives input of various signals from the outside of the main control unit 41 via the external bus interface 501, the parallel input port 511, the serial communication circuit 512, and the like. However, a transmission operation for outputting various signals to the outside of the main control unit 41 through the external bus interface 501, the serial communication circuit 512, the parallel output port 513, and the like is also performed.

メイン制御部４１が備えるＲＯＭ４１ｂには、ユーザプログラム（ゲーム制御用の遊技制御処理プログラム）を示す制御コードや固定データ等が記憶されている。 The ROM 41b included in the main control unit 41 stores a control code indicating a user program (game control processing program for game control), fixed data, and the like.

メイン制御部４１が備えるＲＡＭ４１ｃは、ゲーム制御用のワークエリアを提供する。ここで、ＲＡＭ４１ｃの少なくとも一部は、バックアップ電源によってバックアップされているバックアップＲＡＭであれば良い。すなわち、スロットマシン１への電力供給が停止しても、所定期間はＲＡＭ４１ｃの少なくとも一部の内容が保存される。 The RAM 41c included in the main control unit 41 provides a work area for game control. Here, at least a part of the RAM 41c may be a backup RAM backed up by a backup power source. That is, even if the power supply to the slot machine 1 is stopped, at least a part of the contents of the RAM 41c is stored for a predetermined period.

また、メイン制御部４１は、フリーランカウンタ回路５０７として、８ビットのフリーランカウンタを４チャネル搭載している。 The main control unit 41 is equipped with four channels of 8-bit free-run counters as the free-run counter circuit 507.

メイン制御部４１が備える乱数回路５０８ａ，５０８ｂは、８ビット乱数や１６ビット乱数といった、所定の更新範囲を有する乱数値となる数値データを生成する回路である。本実施例では、乱数回路５０８ａ，５０８ｂのうち１６ビット乱数回路５０８ｂが生成するハードウェア乱数は、後述する内部抽選用の乱数、後述するフリーズ抽選用の乱数、後述する成功回数抽選用の乱数として用いられる。尚、ＣＰＵ４１ａは、乱数回路５０８ａ，５０８ｂから抽出した数値データに基づき、乱数回路５０８ａ，５０８ｂとは異なるランダムカウンタを用いて、ソフトウェアによって各種の数値データを加工あるいは更新することで、遊技に用いられる乱数値の全部または一部を示す数値データをカウントするようにしても良い。あるいは、ＣＰＵ４１ａは、乱数回路５０８ａ，５０８ｂを用いることなく、ソフトウェアによって大当り判定用乱数などの乱数値を示す数値データの一部をカウント（更新）するようにしても良い。一例として、ハードウェアとなる乱数回路５０８ａ，５０８ｂからＣＰＵ４１ａにより抽出された数値データを、ソフトウェアにより加工することで、内部抽選用乱数を示す数値データが更新され、それ以外の乱数値（例えば、後述するフリーズ抽選用の乱数や後述する成功回数抽選用の乱数等）を示す数値データは、ＣＰＵ４１ａがランダムカウンタなどを用いてソフトウェアにより更新すれば良い。 The random number circuits 508a and 508b included in the main control unit 41 are circuits that generate numerical data that is a random value having a predetermined update range, such as an 8-bit random number or a 16-bit random number. In this embodiment, the hardware random number generated by the 16-bit random number circuit 508b among the random number circuits 508a and 508b is a random number for internal lottery described later, a random number for freeze lottery described later, and a random number for successful lottery described later. Used. The CPU 41a is used for games by processing or updating various numerical data by software using a random counter different from the random number circuits 508a and 508b based on the numerical data extracted from the random number circuits 508a and 508b. Numerical data indicating all or part of the random number value may be counted. Alternatively, the CPU 41a may count (update) a part of numerical data indicating a random value such as a big hit determination random number by software without using the random number circuits 508a and 508b. As an example, the numerical data extracted by the CPU 41a from the random number circuits 508a and 508b serving as hardware is processed by software to update the numerical data indicating the random numbers for internal lottery, and other random values (for example, described later) The numerical data indicating the random number for freeze lottery and the random number for successful lottery to be described later may be updated by software using the random counter or the like by the CPU 41a.

図２２は、８ビット乱数回路５０８ａの一構成例を示すブロック図である。また、図２３は、１６ビット乱数回路５０８ｂの一構成例を示すブロック図である。８ビット乱数回路５０８ａ及び１６ビット乱数回路５０８ｂは、図２２及び図２３に示すように、乱数列変更選択回路５２３ａ，５２３ｂ、乱数生成回路５２５ａ，５２５ｂ、乱数列変更回路５２６ａ，５２６ｂ、及び最大値比較回路５２７ａ，５２７ｂを備えて構成される。また、１６ビット乱数回路５０８ｂは、図２３に示すように、８ビット乱数回路５０８ａが備える構成要素に加えて、乱数スタート値選択回路５３５を備える。さらに、１６ビット乱数回路５０８ｂは、図２３に示すように、８ビット乱数回路５０８ａが備える構成要素に加えて、乱数生成回路５２５ｂが更新監視回路５３７を含む。 FIG. 22 is a block diagram illustrating a configuration example of the 8-bit random number circuit 508a. FIG. 23 is a block diagram illustrating a configuration example of the 16-bit random number circuit 508b. As shown in FIGS. 22 and 23, the 8-bit random number circuit 508a and the 16-bit random number circuit 508b are random number sequence change selection circuits 523a and 523b, random number generation circuits 525a and 525b, random number sequence change circuits 526a and 526b, and a maximum value. Comparing circuits 527a and 527b are provided. In addition to the components included in the 8-bit random number circuit 508a, the 16-bit random number circuit 508b includes a random number start value selection circuit 535, as shown in FIG. Further, as shown in FIG. 23, the 16-bit random number circuit 508b includes an update monitoring circuit 537 in addition to the components included in the 8-bit random number circuit 508a.

また、図２３に示す例では、１６ビット乱数回路５０８ｂの回路部分の構成のみを示し、乱数列変更レジスタ５２２及び最大値設定レジスタ５２４ｂ以外の１６ビット乱数回路５０８ｂが用いる各レジスタについては記載を省略している。尚、具体的には、１６ビット乱数回路５０８ｂは、図２２に示すＲＳハードラッチ選択レジスタ５２８ａ，５２８ｂに代えて図８に示すＲＬ０ハードラッチ選択レジスタ０（ＲＬ０ＬＳ０）〜ＲＬ３ハードラッチ選択レジスタ（ＲＬ３ＬＳ）を用い、図２２に示すＲＳ０ハードラッチ乱数値レジスタ５２９ａ〜ＲＳ３ハードラッチ乱数値レジスタ５２９ｄに代えて図９及び図１０に示すＲＬ０ハードラッチ乱数値レジスタ０（ＲＬ０ＨＶ０）〜ＲＬ３ハードラッチ乱数値レジスタ１（ＲＬ３ＨＶ１）を用い、図２２に示すＲＳハードラッチフラグレジスタ５３０に代えて図９に示すＲＬハードラッチフラグレジスタ０（ＲＬＨＦ０）〜ＲＬハードラッチフラグレジスタ１（ＲＬＨＦ１）を用い、図２２に示すＲＳ割り込み制御レジスタ５３１に代えて図８に示すＲＬ割り込み制御レジスタ０（ＲＬＩＣ０）〜ＲＬ割り込み制御レジスタ１（ＲＬＩＣ１）を用い、図２２に示すＲＳ０ソフトラッチ乱数値レジスタ５３３ａ〜ＲＳ３ソフトラッチ乱数値レジスタ５３３ｄに代えて図９に示すＲＬ０ソフトラッチ乱数値レジスタ（ＲＬ０ＳＶ）〜ＲＬ３ソフトラッチ乱数値レジスタ（ＲＬ３ＳＶ）を用いる。また、１６ビット乱数回路５０８ｂは、乱数値ソフトラッチレジスタ５３２及び乱数ソフトラッチフラグレジスタ５３４については、８ビット乱数回路５０８ａと兼用で同じレジスタを用いる。 In the example shown in FIG. 23, only the configuration of the circuit portion of the 16-bit random number circuit 508b is shown, and description of each register used by the 16-bit random number circuit 508b other than the random number sequence change register 522 and the maximum value setting register 524b is omitted. doing. Specifically, the 16-bit random number circuit 508b replaces the RS hard latch selection registers 528a and 528b shown in FIG. 22 with RL0 hard latch selection registers 0 (RL0LS0) to RL3 hard latch selection registers (RL3LS) shown in FIG. ), Instead of the RS0 hard latch random value register 529a to RS3 hard latch random value register 529d shown in FIG. 22, the RL0 hard latch random value register 0 (RL0HV0) to RL3 hard latch random value register shown in FIGS. 1 (RL3HV1) is used, and instead of the RS hard latch flag register 530 shown in FIG. 22, RL hard latch flag register 0 (RLHF0) to RL hard latch flag register 1 (RLHF1) shown in FIG. RS interrupt control register 531 Instead, the RL interrupt control register 0 (RLIC0) to the RL interrupt control register 1 (RLIC1) shown in FIG. 8 are used, and the RS0 soft latch random value register 533a to RS3 soft latch random value register 533d shown in FIG. RL0 soft latch random value register (RL0SV) to RL3 soft latch random value register (RL3SV) shown in FIG. The 16-bit random number circuit 508b uses the same register as the 8-bit random number circuit 508a for the random value soft latch register 532 and the random number soft latch flag register 534.

また、８ビット乱数回路５０８ａは、既に説明したプログラム管理エリアに設けられた８ビット乱数初期設定５２１ａ（図７に示す８ビット乱数初期設定１（ＫＲＳ１）及び８ビット乱数初期設定２（ＫＲＳ２））の設定内容に従って動作する。 The 8-bit random number circuit 508a is an 8-bit random number initial setting 521a (8-bit random number initial setting 1 (KRS1) and 8-bit random number initial setting 2 (KRS2) shown in FIG. 7) provided in the program management area already described. Operates according to the set contents.

また、１６ビット乱数回路５０８ｂは、既に説明したプログラム管理エリアに設けられた１６ビット乱数初期設定５２１ｂ（図７に示す１６ビット乱数初期設定１（ＫＲＬ１）〜１６ビット乱数初期設定２（ＫＲＬ２））の設定内容に従って動作する。また、１６ビット乱数回路５０８ｂは、８ビット乱数回路５０８ａの機能に加えて、乱数スタート値選択回路５３５が１６ビット乱数初期設定５３６（図７に示す１６ビット乱数初期設定３（ＫＲＬ３））の設定内容に従って動作することにより、１周目の乱数値のスタート値を変更する機能を備えている（図１６参照）。 The 16-bit random number circuit 508b is a 16-bit random number initial setting 521b (16-bit random number initial setting 1 (KRL1) to 16-bit random number initial setting 2 (KRL2) shown in FIG. 7) provided in the program management area already described. Operates according to the set contents. In addition to the function of the 8-bit random number circuit 508a, the 16-bit random number circuit 508b sets the 16-bit random number initial setting 536 (16-bit random number initial setting 3 (KRL3) shown in FIG. 7). By operating according to the contents, it has a function of changing the start value of the random number value in the first round (see FIG. 16).

また、１６ビット乱数回路５０８ｂは、乱数生成回路５２５ｂが更新監視回路５３７を含んでおり、８ビット乱数回路５０８ａの機能に加えて、更新監視回路５３７が動作することにより外部クロック周波数異常及び更新異常を検出する機能を備えている（図２０参照）。尚、本実施例では、１つの更新監視回路５３７により外部クロック周波数異常及び更新異常の両方を検出する場合を示しているが、外部クロック周波数異常を検出する監視回路と更新異常を検出する監視回路とを別々に備えても良い。 Further, in the 16-bit random number circuit 508b, the random number generation circuit 525b includes an update monitoring circuit 537. In addition to the function of the 8-bit random number circuit 508a, the update monitoring circuit 537 operates to cause an external clock frequency abnormality and an update abnormality. (See FIG. 20). In this embodiment, the case where both the external clock frequency abnormality and the update abnormality are detected by one update monitoring circuit 537 is shown. However, the monitoring circuit for detecting the external clock frequency abnormality and the monitoring circuit for detecting the update abnormality are shown. And may be provided separately.

尚、８ビット乱数回路５０８ａも更新監視回路を備えるように構成し、８ビット乱数回路５０８ａの外部クロック周波数異常及び更新異常を検出可能に構成するようにしても良い。 The 8-bit random number circuit 508a may also be configured to include an update monitoring circuit so that an external clock frequency abnormality and an update abnormality of the 8-bit random number circuit 508a can be detected.

また、乱数列変更レジスタ５２２は、図８に示すようなメイン制御部４１の内蔵レジスタに含まれる乱数列変更レジスタＲＤＳＣに対応している。尚、乱数列変更レジスタＲＤＳＣとして、８ビット乱数回路５０８ａ及び１６ビット乱数回路５０８ｂの各チャネルで共通のレジスタが用いられる。 The random number sequence change register 522 corresponds to the random number sequence change register RDSC included in the built-in register of the main control unit 41 as shown in FIG. As the random number sequence change register RDSC, a common register is used in each channel of the 8-bit random number circuit 508a and the 16-bit random number circuit 508b.

また、最大値設定レジスタ５２４ａ，５２４ｂは、図８に示すようなメイン制御部４１の内蔵レジスタに含まれるＲＳ０最大値設定レジスタ（ＲＳ０ＭＸ）〜ＲＳ３最大値設定レジスタ（ＲＳ３ＭＸ）に対応している（１６ビット乱数回路５０８ｂの場合は、ＲＬ０最大値設定レジスタ（ＲＬ０ＭＸ）〜ＲＬ３最大値設定レジスタ（ＲＬ３ＭＸ）に対応している）。 The maximum value setting registers 524a and 524b correspond to the RS0 maximum value setting register (RS0MX) to the RS3 maximum value setting register (RS3MX) included in the built-in registers of the main control unit 41 as shown in FIG. In the case of the 16-bit random number circuit 508b, it corresponds to the RL0 maximum value setting register (RL0MX) to the RL3 maximum value setting register (RL3MX)).

また、ハードラッチ選択レジスタ５２８ａは、図８に示すようなメイン制御部４１の内蔵レジスタに含まれるＲＳハードラッチ選択レジスタ０（ＲＳＬＳ０）に対応している。また、ハードラッチ選択レジスタ５２８ｂは、図８に示すようなメイン制御部４１の内蔵レジスタに含まれるＲＳハードラッチ選択レジスタ１（ＲＳＬＳ１）に対応している。尚、１６ビット乱数回路５０８ｂの場合は、図８に示すＲＬ０ハードラッチ選択レジスタ０（ＲＬ０ＬＳ０）〜ＲＬ３ハードラッチ選択レジスタ３（ＲＬ３ＬＳ）に対応している。 The hard latch selection register 528a corresponds to the RS hard latch selection register 0 (RSLS0) included in the built-in register of the main control unit 41 as shown in FIG. The hard latch selection register 528b corresponds to the RS hard latch selection register 1 (RSLS1) included in the built-in register of the main control unit 41 as shown in FIG. Note that the 16-bit random number circuit 508b corresponds to the RL0 hard latch selection register 0 (RL0LS0) to RL3 hard latch selection register 3 (RL3LS) shown in FIG.

また、ＲＳ０ハードラッチ乱数値レジスタ５２９ａ〜ＲＳ３ハードラッチ乱数値レジスタ５２９ｄは、図１０に示すようなメイン制御部４１の内蔵レジスタに含まれるＲＳ０ハードラッチ乱数値レジスタ（ＲＳ０ＨＶ）〜ＲＳ３ハードラッチ乱数値レジスタ（ＲＳ３ＨＶ）に対応している。尚、１６ビット乱数回路５０８ｂの場合は、図９に示すＲＬ０ハードラッチ乱数値レジスタ０（ＲＬ０ＨＶ０）〜ＲＬ１ハードラッチ乱数値レジスタ１（ＲＬ１ＨＶ１）及び図１０に示すＲＬ２ハードラッチ乱数値レジスタ０（ＲＬ２ＨＶ０）〜ＲＬ３ハードラッチ乱数値レジスタ１（ＲＬ３ＨＶ１）に対応している。 The RS0 hard latch random value registers 529a to RS3 hard latch random value registers 529d are RS0 hard latch random value registers (RS0HV) to RS3 hard latch random numbers included in the built-in registers of the main control unit 41 as shown in FIG. This corresponds to the register (RS3HV). In the case of the 16-bit random number circuit 508b, the RL0 hard latch random value register 0 (RL0HV0) to RL1 hard latch random value register 1 (RL1HV1) shown in FIG. 9 and the RL2 hard latch random value register 0 (RL2HV0) shown in FIG. ) To RL3 hard latch random number value register 1 (RL3HV1).

また、ＲＳハードラッチフラグレジスタ５３０は、図９に示すＲＳハードラッチフラグレジスタ（ＲＳＨＦ）に対応している。尚、１６ビット乱数回路５０８ｂの場合は、図９に示すＲＬハードラッチフラグレジスタ０（ＲＬＨＦ０）〜ＲＬハードラッチフラグレジスタ１（ＲＬＨＦ１）に対応している。 The RS hard latch flag register 530 corresponds to the RS hard latch flag register (RSHF) shown in FIG. The 16-bit random number circuit 508b corresponds to RL hard latch flag register 0 (RLHF0) to RL hard latch flag register 1 (RLHF1) shown in FIG.

また、ＲＳ割り込み制御レジスタ５３１は、図８に示すＲＳ割り込み制御レジスタ（ＲＳＩＣ）に対応している。尚、１６ビット乱数回路５０８ｂの場合は、図８に示すＲＬ割り込み制御レジスタ０（ＲＬＩＣ０）〜ＲＬ割り込み制御レジスタ１（ＲＬＩＣ１）に対応している。 The RS interrupt control register 531 corresponds to the RS interrupt control register (RSIC) shown in FIG. Note that the 16-bit random number circuit 508b corresponds to the RL interrupt control register 0 (RLIC0) to the RL interrupt control register 1 (RLIC1) shown in FIG.

また、乱数ソフトラッチレジスタ５３２は、図８に示す乱数ソフトラッチレジスタ（ＲＤＳＬ）に対応している。尚、ソフトラッチレジスタＲＤＳＬとして、８ビット乱数回路５０８ａ及び１６ビット乱数回路５０８ｂの各チャネルで共通のレジスタが用いられる。 The random number soft latch register 532 corresponds to the random number soft latch register (RDSL) shown in FIG. As the soft latch register RDSL, a common register is used in each channel of the 8-bit random number circuit 508a and the 16-bit random number circuit 508b.

また、ＲＳ０ソフトラッチ乱数値レジスタ５３３ａ〜ＲＳ３ソフトラッチ乱数値レジスタ５３３ｄは、は、図９に示すＲＳ０ソフトラッチ乱数値レジスタ（ＲＳ０ＳＶ）〜ＲＳ３ソフトラッチ乱数値レジスタ（ＲＳ３ＳＶ）に対応している。尚、１６ビット乱数回路５０８ｂの場合は、図９に示すＲＬ０ソフトラッチ乱数値（ＲＬ０ＳＶ）〜ＲＬ３ソフトラッチ乱数値（ＲＬ３ＳＶ）に対応している。 The RS0 soft latch random value registers 533a to RS3 soft latch random value registers 533d correspond to the RS0 soft latch random value registers (RS0SV) to RS3 soft latch random value registers (RS3SV) shown in FIG. Note that the 16-bit random number circuit 508b corresponds to the RL0 soft latch random number value (RL0SV) to the RL3 soft latch random value (RL3SV) shown in FIG.

また、乱数ソフトラッチフラグレジスタ５３４は、図８に示す乱数ソフトラッチフラグレジスタ（ＲＤＳＦ）に対応している。尚、乱数ソフトラッチフラグレジスタＲＤＳＦとして、８ビット乱数回路５０８ａ及び１６ビット乱数回路５０８ｂの各チャネルで共通のレジスタが用いられる。 The random number soft latch flag register 534 corresponds to the random number soft latch flag register (RDSF) shown in FIG. As the random number soft latch flag register RDSF, a common register is used in each channel of the 8-bit random number circuit 508a and the 16-bit random number circuit 508b.

乱数列変更選択回路５２３ａ，５２３ｂは、図１７や図１８に示す８ビット乱数初期設定１（ＫＲＳ１）や８ビット乱数初期設定２（ＫＲＳ２）の設定内容に従って（１６ビット乱数回路５０８ｂの場合には、図１４や図１５に示す１６ビット乱数初期設定１（ＫＲＬ１）や１６ビット乱数初期設定２（ＫＲＬ２）の設定内容に従って）、乱数列の変更方法として、「変更しない」、「ソフトウェアで変更」、「２周目から自動で変更」または「１周目から自動で変更」のうちのいずれかを選択する。そして、「ソフトウェアで変更」、「２周目から自動で変更」または「１周目から自動で変更」のいずれかに選択した場合には、その選択方法に従って乱数列変更回路５２６ａ，５２６ｂに乱数列を変更させる。また、「変更しない」を選択した場合には乱数列を変更させる制御を行わない。 The random number sequence change selection circuits 523a and 523b follow the setting contents of the 8-bit random number initial setting 1 (KRS1) and the 8-bit random number initial setting 2 (KRS2) shown in FIGS. 17 and 18 (in the case of the 16-bit random number circuit 508b). , According to the setting contents of 16-bit random number initial setting 1 (KRL1) and 16-bit random number initial setting 2 (KRL2) shown in FIG. 14 and FIG. , “Automatically change from the second lap” or “Automatically change from the first lap” is selected. Then, when any one of “change by software”, “automatic change from the second round” or “automatic change from the first round” is selected, the random number sequence changing circuits 526a and 526b receive random numbers according to the selection method. Change the column. Further, when “Do not change” is selected, control for changing the random number sequence is not performed.

乱数列変更回路５２６ａ，５２６ｂは、乱数生成回路５２５ａ，５２５ｂにより生成された数値データの順列を、乱数列変更選択回路５２３ａ，５２３ｂの指示に従って変更可能とする回路である。例えば、乱数列変更回路５２６ａ，５２６ｂは、「ソフトウェアで変更」が指示された場合には、乱数生成回路５２５ａ，５２５ｂが更新する乱数列をソフトウェア（ユーザプログラム）により変更する。また、例えば、乱数列変更回路５２６ａ，５２６ｂは、「２周目から自動で変更」が指示された場合には、乱数生成回路５２５ａ，５２５ｂが更新する乱数列を２周目から自動的に変更し、以降、乱数列が一巡するごとに自動的に乱数列を変更する。また、例えば、乱数列変更回路５２６ａ，５２６ｂは、「１周目から自動で変更」が指示された場合には、乱数生成回路５２５ａ，５２５ｂが更新する乱数列を１周目から自動的に変更し、以降、乱数列が一巡するごとに自動的に乱数列を変更する。 The random number sequence changing circuits 526a and 526b are circuits that can change the permutation of the numerical data generated by the random number generating circuits 525a and 525b in accordance with instructions from the random number sequence change selecting circuits 523a and 523b. For example, when “change by software” is instructed, the random number sequence change circuits 526a and 526b change the random number sequence updated by the random number generation circuits 525a and 525b by software (user program). In addition, for example, when “automatic change from the second round” is instructed, the random number sequence change circuits 526a and 526b automatically change the random number sequence updated by the random number generation circuits 525a and 525b from the second round. Thereafter, the random number sequence is automatically changed every time the random number sequence is completed. In addition, for example, when “automatic change from the first round” is instructed, the random number sequence change circuits 526a and 526b automatically change the random number sequence updated by the random number generation circuits 525a and 525b from the first round. Thereafter, the random number sequence is automatically changed every time the random number sequence is completed.

乱数生成回路５２５ａ，５２５ｂは、例えば８ビットのカウンタ（１６ビット乱数回路５０８ｂの場合は１６ビットのカウンタ）などから構成され、乱数更新クロック信号などの入力に基づき、数値データを更新可能な所定の範囲において所定の初期値から所定の最終値まで循環的に更新する回路である。例えば乱数生成回路５２５ａ，５２５ｂは、乱数更新クロック信号における立ち下がりエッジに応答して、「０」から「２５５」までの範囲内で設定された初期値から「２５５」まで１ずつ加算するように数値データをカウントアップして行く（１６ビット乱数回路５０８ｂの場合には、「０」から「６５５３５」までの範囲内で設定された初期値から「６５５３５」まで１ずつ加算するように数値データをカウントアップして行く）。そして、「２５５」までカウントアップした後には、「０」から初期値よりも１小さい最終値となる数値まで１ずつ加算するようにカウントアップすることで、数値データを循環的に更新する。 The random number generation circuits 525a and 525b are constituted by, for example, an 8-bit counter (in the case of the 16-bit random number circuit 508b, a 16-bit counter), and the like, and predetermined numerical data can be updated based on an input of a random number update clock signal or the like. This circuit cyclically updates a predetermined range from a predetermined initial value to a predetermined final value. For example, the random number generation circuits 525a and 525b add one by one from the initial value set in the range from “0” to “255” in response to the falling edge in the random number update clock signal. The numerical data is counted up (in the case of the 16-bit random number circuit 508b, the numerical data is incremented by 1 from the initial value set within the range of “0” to “65535” to “65535”. Count up) Then, after counting up to “255”, the numerical data is updated cyclically by counting up from “0” to a numerical value that becomes a final value that is 1 smaller than the initial value.

最大値比較回路５２７ａ，５２７ｂは、図１７や図１８に示す８ビット乱数初期設定１（ＫＲＳ１）や８ビット乱数初期設定２（ＫＲＳ２）の設定内容に従って（１６ビット乱数回路５０８ｂの場合には、図１４や図１５に示す１６ビット乱数初期設定１（ＫＲＬ１）や１６ビット乱数初期設定２（ＫＲＬ２）の設定内容に従って）、乱数生成回路５２５ａ，５２５ｂが生成する乱数値の最大値を設定する。 The maximum value comparison circuits 527a and 527b follow the setting contents of the 8-bit random number initial setting 1 (KRS1) and the 8-bit random number initial setting 2 (KRS2) shown in FIGS. 17 and 18 (in the case of the 16-bit random number circuit 508b, In accordance with the setting contents of 16-bit random number initial setting 1 (KRL1) and 16-bit random number initial setting 2 (KRL2) shown in FIGS. 14 and 15, the maximum value of the random number values generated by the random number generation circuits 525a and 525b is set.

図２４（Ａ）は、ＲＬ０ハードラッチ選択レジスタ０（ＲＬ０ＬＳ０）の構成例を示している。図２４（Ｂ）は、ＲＬ０ハードラッチ選択レジスタ０（ＲＬ０ＬＳ０）に格納されるデータの各ビットにおける設定内容の一例を示している。ＲＬ０ハードラッチ選択レジスタ０（ＲＬ０ＬＳ０）のビット番号［７］に格納されるデータＲＬ０１ＲＦは、ＲＬ０ハードラッチ乱数値レジスタ１（ＲＬ０ＨＶ１）に、外部端子入力により、１６ビット乱数ＲＬ０の値を取り込む際の条件の設定を示している。図２４（Ｂ）に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データＲＬ０１ＲＦのビット値が“０”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“１”となる。尚、データＲＬ０１ＲＦは、初期値として“０”が設定されている。 FIG. 24A shows a configuration example of the RL0 hard latch selection register 0 (RL0LS0). FIG. 24B shows an example of setting contents in each bit of data stored in the RL0 hard latch selection register 0 (RL0LS0). The data RL01RF stored in the bit number [7] of the RL0 hard latch selection register 0 (RL0LS0) is obtained when the value of the 16-bit random number RL0 is input to the RL0 hard latch random value register 1 (RL0HV1) by external terminal input. The setting of conditions is shown. In the example shown in FIG. 24B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RL01RF becomes “0”, while the next value is not read. When the value is set to be latched, the bit value is “1”. The data RL01RF is set to “0” as an initial value.

尚、本実施例では、プログラム管理エリアや内蔵レジスタのレジスタに関して、具体的には、プログラム管理エリアなどの対応するビットを“０”または“１”のいずれかの値としておくことにより、その対応するビットの値が読み込まれて、読み込まれた“０”または“１”の値がメイン制御部４１の制御レジスタにハードウェア的に書き込まれることにより各種の設定が行われる。例えば、ＲＬ０ハードラッチ選択レジスタ０（ＲＬ０ＬＳ０）のビット７については、そのビット７から読み込まれた値が“０”であれば、メイン制御部４１の制御レジスタにハードウェア的に“０”が書き込まれることによりＲＬ０ハードラッチ乱数値レジスタ１（ＲＬ０ＨＶ１）から値を読み込まないと次の値をラッチしないように設定され、そのビット７から読み込まれた値が“１”であれば、メイン制御部４１の制御レジスタにハードウェア的に“１”が書き込まれることによりＲＬ０ハードラッチ乱数値レジスタ１（ＲＬ０ＨＶ１）から値を読み込まなくても次の値をラッチするように設定される。このことは、他のプログラム管理エリアの各設定項目や内蔵レジスタの各レジスタの各ビットに関しても同様である。 In this embodiment, regarding the program management area and the register of the built-in register, specifically, by setting the corresponding bit in the program management area or the like to a value of “0” or “1”, the correspondence is made. The value of the bit to be read is read, and the read “0” or “1” value is written to the control register of the main control unit 41 by hardware, so that various settings are made. For example, for bit 7 of RL0 hard latch select register 0 (RL0LS0), if the value read from bit 7 is “0”, “0” is written to the control register of main control unit 41 in hardware. Thus, if the value is not read from the RL0 hard latch random value register 1 (RL0HV1), the next value is not latched. If the value read from the bit 7 is “1”, the main control unit 41 By writing “1” in hardware in the control register, the next value is latched without reading the value from the RL0 hard latch random value register 1 (RL0HV1). The same applies to each setting item in other program management areas and each bit of each register of the built-in register.

ＲＬ０ハードラッチ選択レジスタ０（ＲＬ０ＬＳ０）のビット番号［６−４］に格納されるデータＲＬ０１ＬＳ０〜ＲＬ０１ＬＳ２は、ＲＬ０ハードラッチ乱数値レジスタ１（ＲＬ０ＨＶ１）に、どの外部端子入力により、１６ビット乱数ＲＬ０の値を取り込むかの設定を示している。図２４（Ｂ）に示す例では、ＲＬ０ハードラッチ選択レジスタ０（ＲＬ０ＬＳ０）のビット番号［６−４］に“０００”が設定された場合にはＰＩ０端子が選択され、“００１”が設定された場合にはＰＩ１端子が選択され、“０１０”が設定された場合にはＰＩ２端子が選択され、“０１１”が設定された場合にはＰＩ３端子が選択され、“１００”が設定された場合にはＰＩ４端子が選択され、“１０１”が設定された場合にはＰＩ５／ＸＩＮＴ端子が選択される。尚、ＲＬ０ハードラッチ選択レジスタ０（ＲＬ０ＬＳ０）のビット番号［６−４］に“１１０”や“１１１”が設定された場合には、その設定は無効である。また、データＲＬ０１ＬＳ０〜ＲＬ０１ＬＳ２は、初期値として“０００”が設定されている。 The data RL01LS0 to RL01LS2 stored in the bit number [6-4] of the RL0 hard latch selection register 0 (RL0LS0) is input to the RL0 hard latch random number value register 1 (RL0HV1) according to which external terminal is input. It shows the setting of whether to import a value. In the example shown in FIG. 24B, when “000” is set in the bit number [6-4] of the RL0 hard latch selection register 0 (RL0LS0), the PI0 terminal is selected and “001” is set. When the PI1 terminal is selected, the PI2 terminal is selected when “010” is set, the PI3 terminal is selected when “011” is set, and “100” is set. In this case, the PI4 terminal is selected, and when “101” is set, the PI5 / XINT terminal is selected. When “110” or “111” is set in the bit number [6-4] of the RL0 hard latch select register 0 (RL0LS0), the setting is invalid. In addition, the data RL01LS0 to RL01LS2 are set to “000” as an initial value.

ＲＬ０ハードラッチ選択レジスタ０（ＲＬ０ＬＳ０）のビット番号［３］に格納されるデータＲＬ００ＲＦは、ＲＬ０ハードラッチ乱数値レジスタ０（ＲＬ０ＨＶ０）に、外部端子入力により、１６ビット乱数ＲＬ０の値を取り込む際の条件の設定を示している。図２４（Ｂ）に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データＲＬ００ＲＦのビット値が“０”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“１”となる。尚、データＲＬ００ＲＦは、初期値として“０”が設定されている。 The data RL00RF stored in the bit number [3] of the RL0 hard latch select register 0 (RL0LS0) is obtained when the value of the 16-bit random number RL0 is input to the RL0 hard latch random value register 0 (RL0HV0) by an external terminal input. The setting of conditions is shown. In the example shown in FIG. 24B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RL00RF becomes “0”. When the value is set to be latched, the bit value is “1”. The data RL00RF is set to “0” as an initial value.

ＲＬ０ハードラッチ選択レジスタ０（ＲＬ０ＬＳ０）のビット番号［２−０］に格納されるデータＲＬ００ＬＳ０〜ＲＬ００ＬＳ２は、ＲＬ０ハードラッチ乱数値レジスタ０（ＲＬ０ＨＶ０）に、どの外部端子入力により、１６ビット乱数ＲＬ０の値を取り込むかの設定を示している。図２４（Ｂ）に示す例では、ＲＬ０ハードラッチ選択レジスタ０（ＲＬ０ＬＳ０）のビット番号［２−０］に“０００”が設定された場合にはＰＩ０端子が選択され、“００１”が設定された場合にはＰＩ１端子が選択され、“０１０”が設定された場合にはＰＩ２端子が選択され、“０１１”が設定された場合にはＰＩ３端子が選択され、“１００”が設定された場合にはＰＩ４端子が選択され、“１０１”が設定された場合にはＰＩ５／ＸＩＮＴ端子が選択される。尚、ＲＬ０ハードラッチ選択レジスタ０（ＲＬ０ＬＳ０）のビット番号［２−０］に“１１０”や“１１１”が設定された場合には、その設定は無効である。また、データＲＬ００ＬＳ０〜ＲＬ００ＬＳ２は、初期値として“０００”が設定されている。 The data RL00LS0 to RL00LS2 stored in the bit number [2-0] of the RL0 hard latch selection register 0 (RL0LS0) is input to the RL0 hard latch random number value register 0 (RL0HV0) according to any external terminal input. It shows the setting of whether to import a value. In the example shown in FIG. 24B, when “000” is set in the bit number [2-0] of the RL0 hard latch selection register 0 (RL0LS0), the PI0 terminal is selected and “001” is set. When the PI1 terminal is selected, the PI2 terminal is selected when “010” is set, the PI3 terminal is selected when “011” is set, and “100” is set. In this case, the PI4 terminal is selected, and when “101” is set, the PI5 / XINT terminal is selected. When “110” or “111” is set in the bit number [2-0] of the RL0 hard latch selection register 0 (RL0LS0), the setting is invalid. In addition, the data RL00LS0 to RL00LS2 is set to “000” as an initial value.

図２５（Ａ）は、ＲＬ０ハードラッチ選択レジスタ１（ＲＬ０ＬＳ１）の構成例を示している。図２５（Ｂ）は、ＲＬ０ハードラッチ選択レジスタ１（ＲＬ０ＬＳ１）に格納されるデータの各ビットにおける設定内容の一例を示している。ＲＬ０ハードラッチ選択レジスタ１（ＲＬ０ＬＳ１）のビット番号［７］に格納されるデータＲＬ０３ＲＦは、ＲＬ０ハードラッチ乱数値レジスタ３（ＲＬ０ＨＶ３）に、外部端子入力により、１６ビット乱数ＲＬ０の値を取り込む際の条件の設定を示している。図２５（Ｂ）に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データＲＬ０３ＲＦのビット値が“０”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“１”となる。尚、データＲＬ０３ＲＦは、初期値として“０”が設定されている。 FIG. 25A shows a configuration example of the RL0 hard latch selection register 1 (RL0LS1). FIG. 25B shows an example of setting contents in each bit of data stored in the RL0 hard latch selection register 1 (RL0LS1). The data RL03RF stored in the bit number [7] of the RL0 hard latch selection register 1 (RL0LS1) is obtained when the value of the 16-bit random number RL0 is input to the RL0 hard latch random value register 3 (RL0HV3) by an external terminal input. The setting of conditions is shown. In the example shown in FIG. 25B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RL03RF becomes “0”. When the value is set to be latched, the bit value is “1”. The data RL03RF is set to “0” as an initial value.

ＲＬ０ハードラッチ選択レジスタ１（ＲＬ０ＬＳ１）のビット番号［６−４］に格納されるデータＲＬ０３ＬＳ０〜ＲＬ０３ＬＳ２は、ＲＬ０ハードラッチ乱数値レジスタ３（ＲＬ０ＨＶ３）に、どの外部端子入力により、１６ビット乱数ＲＬ０の値を取り込むかの設定を示している。図２５（Ｂ）に示す例では、ＲＬ０ハードラッチ選択レジスタ１（ＲＬ０ＬＳ１）のビット番号［６−４］に“０００”が設定された場合にはＰＩ０端子が選択され、“００１”が設定された場合にはＰＩ１端子が選択され、“０１０”が設定された場合にはＰＩ２端子が選択され、“０１１”が設定された場合にはＰＩ３端子が選択され、“１００”が設定された場合にはＰＩ４端子が選択され、“１０１”が設定された場合にはＰＩ５／ＸＩＮＴ端子が選択される。尚、ＲＬ０ハードラッチ選択レジスタ１（ＲＬ０ＬＳ１）のビット番号［６−４］に“１１０”や“１１１”が設定された場合には、その設定は無効である。また、データＲＬ０３ＬＳ０〜ＲＬ０３ＬＳ２は、初期値として“０００”が設定されている。 The data RL03LS0 to RL03LS2 stored in the bit number [6-4] of the RL0 hard latch selection register 1 (RL0LS1) is input to the RL0 hard latch random value register 3 (RL0HV3) according to which external terminal is input to the 16-bit random number RL0. It shows the setting of whether to import a value. In the example shown in FIG. 25B, when “000” is set in the bit number [6-4] of the RL0 hard latch selection register 1 (RL0LS1), the PI0 terminal is selected and “001” is set. When the PI1 terminal is selected, the PI2 terminal is selected when “010” is set, the PI3 terminal is selected when “011” is set, and “100” is set. In this case, the PI4 terminal is selected. When "101" is set, the PI5 / XINT terminal is selected. When “110” or “111” is set in the bit number [6-4] of the RL0 hard latch selection register 1 (RL0LS1), the setting is invalid. The data RL03LS0 to RL03LS2 is set to “000” as an initial value.

ＲＬ０ハードラッチ選択レジスタ１（ＲＬ０ＬＳ１）のビット番号［３］に格納されるデータＲＬ０２ＲＦは、ＲＬ０ハードラッチ乱数値レジスタ２（ＲＬ０ＨＶ２）に、外部端子入力により、１６ビット乱数ＲＬ０の値を取り込む際の条件の設定を示している。図２５（Ｂ）に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データＲＬ０２ＲＦのビット値が“０”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“１”となる。尚、データＲＬ０２ＲＦは、初期値として“０”が設定されている。 The data RL02RF stored in the bit number [3] of the RL0 hard latch selection register 1 (RL0LS1) is obtained when the value of the 16-bit random number RL0 is input to the RL0 hard latch random value register 2 (RL0HV2) by external terminal input. The setting of conditions is shown. In the example shown in FIG. 25B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RL02RF becomes “0”, while the next value is not read. When the value is set to be latched, the bit value is “1”. The data RL02RF is set to “0” as an initial value.

ＲＬ０ハードラッチ選択レジスタ１（ＲＬ０ＬＳ１）のビット番号［２−０］に格納されるデータＲＬ０２ＬＳ０〜ＲＬ０２ＬＳ２は、ＲＬ０ハードラッチ乱数値レジスタ２（ＲＬ０ＨＶ２）に、どの外部端子入力により、１６ビット乱数ＲＬ０の値を取り込むかの設定を示している。図２５（Ｂ）に示す例では、ＲＬ０ハードラッチ選択レジスタ１（ＲＬ０ＬＳ１）のビット番号［２−０］に“０００”が設定された場合にはＰＩ０端子が選択され、“００１”が設定された場合にはＰＩ１端子が選択され、“０１０”が設定された場合にはＰＩ２端子が選択され、“０１１”が設定された場合にはＰＩ３端子が選択され、“１００”が設定された場合にはＰＩ４端子が選択され、“１０１”が設定された場合にはＰＩ５／ＸＩＮＴ端子が選択される。尚、ＲＬ０ハードラッチ選択レジスタ１（ＲＬ０ＬＳ１）のビット番号［２−０］に“１１０”や“１１１”が設定された場合には、その設定は無効である。また、データＲＬ０２ＬＳ０〜ＲＬ０２ＬＳ２は、初期値として“０００”が設定されている。 The data RL02LS0 to RL02LS2 stored in the bit number [2-0] of the RL0 hard latch selection register 1 (RL0LS1) is input to the RL0 hard latch random number value register 2 (RL0HV2) according to which external terminal is input to the 16-bit random number RL0. It shows the setting of whether to import a value. In the example shown in FIG. 25B, when “000” is set in the bit number [2-0] of the RL0 hard latch selection register 1 (RL0LS1), the PI0 terminal is selected and “001” is set. When the PI1 terminal is selected, the PI2 terminal is selected when “010” is set, the PI3 terminal is selected when “011” is set, and “100” is set. In this case, the PI4 terminal is selected, and when “101” is set, the PI5 / XINT terminal is selected. When “110” or “111” is set in the bit number [2-0] of the RL0 hard latch selection register 1 (RL0LS1), the setting is invalid. The data RL02LS0 to RL02LS2 is set to “000” as an initial value.

図２６（Ａ）は、ＲＬｎハードラッチ選択レジスタ（ＲＬｎＬＳ）の構成例を示している。図２６（Ｂ）は、ＲＬｎハードラッチ選択レジスタ（ＲＬｎＬＳ）に格納されるデータの各ビットにおける設定内容の一例を示している。尚、図２６において、ｎは０〜３の値をとる。ＲＬｎハードラッチ選択レジスタ（ＲＬｎＬＳ）のビット番号［７］に格納されるデータＲＬｎ１ＲＦは、ＲＬｎハードラッチ乱数値レジスタ１（ＲＬｎＨＶ１）に、外部端子入力により、１６ビット乱数ＲＬｎの値を取り込む際の条件の設定を示している。図２６（Ｂ）に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データＲＬｎ１ＲＦのビット値が“０”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“１”となる。尚、データＲＬｎ１ＲＦは、初期値として“０”が設定されている。 FIG. 26A shows a configuration example of the RLn hard latch selection register (RLnLS). FIG. 26B shows an example of setting contents in each bit of data stored in the RLn hard latch selection register (RLnLS). In FIG. 26, n takes a value from 0 to 3. Data RLn1RF stored in the bit number [7] of the RLn hard latch selection register (RLnLS) is a condition when the value of the 16-bit random number RLn is input to the RLn hard latch random value register 1 (RLnHV1) by an external terminal input. Shows the settings. In the example shown in FIG. 26B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RLn1RF becomes “0”, while the next value is not read. When the value is set to be latched, the bit value is “1”. The data RLn1RF is set to “0” as an initial value.

ＲＬｎハードラッチ選択レジスタ（ＲＬｎＬＳ）のビット番号［６−４］に格納されるデータＲＬｎ１ＬＳ０〜ＲＬｎ１ＬＳ２は、ＲＬｎハードラッチ乱数値レジスタ１（ＲＬｎＨＶ１）に、どの外部端子入力により、１６ビット乱数ＲＬｎの値を取り込むかの設定を示している。図２６（Ｂ）に示す例では、ＲＬｎハードラッチ選択レジスタ（ＲＬｎＬＳ）のビット番号［６−４］に“０００”が設定された場合にはＰＩ０端子が選択され、“００１”が設定された場合にはＰＩ１端子が選択され、“０１０”が設定された場合にはＰＩ２端子が選択され、“０１１”が設定された場合にはＰＩ３端子が選択され、“１００”が設定された場合にはＰＩ４端子が選択され、“１０１”が設定された場合にはＰＩ５／ＸＩＮＴ端子が選択される。尚、ＲＬｎハードラッチ選択レジスタ（ＲＬｎＬＳ）のビット番号［６−４］に“１１０”や“１１１”が設定された場合には、その設定は無効である。また、データＲＬｎ１ＬＳ０〜ＲＬｎ１ＬＳ２は、初期値として“０００”が設定されている。 The data RLn1LS0 to RLn1LS2 stored in the bit number [6-4] of the RLn hard latch selection register (RLnLS) is the value of the 16-bit random number RLn depending on which external terminal is input to the RLn hard latch random value register 1 (RLnHV1). Indicates whether to capture. In the example shown in FIG. 26B, when “000” is set in the bit number [6-4] of the RLn hard latch selection register (RLnLS), the PI0 terminal is selected and “001” is set. In this case, the PI1 terminal is selected. When “010” is set, the PI2 terminal is selected. When “011” is set, the PI3 terminal is selected. When “100” is set. When the PI4 terminal is selected and “101” is set, the PI5 / XINT terminal is selected. When “110” or “111” is set in the bit number [6-4] of the RLn hard latch selection register (RLnLS), the setting is invalid. The data RLn1LS0 to RLn1LS2 is set to “000” as an initial value.

ＲＬｎハードラッチ選択レジスタ（ＲＬｎＬＳ）のビット番号［３］に格納されるデータＲＬｎ０ＲＦは、ＲＬｎハードラッチ乱数値レジスタ０（ＲＬｎＨＶ０）に、外部端子入力により、１６ビット乱数ＲＬｎの値を取り込む際の条件の設定を示している。図２６（Ｂ）に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データＲＬｎ０ＲＦのビット値が“０”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“１”となる。尚、データＲＬｎ０ＲＦは、初期値として“０”が設定されている。 Data RLn0RF stored in the bit number [3] of the RLn hard latch selection register (RLnLS) is a condition when the value of the 16-bit random number RLn is input to the RLn hard latch random value register 0 (RLnHV0) by an external terminal input. Shows the settings. In the example shown in FIG. 26B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RLn0RF becomes “0”, while the next value is not read. When the value is set to be latched, the bit value is “1”. The data RLn0RF is set to “0” as an initial value.

ＲＬｎハードラッチ選択レジスタ（ＲＬｎＬＳ）のビット番号［２−０］に格納されるデータＲＬｎ０ＬＳ０〜ＲＬｎ０ＬＳ２は、ＲＬｎハードラッチ乱数値レジスタ０（ＲＬｎＨＶ０）に、どの外部端子入力により、１６ビット乱数ＲＬｎの値を取り込むかの設定を示している。図２６（Ｂ）に示す例では、ＲＬｎハードラッチ選択レジスタ（ＲＬｎＬＳ）のビット番号［２−０］に“０００”が設定された場合にはＰＩ０端子が選択され、“００１”が設定された場合にはＰＩ１端子が選択され、“０１０”が設定された場合にはＰＩ２端子が選択され、“０１１”が設定された場合にはＰＩ３端子が選択され、“１００”が設定された場合にはＰＩ４端子が選択され、“１０１”が設定された場合にはＰＩ５／ＸＩＮＴ端子が選択される。尚、ＲＬｎハードラッチ選択レジスタ（ＲＬｎＬＳ）のビット番号［２−０］に“１１０”や“１１１”が設定された場合には、その設定は無効である。また、データＲＬｎ０ＬＳ０〜ＲＬｎ０ＬＳ２は、初期値として“０００”が設定されている。 The data RLn0LS0 to RLn0LS2 stored in the bit number [2-0] of the RLn hard latch selection register (RLnLS) is the value of the 16-bit random number RLn depending on which external terminal is input to the RLn hard latch random value register 0 (RLnHV0). Indicates whether to capture. In the example shown in FIG. 26B, when “000” is set in the bit number [2-0] of the RLn hard latch selection register (RLnLS), the PI0 terminal is selected and “001” is set. In this case, the PI1 terminal is selected. When “010” is set, the PI2 terminal is selected. When “011” is set, the PI3 terminal is selected. When “100” is set. When the PI4 terminal is selected and “101” is set, the PI5 / XINT terminal is selected. If “110” or “111” is set in the bit number [2-0] of the RLn hard latch selection register (RLnLS), the setting is invalid. The data RLn0LS0 to RLn0LS2 is set to “000” as an initial value.

図２７（Ａ）は、ＲＳハードラッチ選択レジスタ０（ＲＳＬＳ０）の構成例を示している。図２７（Ｂ）は、ＲＳハードラッチ選択レジスタ０（ＲＳＬＳ０）に格納されるデータの各ビットにおける設定内容の一例を示している。ＲＳハードラッチ選択レジスタ０（ＲＳＬＳ０）のビット番号［７］に格納されるデータＲＳ１ＲＦは、ＲＳ１ハードラッチ乱数値レジスタ（ＲＳ１ＨＶ）に、外部端子入力により、８ビット乱数ＲＳ１の値を取り込む際の条件の設定を示している。図２７（Ｂ）に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データＲＳ１ＲＦのビット値が“０”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“１”となる。尚、データＲＳ１ＲＦは、初期値として“０”が設定されている。 FIG. 27A shows a configuration example of the RS hard latch selection register 0 (RSLS0). FIG. 27B shows an example of setting contents in each bit of data stored in the RS hard latch selection register 0 (RSLS0). Data RS1RF stored in the bit number [7] of the RS hard latch selection register 0 (RSLS0) is a condition for capturing the value of the 8-bit random number RS1 into the RS1 hard latch random value register (RS1HV) by external terminal input. Shows the settings. In the example shown in FIG. 27B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RS1RF becomes “0”. When the value is set to be latched, the bit value is “1”. The data RS1RF is set to “0” as an initial value.

ＲＳハードラッチ選択レジスタ０（ＲＳＬＳ０）のビット番号［６−４］に格納されるデータＲＳ１ＬＳ０〜ＲＳ１ＬＳ２は、ＲＳ１ハードラッチ乱数値レジスタ（ＲＳ１ＨＶ）に、どの外部端子入力により、８ビット乱数ＲＳ１の値を取り込むかの設定を示している。図２７（Ｂ）に示す例では、ＲＳハードラッチ選択レジスタ０（ＲＳＬＳ０）のビット番号［６−４］に“０００”が設定された場合にはＰＩ０端子が選択され、“００１”が設定された場合にはＰＩ１端子が選択され、“０１０”が設定された場合にはＰＩ２端子が選択され、“０１１”が設定された場合にはＰＩ３端子が選択され、“１００”が設定された場合にはＰＩ４端子が選択され、“１０１”が設定された場合にはＰＩ５／ＸＩＮＴ端子が選択される。尚、ＲＳハードラッチ選択レジスタ０（ＲＳＬＳ０）のビット番号［６−４］に“１１０”や“１１１”が設定された場合には、その設定は無効である。また、データＲＳ１ＬＳ０〜ＲＳ１ＬＳ２は、初期値として“０００”が設定されている。 The data RS1LS0 to RS1LS2 stored in the bit number [6-4] of the RS hard latch selection register 0 (RSLS0) is an 8-bit random number RS1 value depending on which external terminal is input to the RS1 hard latch random value register (RS1HV). Indicates whether to capture. In the example shown in FIG. 27B, when “000” is set in the bit number [6-4] of the RS hard latch selection register 0 (RSLS0), the PI0 terminal is selected and “001” is set. When the PI1 terminal is selected, the PI2 terminal is selected when “010” is set, the PI3 terminal is selected when “011” is set, and “100” is set. In this case, the PI4 terminal is selected, and when “101” is set, the PI5 / XINT terminal is selected. When “110” or “111” is set in the bit number [6-4] of the RS hard latch selection register 0 (RSLS0), the setting is invalid. In addition, the data RS1LS0 to RS1LS2 is set to “000” as an initial value.

ＲＳハードラッチ選択レジスタ０（ＲＳＬＳ０）のビット番号［３］に格納されるデータＲＳ０ＲＦは、ＲＳ０ハードラッチ乱数値レジスタ（ＲＳ０ＨＶ）に、外部端子入力により、８ビット乱数ＲＳ０の値を取り込む際の条件の設定を示している。図２７（Ｂ）に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データＲＳ０ＲＦのビット値が“０”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“１”となる。尚、データＲＳ０ＲＦは、初期値として“０”が設定されている。 Data RS0RF stored in the bit number [3] of the RS hard latch selection register 0 (RSLS0) is a condition for taking the value of the 8-bit random number RS0 into the RS0 hard latch random value register (RS0HV) by inputting an external terminal Shows the settings. In the example shown in FIG. 27B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RS0RF becomes “0”. When the value is set to be latched, the bit value is “1”. The data RS0RF is set to “0” as an initial value.

ＲＳハードラッチ選択レジスタ０（ＲＳＬＳ０）のビット番号［２−０］に格納されるデータＲＳ０ＬＳ０〜ＲＳ０ＬＳ２は、ＲＳ０ハードラッチ乱数値レジスタ（ＲＳ０ＨＶ）に、どの外部端子入力により、８ビット乱数ＲＳ０の値を取り込むかの設定を示している。図２７（Ｂ）に示す例では、ＲＳハードラッチ選択レジスタ０（ＲＳＬＳ０）のビット番号［２−０］に“０００”が設定された場合にはＰＩ０端子が選択され、“００１”が設定された場合にはＰＩ１端子が選択され、“０１０”が設定された場合にはＰＩ２端子が選択され、“０１１”が設定された場合にはＰＩ３端子が選択され、“１００”が設定された場合にはＰＩ４端子が選択され、“１０１”が設定された場合にはＰＩ５／ＸＩＮＴ端子が選択される。尚、ＲＳハードラッチ選択レジスタ０（ＲＳＬＳ０）のビット番号［２−０］に“１１０”や“１１１”が設定された場合には、その設定は無効である。また、データＲＳ０ＬＳ０〜ＲＳ０ＬＳ２は、初期値として“０００”が設定されている。 The data RS0LS0 to RS0LS2 stored in the bit number [2-0] of the RS hard latch selection register 0 (RSLS0) is the value of the 8-bit random number RS0 depending on which external terminal input to the RS0 hard latch random value register (RS0HV). Indicates whether to capture. In the example shown in FIG. 27B, when “000” is set in the bit number [2-0] of the RS hard latch selection register 0 (RSLS0), the PI0 terminal is selected and “001” is set. When the PI1 terminal is selected, the PI2 terminal is selected when “010” is set, the PI3 terminal is selected when “011” is set, and “100” is set. In this case, the PI4 terminal is selected, and when “101” is set, the PI5 / XINT terminal is selected. When “110” or “111” is set in the bit number [2-0] of the RS hard latch selection register 0 (RSLS0), the setting is invalid. In addition, the data RS0LS0 to RS0LS2 is set to “000” as an initial value.

図２８（Ａ）は、ＲＳハードラッチ選択レジスタ１（ＲＳＬＳ１）の構成例を示している。図２８（Ｂ）は、ＲＳハードラッチ選択レジスタ１（ＲＳＬＳ１）に格納されるデータの各ビットにおける設定内容の一例を示している。ＲＳハードラッチ選択レジスタ１（ＲＳＬＳ１）のビット番号［７］に格納されるデータＲＳ３ＲＦは、ＲＳ３ハードラッチ乱数値レジスタ（ＲＳ３ＨＶ）に、外部端子入力により、８ビット乱数ＲＳ３の値を取り込む際の条件の設定を示している。図２８（Ｂ）に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データＲＳ３ＲＦのビット値が“０”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“１”となる。尚、データＲＳ３ＲＦは、初期値として“０”が設定されている。 FIG. 28A shows a configuration example of the RS hard latch selection register 1 (RSLS1). FIG. 28B shows an example of setting contents in each bit of data stored in the RS hard latch selection register 1 (RSLS1). Data RS3RF stored in the bit number [7] of the RS hard latch selection register 1 (RSLS1) is a condition for taking the value of the 8-bit random number RS3 into the RS3 hard latch random number value register (RS3HV) by external terminal input Shows the settings. In the example shown in FIG. 28B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RS3RF becomes “0”. When the value is set to be latched, the bit value is “1”. The data RS3RF is set to “0” as an initial value.

ＲＳハードラッチ選択レジスタ１（ＲＳＬＳ１）のビット番号［６−４］に格納されるデータＲＳ３ＬＳ０〜ＲＳ３ＬＳ２は、ＲＳ３ハードラッチ乱数値レジスタ（ＲＳ３ＨＶ）に、どの外部端子入力により、８ビット乱数ＲＳ３の値を取り込むかの設定を示している。図２８（Ｂ）に示す例では、ＲＳハードラッチ選択レジスタ１（ＲＳＬＳ１）のビット番号［６−４］に“０００”が設定された場合にはＰＩ０端子が選択され、“００１”が設定された場合にはＰＩ１端子が選択され、“０１０”が設定された場合にはＰＩ２端子が選択され、“０１１”が設定された場合にはＰＩ３端子が選択され、“１００”が設定された場合にはＰＩ４端子が選択され、“１０１”が設定された場合にはＰＩ５／ＸＩＮＴ端子が選択される。尚、ＲＳハードラッチ選択レジスタ０（ＲＳＬＳ１）のビット番号［６−４］に“１１０”や“１１１”が設定された場合には、その設定は無効である。また、データＲＳ３ＬＳ０〜ＲＳ３ＬＳ２は、初期値として“０００”が設定されている。 The data RS3LS0 to RS3LS2 stored in the bit number [6-4] of the RS hard latch selection register 1 (RSLS1) is an 8-bit random number RS3 value depending on which external terminal is input to the RS3 hard latch random number value register (RS3HV). Indicates whether to capture. In the example shown in FIG. 28B, when “000” is set in the bit number [6-4] of the RS hard latch selection register 1 (RSLS1), the PI0 terminal is selected and “001” is set. When the PI1 terminal is selected, the PI2 terminal is selected when “010” is set, the PI3 terminal is selected when “011” is set, and “100” is set. In this case, the PI4 terminal is selected, and when “101” is set, the PI5 / XINT terminal is selected. When “110” or “111” is set in the bit number [6-4] of the RS hard latch selection register 0 (RSLS1), the setting is invalid. In addition, the data RS3LS0 to RS3LS2 is set to “000” as an initial value.

ＲＳハードラッチ選択レジスタ１（ＲＳＬＳ１）のビット番号［３］に格納されるデータＲＳ２ＲＦは、ＲＳ２ハードラッチ乱数値レジスタ（ＲＳ２ＨＶ）に、外部端子入力により、８ビット乱数ＲＳ２の値を取り込む際の条件の設定を示している。図２８（Ｂ）に示す例では、値を読み込まないと次の値をラッチしないように設定した場合には、データＲＳ２ＲＦのビット値が“０”となる一方、値を読み込まなくても次の値をラッチするように設定した場合には、そのビット値が“１”となる。尚、データＲＳ２ＲＦは、初期値として“０”が設定されている。 Data RS2RF stored in the bit number [3] of the RS hard latch selection register 1 (RSLS1) is a condition for taking the value of the 8-bit random number RS2 into the RS2 hard latch random value register (RS2HV) by inputting an external terminal Shows the settings. In the example shown in FIG. 28B, when setting is made so that the next value is not latched unless a value is read, the bit value of the data RS2RF becomes “0”. When the value is set to be latched, the bit value is “1”. The data RS2RF is set to “0” as an initial value.

ＲＳハードラッチ選択レジスタ１（ＲＳＬＳ１）のビット番号［２−０］に格納されるデータＲＳ２ＬＳ０〜ＲＳ２ＬＳ２は、ＲＳ２ハードラッチ乱数値レジスタ（ＲＳ２ＨＶ）に、どの外部端子入力により、８ビット乱数ＲＳ２の値を取り込むかの設定を示している。図２８（Ｂ）に示す例では、ＲＳハードラッチ選択レジスタ１（ＲＳＬＳ１）のビット番号［２−０］に“０００”が設定された場合にはＰＩ０端子が選択され、“００１”が設定された場合にはＰＩ１端子が選択され、“０１０”が設定された場合にはＰＩ２端子が選択され、“０１１”が設定された場合にはＰＩ３端子が選択され、“１００”が設定された場合にはＰＩ４端子が選択され、“１０１”が設定された場合にはＰＩ５／ＸＩＮＴ端子が選択される。尚、ＲＳハードラッチ選択レジスタ１（ＲＳＬＳ１）のビット番号［２−０］に“１１０”や“１１１”が設定された場合には、その設定は無効である。また、データＲＳ２ＬＳ０〜ＲＳ２ＬＳ２は、初期値として“０００”が設定されている。 The data RS2LS0 to RS2LS2 stored in the bit number [2-0] of the RS hard latch selection register 1 (RSLS1) is an 8-bit random number RS2 value depending on which external terminal is input to the RS2 hard latch random value register (RS2HV). Indicates whether to capture. In the example shown in FIG. 28B, when the bit number [2-0] of the RS hard latch selection register 1 (RSLS1) is set to “000”, the PI0 terminal is selected and “001” is set. When the PI1 terminal is selected, the PI2 terminal is selected when “010” is set, the PI3 terminal is selected when “011” is set, and “100” is set. In this case, the PI4 terminal is selected, and when “101” is set, the PI5 / XINT terminal is selected. When “110” or “111” is set in the bit number [2-0] of the RS hard latch selection register 1 (RSLS1), the setting is invalid. In addition, the data RS2LS0 to RS2LS2 is set to “000” as an initial value.

図２９（Ａ）は、ＲＬ割り込み制御レジスタ０（ＲＬＩＣ０）の構成例を示している。図２９（Ｂ）は、ＲＬ割り込み制御レジスタ０（ＲＬＩＣ０）に格納されるデータの各ビットにおける設定内容の一例を示している。尚、ＲＬ割り込み制御レジスタ０（ＲＬＩＣ０）のビット［７−６］のビット値は必ず“０”とされる。 FIG. 29A shows a configuration example of the RL interrupt control register 0 (RLIC0). FIG. 29B shows an example of setting contents in each bit of data stored in the RL interrupt control register 0 (RLIC0). The bit value of bit [7-6] of RL interrupt control register 0 (RLIC0) is always “0”.

ＲＬ割り込み制御レジスタ０（ＲＬＩＣ０）のビット番号［５］に格納されるデータＲＬ１１ＩＥは、ＲＬ１ハードラッチ乱数値レジスタ１（ＲＬ１ＨＶ１）に、乱数値が取り込まれたことを要因とする割り込みの禁止／許可の設定を示している。図２９（Ｂ）に示す例では、割り込み禁止に設定した場合には、データＲＬ１１ＩＥのビット値が“０”となる一方、割り込み許可に設定した場合には、そのビット値が“１”となる。尚、データＲＬ１１ＩＥは、初期値として“０”が設定されている。 The data RL11IE stored in the bit number [5] of the RL interrupt control register 0 (RLIC0) is forbidden / permitted for an interrupt caused by the random number value taken into the RL1 hard latch random number value register 1 (RL1HV1). Shows the settings. In the example shown in FIG. 29B, when the interrupt is disabled, the bit value of the data RL11IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL11IE is set to “0” as an initial value.

ＲＬ割り込み制御レジスタ０（ＲＬＩＣ０）のビット番号［４］に格納されるデータＲＬ１０ＩＥは、ＲＬ１ハードラッチ乱数値レジスタ０（ＲＬ１ＨＶ０）に、乱数値が取り込まれたことを要因とする割り込みの禁止／許可の設定を示している。図２９（Ｂ）に示す例では、割り込み禁止に設定した場合には、データＲＬ１０ＩＥのビット値が“０”となる一方、割り込み許可に設定した場合には、そのビット値が“１”となる。尚、データＲＬ１０ＩＥは、初期値として“０”が設定されている。 The data RL10IE stored in the bit number [4] of the RL interrupt control register 0 (RLIC0) is forbidden / permitted for interrupts caused by the random number value taken into the RL1 hard latch random number value register 0 (RL1HV0). Shows the settings. In the example shown in FIG. 29B, when the interrupt is disabled, the bit value of the data RL10IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL10IE is set to “0” as an initial value.

ＲＬ割り込み制御レジスタ０（ＲＬＩＣ０）のビット番号［３］に格納されるデータＲＬ０３ＩＥは、ＲＬ０ハードラッチ乱数値レジスタ３（ＲＬ０ＨＶ３）に、乱数値が取り込まれたことを要因とする割り込みの禁止／許可の設定を示している。図２９（Ｂ）に示す例では、割り込み禁止に設定した場合には、データＲＬ０３ＩＥのビット値が“０”となる一方、割り込み許可に設定した場合には、そのビット値が“１”となる。尚、データＲＬ０３ＩＥは、初期値として“０”が設定されている。 The data RL03IE stored in the bit number [3] of the RL interrupt control register 0 (RLIC0) prohibits / permits an interrupt due to the fact that the random number value is taken into the RL0 hard latch random number value register 3 (RL0HV3). Shows the settings. In the example shown in FIG. 29B, when the interrupt is disabled, the bit value of the data RL03IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL03IE is set to “0” as an initial value.

ＲＬ割り込み制御レジスタ０（ＲＬＩＣ０）のビット番号［２］に格納されるデータＲＬ０２ＩＥは、ＲＬ０ハードラッチ乱数値レジスタ２（ＲＬ０ＨＶ２）に、乱数値が取り込まれたことを要因とする割り込みの禁止／許可の設定を示している。図２９（Ｂ）に示す例では、割り込み禁止に設定した場合には、データＲＬ０２ＩＥのビット値が“０”となる一方、割り込み許可に設定した場合には、そのビット値が“１”となる。尚、データＲＬ０２ＩＥは、初期値として“０”が設定されている。 The data RL02IE stored in the bit number [2] of the RL interrupt control register 0 (RLIC0) prohibits / permits an interrupt due to the fact that the random number value is taken into the RL0 hard latch random number value register 2 (RL0HV2). Shows the settings. In the example shown in FIG. 29B, when the interrupt is disabled, the bit value of the data RL02IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL02IE is set to “0” as an initial value.

ＲＬ割り込み制御レジスタ０（ＲＬＩＣ０）のビット番号［１］に格納されるデータＲＬ０１ＩＥは、ＲＬ０ハードラッチ乱数値レジスタ１（ＲＬ０ＨＶ１）に、乱数値が取り込まれたことを要因とする割り込みの禁止／許可の設定を示している。図２９（Ｂ）に示す例では、割り込み禁止に設定した場合には、データＲＬ０１ＩＥのビット値が“０”となる一方、割り込み許可に設定した場合には、そのビット値が“１”となる。尚、データＲＬ０１ＩＥは、初期値として“０”が設定されている。 The data RL01IE stored in the bit number [1] of the RL interrupt control register 0 (RLIC0) prohibits / permits an interrupt due to the fact that the random number value is taken into the RL0 hard latch random value register 1 (RL0HV1). Shows the settings. In the example shown in FIG. 29B, when the interrupt is disabled, the bit value of the data RL01IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL01IE is set to “0” as an initial value.

ＲＬ割り込み制御レジスタ０（ＲＬＩＣ０）のビット番号［１］に格納されるデータＲＬ００ＩＥは、ＲＬ０ハードラッチ乱数値レジスタ０（ＲＬ０ＨＶ０）に、乱数値が取り込まれたことを要因とする割り込みの禁止／許可の設定を示している。図２９（Ｂ）に示す例では、割り込み禁止に設定した場合には、データＲＬ００ＩＥのビット値が“０”となる一方、割り込み許可に設定した場合には、そのビット値が“１”となる。尚、データＲＬ００ＩＥは、初期値として“０”が設定されている。 The data RL00IE stored in the bit number [1] of the RL interrupt control register 0 (RLIC0) prohibits / permits an interrupt due to the fact that the random number value is taken into the RL0 hard latch random value register 0 (RL0HV0). Shows the settings. In the example shown in FIG. 29B, when the interrupt is disabled, the bit value of the data RL00IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL00IE is set to “0” as an initial value.

図３０（Ａ）は、ＲＬ割り込み制御レジスタ１（ＲＬＩＣ１）の構成例を示している。図３０（Ｂ）は、ＲＬ割り込み制御レジスタ１（ＲＬＩＣ１）に格納されるデータの各ビットにおける設定内容の一例を示している。尚、ＲＬ割り込み制御レジスタ１（ＲＬＩＣ１）のビット［７−６］及びビット［３−２］のビット値は必ず“０”とされる。 FIG. 30A shows a configuration example of the RL interrupt control register 1 (RLIC1). FIG. 30B shows an example of setting contents in each bit of data stored in the RL interrupt control register 1 (RLIC1). The bit values of the bits [7-6] and [3-2] of the RL interrupt control register 1 (RLIC1) are always “0”.

ＲＬ割り込み制御レジスタ１（ＲＬＩＣ１）のビット番号［５］に格納されるデータＲＬ３１ＩＥは、ＲＬ３ハードラッチ乱数値レジスタ１（ＲＬ３ＨＶ１）に、乱数値が取り込まれたことを要因とする割り込みの禁止／許可の設定を示している。図３０（Ｂ）に示す例では、割り込み禁止に設定した場合には、データＲＬ３１ＩＥのビット値が“０”となる一方、割り込み許可に設定した場合には、そのビット値が“１”となる。尚、データＲＬ３１ＩＥは、初期値として“０”が設定されている。 The data RL31IE stored in the bit number [5] of the RL interrupt control register 1 (RLIC1) prohibits / permits an interrupt due to the fact that the random number value is taken into the RL3 hard latch random number value register 1 (RL3HV1). Shows the settings. In the example shown in FIG. 30B, when the interrupt is disabled, the bit value of the data RL31IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL31IE is set to “0” as an initial value.

ＲＬ割り込み制御レジスタ１（ＲＬＩＣ１）のビット番号［４］に格納されるデータＲＬ３０ＩＥは、ＲＬ３ハードラッチ乱数値レジスタ０（ＲＬ３ＨＶ０）に、乱数値が取り込まれたことを要因とする割り込みの禁止／許可の設定を示している。図３０（Ｂ）に示す例では、割り込み禁止に設定した場合には、データＲＬ３０ＩＥのビット値が“０”となる一方、割り込み許可に設定した場合には、そのビット値が“１”となる。尚、データＲＬ３０ＩＥは、初期値として“０”が設定されている。 The data RL30IE stored in the bit number [4] of the RL interrupt control register 1 (RLIC1) prohibits / permits an interrupt due to the fact that a random value is taken into the RL3 hard latch random value register 0 (RL3HV0). Shows the settings. In the example shown in FIG. 30B, when the interrupt is disabled, the bit value of the data RL30IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL30IE is set to “0” as an initial value.

ＲＬ割り込み制御レジスタ１（ＲＬＩＣ１）のビット番号［１］に格納されるデータＲＬ２１ＩＥは、ＲＬ２ハードラッチ乱数値レジスタ１（ＲＬ２ＨＶ１）に、乱数値が取り込まれたことを要因とする割り込みの禁止／許可の設定を示している。図３０（Ｂ）に示す例では、割り込み禁止に設定した場合には、データＲＬ２１ＩＥのビット値が“０”となる一方、割り込み許可に設定した場合には、そのビット値が“１”となる。尚、データＲＬ２１ＩＥは、初期値として“０”が設定されている。 The data RL21IE stored in the bit number [1] of the RL interrupt control register 1 (RLIC1) prohibits / permits an interrupt due to the fact that the random number value is taken into the RL2 hard latch random number value register 1 (RL2HV1). Shows the settings. In the example shown in FIG. 30B, when the interrupt is disabled, the bit value of the data RL21IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL21IE is set to “0” as an initial value.

ＲＬ割り込み制御レジスタ１（ＲＬＩＣ１）のビット番号［０］に格納されるデータＲＬ２０ＩＥは、ＲＬ２ハードラッチ乱数値レジスタ０（ＲＬ２ＨＶ０）に、乱数値が取り込まれたことを要因とする割り込みの禁止／許可の設定を示している。図３０（Ｂ）に示す例では、割り込み禁止に設定した場合には、データＲＬ２０ＩＥのビット値が“０”となる一方、割り込み許可に設定した場合には、そのビット値が“１”となる。尚、データＲＬ２０ＩＥは、初期値として“０”が設定されている。 The data RL20IE stored in the bit number [0] of the RL interrupt control register 1 (RLIC1) prohibits / permits an interrupt due to the fact that the random number value is taken into the RL2 hard latch random number value register 0 (RL2HV0). Shows the settings. In the example shown in FIG. 30B, when the interrupt is disabled, the bit value of the data RL20IE is “0”, whereas when the interrupt is enabled, the bit value is “1”. . The data RL20IE is set to “0” as an initial value.

図３１（Ａ）は、ＲＳ割り込み制御レジスタ（ＲＳＩＣ）の構成例を示している。図３１（Ｂ）は、ＲＳ割り込み制御レジスタ（ＲＳＩＣ）に格納されるデータの各ビットにおける設定内容の一例を示している。尚、ＲＳ割り込み制御レジスタ（ＲＳＩＣ）は、８ビット乱数回路５０８ａとフリーランカウンタ回路５０７とで兼用で用いられるレジスタであり、ＲＳ割り込み制御レジスタ（ＲＳＩＣ）のビット［７−４］は、フリーランカウンタ回路５０７が用いるハードラッチレジスタ（ＦＲＣ０ハードラッチレジスタ（ＦＲ０ＨＶ）〜ＦＲＣ３ハードラッチレジスタ（ＦＲ３ＨＶ））に関する設定を示している。 FIG. 31A shows a configuration example of the RS interrupt control register (RSIC). FIG. 31B shows an example of setting contents in each bit of data stored in the RS interrupt control register (RSIC). The RS interrupt control register (RSIC) is a register that is used by both the 8-bit random number circuit 508a and the free-run counter circuit 507, and bits [7-4] of the RS interrupt control register (RSIC) are free-run. The settings relating to the hard latch registers (FRC0 hard latch register (FR0HV) to FRC3 hard latch register (FR3HV)) used by the counter circuit 507 are shown.

ＲＳ割り込み制御レジスタ（ＲＳＩＣ）のビット番号［３］に格納されるデータＲＳ３ＩＥは、ＲＳ３ハードラッチ乱数値レジスタ（ＲＳ３ＨＶ）に、乱数値が取り込まれたことを要因とする割り込みの禁止／許可の設定を示している。図３１（Ｂ）に示す例では、割り込み禁止に設定した場合には、データＲＳ３ＩＥのビット値が“０”となる一方、割り込み許可に設定した場合には、そのビット値が“１”となる。尚、データＲＳ３ＩＥは、初期値として“０”が設定されている。 The data RS3IE stored in the bit number [3] of the RS interrupt control register (RSIC) is set to disable / enable interrupts due to the fact that the RS3 hard latch random value register (RS3HV) has received a random value. Is shown. In the example shown in FIG. 31B, the bit value of the data RS3IE becomes “0” when the interrupt is disabled, whereas the bit value becomes “1” when the interrupt is enabled. . The data RS3IE is set to “0” as an initial value.

ＲＳ割り込み制御レジスタ（ＲＳＩＣ）のビット番号［２］に格納されるデータＲＳ２ＩＥは、ＲＳ２ハードラッチ乱数値レジスタ（ＲＳ２ＨＶ）に、乱数値が取り込まれたことを要因とする割り込みの禁止／許可の設定を示している。図３１（Ｂ）に示す例では、割り込み禁止に設定した場合には、データＲＳ２ＩＥのビット値が“０”となる一方、割り込み許可に設定した場合には、そのビット値が“１”となる。尚、データＲＳ２ＩＥは、初期値として“０”が設定されている。 The data RS2IE stored in the bit number [2] of the RS interrupt control register (RSIC) is set to disable / enable interrupts due to the fact that the random value is taken into the RS2 hard latch random number value register (RS2HV) Is shown. In the example shown in FIG. 31B, the bit value of the data RS2IE is “0” when interrupt is disabled, whereas the bit value is “1” when interrupt is enabled. . The data RS2IE is set to “0” as an initial value.

ＲＳ割り込み制御レジスタ（ＲＳＩＣ）のビット番号［１］に格納されるデータＲＳ１ＩＥは、ＲＳ１ハードラッチ乱数値レジスタ（ＲＳ１ＨＶ）に、乱数値が取り込まれたことを要因とする割り込みの禁止／許可の設定を示している。図３１（Ｂ）に示す例では、割り込み禁止に設定した場合には、データＲＳ１ＩＥのビット値が“０”となる一方、割り込み許可に設定した場合には、そのビット値が“１”となる。尚、データＲＳ１ＩＥは、初期値として“０”が設定されている。 The data RS1IE stored in the bit number [1] of the RS interrupt control register (RSIC) is set to disable / permit interrupts due to the fact that the random value is taken into the RS1 hard latch random number value register (RS1HV). Is shown. In the example shown in FIG. 31B, the bit value of the data RS1IE becomes “0” when the interrupt is disabled, whereas the bit value becomes “1” when the interrupt is enabled. . The data RS1IE is set to “0” as an initial value.

ＲＳ割り込み制御レジスタ（ＲＳＩＣ）のビット番号［０］に格納されるデータＲＳ０ＩＥは、ＲＳ０ハードラッチ乱数値レジスタ（ＲＳ０ＨＶ）に、乱数値が取り込まれたことを要因とする割り込みの禁止／許可の設定を示している。図３１（Ｂ）に示す例では、割り込み禁止に設定した場合には、データＲＳ０ＩＥのビット値が“０”となる一方、割り込み許可に設定した場合には、そのビット値が“１”となる。尚、データＲＳ０ＩＥは、初期値として“０”が設定されている。 The data RS0IE stored in the bit number [0] of the RS interrupt control register (RSIC) is set to disable / permit interrupts due to the fact that the random value is taken into the RS0 hard latch random number value register (RS0HV). Is shown. In the example shown in FIG. 31B, the bit value of the data RS0IE becomes “0” when the interrupt is disabled, whereas the bit value becomes “1” when the interrupt is enabled. . The data RS0IE is set to “0” as an initial value.

図３２（Ａ）は、ＲＬｎ最大値設定レジスタ（ＲＬｎＭＸ）の構成例を示している。図３２（Ｂ）は、ＲＬｎ最大値設定レジスタ（ＲＬｎＭＸ）に格納されるデータの各ビットにおける設定内容の一例を示している。尚、図３２において、ｎは０〜３の値をとる。図３２（Ｂ）に示すように、ＲＬｎ最大値設定レジスタ（ＲＬｎＭＸ）のビット番号［１５−０］に格納されるデータＲＬｎＭＸ１５〜ＲＬｎＭＸ０は、１６ビット乱数ＲＬｎの最大値が設定される。 FIG. 32A shows a configuration example of the RLn maximum value setting register (RLnMX). FIG. 32B shows an example of setting contents in each bit of data stored in the RLn maximum value setting register (RLnMX). In FIG. 32, n takes a value from 0 to 3. As shown in FIG. 32B, the maximum value of the 16-bit random number RLn is set in the data RLnMX15 to RLnMX0 stored in the bit number [15-0] of the RLn maximum value setting register (RLnMX).

図３３（Ａ）は、ＲＳｎ最大値設定レジスタ（ＲＳｎＭＸ）の構成例を示している。図３３（Ｂ）は、ＲＳｎ最大値設定レジスタ（ＲＳｎＭＸ）に格納されるデータの各ビットにおける設定内容の一例を示している。尚、図３３において、ｎは０〜３の値をとる。図３３（Ｂ）に示すように、ＲＳｎ最大値設定レジスタ（ＲＳｎＭＸ）のビット番号［７−０］に格納されるデータＲＳｎＭＸ７〜ＲＳｎＭＸ０は、８ビット乱数ＲＳｎの最大値が設定される。 FIG. 33A shows a configuration example of the RSn maximum value setting register (RSnMX). FIG. 33B shows an example of setting contents in each bit of data stored in the RSn maximum value setting register (RSnMX). In FIG. 33, n takes a value from 0 to 3. As shown in FIG. 33B, the maximum value of the 8-bit random number RSn is set in the data RSnMX7 to RSnMX0 stored in the bit number [7-0] of the RSn maximum value setting register (RSnMX).

図３４（Ａ）は、乱数列変更レジスタ（ＲＤＳＣ）の構成例を示している。図３４（Ｂ）は、乱数列変更レジスタ（ＲＤＳＣ）に格納されるデータの各ビットにおける設定内容の一例を示している。乱数列変更レジスタ（ＲＤＳＣ）のビット番号［７］に格納されるデータＲＳ３ＳＣは、８ビット乱数ＲＳ３の乱数列変更要求ビットを示している。図３４（Ｂ）に示す例では、乱数列を変更しないに設定した場合には、データＲＳ３ＳＣのビット値が“０”となる一方、乱数列を変更するに設定した場合には、そのビット値が“１”となる。尚、データＲＳ３ＳＣは、初期値として“０”が設定されている。 FIG. 34A shows a configuration example of the random number sequence change register (RDSC). FIG. 34B shows an example of setting contents in each bit of data stored in the random number sequence change register (RDSC). Data RS3SC stored in the bit number [7] of the random number sequence change register (RDSC) indicates a random number sequence change request bit of the 8-bit random number RS3. In the example shown in FIG. 34B, when the random number sequence is set not to be changed, the bit value of the data RS3SC is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RS3SC is set to “0” as an initial value.

乱数列変更レジスタ（ＲＤＳＣ）のビット番号［６］に格納されるデータＲＳ２ＳＣは、８ビット乱数ＲＳ２の乱数列変更要求ビットを示している。図３４（Ｂ）に示す例では、乱数列を変更しないに設定した場合には、データＲＳ２ＳＣのビット値が“０”となる一方、乱数列を変更するに設定した場合には、そのビット値が“１”となる。尚、データＲＳ２ＳＣは、初期値として“０”が設定されている。 Data RS2SC stored in the bit number [6] of the random number sequence change register (RDSC) indicates a random number sequence change request bit of the 8-bit random number RS2. In the example shown in FIG. 34B, when the random number sequence is set not to be changed, the bit value of the data RS2SC becomes “0”, whereas when the random number sequence is set to be changed, the bit value Becomes “1”. The data RS2SC is set to “0” as an initial value.

乱数列変更レジスタ（ＲＤＳＣ）のビット番号［５］に格納されるデータＲＳ１ＳＣは、８ビット乱数ＲＳ１の乱数列変更要求ビットを示している。図３４（Ｂ）に示す例では、乱数列を変更しないに設定した場合には、データＲＳ１ＳＣのビット値が“０”となる一方、乱数列を変更するに設定した場合には、そのビット値が“１”となる。尚、データＲＳ１ＳＣは、初期値として“０”が設定されている。 The data RS1SC stored in the bit number [5] of the random number sequence change register (RDSC) indicates the random number sequence change request bit of the 8-bit random number RS1. In the example shown in FIG. 34B, when the random number sequence is set not to be changed, the bit value of the data RS1SC is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RS1SC is set to “0” as an initial value.

乱数列変更レジスタ（ＲＤＳＣ）のビット番号［４］に格納されるデータＲＳ０ＳＣは、８ビット乱数ＲＳ０の乱数列変更要求ビットを示している。図３４（Ｂ）に示す例では、乱数列を変更しないに設定した場合には、データＲＳ０ＳＣのビット値が“０”となる一方、乱数列を変更するに設定した場合には、そのビット値が“１”となる。尚、データＲＳ０ＳＣは、初期値として“０”が設定されている。 Data RS0SC stored in bit number [4] of the random number sequence change register (RDSC) indicates a random number sequence change request bit of 8-bit random number RS0. In the example shown in FIG. 34B, when the random number sequence is set not to be changed, the bit value of the data RS0SC is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RS0SC is set to “0” as an initial value.

乱数列変更レジスタ（ＲＤＳＣ）のビット番号［３］に格納されるデータＲＬ３ＳＣは、１６ビット乱数ＲＬ３の乱数列変更要求ビットを示している。図３４（Ｂ）に示す例では、乱数列を変更しないに設定した場合には、データＲＬ３ＳＣのビット値が“０”となる一方、乱数列を変更するに設定した場合には、そのビット値が“１”となる。尚、データＲＬ３ＳＣは、初期値として“０”が設定されている。 Data RL3SC stored in bit number [3] of the random number sequence change register (RDSC) indicates a random number sequence change request bit of 16-bit random number RL3. In the example shown in FIG. 34B, when the random number sequence is set not to be changed, the bit value of the data RL3SC is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RL3SC is set to “0” as an initial value.

乱数列変更レジスタ（ＲＤＳＣ）のビット番号［２］に格納されるデータＲＬ２ＳＣは、１６ビット乱数ＲＬ２の乱数列変更要求ビットを示している。図３４（Ｂ）に示す例では、乱数列を変更しないに設定した場合には、データＲＬ２ＳＣのビット値が“０”となる一方、乱数列を変更するに設定した場合には、そのビット値が“１”となる。尚、データＲＬ２ＳＣは、初期値として“０”が設定されている。 The data RL2SC stored in the bit number [2] of the random number sequence change register (RDSC) indicates the random number sequence change request bit of the 16-bit random number RL2. In the example shown in FIG. 34B, when the random number sequence is set not to be changed, the bit value of the data RL2SC is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RL2SC is set to “0” as an initial value.

乱数列変更レジスタ（ＲＤＳＣ）のビット番号［１］に格納されるデータＲＬ１ＳＣは、１６ビット乱数ＲＬ１の乱数列変更要求ビットを示している。図３４（Ｂ）に示す例では、乱数列を変更しないに設定した場合には、データＲＬ１ＳＣのビット値が“０”となる一方、乱数列を変更するに設定した場合には、そのビット値が“１”となる。尚、データＲＬ１ＳＣは、初期値として“０”が設定されている。 The data RL1SC stored in the bit number [1] of the random number sequence change register (RDSC) indicates the random number sequence change request bit of the 16-bit random number RL1. In the example shown in FIG. 34B, when the random number sequence is set not to be changed, the bit value of the data RL1SC is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RL1SC is set to “0” as an initial value.

乱数列変更レジスタ（ＲＤＳＣ）のビット番号［０］に格納されるデータＲＬ０ＳＣは、１６ビット乱数ＲＬ０の乱数列変更要求ビットを示している。図３４（Ｂ）に示す例では、乱数列を変更しないに設定した場合には、データＲＬ０ＳＣのビット値が“０”となる一方、乱数列を変更するに設定した場合には、そのビット値が“１”となる。尚、データＲＬ０ＳＣは、初期値として“０”が設定されている。 Data RL0SC stored in bit number [0] of the random number sequence change register (RDSC) indicates a random number sequence change request bit of 16-bit random number RL0. In the example shown in FIG. 34B, when the random number sequence is set not to be changed, the bit value of the data RL0SC is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RL0SC is set to “0” as an initial value.

図３５（Ａ）は、乱数ソフトラッチレジスタ（ＲＤＳＬ）の構成例を示している。図３５（Ｂ）は、乱数ソフトラッチレジスタ（ＲＤＳＬ）に格納されるデータの各ビットにおける設定内容の一例を示している。乱数ソフトラッチレジスタ（ＲＤＳＬ）のビット番号［７］に格納されるデータＲＳ３ＳＬは、８ビット乱数ＲＳ３の乱数値を、ＲＳ３ソフトラッチ乱数値レジスタ（ＲＳ３ＳＶ）に取り込むためのビットを示している。図３５（Ｂ）に示す例では、乱数値を取り込まないに設定した場合には、データＲＳ３ＳＬのビット値が“０”となる一方、乱数列を変更するに設定した場合には、そのビット値が“１”となる。尚、データＲＳ３ＳＬは、初期値として“０”が設定されている。 FIG. 35A shows a configuration example of a random number soft latch register (RDSL). FIG. 35B shows an example of setting contents in each bit of data stored in the random number soft latch register (RDSL). Data RS3SL stored in bit number [7] of the random number soft latch register (RDSL) indicates a bit for taking the random number value of the 8-bit random number RS3 into the RS3 soft latch random number value register (RS3SV). In the example shown in FIG. 35B, the bit value of the data RS3SL becomes “0” when the random number value is set not to be captured, while the bit value when the random number sequence is set to be changed. Becomes “1”. The data RS3SL is set to “0” as an initial value.

乱数ソフトラッチレジスタ（ＲＤＳＬ）のビット番号［６］に格納されるデータＲＳ２ＳＬは、８ビット乱数ＲＳ２の乱数値を、ＲＳ２ソフトラッチ乱数値レジスタ（ＲＳ２ＳＶ）に取り込むためのビットを示している。図３５（Ｂ）に示す例では、乱数値を取り込まないに設定した場合には、データＲＳ２ＳＬのビット値が“０”となる一方、乱数列を変更するに設定した場合には、そのビット値が“１”となる。尚、データＲＳ２ＳＬは、初期値として“０”が設定されている。 Data RS2SL stored in the bit number [6] of the random number soft latch register (RDSL) indicates a bit for taking the random number value of the 8-bit random number RS2 into the RS2 soft latch random number value register (RS2SV). In the example shown in FIG. 35B, when the random value is set not to be taken in, the bit value of the data RS2SL is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RS2SL is set to “0” as an initial value.

乱数ソフトラッチレジスタ（ＲＤＳＬ）のビット番号［５］に格納されるデータＲＳ１ＳＬは、８ビット乱数ＲＳ１の乱数値を、ＲＳ１ソフトラッチ乱数値レジスタ（ＲＳ１ＳＶ）に取り込むためのビットを示している。図３５（Ｂ）に示す例では、乱数値を取り込まないに設定した場合には、データＲＳ１ＳＬのビット値が“０”となる一方、乱数列を変更するに設定した場合には、そのビット値が“１”となる。尚、データＲＳ１ＳＬは、初期値として“０”が設定されている。 The data RS1SL stored in the bit number [5] of the random number soft latch register (RDSL) indicates a bit for taking the random value of the 8-bit random number RS1 into the RS1 soft latch random value register (RS1SV). In the example shown in FIG. 35B, when the random value is set not to be taken in, the bit value of the data RS1SL is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RS1SL is set to “0” as an initial value.

乱数ソフトラッチレジスタ（ＲＤＳＬ）のビット番号［４］に格納されるデータＲＳ０ＳＬは、８ビット乱数ＲＳ０の乱数値を、ＲＳ０ソフトラッチ乱数値レジスタ（ＲＳ０ＳＶ）に取り込むためのビットを示している。図３５（Ｂ）に示す例では、乱数値を取り込まないに設定した場合には、データＲＳ０ＳＬのビット値が“０”となる一方、乱数列を変更するに設定した場合には、そのビット値が“１”となる。尚、データＲＳ０ＳＬは、初期値として“０”が設定されている。 Data RS0SL stored in bit number [4] of the random number soft latch register (RDSL) indicates a bit for taking the random value of the 8-bit random number RS0 into the RS0 soft latch random value register (RS0SV). In the example shown in FIG. 35B, the bit value of the data RS0SL is “0” when the random number value is set not to be captured, while the bit value is set when the random number sequence is changed. Becomes “1”. The data RS0SL is set to “0” as an initial value.

乱数ソフトラッチレジスタ（ＲＤＳＬ）のビット番号［３］に格納されるデータＲＬ３ＳＬは、１６ビット乱数ＲＬ３の乱数値を、ＲＬ３ソフトラッチ乱数値レジスタ（ＲＬ３ＳＶ）に取り込むためのビットを示している。図３５（Ｂ）に示す例では、乱数値を取り込まないに設定した場合には、データＲＬ３ＳＬのビット値が“０”となる一方、乱数列を変更するに設定した場合には、そのビット値が“１”となる。尚、データＲＬ３ＳＬは、初期値として“０”が設定されている。 Data RL3SL stored in the bit number [3] of the random number soft latch register (RDSL) indicates a bit for taking the random number value of the 16-bit random number RL3 into the RL3 soft latch random number value register (RL3SV). In the example shown in FIG. 35B, the bit value of the data RL3SL becomes “0” when it is set not to take in the random number value, while the bit value when it is set to change the random number sequence. Becomes “1”. The data RL3SL is set to “0” as an initial value.

乱数ソフトラッチレジスタ（ＲＤＳＬ）のビット番号［２］に格納されるデータＲＬ２ＳＬは、１６ビット乱数ＲＬ２の乱数値を、ＲＬ２ソフトラッチ乱数値レジスタ（ＲＬ２ＳＶ）に取り込むためのビットを示している。図３５（Ｂ）に示す例では、乱数値を取り込まないに設定した場合には、データＲＬ２ＳＬのビット値が“０”となる一方、乱数列を変更するに設定した場合には、そのビット値が“１”となる。尚、データＲＬ２ＳＬは、初期値として“０”が設定されている。 Data RL2SL stored in the bit number [2] of the random number soft latch register (RDSL) indicates a bit for taking the random number value of the 16-bit random number RL2 into the RL2 soft latch random number value register (RL2SV). In the example shown in FIG. 35B, when the random value is set not to be taken in, the bit value of the data RL2SL is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RL2SL is set to “0” as an initial value.

乱数ソフトラッチレジスタ（ＲＤＳＬ）のビット番号［１］に格納されるデータＲＬ１ＳＬは、１６ビット乱数ＲＬ１の乱数値を、ＲＬ１ソフトラッチ乱数値レジスタ（ＲＬ１ＳＶ）に取り込むためのビットを示している。図３５（Ｂ）に示す例では、乱数値を取り込まないに設定した場合には、データＲＬ１ＳＬのビット値が“０”となる一方、乱数列を変更するに設定した場合には、そのビット値が“１”となる。尚、データＲＬ１ＳＬは、初期値として“０”が設定されている。 Data RL1SL stored in the bit number [1] of the random number soft latch register (RDSL) indicates a bit for taking the random number value of the 16-bit random number RL1 into the RL1 soft latch random number value register (RL1SV). In the example shown in FIG. 35B, when the random value is set not to be taken in, the bit value of the data RL1SL is “0”, whereas when the random number sequence is set to be changed, the bit value is set. Becomes “1”. The data RL1SL is set to “0” as an initial value.

乱数ソフトラッチレジスタ（ＲＤＳＬ）のビット番号［０］に格納されるデータＲＬ０ＳＬは、１６ビット乱数ＲＬ０の乱数値を、ＲＬ０ソフトラッチ乱数値レジスタ（ＲＬ０ＳＶ）に取り込むためのビットを示している。図３５（Ｂ）に示す例では、乱数値を取り込まないに設定した場合には、データＲＬ０ＳＬのビット値が“０”となる一方、乱数列を変更するに設定した場合には、そのビット値が“１”となる。尚、データＲＬ０ＳＬは、初期値として“０”が設定されている。 Data RL0SL stored in the bit number [0] of the random number soft latch register (RDSL) indicates a bit for taking the random number value of the 16-bit random number RL0 into the RL0 soft latch random value register (RL0SV). In the example shown in FIG. 35B, the bit value of the data RL0SL is “0” when the random value is set not to be captured, while the bit value is set when the random number sequence is set to be changed. Becomes “1”. The data RL0SL is set to “0” as an initial value.

図３６（Ａ）は、乱数ソフトラッチフラグレジスタ（ＲＤＳＦ）の構成例を示している。図３６（Ｂ）は、乱数ソフトラッチフラグレジスタ（ＲＤＳＦ）に格納されるデータの各ビットにおける設定内容の一例を示している。乱数ソフトラッチフラグレジスタ（ＲＤＳＦ）のビット番号［７］に格納されるデータＲＳ３ＳＦは、ＲＳ３ソフトラッチ乱数値レジスタ（ＲＳ３ＳＶ）に、乱数値が取り込まれたことを示している。図３６（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＳ３ＳＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＳ３ＳＦは、初期値として“０”が設定されている。 FIG. 36A shows a configuration example of a random number soft latch flag register (RDSF). FIG. 36B shows an example of setting contents in each bit of data stored in the random number soft latch flag register (RDSF). The data RS3SF stored in the bit number [7] of the random number soft latch flag register (RDSF) indicates that the random number value is taken into the RS3 soft latch random value register (RS3SV). In the example shown in FIG. 36B, when the random value is not captured, the bit value of the data RS3SF is “0”, whereas when the random value has been captured, the bit value is “ 1 ". The data RS3SF is set to “0” as an initial value.

乱数ソフトラッチフラグレジスタ（ＲＤＳＦ）のビット番号［６］に格納されるデータＲＳ２ＳＦは、ＲＳ２ソフトラッチ乱数値レジスタ（ＲＳ２ＳＶ）に、乱数値が取り込まれたことを示している。図３６（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＳ２ＳＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＳ２ＳＦは、初期値として“０”が設定されている。 The data RS2SF stored in the bit number [6] of the random number soft latch flag register (RDSF) indicates that the random number value is taken into the RS2 soft latch random value register (RS2SV). In the example shown in FIG. 36B, when the random value is not captured, the bit value of the data RS2SF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RS2SF is set to “0” as an initial value.

乱数ソフトラッチフラグレジスタ（ＲＤＳＦ）のビット番号［５］に格納されるデータＲＳ１ＳＦは、ＲＳ１ソフトラッチ乱数値レジスタ（ＲＳ１ＳＶ）に、乱数値が取り込まれたことを示している。図３６（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＳ１ＳＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＳ１ＳＦは、初期値として“０”が設定されている。 The data RS1SF stored in the bit number [5] of the random number soft latch flag register (RDSF) indicates that the random number value is taken into the RS1 soft latch random number value register (RS1SV). In the example shown in FIG. 36B, when the random value is not captured, the bit value of the data RS1SF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RS1SF is set to “0” as an initial value.

乱数ソフトラッチフラグレジスタ（ＲＤＳＦ）のビット番号［４］に格納されるデータＲＳ０ＳＦは、ＲＳ０ソフトラッチ乱数値レジスタ（ＲＳ０ＳＶ）に、乱数値が取り込まれたことを示している。図３６（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＳ０ＳＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＳ０ＳＦは、初期値として“０”が設定されている。 The data RS0SF stored in the bit number [4] of the random number soft latch flag register (RDSF) indicates that the random number value is taken into the RS0 soft latch random value register (RS0SV). In the example shown in FIG. 36B, when the random value is not captured, the bit value of the data RS0SF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RS0SF is set to “0” as an initial value.

乱数ソフトラッチフラグレジスタ（ＲＤＳＦ）のビット番号［３］に格納されるデータＲＬ３ＳＦは、ＲＬ３ソフトラッチ乱数値レジスタ（ＲＬ３ＳＶ）に、乱数値が取り込まれたことを示している。図３６（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＬ３ＳＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＬ３ＳＦは、初期値として“０”が設定されている。 The data RL3SF stored in the bit number [3] of the random number soft latch flag register (RDSF) indicates that the random number value is taken into the RL3 soft latch random value register (RL3SV). In the example shown in FIG. 36B, when the random value is not captured, the bit value of the data RL3SF is “0”, while when the random value has been captured, the bit value is “0”. 1 ". The data RL3SF is set to “0” as an initial value.

乱数ソフトラッチフラグレジスタ（ＲＤＳＦ）のビット番号［２］に格納されるデータＲＬ２ＳＦは、ＲＬ２ソフトラッチ乱数値レジスタ（ＲＬ２ＳＶ）に、乱数値が取り込まれたことを示している。図３６（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＬ２ＳＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＬ２ＳＦは、初期値として“０”が設定されている。 The data RL2SF stored in the bit number [2] of the random number soft latch flag register (RDSF) indicates that the random number value is taken into the RL2 soft latch random number value register (RL2SV). In the example shown in FIG. 36B, when the random value is not captured, the bit value of the data RL2SF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RL2SF is set to “0” as an initial value.

乱数ソフトラッチフラグレジスタ（ＲＤＳＦ）のビット番号［１］に格納されるデータＲＬ１ＳＦは、ＲＬ１ソフトラッチ乱数値レジスタ（ＲＬ１ＳＶ）に、乱数値が取り込まれたことを示している。図３６（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＬ１ＳＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＬ１ＳＦは、初期値として“０”が設定されている。 The data RL1SF stored in the bit number [1] of the random number soft latch flag register (RDSF) indicates that the random number value is taken into the RL1 soft latch random number value register (RL1SV). In the example shown in FIG. 36B, when the random value is not captured, the bit value of the data RL1SF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RL1SF is set to “0” as an initial value.

乱数ソフトラッチフラグレジスタ（ＲＤＳＦ）のビット番号［０］に格納されるデータＲＬ０ＳＦは、ＲＬ０ソフトラッチ乱数値レジスタ（ＲＬ０ＳＶ）に、乱数値が取り込まれたことを示している。図３６（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＬ０ＳＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＬ０ＳＦは、初期値として“０”が設定されている。 Data RL0SF stored in the bit number [0] of the random number soft latch flag register (RDSF) indicates that the random number value has been taken into the RL0 soft latch random number value register (RL0SV). In the example shown in FIG. 36B, when the random value is not captured, the bit value of the data RL0SF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RL0SF is set to “0” as an initial value.

図３７（Ａ）は、ＲＬｎソフトラッチ乱数値レジスタ（ＲＬｎＳＶ）の構成例を示している。図３７（Ｂ）は、ＲＬｎソフトラッチ乱数値レジスタ（ＲＬｎＳＶ）に格納されるデータの各ビットにおける格納内容の一例を示している。尚、図３７において、ｎは０〜３の値をとる。図３７（Ｂ）に示すように、ＲＬｎソフトラッチ乱数値レジスタ（ＲＬｎＳＶ）のビット番号［１５−０］に格納されるデータＲＬｎＳＶ１５〜ＲＬｎＳＶ０は、乱数ソフトラッチレジスタ（ＲＤＳＬ）により取り込まれた１６ビット乱数ＲＬｎの値が格納される。尚、乱数値が取り込まれると、乱数ソフトラッチフラグレジスタ（ＲＤＳＦ）の該当するビットに“１”がセットされる。 FIG. 37A shows a configuration example of the RLn soft latch random value register (RLnSV). FIG. 37B shows an example of the contents stored in each bit of data stored in the RLn soft latch random value register (RLnSV). In FIG. 37, n takes a value from 0 to 3. As shown in FIG. 37B, the data RLnSV15 to RLnSV0 stored in the bit number [15-0] of the RLn soft latch random value register (RLnSV) are 16 bits taken by the random number soft latch register (RDSL). The value of the random number RLn is stored. When a random value is fetched, “1” is set in the corresponding bit of the random number soft latch flag register (RDSF).

図３８（Ａ）は、ＲＳｎソフトラッチ乱数値レジスタ（ＲＳｎＳＶ）の構成例を示している。図３８（Ｂ）は、ＲＳｎソフトラッチ乱数値レジスタ（ＲＳｎＳＶ）に格納されるデータの各ビットにおける格納内容の一例を示している。尚、図３８において、ｎは０〜３の値をとる。図３８（Ｂ）に示すように、ＲＳｎソフトラッチ乱数値レジスタ（ＲＳｎＳＶ）のビット番号［７−０］に格納されるデータＲＳｎＳＶ７〜ＲＳｎＳＶ０は、乱数ソフトラッチレジスタ（ＲＤＳＬ）により取り込まれた８ビット乱数ＲＳｎの値が格納される。尚、乱数値が取り込まれると、乱数ソフトラッチフラグレジスタ（ＲＤＳＦ）の該当するビットに“１”がセットされる。 FIG. 38A shows a configuration example of the RSn soft latch random number value register (RSnSV). FIG. 38B shows an example of the contents stored in each bit of data stored in the RSn soft latch random value register (RSnSV). In FIG. 38, n takes a value from 0 to 3. As shown in FIG. 38B, the data RSnSV7 to RSnSV0 stored in the bit number [7-0] of the RSn soft latch random number register (RSnSV) are 8 bits taken by the random number soft latch register (RDSL). The value of the random number RSn is stored. When a random value is fetched, “1” is set in the corresponding bit of the random number soft latch flag register (RDSF).

図３９（Ａ）は、ＲＬハードラッチフラグレジスタ０（ＲＬＨＦ０）の構成例を示している。図３９（Ｂ）は、ＲＬハードラッチフラグレジスタ０（ＲＬＨＦ０）に格納されるデータの各ビットにおける設定内容の一例を示している。尚、ＲＬハードラッチフラグレジスタ０（ＲＬＨＦ０）のビット［７−６］のビット値は必ず“０”とされる。 FIG. 39A shows a configuration example of the RL hard latch flag register 0 (RLHF0). FIG. 39B shows an example of setting contents in each bit of data stored in the RL hard latch flag register 0 (RLHF0). The bit value of bit [7-6] of the RL hard latch flag register 0 (RLHF0) is always “0”.

ＲＬハードラッチフラグレジスタ０（ＲＬＨＦ０）のビット番号［５］に格納されるデータＲＬ１１ＨＦは、ＲＬ１ハードラッチ乱数値レジスタ１に、乱数値が取り込まれたことを示している。図３９（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＬ１１ＨＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＬ１１ＨＦは、初期値として“０”が設定されている。 The data RL11HF stored in the bit number [5] of the RL hard latch flag register 0 (RLHF0) indicates that the random number value is taken into the RL1 hard latch random value register 1. In the example shown in FIG. 39B, when the random value is not captured, the bit value of the data RL11HF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RL11HF is set to “0” as an initial value.

ＲＬハードラッチフラグレジスタ０（ＲＬＨＦ０）のビット番号［４］に格納されるデータＲＬ１０ＨＦは、ＲＬ１ハードラッチ乱数値レジスタ０に、乱数値が取り込まれたことを示している。図３９（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＬ１０ＨＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＬ１０ＨＦは、初期値として“０”が設定されている。 The data RL10HF stored in the bit number [4] of the RL hard latch flag register 0 (RLHF0) indicates that a random value has been taken into the RL1 hard latch random value register 0. In the example shown in FIG. 39B, when the random value is not captured, the bit value of the data RL10HF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RL10HF is set to “0” as an initial value.

ＲＬハードラッチフラグレジスタ０（ＲＬＨＦ０）のビット番号［３］に格納されるデータＲＬ０３ＨＦは、ＲＬ０ハードラッチ乱数値レジスタ３に、乱数値が取り込まれたことを示している。図３９（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＬ０３ＨＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＬ０３ＨＦは、初期値として“０”が設定されている。 The data RL03HF stored in the bit number [3] of the RL hard latch flag register 0 (RLHF0) indicates that the random value is taken into the RL0 hard latch random value register 3. In the example shown in FIG. 39B, when the random value is not captured, the bit value of the data RL03HF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RL03HF is set to “0” as an initial value.

ＲＬハードラッチフラグレジスタ０（ＲＬＨＦ０）のビット番号［２］に格納されるデータＲＬ０２ＨＦは、ＲＬ０ハードラッチ乱数値レジスタ２に、乱数値が取り込まれたことを示している。図３９（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＬ０２ＨＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＬ０２ＨＦは、初期値として“０”が設定されている。 The data RL02HF stored in the bit number [2] of the RL hard latch flag register 0 (RLHF0) indicates that the random value is taken into the RL0 hard latch random value register 2. In the example shown in FIG. 39B, when the random value is not captured, the bit value of the data RL02HF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RL02HF is set to “0” as an initial value.

ＲＬハードラッチフラグレジスタ０（ＲＬＨＦ０）のビット番号［１］に格納されるデータＲＬ０１ＨＦは、ＲＬ０ハードラッチ乱数値レジスタ１に、乱数値が取り込まれたことを示している。図３９（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＬ０１ＨＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＬ０１ＨＦは、初期値として“０”が設定されている。 The data RL01HF stored in the bit number [1] of the RL hard latch flag register 0 (RLHF0) indicates that the random value is taken into the RL0 hard latch random value register 1. In the example shown in FIG. 39B, when the random value is not captured, the bit value of the data RL01HF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RL01HF is set to “0” as an initial value.

ＲＬハードラッチフラグレジスタ０（ＲＬＨＦ０）のビット番号［０］に格納されるデータＲＬ００ＨＦは、ＲＬ０ハードラッチ乱数値レジスタ０に、乱数値が取り込まれたことを示している。図３９（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＬ００ＨＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＬ００ＨＦは、初期値として“０”が設定されている。 The data RL00HF stored in the bit number [0] of the RL hard latch flag register 0 (RLHF0) indicates that a random value has been taken into the RL0 hard latch random value register 0. In the example shown in FIG. 39B, when the random value is not captured, the bit value of the data RL00HF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RL00HF is set to “0” as an initial value.

図４０（Ａ）は、ＲＬハードラッチフラグレジスタ１（ＲＬＨＦ１）の構成例を示している。図４０（Ｂ）は、ＲＬハードラッチフラグレジスタ１（ＲＬＨＦ１）に格納されるデータの各ビットにおける設定内容の一例を示している。尚、ＲＬハードラッチフラグレジスタ１（ＲＬＨＦ１）のビット［７−６］及びビット［３−２］のビット値は必ず“０”とされる。 FIG. 40A shows a configuration example of the RL hard latch flag register 1 (RLHF1). FIG. 40B shows an example of setting contents in each bit of data stored in the RL hard latch flag register 1 (RLHF1). The bit values of the bits [7-6] and [3-2] of the RL hard latch flag register 1 (RLHF1) are always “0”.

ＲＬハードラッチフラグレジスタ１（ＲＬＨＦ１）のビット番号［５］に格納されるデータＲＬ３１ＨＦは、ＲＬ３ハードラッチ乱数値レジスタ１に、乱数値が取り込まれたことを示している。図４０（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＬ３１ＨＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＬ３１ＨＦは、初期値として“０”が設定されている。 Data RL31HF stored in the bit number [5] of the RL hard latch flag register 1 (RLHF1) indicates that a random number value has been taken into the RL3 hard latch random value register 1. In the example shown in FIG. 40B, when the random value is not captured, the bit value of the data RL31HF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RL31HF is set to “0” as an initial value.

ＲＬハードラッチフラグレジスタ１（ＲＬＨＦ１）のビット番号［４］に格納されるデータＲＬ３０ＨＦは、ＲＬ３ハードラッチ乱数値レジスタ０に、乱数値が取り込まれたことを示している。図４０（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＬ３０ＨＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＬ３０ＨＦは、初期値として“０”が設定されている。 The data RL30HF stored in the bit number [4] of the RL hard latch flag register 1 (RLHF1) indicates that a random value has been taken into the RL3 hard latch random value register 0. In the example shown in FIG. 40B, when the random value is not captured, the bit value of the data RL30HF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RL30HF is set to “0” as an initial value.

ＲＬハードラッチフラグレジスタ１（ＲＬＨＦ１）のビット番号［１］に格納されるデータＲＬ２１ＨＦは、ＲＬ２ハードラッチ乱数値レジスタ１に、乱数値が取り込まれたことを示している。図４０（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＬ２１ＨＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＬ２１ＨＦは、初期値として“０”が設定されている。 The data RL21HF stored in the bit number [1] of the RL hard latch flag register 1 (RLHF1) indicates that a random value has been taken into the RL2 hard latch random value register 1. In the example shown in FIG. 40B, when the random value is not captured, the bit value of the data RL21HF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RL21HF is set to “0” as an initial value.

ＲＬハードラッチフラグレジスタ１（ＲＬＨＦ１）のビット番号［１］に格納されるデータＲＬ２０ＨＦは、ＲＬ２ハードラッチ乱数値レジスタ０に、乱数値が取り込まれたことを示している。図４０（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＬ２０ＨＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＬ２０ＨＦは、初期値として“０”が設定されている。 The data RL20HF stored in the bit number [1] of the RL hard latch flag register 1 (RLHF1) indicates that the random number value is taken into the RL2 hard latch random value register 0. In the example shown in FIG. 40B, when the random value is not captured, the bit value of the data RL20HF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RL20HF is set to “0” as an initial value.

図４１（Ａ）は、ＲＳハードラッチフラグレジスタ（ＲＳＨＦ）の構成例を示している。図４１（Ｂ）は、ＲＳハードラッチフラグレジスタ（ＲＳＨＦ）に格納されるデータの各ビットにおける設定内容の一例を示している。尚、ＲＳハードラッチフラグレジスタ（ＲＳＨＦ）は、８ビット乱数回路５０８ａとフリーランカウンタ回路５０７とで兼用で用いられるレジスタであり、ＲＳハードラッチフラグレジスタ（ＲＳＨＦ）のビット［７−４］は、フリーランカウンタ回路５０７が用いるハードラッチレジスタ（ＦＲＣ０ハードラッチレジスタ（ＦＲ０ＨＶ）〜ＦＲＣ３ハードラッチレジスタ（ＦＲ３ＨＶ））に関する設定を示している。 FIG. 41A shows a configuration example of the RS hard latch flag register (RSHF). FIG. 41B shows an example of setting contents in each bit of data stored in the RS hard latch flag register (RSHF). The RS hard latch flag register (RSHF) is a register that is used by both the 8-bit random number circuit 508a and the free-run counter circuit 507, and bits [7-4] of the RS hard latch flag register (RSHF) are The settings related to the hard latch registers (FRC0 hard latch register (FR0HV) to FRC3 hard latch register (FR3HV)) used by the free-run counter circuit 507 are shown.

ＲＳハードラッチフラグレジスタ（ＲＳＨＦ）のビット番号［３］に格納されるデータＲＳ３ＨＦは、ＲＳ３ハードラッチ乱数値レジスタ（ＲＳ３ＨＶ）に、乱数値が取り込まれたことを示している。図４１（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＳ３ＨＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＳ３ＨＦは、初期値として“０”が設定されている。 The data RS3HF stored in the bit number [3] of the RS hard latch flag register (RSHF) indicates that the random number value is taken into the RS3 hard latch random value register (RS3HV). In the example shown in FIG. 41B, when the random value is not captured, the bit value of the data RS3HF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RS3HF is set to “0” as an initial value.

ＲＳハードラッチフラグレジスタ（ＲＳＨＦ）のビット番号［２］に格納されるデータＲＳ２ＨＦは、ＲＳ２ハードラッチ乱数値レジスタ（ＲＳ２ＨＶ）に、乱数値が取り込まれたことを示している。図４１（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＳ２ＨＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＳ２ＨＦは、初期値として“０”が設定されている。 The data RS2HF stored in the bit number [2] of the RS hard latch flag register (RSHF) indicates that the random value is taken into the RS2 hard latch random value register (RS2HV). In the example shown in FIG. 41B, when the random value is not captured, the bit value of the data RS2HF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RS2HF is set to “0” as an initial value.

ＲＳハードラッチフラグレジスタ（ＲＳＨＦ）のビット番号［１］に格納されるデータＲＳ１ＨＦは、ＲＳ１ハードラッチ乱数値レジスタ（ＲＳ１ＨＶ）に、乱数値が取り込まれたことを示している。図４１（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＳ１ＨＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＳ１ＨＦは、初期値として“０”が設定されている。 The data RS1HF stored in the bit number [1] of the RS hard latch flag register (RSHF) indicates that the random value has been taken into the RS1 hard latch random value register (RS1HV). In the example shown in FIG. 41B, when the random value is not captured, the bit value of the data RS1HF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RS1HF is set to “0” as an initial value.

ＲＳハードラッチフラグレジスタ（ＲＳＨＦ）のビット番号［０］に格納されるデータＲＳ０ＨＦは、ＲＳ０ハードラッチ乱数値レジスタ（ＲＳ０ＨＶ）に、乱数値が取り込まれたことを示している。図４１（Ｂ）に示す例では、乱数値が取り込まれていない場合には、データＲＳ０ＨＦのビット値が“０”となる一方、乱数値を取り込み済みである場合には、そのビット値が“１”となる。尚、データＲＳ０ＨＦは、初期値として“０”が設定されている。 The data RS0HF stored in the bit number [0] of the RS hard latch flag register (RSHF) indicates that the random value is taken into the RS0 hard latch random value register (RS0HV). In the example shown in FIG. 41B, when the random value is not captured, the bit value of the data RS0HF is “0”, whereas when the random value has been captured, the bit value is “0”. 1 ". The data RS0HF is set to “0” as an initial value.

図４２（Ａ）は、ＲＬ０ハードラッチ乱数値レジスタｍ（ＲＬ０ｍＨＶ）の構成例を示している。図４２（Ｂ）は、ＲＬ０ハードラッチ乱数値レジスタｍ（ＲＬ０ｍＨＶ）に格納されるデータの各ビットにおける格納内容の一例を示している。尚、図４２において、ｍは０〜３の値をとる。図４２（Ｂ）に示すように、ＲＬ０ハードラッチ乱数値レジスタｍ（ＲＬ０ｍＨＶ）のビット番号［１５−０］に格納されるデータＲＬ０ｍＨＶ１５〜ＲＬ０ｍＨＶ０は、外部端子入力により取り込まれた１６ビット乱数ＲＬ０の値が格納される。尚、乱数値が取り込まれると、ＲＬハードラッチフラグレジスタ０（ＲＬＨＦ０）の該当するビットに“１”がセットされる。 FIG. 42A shows a configuration example of the RL0 hard latch random number value register m (RL0mHV). FIG. 42B shows an example of the contents stored in each bit of data stored in the RL0 hard latch random number value register m (RL0mHV). In FIG. 42, m takes a value from 0 to 3. As shown in FIG. 42B, the data RL0mHV15 to RL0mHV0 stored in the bit number [15-0] of the RL0 hard latch random number value register m (RL0mHV) are the 16-bit random number RL0 captured by the external terminal input. Stores the value. When a random value is fetched, “1” is set in the corresponding bit of the RL hard latch flag register 0 (RLHF0).

図４３（Ａ）は、ＲＬ１ハードラッチ乱数値レジスタｍ（ＲＬ１ｍＨＶ）の構成例を示している。図４３（Ｂ）は、ＲＬ１ハードラッチ乱数値レジスタｍ（ＲＬ１ｍＨＶ）に格納されるデータの各ビットにおける格納内容の一例を示している。尚、図４３において、ｍは０〜３の値をとる。図４３（Ｂ）に示すように、ＲＬ１ハードラッチ乱数値レジスタｍ（ＲＬ１ｍＨＶ）のビット番号［１５−０］に格納されるデータＲＬ１ｍＨＶ１５〜ＲＬ１ｍＨＶ０は、外部端子入力により取り込まれた１６ビット乱数ＲＬ１の値が格納される。尚、乱数値が取り込まれると、ＲＬハードラッチフラグレジスタ０（ＲＬＨＦ０）の該当するビットに“１”がセットされる。 FIG. 43A shows a configuration example of the RL1 hard latch random number value register m (RL1mHV). FIG. 43B shows an example of the contents stored in each bit of data stored in the RL1 hard latch random number value register m (RL1mHV). In FIG. 43, m takes a value from 0 to 3. As shown in FIG. 43B, the data RL1mHV15 to RL1mHV0 stored in the bit number [15-0] of the RL1 hard latch random number value register m (RL1mHV) are the 16-bit random number RL1 fetched by the external terminal input. Stores the value. When a random value is fetched, “1” is set in the corresponding bit of the RL hard latch flag register 0 (RLHF0).

図４４（Ａ）は、ＲＬ２ハードラッチ乱数値レジスタｍ（ＲＬ２ｍＨＶ）の構成例を示している。図４４（Ｂ）は、ＲＬ２ハードラッチ乱数値レジスタｍ（ＲＬ２ｍＨＶ）に格納されるデータの各ビットにおける格納内容の一例を示している。尚、図４４において、ｍは０〜３の値をとる。図４４（Ｂ）に示すように、ＲＬ２ハードラッチ乱数値レジスタｍ（ＲＬ２ｍＨＶ）のビット番号［１５−０］に格納されるデータＲＬ２ｍＨＶ１５〜ＲＬ２ｍＨＶ０は、外部端子入力により取り込まれた１６ビット乱数ＲＬ２の値が格納される。尚、乱数値が取り込まれると、ＲＬハードラッチフラグレジスタ１（ＲＬＨＦ１）の該当するビットに“１”がセットされる。 FIG. 44A shows a configuration example of the RL2 hard latch random number value register m (RL2mHV). FIG. 44B shows an example of the contents stored in each bit of data stored in the RL2 hard latch random number value register m (RL2mHV). In FIG. 44, m takes a value from 0 to 3. As shown in FIG. 44 (B), the data RL2mHV15 to RL2mHV0 stored in the bit number [15-0] of the RL2 hard latch random value register m (RL2mHV) is the 16-bit random number RL2 fetched by the external terminal input. Stores the value. When a random value is fetched, “1” is set in the corresponding bit of the RL hard latch flag register 1 (RLHF1).

図４５（Ａ）は、ＲＬ３ハードラッチ乱数値レジスタｍ（ＲＬ３ｍＨＶ）の構成例を示している。図４５（Ｂ）は、ＲＬ３ハードラッチ乱数値レジスタｍ（ＲＬ３ｍＨＶ）に格納されるデータの各ビットにおける格納内容の一例を示している。尚、図４５において、ｍは０〜３の値をとる。図４５（Ｂ）に示すように、ＲＬ３ハードラッチ乱数値レジスタｍ（ＲＬ３ｍＨＶ）のビット番号［１５−０］に格納されるデータＲＬ３ｍＨＶ１５〜ＲＬ３ｍＨＶ０は、外部端子入力により取り込まれた１６ビット乱数ＲＬ３の値が格納される。尚、乱数値が取り込まれると、ＲＬハードラッチフラグレジスタ１（ＲＬＨＦ１）の該当するビットに“１”がセットされる。 FIG. 45A shows a configuration example of the RL3 hard latch random number value register m (RL3mHV). FIG. 45B shows an example of the contents stored in each bit of data stored in the RL3 hard latch random number value register m (RL3mHV). In FIG. 45, m takes a value from 0 to 3. As shown in FIG. 45 (B), the data RL3mHV15 to RL3mHV0 stored in the bit number [15-0] of the RL3 hard latch random number register m (RL3mHV) are the 16-bit random number RL3 fetched by the external terminal input. Stores the value. When a random value is fetched, “1” is set in the corresponding bit of the RL hard latch flag register 1 (RLHF1).

図４６（Ａ）は、ＲＳｎハードラッチ乱数値レジスタ（ＲＳｎＨＶ）の構成例を示している。図４６（Ｂ）は、ＲＳｎハードラッチ乱数値レジスタ（ＲＳｎＨＶ）に格納されるデータの各ビットにおける格納内容の一例を示している。尚、図４６において、ｎは０〜３の値をとる。図４６（Ｂ）に示すように、ＲＳｎハードラッチ乱数値レジスタ（ＲＬｎＨＶ）のビット番号［７０］に格納されるデータＲＳｎＨＶ７〜ＲＳｎＨＶ０は、外部端子入力により取り込まれた８ビット乱数ＲＳｎの値が格納される。尚、乱数値が取り込まれると、ＲＳハードラッチフラグレジスタ（ＲＳＨＦ）の該当するビットに“１”がセットされる。 FIG. 46A shows a configuration example of the RSn hard latch random number value register (RSnHV). FIG. 46B shows an example of the contents stored in each bit of data stored in the RSn hard latch random number value register (RSnHV). In FIG. 46, n takes a value from 0 to 3. As shown in FIG. 46B, the data RSnHV7 to RSnHV0 stored in the bit number [70] of the RSn hard latch random number register (RLnHV) stores the value of the 8-bit random number RSn fetched by the external terminal input. Is done. When a random value is taken in, “1” is set in the corresponding bit of the RS hard latch flag register (RSHF).

図５に示すメイン制御部４１が備えるタイマ回路５０９は、８ビットプログラマブルタイマであり、メイン制御部４１は、タイマ回路５０９として、８ビットのカウンタを３チャネル備える。本実施例では、タイマ回路５０９を用いてユーザプログラムによる設定により、リアルタイム割り込み要求や時間計測を行うことが可能である。 The timer circuit 509 included in the main control unit 41 illustrated in FIG. 5 is an 8-bit programmable timer, and the main control unit 41 includes three channels of 8-bit counters as the timer circuit 509. In this embodiment, it is possible to perform a real-time interrupt request and time measurement by using a timer circuit 509 and setting by a user program.

図５に示すメイン制御部４１が備える割り込みコントローラ５１０は、ＰＩ５／ＸＩＮＴ端子からの外部割り込み要求や、内蔵の周辺回路（例えば、シリアル通信回路５１２、乱数回路５０８ａ，５０８ｂ、タイマ回路５０９）からの割り込み要求を制御する回路である。 The interrupt controller 510 provided in the main control unit 41 shown in FIG. 5 receives an external interrupt request from the PI5 / XINT terminal, or from a built-in peripheral circuit (for example, serial communication circuit 512, random number circuits 508a and 508b, timer circuit 509). This circuit controls interrupt requests.

図５に示すメイン制御部４１が備えるパラレル入力ポート５１１は、８ビット幅の入力専用ポート（ＰＩＰ）を内蔵する。また、図５に示すメイン制御部４１が備えるパラレル出力ポート５１３は、１１ビット幅の出力専用ポート（ＰＯＰ）を内蔵する。 The parallel input port 511 provided in the main control unit 41 shown in FIG. 5 incorporates an 8-bit wide input-only port (PIP). Further, the parallel output port 513 provided in the main control unit 41 shown in FIG. 5 incorporates an output-only port (POP) having an 11-bit width.

図５に示すメイン制御部４１が備えるシリアル通信回路５１２は、外部に対する入出力において非同期シリアル通信を行う回路である。尚、メイン制御部４１は、シリアル通信回路５１２として、送受信両用の１チャネルの回路と、送信用のみの３チャネルの回路とを備える。 A serial communication circuit 512 included in the main control unit 41 illustrated in FIG. 5 is a circuit that performs asynchronous serial communication in input / output with respect to the outside. The main control unit 41 includes, as the serial communication circuit 512, a 1-channel circuit for both transmission and reception and a 3-channel circuit for transmission only.

図５に示すメイン制御部４１が備えるアドレスデコード回路５１４は、メイン制御部４１の内部における各機能ブロックのデコードや、外部装置用のデコード信号であるチップセレクト信号のデコードを行うための回路である。チップセレクト信号により、メイン制御部４１の内部回路、あるいは、周辺デバイスとなる外部装置を、選択的に有効動作させて、ＣＰＵ４１ａからのアクセスが可能となる。 An address decoding circuit 514 provided in the main control unit 41 shown in FIG. 5 is a circuit for decoding each functional block in the main control unit 41 and a chip select signal that is a decoding signal for an external device. . In response to the chip select signal, the internal circuit of the main control unit 41 or the external device serving as a peripheral device is selectively operated effectively and can be accessed from the CPU 41a.

本実施例においてメイン制御部４１は、パラレル出力ポート５１３を介してサブ制御部９１に各種のコマンドを送信する。メイン制御部４１からサブ制御部９１へ送信されるコマンドは一方向のみで送られ、サブ制御部９１からメイン制御部４１へ向けてコマンドが送られることはない。また、本実施例では、パラレル出力ポート５１３を介してサブ制御部９１に対してコマンドが送信される構成、すなわちコマンドがパラレル信号にて送信される構成であるが、シリアル通信回路５１２を介してサブ制御部９１に対してコマンドを送信する構成、すなわちコマンドをシリアル信号にて送信する構成としても良い。 In this embodiment, the main control unit 41 transmits various commands to the sub control unit 91 via the parallel output port 513. A command transmitted from the main control unit 41 to the sub control unit 91 is sent in only one direction, and no command is sent from the sub control unit 91 toward the main control unit 41. In this embodiment, the command is transmitted to the sub-control unit 91 via the parallel output port 513, that is, the command is transmitted as a parallel signal, but via the serial communication circuit 512. A configuration in which a command is transmitted to the sub-control unit 91, that is, a configuration in which the command is transmitted as a serial signal may be employed.

また、メイン制御部４１は、遊技制御基板４０に接続された各種スイッチ類の検出状態がパラレル入力ポート５１１から入力される。そしてメイン制御部４１は、これらパラレル入力ポート５１１から入力される各種スイッチ類の検出状態に応じて段階的に移行する基本処理を実行する。 The main control unit 41 also receives detection states of various switches connected to the game control board 40 from the parallel input port 511. The main control unit 41 executes basic processing that shifts in stages according to the detection states of various switches input from the parallel input port 511.

また、メイン制御部４１は、割込の発生により基本処理に割り込んで割込処理を実行できるようになっている。本実施例では、タイマ回路５０９にてタイムアウトが発生したこと、すなわち一定時間間隔（本実施例では、約０．５６ｍｓ）毎に後述するタイマ割込処理（メイン）を実行する。 Further, the main control unit 41 can execute an interrupt process by interrupting the basic process when an interrupt occurs. In this embodiment, a timer interrupt process (main), which will be described later, is executed every time a time-out occurs in the timer circuit 509, that is, every fixed time interval (about 0.56 ms in this embodiment).

また、メイン制御部４１は、割込処理の実行中に他の割込を禁止するように設定されているとともに、複数の割込が同時に発生した場合には、予め定められた順位によって優先して実行する割込が設定されている。尚、割込処理の実行中に他の割込要因が発生し、割込処理が終了してもその割込要因が継続している状態であれば、その時点で新たな割込が発生することとなる。 The main control unit 41 is set to prohibit other interrupts during the execution of the interrupt process, and when a plurality of interrupts occur at the same time, the main control unit 41 prioritizes according to a predetermined order. An interrupt to be executed is set. If another interrupt factor occurs during the execution of the interrupt process and the interrupt factor continues even after the interrupt process is completed, a new interrupt will occur at that point. It will be.

メイン制御部４１は、基本処理として遊技制御基板４０に接続された各種スイッチ類の検出状態が変化するまでは制御状態に応じた処理を繰り返しループし、各種スイッチ類の検出状態の変化に応じて段階的に移行する処理を実行する。また、メイン制御部４１は、一定時間間隔（本実施例では、約０．５６ｍｓ）毎にタイマ割込処理（メイン）を実行する。尚、タイマ割込処理（メイン）の実行間隔は、基本処理において制御状態に応じて繰り返す処理が一巡する時間とタイマ割込処理（メイン）の実行時間とを合わせた時間よりも長い時間に設定されており、今回と次回のタイマ割込処理（メイン）との間で必ず制御状態に応じて繰り返す処理が最低でも一巡することとなる。 The main control unit 41 repeatedly loops the process according to the control state until the detection state of the various switches connected to the game control board 40 changes as a basic process, and changes the detection state of the various switches. Execute a process that moves in stages. Further, the main control unit 41 executes a timer interrupt process (main) at regular time intervals (about 0.56 ms in this embodiment). In addition, the execution interval of the timer interrupt process (main) is set to a time longer than the sum of the time required to complete the repeated process according to the control state in the basic process and the execution time of the timer interrupt process (main) Therefore, the process that is repeated according to the control state between the current and next timer interrupt processes (main) is completed at least once.

演出制御基板９０には、演出用スイッチ５６が接続されており、この演出用スイッチ５６の検出信号が入力されるようになっている。 An effect switch 56 is connected to the effect control board 90, and a detection signal of the effect switch 56 is input.

演出制御基板９０には、スロットマシン１の前面扉１ｂに配置された液晶表示器５１（図１参照）、演出効果ＬＥＤ５２、スピーカ５３、５４、前述したリールＬＥＤ５５等の演出装置が接続されており、これら演出装置は、演出制御基板９０に搭載された後述のサブ制御部９１による制御に基づいて駆動されるようになっている。 The effect control board 90 is connected to effect devices such as a liquid crystal display 51 (see FIG. 1), an effect LED 52, speakers 53 and 54, and the reel LED 55 described above, which are arranged on the front door 1b of the slot machine 1. These effect devices are driven based on control by a later-described sub-control unit 91 mounted on the effect control board 90.

尚、本実施例では、演出制御基板９０に搭載されたサブ制御部９１により、液晶表示器５１、演出効果ＬＥＤ５２、スピーカ５３、５４、リールＬＥＤ５５等の演出装置の出力制御が行われる構成であるが、サブ制御部９１とは別に演出装置の出力制御を直接的に行う出力制御部を演出制御基板９０または他の基板に搭載し、サブ制御部９１がメイン制御部４１からのコマンドに基づいて演出装置の出力パターンを決定し、サブ制御部９１が決定した出力パターンに基づいて出力制御部が演出装置の出力制御を行う構成としても良く、このような構成では、サブ制御部９１及び出力制御部の双方によって演出装置の出力制御が行われることとなる。 In this embodiment, the sub-control unit 91 mounted on the effect control board 90 controls the output of the effect devices such as the liquid crystal display 51, effect effect LED 52, speakers 53 and 54, and reel LED 55. However, in addition to the sub-control unit 91, an output control unit that directly controls the output of the effect device is mounted on the effect control board 90 or another board, and the sub-control unit 91 is based on a command from the main control unit 41. The output control unit may determine the output pattern of the effect device, and the output control unit may control the output of the effect device based on the output pattern determined by the sub control unit 91. In such a configuration, the sub control unit 91 and the output control may be performed. The output control of the rendering device is performed by both of the units.

また、本実施例では、演出装置として液晶表示器５１、演出効果ＬＥＤ５２、スピーカ５３、５４、リールＬＥＤ５５を例示しているが、演出装置は、これらに限られず、例えば、機械的に駆動する表示装置や機械的に駆動する役モノなどを演出装置として適用しても良い。 Further, in the present embodiment, the liquid crystal display 51, the effect effect LED 52, the speakers 53 and 54, and the reel LED 55 are exemplified as the effect device, but the effect device is not limited to these, for example, a mechanically driven display. A device or a mechanically driven item may be applied as the effect device.

演出制御基板９０には、サブＣＰＵ９１ａ、ＲＯＭ９１ｂ、ＲＡＭ９１ｃ、Ｉ／Ｏポート９１ｄを備えたマイクロコンピュータにて構成され、演出の制御を行うサブ制御部９１、演出制御基板９０に接続された液晶表示器５１の表示制御を行う表示制御回路９２、演出効果ＬＥＤ５２、リールＬＥＤ５５の駆動制御を行うＬＥＤ駆動回路９３、スピーカ５３、５４からの音声出力制御を行う音声出力回路９４、電源投入時またはサブＣＰＵ９１ａからの初期化命令が一定時間入力されないときにサブＣＰＵ９１ａにリセット信号を与えるリセット回路９５、演出制御基板９０に接続された演出用スイッチ５６から入力された検出信号を検出するスイッチ検出回路９６、日付情報及び時刻情報を含む時間情報を出力する時計装置９７、スロットマシン１に供給される電源電圧を監視し、電圧低下を検出したときに、その旨を示す電圧低下信号をサブＣＰＵ９１ａに対して出力する電断検出回路９８、その他の回路等、が搭載されており、サブＣＰＵ９１ａは、遊技制御基板４０から送信されるコマンドを受けて、演出を行うための各種の制御を行うとともに、演出制御基板９０に搭載された制御回路の各部を直接的または間接的に制御する。 The effect control board 90 is composed of a microcomputer having a sub CPU 91a, ROM 91b, RAM 91c, and I / O port 91d, and a liquid crystal display connected to the effect control board 90, a sub control unit 91 for effect control. 51, a display control circuit 92 for performing display control, an LED driving circuit 93 for controlling driving of the effect LED 52 and the reel LED 55, an audio output circuit 94 for controlling audio output from the speakers 53, 54, when the power is turned on or from the sub CPU 91a The reset circuit 95 that gives a reset signal to the sub CPU 91a when the initialization command is not input for a predetermined time, the switch detection circuit 96 that detects the detection signal input from the effect switch 56 connected to the effect control board 90, and date information Clock device 97 for outputting time information including time information, and slot A power interruption detection circuit 98 that monitors a power supply voltage supplied to the thin 1 and outputs a voltage drop signal indicating that to the sub CPU 91a when a voltage drop is detected, and other circuits are mounted. The sub CPU 91a receives various commands transmitted from the game control board 40 and performs various controls for performing the effects, and directly or indirectly controls each part of the control circuit mounted on the effect control board 90. Control.

リセット回路９５は、遊技制御基板４０においてメイン制御部４１にシステムリセット信号を与えるリセット回路４９よりもリセット信号を解除する電圧が低く定められており、電源投入時においてサブ制御部９１は、メイン制御部４１よりも早い段階で起動するようになっている。一方で、電断検出回路９８は、遊技制御基板４０においてメイン制御部４１に電圧低下信号を出力する電断検出回路４８よりも電圧低下信号を出力する電圧が低く定められており、電断時においてサブ制御部９１は、メイン制御部４１よりも遅い段階で停電を検知し、後述する電断処理（サブ）を行うこととなる。 The reset circuit 95 has a lower voltage for releasing the reset signal than the reset circuit 49 that gives the system reset signal to the main control unit 41 in the game control board 40. When the power is turned on, the sub control unit 91 It starts at an earlier stage than the unit 41. On the other hand, the power interruption detection circuit 98 has a voltage that outputs a voltage drop signal lower than the power interruption detection circuit 48 that outputs a voltage drop signal to the main control unit 41 in the game control board 40. The sub control unit 91 detects a power failure at a later stage than the main control unit 41, and performs a power interruption process (sub) described later.

サブ制御部９１は、メイン制御部４１と同様に、割込機能を備えており、メイン制御部４１からのコマンド受信時に割込を発生させて、メイン制御部４１から送信されたコマンドを取得し、バッファに格納するコマンド受信割込処理を実行する。また、サブ制御部９１は、システムクロックの入力数が一定数に到達する毎、すなわち一定間隔毎に割込を発生させて後述するタイマ割込処理（サブ）を実行する。 Similar to the main control unit 41, the sub control unit 91 has an interrupt function, generates an interrupt when receiving a command from the main control unit 41, and acquires a command transmitted from the main control unit 41. Execute command reception interrupt processing to be stored in the buffer. Further, the sub control unit 91 executes an interrupt process (sub), which will be described later, by generating an interrupt every time the number of input system clocks reaches a certain number, that is, every certain interval.

また、サブ制御部９１は、メイン制御部４１とは異なり、コマンドの受信に基づいて割込が発生した場合には、タイマ割込処理（サブ）の実行中であっても、当該処理に割り込んでコマンド受信割込処理を実行し、タイマ割込処理（サブ）の契機となる割込が同時に発生してもコマンド受信割込処理を最優先で実行するようになっている。 Also, unlike the main control unit 41, the sub control unit 91 interrupts the process even when the timer interrupt process (sub) is being executed when an interrupt is generated based on the reception of the command. The command reception interrupt process is executed at the same time, and the command reception interrupt process is executed with the highest priority even if interrupts that trigger the timer interrupt process (sub) occur at the same time.

また、サブ制御部９１にも、停電時においてバックアップ電源が供給されており、バックアップ電源が供給されている間は、ＲＡＭ９１ｃに記憶されているデータが保持されるようになっている。 The sub-control unit 91 is also supplied with backup power at the time of a power failure, and the data stored in the RAM 91c is held while the backup power is supplied.

本実施例のスロットマシン１は、設定値に応じてメダルの払出率が変わるものである。詳しくは、後述する内部抽選において設定値に応じた当選確率を用いることにより、メダルの払出率が変わるようになっている。設定値は１〜６の６段階からなり、６が最も払出率が高く、５、４、３、２、１の順に値が小さくなるほど払出率が低くなる。すなわち設定値として６が設定されている場合には、遊技者にとって最も有利度が高く、５、４、３、２、１の順に値が小さくなるほど有利度が段階的に低くなる。 In the slot machine 1 of the present embodiment, the medal payout rate changes according to the set value. Specifically, the medal payout rate is changed by using a winning probability corresponding to a set value in an internal lottery described later. The set value is composed of 6 levels of 1 to 6, with 6 being the highest payout rate and the payout rate being lower as the value is decreased in the order of 5, 4, 3, 2, 1. That is, when 6 is set as the set value, the advantage is highest for the player, and as the value decreases in order of 5, 4, 3, 2, 1, the advantage decreases stepwise.

設定値を変更するためには、設定キースイッチ３７をｏｎ状態としてからスロットマシン１の電源をｏｎする必要がある。設定キースイッチ３７をｏｎ状態として電源をｏｎすると、設定値表示器２４にＲＡＭ４１ｃから読み出された設定値が表示値として表示され、リセット／設定スイッチ３８の操作による設定値の変更操作が可能な設定変更状態に移行する。設定変更状態において、リセット／設定スイッチ３８が操作されると、設定値表示器２４に表示された表示値が１ずつ更新されていく（設定６からさらに操作されたときは、設定１に戻る）。そして、スタートスイッチ７が操作されると表示値を設定値として確定する。そして、設定キースイッチ３７がｏｆｆされると、確定した表示値（設定値）がメイン制御部４１のＲＡＭ４１ｃに格納され、遊技の進行が可能な状態に移行する。 In order to change the setting value, it is necessary to turn on the power of the slot machine 1 after the setting key switch 37 is turned on. When the setting key switch 37 is turned on and the power is turned on, the setting value read from the RAM 41c is displayed as a display value on the setting value display 24, and the setting value can be changed by operating the reset / setting switch 38. Transition to the setting change state. When the reset / setting switch 38 is operated in the setting change state, the display value displayed on the setting value display 24 is updated one by one (when further operation is performed from the setting 6, the display returns to the setting 1). . When the start switch 7 is operated, the display value is determined as the set value. When the setting key switch 37 is turned off, the determined display value (setting value) is stored in the RAM 41c of the main control unit 41, and the state shifts to a state in which the game can proceed.

また、設定値を確認するためには、ゲーム終了後、賭数が設定されていない状態で設定キースイッチ３７をｏｎ状態とすれば良い。このような状況で設定キースイッチ３７をｏｎ状態とすると、設定値表示器２４にＲＡＭ４１ｃから読み出された設定値が表示されることで設定値を確認可能な設定確認状態に移行する。設定確認状態においては、ゲームの進行が不能であり、設定キースイッチ３７をｏｆｆ状態とすることで、設定確認状態が終了し、ゲームの進行が可能な状態に復帰することとなる。 In order to check the set value, after the game is over, the setting key switch 37 may be turned on in a state where the bet amount is not set. When the setting key switch 37 is turned on in such a situation, the setting value read out from the RAM 41c is displayed on the setting value display 24, thereby shifting to a setting confirmation state in which the setting value can be confirmed. In the setting confirmation state, the game cannot be progressed, and by setting the setting key switch 37 to the off state, the setting confirmation state is ended and the state in which the game can proceed is returned.

本実施例のスロットマシン１においては、メイン制御部４１は、タイマ割込処理（メイン）を実行する毎に、電断検出回路４８からの電圧低下信号が検出されているか否かを判定する停電判定処理を行い、停電判定処理において電圧低下信号が検出されていると判定した場合に、電断処理（メイン）を実行する。電断処理（メイン）では、レジスタを後述するＲＡＭ４１ｃのスタックに退避し、ＲＡＭ４１ｃにいずれかのビットが１となる破壊診断用データ（本実施例では、５ＡＨ）、すなわち０以外の特定のデータを格納するとともに、ＲＡＭ４１ｃの全ての領域に格納されたデータに基づくＲＡＭパリティが０となるようにＲＡＭパリティ調整用データを計算し、ＲＡＭ４１ｃに格納する処理を行うようになっている。尚、ＲＡＭパリティとはＲＡＭ４１ｃの該当する領域（本実施例では、全ての領域）の各ビットに格納されている値の排他的論理和として算出される値である。このため、ＲＡＭ４１ｃの全ての領域に格納されたデータに基づくＲＡＭパリティが０であれば、ＲＡＭパリティ調整用データは０となり、ＲＡＭ４１ｃの全ての領域に格納されたデータに基づくＲＡＭパリティが１であれば、ＲＡＭパリティ調整用データは１となる。 In the slot machine 1 of the present embodiment, the main control unit 41 determines whether or not the voltage drop signal from the power interruption detection circuit 48 is detected every time the timer interruption process (main) is executed. If the determination process is performed and it is determined that the voltage drop signal is detected in the power failure determination process, the power interruption process (main) is executed. In the power interruption process (main), a register is saved in a stack of a RAM 41c, which will be described later, and data for destructive diagnosis (in this embodiment, 5AH) in which any bit is 1, that is, specific data other than 0 is stored in the RAM 41c. In addition to the storage, the RAM parity adjustment data is calculated so that the RAM parity based on the data stored in all areas of the RAM 41c becomes 0, and stored in the RAM 41c. The RAM parity is a value calculated as an exclusive OR of values stored in each bit of the corresponding area (all areas in this embodiment) of the RAM 41c. Therefore, if the RAM parity based on the data stored in all areas of the RAM 41c is 0, the RAM parity adjustment data is 0, and the RAM parity based on the data stored in all areas of the RAM 41c is 1. In this case, the RAM parity adjustment data is 1.

そして、メイン制御部４１は、システムリセットによるかユーザリセットによるかに関わらず、その起動時においてＲＡＭ４１ｃの全ての領域に格納されたデータに基づいてＲＡＭパリティを計算するとともに、破壊診断用データの値を確認し、ＲＡＭパリティが０であり、かつ破壊診断用データの値も正しいことを条件に、ＲＡＭ４１ｃに記憶されているデータに基づいてメイン制御部４１の処理状態を電断前の状態に復帰させるが、ＲＡＭパリティが０でない場合（１の場合）や破壊診断用データの値が正しくない場合には、ＲＡＭ異常と判定し、ＲＡＭ異常エラーコードをレジスタにセットしてＲＡＭ異常エラー状態に制御し、遊技の進行を不能化させるようになっている。尚、ＲＡＭ異常エラー状態は、通常のエラー状態と異なり、リセットスイッチ２３やリセット／設定スイッチ３８を操作しても解除されないようになっており、前述した設定変更状態において新たな設定値が設定されるまで解除されることがない。 The main control unit 41 calculates the RAM parity based on the data stored in all areas of the RAM 41c at the time of activation regardless of whether the system reset or the user reset, and the value of the data for destructive diagnosis And the processing state of the main control unit 41 is restored to the state before the power interruption based on the data stored in the RAM 41c on the condition that the RAM parity is 0 and the value of the data for destructive diagnosis is also correct. However, if the RAM parity is not 0 (in the case of 1) or the value of the destruction diagnosis data is not correct, it is determined that the RAM is abnormal, and the RAM abnormal error code is set in the register to control the RAM abnormal error state. However, the progress of the game is disabled. Unlike the normal error state, the RAM abnormal error state is not canceled even if the reset switch 23 or the reset / setting switch 38 is operated, and a new set value is set in the above-described setting change state. It will not be released until

尚、本実施例では、ＲＡＭ４１ｃに格納されている全てのデータが停電時においてもバックアップ電源により保持されるとともに、メイン制御部４１は、電源投入時においてＲＡＭ４１ｃのデータが正常であると判定した場合に、ＲＡＭ４１ｃの格納データに基づいて電断前の制御状態に復帰する構成であるが、ＲＡＭ４１ｃに格納されているデータのうち停電時において制御状態の復帰に必要なデータのみをバックアップし、電源投入時においてバックアップされているデータに基づいて電断前の制御状態に復帰する構成としても良い。 In this embodiment, all data stored in the RAM 41c is held by the backup power source even in the event of a power failure, and the main control unit 41 determines that the data in the RAM 41c is normal when the power is turned on. In addition, although the configuration is such that the control state before power interruption is restored based on the data stored in the RAM 41c, only the data necessary for the restoration of the control state during a power failure is backed up among the data stored in the RAM 41c and the power is turned on. It may be configured to return to the control state before power interruption based on the data backed up at the time.

また、電源投入時において電断前の制御状態に復帰させる際に、全ての制御状態を電断前の制御状態に復帰させる必要はなく、遊技者に対して不利益とならない最低限の制御状態を復帰させる構成であれば良く、例えば、入力ポートの状態などを全て電断前の状態に復帰させる必要はない。 In addition, when returning to the control state before the power interruption when the power is turned on, it is not necessary to return all the control states to the control state before the power interruption, and the minimum control state that does not disadvantage the player For example, it is not necessary to restore the state of all input ports to the state before power interruption.

次に、メイン制御部４１のＲＡＭ４１ｃの初期化について説明する。メイン制御部４１のＲＡＭ４１ｃの格納領域は、重要ワーク、非保存ワーク、一般ワーク、特別ワーク、未使用領域、スタック領域に区分されている。 Next, initialization of the RAM 41c of the main control unit 41 will be described. The storage area of the RAM 41c of the main control unit 41 is divided into an important work, a non-saved work, a general work, a special work, an unused area, and a stack area.

重要ワークは、各種表示器やＬＥＤの表示用データ、Ｉ／Ｏの入出力データ、遊技時間の計時カウンタ等、初期化すると不都合があるデータが格納されるワークである。非保存ワークは、各種スイッチ類の状態を保持するワークであり、起動時にＲＡＭ４１ｃのデータが破壊されているか否かに関わらず必ず値が設定されることとなる。一般ワークは、停止制御テーブル、停止図柄、メダルの払出枚数、ＢＢ中のメダル払出総数等、ＢＢ終了時に初期化可能なデータが格納されるワークである。特別ワークは、各種ソフトウェア乱数等、設定開始前にのみ初期化されるデータが格納されるワークである。未使用領域は、ＲＡＭ４１ｃの格納領域のうち使用していない領域であり、後述する複数の初期化条件のいずれか１つでも成立すれば初期化されることとなる。スタック領域は、メイン制御部４１のレジスタから退避したデータが格納される領域であり、このうちの未使用スタック領域は、未使用領域と同様に、後述する複数の初期化条件のいずれか１つでも成立すれば初期化されることとなるが、使用中スタック領域は、プログラムの続行のため、初期化されることはない。 The important work is a work in which data such as various display devices and LED display data, I / O input / output data, game time counter, etc., which are inconvenient to be initialized are stored. The unsaved work is a work that holds the state of various switches, and a value is always set regardless of whether or not the data in the RAM 41c is destroyed at the time of activation. The general work is a work that stores data that can be initialized at the end of the BB, such as a stop control table, a stop symbol, the number of medals paid out, and the total number of medals paid out in the BB. The special work is a work that stores data such as various software random numbers that are initialized only before the setting is started. The unused area is an unused area in the storage area of the RAM 41c, and is initialized if any one of a plurality of initialization conditions described later is satisfied. The stack area is an area in which data saved from the register of the main control unit 41 is stored, and the unused stack area is one of a plurality of initialization conditions to be described later, like the unused area. However, if it is established, it will be initialized, but the in-use stack area is not initialized because the program continues.

本実施例においてメイン制御部４１は、設定キースイッチ３７がｏｎの状態での起動時、ＲＡＭ異常エラー発生時、ＢＢ終了時、設定キースイッチ３７がｏｆｆの状態での起動時でＲＡＭ４１ｃのデータが破壊されていないとき、１ゲーム終了時の５つからなる初期化条件が成立した際に、各初期化条件に応じて初期化される領域の異なる４種類の初期化を行う。 In this embodiment, the main control unit 41 stores the data in the RAM 41c when the setting key switch 37 is turned on, when a RAM error occurs, when the BB ends, or when the setting key switch 37 is turned off. When not being destroyed, when five initialization conditions at the end of one game are satisfied, four types of initializations that are initialized in accordance with each initialization condition are performed.

初期化１は、起動時において設定キースイッチ３７がｏｎの状態であり、設定変更状態へ移行する場合において、その前に行う初期化、またはＲＡＭ異常エラー発生時に行う初期化であり、初期化１では、ＲＡＭ４１ｃの格納領域のうち、重要ワーク及び使用中スタック領域を除く全ての領域（未使用領域及び未使用スタック領域を含む）、すなわち非保存ワークから未使用スタック領域までの領域が初期化される。初期化２は、ＢＢ終了時に行う初期化であり、初期化２では、ＲＡＭ４１ｃの格納領域のうち、一般ワーク、未使用領域及び未使用スタック領域、すなわち一般ワークから未使用スタック領域までの領域が初期化される。初期化３は、起動時において設定キースイッチ３７がｏｆｆの状態であり、かつＲＡＭ４１ｃのデータが破壊されていない場合において行う初期化であり、初期化３では、非保存ワーク、未使用領域及び未使用スタック領域が初期化される。初期化４は、１ゲーム終了時に行う初期化であり、初期化４では、ＲＡＭ４１ｃの格納領域のうち、未使用領域及び未使用スタック領域が初期化される。 Initialization 1 is an initialization performed when the setting key switch 37 is turned on at the time of startup and transitions to a setting change state, or initialization performed when a RAM abnormality error occurs. In the storage area of the RAM 41c, all areas (including the unused area and the unused stack area) except for the important work and the used stack area, that is, the area from the unsaved work to the unused stack area are initialized. The Initialization 2 is initialization performed at the end of the BB. In initialization 2, there are general work, unused area, and unused stack area in the storage area of the RAM 41c, that is, areas from the general work to the unused stack area. It is initialized. Initialization 3 is an initialization performed when the setting key switch 37 is off at the time of startup and the data in the RAM 41c is not destroyed. In the initialization 3, the unsaved work, the unused area, and the The used stack area is initialized. Initialization 4 is initialization performed at the end of one game. In initialization 4, an unused area and an unused stack area in the storage area of the RAM 41c are initialized.

尚、本実施例では、初期化１を設定変更状態の移行前に行っているが、設定変更状態の終了時に行ったり、設定変更状態移行前、設定変更状態終了時の双方で行うようにしても良い。 In this embodiment, initialization 1 is performed before the change of the setting change state. However, the initialization 1 is performed at the end of the setting change state, or both before the change of the setting change state and at the end of the setting change state. Also good.

本実施例のスロットマシン１は、前述のように遊技状態（ＲＴ０〜５、ＲＢ、ＢＢ（ＲＢ））に応じて設定可能な賭数の規定数が定められており、遊技状態に応じて定められた規定数の賭数が設定されたことを条件にゲームを開始させることが可能となる。尚、本実施例では、遊技状態に応じた規定数の賭数が設定された時点で、入賞ラインＬＮが有効化される。 In the slot machine 1 of the present embodiment, as described above, the prescribed number of bets that can be set is determined according to the gaming state (RT0 to 5, RB, BB (RB)), and determined according to the gaming state. The game can be started on condition that the specified number of bets is set. In the present embodiment, the winning line LN is activated when a specified number of bets according to the gaming state are set.

本実施例のスロットマシン１は、全てのリール２Ｌ、２Ｃ、２Ｒが停止した際に、有効化された入賞ライン（本実施例の場合、常に全ての入賞ラインが有効化されるため、以下では、有効化された入賞ラインを単に入賞ラインと呼ぶ）上に役と呼ばれる図柄の組み合わせが揃うと入賞となる。役は、同一図柄の組み合わせであっても良いし、異なる図柄を含む組み合わせであっても良い。入賞となる役の種類は、遊技状態に応じて定められているが、大きく分けて、メダルの払い出しを伴う小役と、賭数の設定を必要とせずに次のゲームを開始可能となる再遊技役と、遊技者にとって有利な遊技状態への移行を伴う特別役と、がある。以下では、小役と再遊技役をまとめて一般役とも呼ぶ。遊技状態に応じて定められた各役の入賞が発生するためには、後述する内部抽選に当選して、当該役の当選フラグがＲＡＭ４１ｃに設定されている必要がある。 In the slot machine 1 of this embodiment, when all the reels 2L, 2C, 2R are stopped, the activated pay line (in the present embodiment, all the pay lines are always enabled. The activated winning line is simply referred to as a winning line), and a winning combination is obtained when a combination of symbols called “comb” is arranged. The combination may be a combination of the same symbols or a combination including different symbols. The type of winning combination is determined according to the game state, but it can be roughly divided into a small role with payout of medals and a replay that can start the next game without the need to set the number of bets. There are a game combination and a special combination with a transition to a game state advantageous to the player. Below, a small role and a re-playing role are collectively called a general role. In order for winning of each combination determined according to the gaming state to occur, it is necessary to win an internal lottery to be described later and set a winning flag of the combination in the RAM 41c.

尚、これら各役の当選フラグのうち、小役及び再遊技役の当選フラグは、当該フラグが設定されたゲームにおいてのみ有効とされ、次のゲームでは無効となるが、特別役の当選フラグは、当該フラグにより許容された役の組み合わせが揃うまで有効とされ、許容された役の組み合わせが揃ったゲームにおいて無効となる。すなわち特別役の当選フラグが一度当選すると、例え、当該フラグにより許容された役の組み合わせを揃えることができなかった場合にも、その当選フラグは無効とされずに、次のゲームへ持ち越されることとなる。 Of the winning flags for each of these combinations, the winning flag for the small role and the re-playing role is valid only in the game in which the flag is set, and is invalid in the next game. It is valid until the combination of combinations permitted by the flag is complete, and is invalid in a game having the combination of combinations permitted. In other words, once the winning flag for a special role is won, even if the combination of characters allowed by the flag cannot be aligned, the winning flag is not invalidated and is carried over to the next game. It becomes.

以下、本実施例の内部抽選について説明する。内部抽選は、上記した各役への入賞を許容するか否かを、全てのリール２Ｌ、２Ｃ、２Ｒの表示結果が導出表示される以前に（実際には、スタートスイッチ７の検出時）決定するものである。内部抽選では、まず、スタートスイッチ７の検出時に内部抽選用の乱数値（０〜６５５３５の整数）を取得する。詳しくは、乱数回路５０８ｂのチャネルＲＬ０により生成され、ＲＬ０ハードラッチ乱数値レジスタ０（ＲＬ０ＨＶ０）に格納されている値をＲＡＭ４１ｃに割り当てられた抽選用ワークに設定する。そして、遊技状態及び特別役の持ち越しの有無に応じて定められた各役について、抽選用ワークに格納された数値データと、現在の遊技状態及びＲＴの種類、賭数及び設定値に応じて定められた各役の判定値数に応じて行われる。 Hereinafter, the internal lottery of the present embodiment will be described. In the internal lottery, it is determined whether or not the above winning combination is permitted before the display results of all the reels 2L, 2C, and 2R are derived and displayed (actually, when the start switch 7 is detected). To do. In the internal lottery, first, a random value for internal lottery (an integer from 0 to 65535) is acquired when the start switch 7 is detected. Specifically, the value generated by the channel RL0 of the random number circuit 508b and stored in the RL0 hard latch random value register 0 (RL0HV0) is set as the lottery work assigned to the RAM 41c. Then, for each combination determined according to the gaming state and whether or not the special combination is carried over, it is determined according to the numerical data stored in the lottery work, the current gaming state and RT type, the number of bets and the set value. It is performed according to the number of judgment values for each combination.

尚、既に、図２４で説明したように、ＲＬ０ハードラッチ選択レジスタ０（ＲＬ０ＬＳ０）のビット２−０の設定内容によりいずれかの端子からの信号（ラッチ信号）に基づいて、乱数回路５０８ｂのチャネルＲＬ０のＲＬ０ハードラッチ乱数値レジスタ０（ＲＬ０ＨＶ０）に乱数値をラッチさせるかが設定されている。また、本実施例では、その設定された端子には、スタートスイッチ７からの検出信号がラッチ信号として入力されるようになっており、スタートスイッチ７が操作されたタイミングで乱数回路５０８ｂのチャネルＲＬ０におけるＲＬ０ハードラッチ乱数値レジスタ０（ＲＬ０ＨＶ０）に乱数値をラッチできるように構成されている。 As already described with reference to FIG. 24, the channel of the random number circuit 508b is based on the signal (latch signal) from either terminal according to the setting contents of bits 2-0 of the RL0 hard latch select register 0 (RL0LS0). Whether to latch the random number value in the RL0 hard latch random value register 0 (RL0HV0) of RL0 is set. In this embodiment, the detection signal from the start switch 7 is input to the set terminal as a latch signal, and the channel RL0 of the random number circuit 508b is operated at the timing when the start switch 7 is operated. The RL0 hard latch random number value register 0 (RL0HV0) in FIG.

内部抽選では、内部抽選の対象となる役、現在の遊技状態、現在のＲＴの種別及び設定値に対応して定められた判定値数を、内部抽選用の乱数値（抽選用ワークに格納された数値データ）に順次加算し、加算の結果がオーバーフローしたときに、当該役に当選したものと判定される。このため、判定値数の大小に応じた確率（判定値数／６５５３６）で役が当選することとなる。 In the internal lottery, the number of judgment values determined in accordance with the role that is the subject of the internal lottery, the current gaming state, the current RT type and the set value are stored in a random number for internal lottery (the lottery work) When the result of addition overflows, it is determined that the winning combination is won. For this reason, a winning combination will be won with a probability (number of determination values / 65536) according to the number of determination values.

そして、いずれかの役の当選が判定された場合には、当選が判定された役に対応する当選フラグをＲＡＭ４１ｃに割り当てられた内部当選フラグ格納ワークに設定する。内部当選フラグ格納ワークは、２バイトの格納領域にて構成されており、そのうちの上位バイトが、特別役の当選フラグが設定される特別役格納ワークとして割り当てられ、下位バイトが、一般役の当選フラグが設定される一般役格納ワークとして割り当てられている。詳しくは、特別役が当選した場合には、当該特別役が当選した旨を示す特別役の当選フラグを特別役格納ワークに設定し、一般役格納ワークに設定されている当選フラグをクリアする。また、一般役が当選した場合には、当該一般役が当選した旨を示す一般役の当選フラグを一般役格納ワークに設定する。尚、いずれの役及び役の組み合わせにも当選しなかった場合には、一般役格納ワークのみクリアする。 If a winning combination of any combination is determined, a winning flag corresponding to the combination determined to be winning is set in the internal winning flag storing work assigned to the RAM 41c. The internal winning flag storage work consists of a 2-byte storage area, of which the upper byte is assigned as the special role storing work in which the winning flag for the special role is set, and the lower byte is the winning of the general role It is assigned as a general role storage work for which a flag is set. Specifically, when a special combination is won, a special combination winning flag indicating that the special combination is won is set in the special combination storing work, and the winning flag set in the general combination storing work is cleared. When a general combination is won, a winning flag for the general combination indicating that the general combination is won is set in the general combination storing work. If no winning combination is selected, only the general winning combination work is cleared.

尚、本実施例の内部抽選では、抽選対象役の判定値数を内部抽選用の乱数値に順次加算し、加算の結果がオーバーフローしたときに、当該役に当選したものと判定される構成であるが、抽選対象役の判定値数を内部抽選用の乱数値から順次減算し、減算の結果がオーバーフローしたときに、当該役に当選したものと判定される構成としても良い。 In the internal lottery of the present embodiment, the number of determination values of the lottery object combination is sequentially added to the internal lottery random value, and when the addition result overflows, it is determined that the combination is won. However, the number of determination values of the lottery target combination may be sequentially subtracted from the internal lottery random value, and when the result of the subtraction overflows, it may be determined that the combination is won.

また、本実施例では、抽選対象役毎に当選と判定される判定値の数である判定値数を定めておくとともに、抽選対象役毎に判定値数を乱数値に順次加算（減算）し、オーバーフローした場合に、判定値数に対応する役の当選を判定する構成であるが、抽選対象役毎に当選と判定される乱数値の範囲を定めておくとともに、乱数値が属する範囲に対応する役の当選を判定する構成としても良い。 Further, in this embodiment, the number of determination values, which is the number of determination values determined to be winning, is determined for each lottery target role, and the number of determination values is sequentially added (subtracted) to the random number value for each lottery target role. In the case of overflow, the winning combination corresponding to the number of determination values is determined. However, for each lottery target role, a range of random values determined to be winning is determined, and the range to which the random value belongs It is good also as a structure which determines the winning of the role to perform.

次に、リール２Ｌ、２Ｃ、２Ｒの停止制御について説明する。 Next, stop control of the reels 2L, 2C, 2R will be described.

メイン制御部４１は、リールの回転が開始したとき、及びリールが停止し、かつ未だ回転中のリールが残っているときに、ＲＯＭ４１ｂＡに格納されているテーブルインデックス及びテーブル作成用データを参照して、回転中のリール別に停止制御テーブルを作成する。そして、ストップスイッチ８Ｌ、８Ｃ、８Ｒのうち、回転中のリールに対応するいずれかの操作が有効に検出されたときに、該当するリールの停止制御テーブルを参照し、参照した停止制御テーブルの滑りコマ数に基づいて、操作されたストップスイッチ８Ｌ、８Ｃ、８Ｒに対応するリール２Ｌ、２Ｃ、２Ｒの回転を停止させる制御を行う。 The main control unit 41 refers to the table index and the table creation data stored in the ROM 41bA when the rotation of the reel starts and when the reel stops and the reel that is still rotating still remains. A stop control table is created for each reel that is rotating. When any of the stop switches 8L, 8C, and 8R corresponding to the rotating reel is effectively detected, the stop control table of the corresponding reel is referred to and the slip of the referred stop control table is referred to. Based on the number of frames, control is performed to stop the rotation of the reels 2L, 2C, 2R corresponding to the operated stop switches 8L, 8C, 8R.

テーブルインデックスには、内部抽選による当選フラグの設定状態（以下、内部当選状態と呼ぶ）別に、テーブルインデックスを参照する際の基準アドレスから、テーブル作成用データが格納された領域の先頭アドレスを示すインデックスデータが格納されているアドレスまでの差分が登録されている。これにより内部当選状態に応じた差分を取得し、基準アドレスに対してその差分を加算することで該当するインデックスデータを取得することが可能となる。尚、役の当選状況が異なる場合でも、同一の制御が適用される場合においては、インデックスデータとして同一のアドレスが格納されており、このような場合には、同一のテーブル作成用データを参照して、停止制御テーブルが作成されることとなる。 In the table index, an index that indicates the start address of the area in which the data for table creation is stored, from the reference address when referring to the table index, according to the setting state of the winning flag by internal lottery (hereinafter referred to as the internal winning state) Differences up to the address where the data is stored are registered. As a result, a difference corresponding to the internal winning state is acquired, and the corresponding index data can be acquired by adding the difference to the reference address. Even when the winning combinations are different, when the same control is applied, the same address is stored as the index data. In such a case, the same table creation data is referred to. Thus, a stop control table is created.

テーブル作成用データは、停止操作位置に応じた滑りコマ数を示す停止制御テーブルと、リールの停止状況に応じて参照すべき停止制御テーブルのアドレスと、からなる。 The table creation data includes a stop control table indicating the number of sliding frames according to the stop operation position, and an address of the stop control table to be referred to according to the reel stop status.

リールの停止状況に応じて参照される停止制御テーブルは、全てのリールが回転しているか、左リールのみ停止しているか、中リールのみ停止しているか、右リールのみ停止しているか、左、中リールが停止しているか、左、右リールが停止しているか、中、右リールが停止しているか、によって異なる場合があり、更に、いずれかのリールが停止している状況においては、停止済みのリールの停止位置によっても異なる場合があるので、それぞれの状況について、参照すべき停止制御テーブルのアドレスが回転中のリール別に登録されており、テーブル作成用データの先頭アドレスに基づいて、それぞれの状況に応じて参照すべき停止制御テーブルのアドレスが特定可能とされ、この特定されたアドレスから、それぞれの状況に応じて必要な停止制御テーブルを特定できるようになっている。尚、リールの停止状況や停止済みのリールの停止位置が異なる場合でも、同一の停止制御テーブルが適用される場合においては、停止制御テーブルのアドレスとして同一のアドレスが登録されているものもあり、このような場合には、同一の停止制御テーブルが参照されることとなる。 The stop control table referred to according to the reel stop status is whether all reels are rotating, only the left reel is stopped, only the middle reel is stopped, only the right reel is stopped, It may vary depending on whether the middle reel is stopped, the left and right reels are stopped, the middle and right reels are stopped, and if any reel is stopped, stop Since there may be differences depending on the stop position of the reels already completed, the address of the stop control table to be referenced for each situation is registered for each rotating reel, and based on the top address of the table creation data, It is possible to specify the address of the stop control table that should be referred to according to the status of each, and it is necessary according to each status from this specified address. And to be able to identify the stop control table. Even when the reel stop status and the stopped position of the stopped reel are different, when the same stop control table is applied, the same address may be registered as the address of the stop control table. In such a case, the same stop control table is referred to.

停止制御テーブルは、停止操作が行われたタイミング別の滑りコマ数を特定可能なデータである。本実施例では、リールモータ３２Ｌ、３２Ｃ、３２Ｒに、３３６ステップ（０〜３３５）の周期で１周するステッピングモータを用いている。すなわちリールモータ３２Ｌ、３２Ｃ、３２Ｒを３３６ステップ駆動させることでリール２Ｌ、２Ｃ、２Ｒが１周することとなる。そして、リール１周に対して１６ステップ（１図柄が移動するステップ数）毎に分割した２１の領域（コマ）が定められており、これらの領域には、リール基準位置から０〜２０の領域番号が割り当てられている。一方、１リールに配列された図柄数も２１であり、各リールの図柄に対して、リール基準位置から０〜２０の図柄番号が割り当てられているので、０番図柄から２０番図柄に対して、それぞれ０〜２０の領域番号が順に割り当てられていることとなる。そして、停止制御テーブルには、領域番号別の滑りコマ数が所定のルールで圧縮して格納されており、停止制御テーブルを展開することによって領域番号別の滑りコマ数を取得できるようになっている。 The stop control table is data that can specify the number of sliding frames for each timing when the stop operation is performed. In the present embodiment, a stepping motor that makes one turn at a cycle of 336 steps (0 to 335) is used for the reel motors 32L, 32C, and 32R. That is, when the reel motors 32L, 32C, and 32R are driven in 336 steps, the reels 2L, 2C, and 2R make one round. Then, 21 areas (frames) divided every 16 steps (the number of steps that one symbol moves) are defined for one reel, and these areas are areas 0 to 20 from the reel reference position. A number is assigned. On the other hand, the number of symbols arranged on one reel is 21, and symbol numbers 0 to 20 from the reel reference position are assigned to symbols on each reel, so symbols 0 to 20 are assigned to each reel. , Area numbers 0 to 20 are assigned in order. In the stop control table, the number of sliding symbols for each area number is compressed and stored according to a predetermined rule, and the number of sliding symbols for each area number can be acquired by expanding the stop control table. Yes.

前述のようにテーブルインデックス及びテーブル作成用データを参照して作成される停止制御テーブルは、領域番号に対応して、各領域番号に対応する領域が停止基準位置（本実施例では、透視窓３の下段図柄の領域）に位置するタイミング（リール基準位置からのステップ数が各領域番号のステップ数の範囲に含まれるタイミング）でストップスイッチ８Ｌ、８Ｃ、８Ｒの操作が検出された場合の滑りコマ数がそれぞれ設定されたテーブルである。 As described above, the stop control table created by referring to the table index and the table creation data corresponds to the area number, and the area corresponding to each area number is the stop reference position (in this embodiment, the perspective window 3). Sliding frame when an operation of the stop switches 8L, 8C, 8R is detected at a timing (a timing in which the number of steps from the reel reference position is included in the range of the number of steps of each region number). It is a table with each number set.

次に、停止制御テーブルの作成手順について説明すると、まず、リール回転開始時においては、そのゲームの内部当選状態に応じたテーブル作成用データの先頭アドレスを取得する。具体的には、まずテーブルインデックスを参照し、内部当選状態に対応するインデックスデータを取得し、そして取得したインデックスデータに基づいてテーブル作成用データを特定し、特定したテーブル作成用データから全てのリールが回転中の状態に対応する各リールの停止制御テーブルのアドレスを取得し、取得したアドレスに格納されている各リールの停止制御テーブルを展開して全てのリールについて停止制御テーブルを作成する。 Next, the procedure for creating the stop control table will be described. First, at the start of reel rotation, the top address of the table creation data corresponding to the internal winning state of the game is acquired. Specifically, the table index is first referred to, index data corresponding to the internal winning state is obtained, table creation data is identified based on the obtained index data, and all reels are identified from the identified table creation data. The address of the stop control table for each reel corresponding to the state of rotation is acquired, and the stop control table for each reel stored at the acquired address is expanded to generate a stop control table for all reels.

また、いずれか１つのリールが停止したとき、またはいずれか２つのリールが停止したときには、リール回転開始時に取得したインデックスデータ、すなわちそのゲームの内部当選状態に応じたテーブル作成用データの先頭アドレスに基づいてテーブル作成用データを特定し、特定したテーブル作成用データから停止済みのリール及び当該リールの停止位置の領域番号に対応する未停止リールの停止制御テーブルのアドレスを取得し、取得したアドレスに格納されている各リールの停止制御テーブルを展開して未停止のリールについて停止制御テーブルを作成する。 Further, when any one reel stops or any two reels stop, the index data acquired at the start of reel rotation, that is, the top address of the table creation data corresponding to the internal winning state of the game The table creation data is identified based on the table creation data, and the stop control table address of the unreacted reel corresponding to the stopped reel and the area number of the stop position of the reel is obtained from the identified table creation data. The stop control table for each stored reel is expanded to create a stop control table for the unstopped reels.

次に、メイン制御部４１がストップスイッチ８Ｌ、８Ｃ、８Ｒのうち、回転中のリールに対応するいずれかの操作を有効に検出したときに、該当するリールに表示結果を導出させる際の制御について説明すると、ストップスイッチ８Ｌ、８Ｃ、８Ｒのうち、回転中のリールに対応するいずれかの操作を有効に検出すると、停止操作を検出した時点のリール基準位置からのステップ数に基づいて停止操作位置の領域番号を特定し、停止操作が検出されたリールの停止制御テーブルを参照し、特定した停止操作位置の領域番号に対応する滑りコマ数を取得する。そして、取得した滑りコマ数分リールを回転させて停止させる制御を行う。具体的には、停止操作を検出した時点のリール基準位置からのステップ数から、取得した滑りコマ数引き込んで停止させるまでのステップ数を算出し、算出したステップ数分リールを回転させて停止させる制御を行う。これにより、停止操作が検出された停止操作位置の領域番号に対応する領域から滑りコマ数分先の停止位置となる領域番号に対応する領域が停止基準位置（本実施例では、透視窓３の下段図柄の領域）に停止することとなる。 Next, when the main control unit 41 effectively detects any one of the stop switches 8L, 8C, and 8R corresponding to the rotating reel, the control when the display result is derived to the corresponding reel is described. To explain, when any operation corresponding to the rotating reel is detected effectively among the stop switches 8L, 8C, 8R, the stop operation position is based on the number of steps from the reel reference position when the stop operation is detected. The number of sliding symbols corresponding to the area number of the specified stop operation position is acquired by referring to the stop control table of the reel where the stop operation is detected. Then, control is performed to rotate and stop the reel by the number of acquired sliding frames. Specifically, from the number of steps from the reel reference position at the time when the stop operation is detected, the number of steps from the acquired number of sliding frames to the stop is calculated, and the reel is rotated and stopped by the calculated number of steps. Take control. As a result, the area corresponding to the area number that is the stop position ahead of the number of sliding frames from the area corresponding to the area number of the stop operation position where the stop operation is detected is the stop reference position (in this embodiment, the perspective window 3 It will stop in the lower symbol area).

本実施例のテーブルインデックスには、一の遊技状態における一の内部当選状態に対応するインデックスデータとして１つのアドレスのみが格納されており、更に、一のテーブル作成用データには、一のリールの停止状況（及び停止済みのリールの停止位置）に対応する停止制御テーブルの格納領域のアドレスとして１つのアドレスのみが格納されている。すなわち一の遊技状態における一の内部当選状態に対応するテーブル作成用データ、及びリールの停止状況（及び停止済みのリールの停止位置）に対応する停止制御テーブルが一意的に定められており、これらを参照して作成される停止制御テーブルも、一の遊技状態における一の内部当選状態、及びリールの停止状況（及び停止済みのリールの停止位置）に対して一意となる。このため、遊技状態、内部当選状態、リールの停止状況（及び停止済みのリールの停止位置）の全てが同一条件となった際に、同一の停止制御テーブル、すなわち同一の制御パターンに基づいてリールの停止制御が行われることとなる。 In the table index of this embodiment, only one address is stored as index data corresponding to one internal winning state in one gaming state, and further, one table creation data includes one reel. Only one address is stored as the address of the storage area of the stop control table corresponding to the stop status (and the stop position of the stopped reel). In other words, table creation data corresponding to one internal winning state in one gaming state and stop control tables corresponding to reel stop states (and stopped positions of stopped reels) are uniquely determined. The stop control table created with reference to is unique for one internal winning state in one gaming state and the reel stop status (and the stop position of the stopped reel). Therefore, when all of the gaming state, the internal winning state, and the reel stop status (and the stop position of the stopped reel) are the same, the reel is based on the same stop control table, that is, the same control pattern. The stop control is performed.

また、本実施例では、滑りコマ数として０〜４の値が定められており、停止操作を検出してから最大４コマ図柄を引き込んでリールを停止させることが可能である。すなわち停止操作を検出した停止操作位置を含め、最大５コマの範囲から図柄の停止位置を指定できるようになっている。また、１図柄分リールを移動させるのに１コマの移動が必要であるので、停止操作を検出してから最大４図柄を引き込んでリールを停止させることが可能であり、停止操作を検出した停止操作位置を含め、最大５図柄の範囲から図柄の停止位置を指定できることとなる。 Further, in this embodiment, a value of 0 to 4 is determined as the number of sliding frames, and the reel can be stopped by drawing a maximum of 4 symbols after detecting the stop operation. In other words, the stop position of the symbol can be designated from a range of a maximum of 5 frames including the stop operation position where the stop operation is detected. In addition, since it is necessary to move one frame to move the reel for one symbol, it is possible to stop the reel by pulling in a maximum of four symbols after detecting the stop operation. The symbol stop position can be designated from a range of up to five symbols including the operation position.

本実施例では、いずれかの役に当選している場合には、当選役を入賞ライン上に４コマの範囲で最大限引き込み、当選していない役が入賞ライン上に揃わないように引き込む滑りコマ数が定められた停止制御テーブルを作成し、リールの停止制御を行う一方、いずれの役にも当選していない場合には、いずれの役も揃わない滑りコマ数が定められた停止制御テーブルを作成し、リールの停止制御を行う。これにより、停止操作が行われた際に、入賞ライン上に最大４コマの引込範囲で当選している役を揃えて停止させることができれば、これを揃えて停止させる制御が行われ、当選していない役は、最大４コマの引込範囲で揃えずに停止させる制御が行われることとなる。 In this embodiment, when any of the winning combinations is won, the winning combination is drawn to the maximum in the range of 4 frames on the winning line, and the non-winning winning combination is drawn so that it is not aligned on the winning line. A stop control table with a defined number of frames is created and reel stop control is performed. If no winning combination is selected, a stop control table with a determined number of sliding symbols that do not have any combination And stop control of the reel. As a result, when a stop operation is performed, if the winning combination can be stopped on the winning line in the drawing range of up to 4 frames, the control is performed so that the winning combination is stopped. The combination that is not performed is stopped without being aligned in the drawing range of a maximum of 4 frames.

特別役が前ゲーム以前から持ち越されている状態で小役が当選した場合など、特別役と小役が同時に当選している場合には、当選した小役を入賞ラインに４コマの範囲で最大限に引き込むように滑りコマ数が定められているとともに、当選した小役を入賞ラインに最大４コマの範囲で引き込めない停止操作位置については、当選した特別役を入賞ラインに４コマの範囲で最大限に引き込むように滑りコマ数が定められた停止制御テーブルを作成し、リールの停止制御を行う。これにより、停止操作が行われた際に、入賞ライン上に最大４コマの引込範囲で当選している小役を揃えて停止させることができれば、これを揃えて停止させる制御が行われ、入賞ライン上に最大４コマの引込範囲で当選している小役を引き込めない場合には、入賞ライン上に最大４コマの引込範囲で当選している特別役を揃えて停止させることができれば、これを揃えて停止させる制御が行われ、当選していない役は、４コマの引込範囲で揃えずに停止させる制御が行われることとなる。すなわちこのような場合には、特別役よりも小役を入賞ライン上に揃える制御が優先され、小役を引き込めない場合にのみ、特別役を入賞させることが可能となる。尚、特別役と小役を同時に引き込める場合には、小役のみを引き込み、特別役と同時に小役が入賞ライン上に揃わないようになっている。 When a special role and a small role are elected at the same time, such as when a special role is elected while the special role has been carried over from before the previous game, the winning small role is the maximum in the range of 4 frames on the winning line. The number of sliding frames is fixed so that it can be drawn to the limit, and for the stop operation position where the selected small role cannot be drawn in the range of up to 4 frames in the winning line, the winning special role is in the range of 4 frames in the winning line Then, a stop control table in which the number of sliding frames is determined so as to be pulled in as much as possible is created, and reel stop control is performed. As a result, when a stop operation is performed, if it is possible to stop all the small roles that have been selected in the drawing range of up to 4 frames on the winning line and stop them, control is performed so that the winning combination is stopped. If you can't draw a small role that has been won in the drawing range of up to 4 frames on the line, if you can stop with a special role that has been won in the drawing range of up to 4 frames on the winning line, Control is performed to align and stop this, and the winning combination that has not been won is controlled to be stopped without being aligned in the 4-frame pull-in range. That is, in such a case, priority is given to the control for aligning the small combination on the winning line over the special combination, and the special combination can be won only when the small combination cannot be drawn. When a special combination and a small combination can be withdrawn at the same time, only the small combination is drawn in, and the small combination is not aligned on the winning line at the same time as the special combination.

尚、本実施例では、特別役が前ゲーム以前から持ち越されている状態で小役が当選した場合や新たに特別役と小役が同時に当選した場合など、特別役と小役が同時に当選している場合には、当選した特別役よりも当選した小役が優先され、小役が引き込めない場合のみ、特別役を入賞ライン上に揃える制御を行っているが、特別役と小役が同時に当選している場合に、小役よりも特別役を入賞ライン上に揃える制御が優先され、特別役を引き込めない場合にのみ、小役を入賞ライン上に揃える制御を行っても良い。 In this example, when a special role is elected while the special role has been carried over from before the previous game, or when a special role and a small role are simultaneously elected, the special role and the small role are won simultaneously. If the selected special role is given priority over the selected special role, the special role is controlled on the winning line only when the small role cannot be withdrawn. When winning simultaneously, priority is given to the control for aligning the special role on the winning line over the small role, and the control for aligning the small role on the winning line may be performed only when the special role cannot be drawn.

特別役が前ゲーム以前から持ち越されている状態で再遊技役が当選した場合など、特別役と再遊技役が同時に当選している場合には、停止操作が行われた際に、入賞ライン上に最大４コマの引込範囲で再遊技役の図柄を揃えて停止させる制御が行われる。尚、この場合、再遊技役を構成する図柄または同時当選する再遊技役を構成する図柄は、リール２Ｌ、２Ｃ、２Ｒのいずれについても５図柄以内、すなわち４コマ以内の間隔で配置されており、４コマの引込範囲で必ず任意の位置に停止させることができるので、特別役と再遊技役が同時に当選している場合には、遊技者によるストップスイッチ８Ｌ、８Ｃ、８Ｒの操作タイミングに関わらずに、必ず再遊技役が揃って入賞することとなる。すなわちこのような場合には、特別役よりも再遊技役を入賞ライン上に揃える制御が優先され、必ず再遊技役が入賞することとなる。尚、特別役と再遊技役を同時に引き込める場合には、再遊技役のみを引き込み、再遊技役と同時に特別役が入賞ライン上に揃わないようになっている。 If a special player and a replaying player are elected at the same time, such as when a replaying player is elected while the special role has been carried over from before the previous game, when the stop operation is performed, In addition, a control is performed in which the symbols of the re-gamer are aligned and stopped within a drawing range of up to 4 frames. In this case, the symbols constituting the re-gamer or the symbols constituting the re-gamer to be simultaneously elected are arranged at intervals of 5 symbols or less, that is, within 4 frames, for any of the reels 2L, 2C, and 2R. Since it can always be stopped at any position within the 4-frame pull-in range, if the special combination and the re-playing combination are elected at the same time, the timing of the operation of the stop switches 8L, 8C, 8R by the player Without fail, the re-playing role will always be won. That is, in such a case, the control for aligning the re-games on the winning line has priority over the special game, and the re-games will always win. In the case where the special combination and the re-playing combination can be withdrawn at the same time, only the re-playing combination is drawn in and the special combination is not arranged on the winning line simultaneously with the re-playing combination.

本実施例においてメイン制御部４１は、リール２Ｌ、２Ｃ、２Ｒの回転が開始した後、ストップスイッチ８Ｌ、８Ｃ、８Ｒの操作が検出されるまで、停止操作が未だ検出されていないリールの回転を継続し、ストップスイッチ８Ｌ、８Ｃ、８Ｒの操作が検出されたことを条件に、対応するリールに表示結果を停止させる制御を行うようになっている。尚、リール回転エラーの発生により、一時的にリールの回転が停止した場合でも、その後リール回転が再開した後、ストップスイッチ８Ｌ、８Ｃ、８Ｒの操作が検出されるまで、停止操作が未だ検出されていないリールの回転を継続し、ストップスイッチ８Ｌ、８Ｃ、８Ｒの操作が検出されたことを条件に、対応するリールに表示結果を停止させる制御を行うようになっている。 In this embodiment, after the rotation of the reels 2L, 2C, and 2R is started, the main control unit 41 rotates the reels for which the stop operation has not been detected yet until the operation of the stop switches 8L, 8C, and 8R is detected. Continuously, on the condition that the operation of the stop switches 8L, 8C, and 8R is detected, control is performed to stop the display result on the corresponding reel. Even if the reel rotation temporarily stops due to the occurrence of a reel rotation error, the stop operation is still detected until the operation of the stop switches 8L, 8C, and 8R is detected after the reel rotation is restarted. Control is performed to stop the display result of the corresponding reels on the condition that the rotation of the reels that have not been continued is continued and the operation of the stop switches 8L, 8C, and 8R is detected.

尚、本実施例では、ストップスイッチ８Ｌ、８Ｃ、８Ｒの操作が検出されたことを条件に、対応するリールに表示結果を停止させる制御を行うようになっているが、リールの回転が開始してから、予め定められた自動停止時間が経過した場合に、リールの停止操作がなされない場合でも、停止操作がなされたものとみなして自動的に各リールを停止させる自動停止制御を行うようにしても良い。この場合には、遊技者の操作を介さずにリールが停止することとなるため、例え、いずれかの役が当選している場合でもいずれの役も構成しない表示結果を導出させることが好ましい。 In this embodiment, control is performed to stop the display result on the corresponding reel on condition that the operation of the stop switches 8L, 8C, and 8R is detected. However, the rotation of the reel is started. When a predetermined automatic stop time has elapsed, even if the reel stop operation is not performed, it is assumed that the stop operation has been performed, and automatic stop control is performed to automatically stop each reel. May be. In this case, since the reels are stopped without the player's operation, it is preferable to derive a display result that does not constitute any combination even if any combination is won.

本実施例においてメイン制御部４１は、ゲームの開始後、リールの回転を開始させる毎にその時点、すなわちリールの回転を開始させた時点から経過した時間であるゲーム時間を計時するようになっており、１ゲームの終了後、メダルの投入等により規定数の賭数が設定され、ゲームの開始操作が有効となった状態でゲームの開始操作がされたときに、前のゲームのリール回転開始時点から計時を開始したゲーム時間が所定の規制時間（本実施例では４．１秒）以上であれば、すなわち前のゲームのリール回転開始時点から所定の規制時間が経過していれば、その時点で当該ゲームにおけるリールの回転を開始させる。 In the present embodiment, the main control unit 41 measures the game time, which is the time elapsed from the start of the reel rotation every time the reel starts rotating after the game starts. After a game is over, when a specified number of bets are set by inserting medals, etc., and the game start operation is enabled, the reel start of the previous game is started. If the game time that started timing from the time point is equal to or longer than a predetermined restriction time (4.1 seconds in this embodiment), that is, if the predetermined restriction time has elapsed since the reel rotation start time of the previous game, At that time, the reels in the game are started to rotate.

一方、１ゲームの終了後、メダルの投入等により規定数の賭数が設定され、ゲームの開始操作が有効となった状態でゲームの開始操作がされたときに、前のゲームのリール回転開始時点から計時を開始したゲーム時間が所定の規制時間未満であれば、すなわち前のゲームのリール回転開始時点から所定の規制時間が経過していなければ、その時点ではリールの回転を開始させず、前のゲームのリール回転開始時点から計時を開始したゲーム時間が所定の規制時間に到達するまで待機し、所定の規制時間に到達した時点で当該ゲームにおけるリールの回転を開始させる。 On the other hand, after the end of one game, when a predetermined number of bets are set by inserting medals, etc., and when the game start operation is enabled, the reel rotation of the previous game is started. If the game time that started timing from the time is less than the predetermined regulation time, that is, if the predetermined regulation time has not elapsed since the reel rotation start time of the previous game, the reel rotation is not started at that time, It waits until the game time that has started timing from the start of reel rotation of the previous game reaches a predetermined regulation time, and when the predetermined regulation time is reached, rotation of the reel in the game is started.

すなわちメイン制御部４１は、前のゲームにおけるリールの回転開始から所定の規制時間が経過していない場合には、この所定の規制時間が経過するまでゲームの進行を規制することで、１ゲームの最短時間が所定の規制時間以上となるようにゲームの進行を規制するようになっている。 That is, when the predetermined regulation time has not elapsed since the start of reel rotation in the previous game, the main control unit 41 regulates the progress of the game until the predetermined regulation time elapses. The progress of the game is regulated so that the shortest time is not less than a predetermined regulation time.

尚、本実施例では、前のゲームにおけるリールの回転開始から所定の規制時間が経過していない場合には、この所定の規制時間が経過するまでゲームの進行を規制することで、１ゲームの最短時間が所定の規制時間以上となるようにゲームの進行を規制する構成であるが、少なくとも１ゲームの最短時間が所定の規制時間以上となるようにゲームの進行を規制する構成であれば良く、１ゲームにおけるリールの回転開始以外の一のタイミング（例えば、ゲーム終了時など）からゲーム時間の計時を開始し、次のゲームにおける同じ一のタイミングまでに所定の規制時間が経過していれば遊技を進行可能とする一方、次のゲームにおける同じ一のタイミングまでに所定の規制時間が経過していなければ遊技を進行させず所定の規制時間が経過するまで待機し、所定の規制時間が経過した時点で遊技を進行可能とすることで、１ゲームの最短時間が所定の規制時間以上となるようにゲームの進行を規制する構成としても良い。 In this embodiment, if a predetermined regulation time has not elapsed since the start of reel rotation in the previous game, the progress of the game is regulated until the predetermined regulation time has elapsed, so that one game The configuration is such that the progress of the game is regulated so that the shortest time is not less than a predetermined regulation time. If the game time is counted from one timing other than the start of reel rotation in one game (for example, at the end of the game), and a predetermined regulation time has passed by the same one timing in the next game While the game is allowed to proceed, if the predetermined regulation time has not elapsed before the same timing in the next game, the game does not proceed and the predetermined regulation time elapses Until Wait, that it allows progressive game when a predetermined restriction time period has passed, it may be configured to one game shortest time regulates the progress of the game to a predetermined restriction time or more.

次に、メイン制御部４１がサブ制御部９１に対して送信するコマンドについて説明する。 Next, commands that the main control unit 41 transmits to the sub control unit 91 will be described.

本実施例では、メイン制御部４１がサブ制御部９１に対して、投入枚数コマンド、クレジットコマンド、内部当選コマンド、フリーズコマンド、リール回転開始コマンド、リール停止コマンド、入賞番号コマンド、払出開始コマンド、払出終了コマンド、復帰コマンド、遊技状態コマンド、待機コマンド、打止コマンド、エラーコマンド、設定コマンド、設定確認コマンド、ドアコマンド、操作検出コマンドを含む複数種類のコマンドを送信する。 In the present embodiment, the main control unit 41 sends to the sub-control unit 91 an inserted number command, a credit command, an internal winning command, a freeze command, a reel rotation start command, a reel stop command, a winning number command, a payout start command, a payout A plurality of types of commands including an end command, a return command, a gaming state command, a standby command, a stop command, an error command, a setting command, a setting confirmation command, a door command, and an operation detection command are transmitted.

これらコマンドは、コマンドの種類を示す１バイトの種類データとコマンドの内容を示す１バイトの拡張データとからなり、サブ制御部９１は、種類データからコマンドの種類を判別できるようになっている。 These commands consist of 1-byte type data indicating the command type and 1-byte extension data indicating the command content, and the sub-control unit 91 can determine the command type from the type data.

投入枚数コマンドは、メダルの投入枚数、すなわち賭数の設定に使用されたメダル枚数を特定可能なコマンドであり、ゲーム終了後（設定変更後）からゲーム開始までの状態であり、電断復帰時、または規定数の賭数が設定されていない状態においてメダルが投入されるか、ＭＡＸＢＥＴスイッチ６が操作されて賭数が設定されたときに送信される。また、投入枚数コマンドは、賭数の設定操作がなされたときに送信されるので、投入枚数コマンドを受信することで賭数の設定操作がなされたことを特定可能である。 The inserted number command is a command that can specify the number of inserted medals, that is, the number of medals used for setting the number of bets, and is a state from the end of the game (after changing the setting) to the start of the game. Or, when a prescribed number of bets is not set, a medal is inserted, or when the bet number is set by operating the MAXBET switch 6. The inserted number command is transmitted when the betting number setting operation is performed, so that it is possible to specify that the betting number setting operation has been performed by receiving the inserted number command.

クレジットコマンドは、クレジットとして記憶されているメダル枚数を特定可能なコマンドであり、ゲーム終了後（設定変更後）からゲーム開始までの状態であり、規定数の賭数が設定されている状態において、メダルが投入されてクレジットが加算されたときに送信される。 The credit command is a command that can specify the number of medals stored as credits, and is a state from the end of the game (after setting change) to the start of the game, and in a state where a predetermined number of bets is set, Sent when a medal is inserted and credits are added.

内部当選コマンドは、内部抽選結果を特定可能なコマンドであり、スタートスイッチ７が操作されてゲームが開始したときに送信される。また、内部当選コマンドは、スタートスイッチ７が操作されたときに送信されるので、内部当選コマンドを受信することでスタートスイッチ７が操作されたことを特定可能である。 The internal winning command is a command that can specify the internal lottery result, and is transmitted when the start switch 7 is operated to start the game. Further, since the internal winning command is transmitted when the start switch 7 is operated, it is possible to specify that the start switch 7 has been operated by receiving the internal winning command.

フリーズコマンドは、当該ゲームにおいて後述するフリーズ状態に制御するか否か、フリーズ状態に制御する場合にはその時期を特定可能なコマンドであり、内部当選コマンドの後に送信される。 The freeze command is a command that can specify whether or not to control the freeze state to be described later in the game, and when controlling to the freeze state, and is transmitted after the internal winning command.

リール回転開始コマンドは、後述のフリーズ状態に制御されないゲームにおいてリールの回転の開始を通知するコマンドであり、リール２Ｌ、２Ｃ、２Ｒの回転が開始されたときに送信される。 The reel rotation start command is a command for notifying the start of reel rotation in a game that is not controlled in the freeze state, which will be described later, and is transmitted when the rotation of the reels 2L, 2C, and 2R is started.

リール停止コマンドは、停止するリールが左リール、中リール、右リールのいずれかであるか、該当するリールの停止操作位置の領域番号、該当するリールの停止位置の領域番号、を特定可能なコマンドであり、各リールの停止操作に伴う停止制御が行われる毎に送信される。また、リール停止コマンドは、ストップスイッチ８Ｌ、８Ｃ、８Ｒが操作されたときに送信されるので、リール停止コマンドを受信することでストップスイッチ８Ｌ、８Ｃ、８Ｒが操作されたことを特定可能である。 The reel stop command is a command that can specify whether the reel to be stopped is the left reel, the middle reel, or the right reel, the area number of the corresponding reel stop operation position, and the area number of the corresponding reel stop position. And is transmitted each time stop control is performed in accordance with the stop operation of each reel. Since the reel stop command is transmitted when the stop switches 8L, 8C, and 8R are operated, it is possible to specify that the stop switches 8L, 8C, and 8R are operated by receiving the reel stop command. .

入賞番号コマンドは、入賞ラインＬＮに揃った図柄の組み合わせ、入賞の有無、並びに入賞の種類、入賞時のメダルの払出枚数を特定可能なコマンドであり、全リールが停止して入賞判定が行われた後に送信される。 The winning number command is a command that can specify the combination of symbols aligned on the winning line LN, whether or not a winning is received, the type of winning, and the number of medals to be paid out at the winning. Sent after.

払出開始コマンドは、メダルの払出開始を通知するコマンドであり、入賞やクレジット（賭数の設定に用いられたメダルを含む）の精算によるメダルの払出が開始されたときに送信される。また、払出終了コマンドは、メダルの払出終了を通知するコマンドであり、入賞及びクレジットの精算によるメダルの払出が終了したときに送信される。 The payout start command is a command for notifying the start of payout of medals, and is transmitted when the payout of medals is started by paying out a prize or credit (including medals used for setting the number of bets). The payout end command is a command for notifying the end of payout of medals, and is transmitted when the payout of medals by winning and winning a credit is completed.

復帰コマンドは、メイン制御部４１が電断前の制御状態に復帰した旨を示すコマンドであり、メイン制御部４１の起動時において電断前の制御状態に復帰した際に送信される。 The return command is a command indicating that the main control unit 41 has returned to the control state before the power interruption, and is transmitted when the main control unit 41 returns to the control state before the power interruption.

遊技状態コマンドは、現在の遊技状態（ＢＢ中、ＲＢ中、再遊技等）を特定可能なコマンドであり、電断復帰時またはゲームの終了時に送信される。 The gaming state command is a command that can specify the current gaming state (in BB, in RB, replaying, etc.), and is transmitted when power is restored or when the game ends.

待機コマンドは、待機状態へ移行する旨を示すコマンドであり、１ゲーム終了後、賭数が設定されずに一定時間経過して待機状態に移行するとき、クレジット（賭数の設定に用いられたメダルを含む）の精算によるメダルの払出が終了し、払出終了コマンドが送信された後に送信される。 The standby command is a command indicating a transition to the standby state, and after one game is over, a credit (which was used for setting the bet number) is set when the transition to the standby state is made after a predetermined time without setting the bet number. (Including medals) is sent out after the medal payout is completed and the payout end command is sent.

打止コマンドは、打止状態の発生または解除を示すコマンドであり、ＢＢ終了後、エンディング演出待ち時間が経過した時点で打止状態の発生を示す打止コマンドが送信され、リセット操作がなされて打止状態が解除された時点で、打止状態の解除を示す打止コマンドが送信される。 The stop command is a command indicating the occurrence or release of the stop state, and after the end of the BB, the stop command indicating the occurrence of the stop state is transmitted when the ending effect waiting time has elapsed, and the reset operation is performed. When the stop state is released, a stop command indicating the release of the stop state is transmitted.

エラーコマンドは、エラー状態の発生または解除、エラー状態の種類を示すコマンドであり、エラーが判定され、エラー状態に制御された時点でエラー状態の発生及びその種類を示すエラーコマンドが送信され、リセット操作がなされてエラー状態が解除された時点で、エラー状態の解除を示すエラーコマンドが送信される。 An error command is a command that indicates the occurrence or cancellation of an error condition and the type of error condition. When an error is determined and controlled to an error condition, an error command indicating the occurrence and type of the error condition is sent and reset. When the error state is canceled after the operation is performed, an error command indicating the cancellation of the error state is transmitted.

設定コマンドは、設定変更状態の開始または終了、設定変更後設定値を示すコマンドであり、設定変更状態に移行する時点で設定変更状態の開始を示す設定コマンドが送信され、設定変更状態の終了時に設定変更状態の終了及び設定変更後の設定値を示す設定コマンドが送信される。また、設定変更状態への移行に伴ってメイン制御部４１の制御状態が初期化されるため、設定開始を示す設定コマンドによりメイン制御部４１の制御状態が初期化されたことを特定可能である。 The setting command is a command indicating the start or end of the setting change state and the setting value after the setting change. At the time of transition to the setting change state, a setting command indicating the start of the setting change state is transmitted, and when the setting change state ends. A setting command indicating the end of the setting change state and the setting value after the setting change is transmitted. Further, since the control state of the main control unit 41 is initialized with the transition to the setting change state, it is possible to specify that the control state of the main control unit 41 has been initialized by a setting command indicating start of setting. .

設定確認コマンドは、設定確認状態の開始または終了を示すコマンドであり、設定確認状態に移行する際に設定確認開始を示す設定確認コマンドが送信され、設定確認状態の終了時に設定確認終了を示す設定確認コマンドが送信される。 The setting confirmation command is a command that indicates the start or end of the setting confirmation state. A setting confirmation command that indicates the start of setting confirmation is transmitted when entering the setting confirmation state, and the setting confirmation end is indicated when the setting confirmation state ends. A confirmation command is sent.

ドアコマンドは、ドア開放検出スイッチ２５の検出状態、すなわちｏｎ（開放状態）／ｏｆｆ（閉状態）を示すコマンドであり、電源投入時、１ゲーム終了時（ゲーム終了後、次のゲームの賭数の設定が開始可能となる前までの時点）、ドア開放検出スイッチ２５の検出状態が変化（ｏｎからｏｆｆ、ｏｆｆからｏｎ）した時に送信される。 The door command is a command indicating the detection state of the door opening detection switch 25, that is, on (open state) / off (closed state), when the power is turned on, at the end of one game (after the game is over, the bet number of the next game) Sent before the setting of ”can be started), and when the detection state of the door opening detection switch 25 changes (from on to off, from off to on).

操作検出コマンドは、操作スイッチ類（ＭＡＸＢＥＴスイッチ６、スタートスイッチ７、ストップスイッチ８Ｌ、８Ｃ、８Ｒ）の検出状態（ｏｎ／ｏｆｆ）を示すコマンドであり、定期的に送信される。 The operation detection command is a command indicating the detection state (on / off) of the operation switches (MAXBET switch 6, start switch 7, stop switches 8L, 8C, 8R), and is transmitted periodically.

これらコマンドのうちドアコマンド及び操作検出コマンド以外のコマンドは、基本処理において生成され、ＲＡＭ４１ｃに設けられたコマンドキューに一時格納され、前述したタイマ割込処理（メイン）のコマンド送信処理おいて送信される。 Of these commands, commands other than the door command and the operation detection command are generated in the basic process, temporarily stored in the command queue provided in the RAM 41c, and transmitted in the command transmission process of the timer interrupt process (main) described above. The

一方、ドアコマンドは、タイマ割込処理（メイン）のドア監視処理において生成され、ドアコマンド格納領域に格納される。ドアコマンド格納領域には、電源投入時または１ゲーム終了時にその時点のドア開放検出スイッチ２５の検出状態を示すドアコマンドが格納され、ドア開放検出スイッチ２５の検出状態が変化した時にその変化後の検出状態を示すドアコマンドが格納される。また、ドアコマンド格納領域に格納されたドアコマンドは、当該ドアコマンドが送信された後もクリアされることがなく、その後、新たに格納されるドアコマンドによって上書きされるようになっている。尚、電源投入時または１ゲーム終了時には、ドアコマンド格納領域に格納されているドアコマンドの送信を要求するドアコマンド送信要求１が設定され、ドアコマンド送信要求１が設定されているか、ドア開放検出スイッチ２５の検出状態が変化したときに、ＲＡＭ４１ｃに設けられたコマンドキューに一時格納され、その後のタイマ割込処理（メイン）のコマンド送信処理おいて送信される。 On the other hand, the door command is generated in the door monitoring process of the timer interrupt process (main) and stored in the door command storage area. The door command storage area stores a door command indicating the detection state of the door opening detection switch 25 at the time of power-on or at the end of one game, and when the detection state of the door opening detection switch 25 changes, A door command indicating the detection state is stored. Further, the door command stored in the door command storage area is not cleared even after the door command is transmitted, and is then overwritten by a newly stored door command. When the power is turned on or one game is finished, a door command transmission request 1 for requesting transmission of a door command stored in the door command storage area is set, and whether the door command transmission request 1 is set or whether the door is open is detected. When the detection state of the switch 25 changes, it is temporarily stored in the command queue provided in the RAM 41c and transmitted in the subsequent command transmission process of the timer interrupt process (main).

また、操作検出コマンドは、タイマ割込処理（メイン）のスイッチ入力判定処理においてに生成され、ＲＡＭ４１ｃに設けられたコマンドキューに一時格納され、その後のタイマ割込処理（メイン）のコマンド送信処理おいて送信される。 The operation detection command is generated in the switch input determination process of the timer interrupt process (main), temporarily stored in the command queue provided in the RAM 41c, and then the command transmission process of the timer interrupt process (main). And sent.

次に、メイン制御部４１が演出制御基板９０に対して送信するコマンドに基づいてサブ制御部９１が実行する演出の制御について説明する。 Next, the control of the effect performed by the sub control unit 91 based on the command transmitted from the main control unit 41 to the effect control board 90 will be described.

サブ制御部９１は、メイン制御部４１からのコマンドを受信した際に、コマンド受信割込処理を実行する。コマンド受信割込処理では、ＲＡＭ９１ｃに設けられた受信用バッファに、コマンド伝送ラインから取得したコマンドを格納する。 When the sub control unit 91 receives a command from the main control unit 41, the sub control unit 91 executes a command reception interrupt process. In the command reception interrupt process, the command acquired from the command transmission line is stored in the reception buffer provided in the RAM 91c.

受信用バッファには、最大で１６個のコマンドを格納可能な領域が設けられており、複数のコマンドを蓄積できるようになっている。 The reception buffer is provided with an area capable of storing a maximum of 16 commands so that a plurality of commands can be accumulated.

サブ制御部９１は、タイマ割込処理（サブ）において、受信用バッファに未処理のコマンドが格納されているか否かを判定し、未処理のコマンドが格納されている場合には、そのうち最も早い段階で受信したコマンドに基づいてＲＯＭ９１ｂに格納された制御パターンテーブルを参照し、制御パターンテーブルに登録された制御内容に基づいて液晶表示器５１、演出効果ＬＥＤ５２、スピーカ５３、５４、リールＬＥＤ５５等の各種演出装置の出力制御を行う。 In the timer interrupt process (sub), the sub-control unit 91 determines whether or not an unprocessed command is stored in the reception buffer. If an unprocessed command is stored, the sub-control unit 91 is the earliest. The control pattern table stored in the ROM 91b is referred to based on the command received in the stage, and the liquid crystal display 51, effect effect LED 52, speakers 53, 54, reel LED 55, etc. are controlled based on the control contents registered in the control pattern table. Performs output control of various rendering devices.

制御パターンテーブルには、複数種類の演出パターン毎に、コマンドの種類に対応する液晶表示器５１の表示パターン、演出効果ＬＥＤ５２の点灯態様、スピーカ５３、５４の出力態様、リールＬＥＤの点灯態様等、これら演出装置の制御パターンが登録されており、サブ制御部９１は、コマンドを受信した際に、制御パターンテーブルの当該ゲームにおいてＲＡＭ９１ｃに設定されている演出パターンに対応して登録された制御パターンのうち、受信したコマンドの種類に対応する制御パターンを参照し、当該制御パターンに基づいて演出装置の出力制御を行う。これにより演出パターン及び遊技の進行状況に応じた演出が実行されることとなる。 In the control pattern table, the display pattern of the liquid crystal display 51 corresponding to the type of command, the lighting mode of the lighting effect LED 52, the output mode of the speakers 53 and 54, the lighting mode of the reel LED, etc. Control patterns of these effect devices are registered, and when the sub-control unit 91 receives a command, the sub-control unit 91 stores the control patterns registered corresponding to the effect patterns set in the RAM 91c in the game of the control pattern table. Among these, the control pattern corresponding to the type of the received command is referred to, and the output control of the rendering device is performed based on the control pattern. Thereby, the production according to the production pattern and the progress of the game is executed.

尚、サブ制御部９１は、あるコマンドの受信を契機とする演出の実行中に、新たにコマンドを受信した場合には、実行中の制御パターンに基づく演出を中止し、新たに受信したコマンドに対応する制御パターンに基づく演出を実行するようになっている。すなわち演出が最後まで終了していない状態でも、新たにコマンドを受信すると、受信した新たなコマンドが新たな演出の契機となるコマンドではない場合を除いて実行していた演出はキャンセルされて新たなコマンドに基づく演出が実行されることとなる。 If the sub-control unit 91 receives a new command during execution of an effect triggered by the reception of a certain command, the sub-control unit 91 stops the effect based on the control pattern being executed, and changes to the newly received command. An effect based on the corresponding control pattern is executed. In other words, even if the production is not finished to the end, when a new command is received, the production that was being executed is canceled and a new command is received unless the received new command is not a command that triggers a new production. An effect based on the command is executed.

特に、本実施例では、演出の実行中に賭数の設定操作がなされたとき、すなわちサブ制御部９１が、賭数が設定された旨を示す投入枚数コマンドを受信したときに、実行中の演出を中止するようになっている。このため、遊技者が、演出を最後まで見るよりも次のゲームを進めたい場合には、演出がキャンセルされ、次のゲームを開始できるので、このような遊技者に対して煩わしい思いをさせることがない。また、演出の実行中にクレジットまたは賭数の精算操作がなされたとき、すなわちサブ制御部９１が、ゲームの終了を示す遊技状態コマンドを受信した後、ゲームの開始を示す内部当選コマンドを受信する前に、払出開始コマンドを受信した場合には、実行中の演出を中止するようになっている。クレジットや賭数の精算を行うのは、遊技を終了する場合であり、このような場合に実行中の演出を終了させることで、遊技を終了する意志があるのに、不要に演出が継続してしまわないようになっている。 In particular, in this embodiment, when the betting number setting operation is performed during the execution of the effect, that is, when the sub-control unit 91 receives the inserted number command indicating that the betting number is set, The production is to be canceled. For this reason, if the player wants to proceed to the next game rather than seeing the production to the end, the production is canceled and the next game can be started. There is no. Further, when a credit or betting amount adjustment operation is performed during the performance, that is, after the sub-control unit 91 receives a game state command indicating the end of the game, it receives an internal winning command indicating the start of the game. When the payout start command is received before, the effect being executed is stopped. Credits and bets are settled when the game is terminated. In such a case, by terminating the performance that is being executed, there is an intention to end the game, but the performance continues unnecessarily. It is designed not to be overwhelmed.

演出パターンは、内部当選コマンドを受信した際に、内部当選コマンドが示す内部抽選の結果に応じた選択率にて選択され、ＲＡＭ９１ｃに設定される。演出パターンの選択率は、ＲＯＭ９１ｂに格納された演出テーブルに登録されており、サブ制御部９１は、内部当選コマンドを受信した際に、内部当選コマンドが示す内部抽選の結果に応じて演出テーブルに登録されている選択率を参照し、その選択率に応じて複数種類の演出パターンからいずれかの演出パターンを選択し、選択した演出パターンを当該ゲームの演出パターンとしてＲＡＭ９１ｃに設定するようになっており、同じコマンドを受信しても内部当選コマンドの受信時に選択された演出パターンによって異なる制御パターンが選択されるため、結果として演出パターンによって異なる演出が行われることがある。 When the internal winning command is received, the effect pattern is selected at a selection rate corresponding to the result of the internal lottery indicated by the internal winning command, and is set in the RAM 91c. The selection rate of the effect pattern is registered in the effect table stored in the ROM 91b, and when the sub control unit 91 receives the internal winning command, the sub control unit 91 stores the effect pattern in the effect table according to the result of the internal lottery indicated by the internal winning command. With reference to the registered selection rate, one of the effect patterns is selected from a plurality of types of effect patterns according to the selection rate, and the selected effect pattern is set in the RAM 91c as the effect pattern of the game. Even if the same command is received, a different control pattern is selected depending on the effect pattern selected when the internal winning command is received. As a result, different effects may be performed depending on the effect pattern.

次に、メイン制御部４１の動作について説明する。まず、本実施例では、既に説明したように、ウオッチドッグタイマ（ＷＤＴ）５０６ｂからのタイムアウト信号やＩＡＴ回路５０６ａからのＩＡＴ信号が発生したときに、ユーザリセットを発生させるかシステムリセットを発生させるかを可能である（図１３参照）。図４７は、リセット設定（ＫＲＥＳ）での設定内容によるリセット動作の違いを説明するための説明図である。 Next, the operation of the main control unit 41 will be described. First, in this embodiment, as already described, whether a user reset or a system reset is generated when a time-out signal from the watchdog timer (WDT) 506b or an IAT signal from the IAT circuit 506a is generated. Is possible (see FIG. 13). FIG. 47 is an explanatory diagram for explaining a difference in the reset operation depending on the setting content in the reset setting (KRES).

まず、図４７（Ａ）を用いてウオッチドッグタイマ（ＷＤＴ）５０６ｂからのタイムアウト信号やＩＡＴ回路５０６ａからのＩＡＴ信号が発生したときにシステムリセットを発生させるように設定した場合について説明する。この場合、図４７（Ａ）に示すように、スロットマシン１に対して電源が投入され電力供給が開始されると、メイン制御部４１は、ＣＰＵコアを含む全ての内部回路を初期化するとともに、プログラム管理エリアの設定内容に従って、内部リセット動作の設定や乱数回路５０８ａ，５０８ｂの設定などメイン制御部４１の各種設定をハードウェア的に行う（ステップＳ１００１）。具体的には、プログラム管理エリアの図１３に示すリセット設定（ＫＲＥＳ）の設定内容に従って内部リセットの動作の設定を行ったり、プログラム管理エリアの図１４〜図１８に示す１６ビット乱数初期設定１（ＫＲＬ１）〜８ビット乱数初期設定２（ＫＲＳ２）の設定内容に従って乱数回路５０８ａ，５０８ｂの設定を行ったりする。尚、図４７（Ａ）に示す例では、メイン制御部４１は、プログラム管理エリアの設定内容に従って、内部リセット動作の設定としてシステムリセットを設定する。また、プログラム管理エリアの設定内容は予めスロットマシン１の製作時に製造メーカー（ユーザ）によって設定されているものとする。 First, a case where a system reset is set to occur when a time-out signal from the watchdog timer (WDT) 506b or an IAT signal from the IAT circuit 506a is generated will be described with reference to FIG. In this case, as shown in FIG. 47A, when the slot machine 1 is turned on and the power supply is started, the main control unit 41 initializes all internal circuits including the CPU core. Then, according to the setting contents of the program management area, various settings of the main control unit 41 such as setting of the internal reset operation and setting of the random number circuits 508a and 508b are performed by hardware (step S1001). Specifically, the internal reset operation is set in accordance with the setting contents of the reset setting (KRES) shown in FIG. 13 in the program management area, or the 16-bit random number initial setting 1 (shown in FIGS. 14 to 18 in the program management area). The random number circuits 508a and 508b are set according to the setting contents of KRL1) to 8-bit random number initial setting 2 (KRS2). In the example shown in FIG. 47A, the main control unit 41 sets the system reset as the setting of the internal reset operation according to the setting contents of the program management area. The setting contents of the program management area are set in advance by the manufacturer (user) when the slot machine 1 is manufactured.

メイン制御部４１の各種設定を完了すると、メイン制御部４１は、セキュリティモードに移行し、セキュリティチェックを実行する（ステップＳ１００２）。ステップＳ１００２で実行するセキュリティチェックでは、ユーザプログラムの認証を行う。具体的には、ユーザプログラムをもとに計算された認証コードが正しいか否か再計算を行う。そして、認証コードが正しければ、ステップＳ１００３に移行し、認証コードが正しくなければ、ＣＰＵ４１ａを停止する。尚、セキュリティモードに移行されるセキュリティモード時間は、既に説明したように、プログラム管理エリアの図１９に示すセキュリティ時間設定（ＫＳＥＳ）の設定内容に従って可変とされている。具体的には、プログラム管理エリアの図１９に示すセキュリティ時間設定（ＫＳＥＳ）の設定内容に従ってステップＳ１００１の設定が行われることによりセキュリティモード時間が設定される。尚、認証コードは、予めスロットマシン１の製作時の内蔵ＲＯＭ４１ｂへの書き込み時にスロットマシン１の製造メーカー（ユーザ）によってユーザプログラムとともに書き込まれているものとする。 When the various settings of the main control unit 41 are completed, the main control unit 41 shifts to the security mode and executes a security check (step S1002). In the security check executed in step S1002, the user program is authenticated. Specifically, it is recalculated whether the authentication code calculated based on the user program is correct. If the authentication code is correct, the process proceeds to step S1003. If the authentication code is not correct, the CPU 41a is stopped. As described above, the security mode time to be shifted to the security mode is variable according to the setting contents of the security time setting (KSES) shown in FIG. 19 of the program management area. Specifically, the security mode time is set by setting in step S1001 according to the setting contents of the security time setting (KSES) shown in FIG. 19 of the program management area. It is assumed that the authentication code is written in advance together with the user program by the manufacturer (user) of the slot machine 1 when writing into the built-in ROM 41b when the slot machine 1 is manufactured.

そして、セキュリティチェックを終了すると、メイン制御部４１は、ユーザモードに移行し、ユーザプログラムの実行を開始する。具体的には、後述する図４９の起動処理（メイン）や図５０に示すゲーム処理等の実行を開始する。 When the security check is finished, the main control unit 41 shifts to the user mode and starts executing the user program. Specifically, execution of a start-up process (main) in FIG. 49 described later, a game process shown in FIG. 50, and the like is started.

次いで、ユーザプログラムが実行されているときに、ウオッチドッグタイマ（ＷＤＴ）５０６ｂからのタイムアウト信号やＩＡＴ回路５０６ａからのＩＡＴ信号が発生したものとする。図４７（Ａ）に示す例では、ステップＳ１００１で内部リセット動作の設定としてシステムリセットが設定されていることから、タイムアウト信号やＩＡＴ信号の発生に基づいてシステムリセットが発生する。 Next, it is assumed that a timeout signal from the watchdog timer (WDT) 506b and an IAT signal from the IAT circuit 506a are generated while the user program is being executed. In the example shown in FIG. 47A, since the system reset is set as the setting of the internal reset operation in step S1001, the system reset is generated based on the generation of the timeout signal or the IAT signal.

そして、ステップＳ１００１と同様に、メイン制御部４１は、ＣＰＵコアを含む全ての内部回路を初期化するとともに、プログラム管理エリアの設定内容に従って、内部リセット動作の設定や乱数回路５０８ａ，５０８ｂの設定などメイン制御部４１の各種設定をハードウェア的に行う（ステップＳ１００５）。また、メイン制御部４１の各種設定を完了すると、ステップＳ１００２と同様に、メイン制御部４１は、セキュリティモードに移行し、セキュリティチェックを実行する（ステップＳ１００６）。 Then, as in step S1001, the main control unit 41 initializes all internal circuits including the CPU core, sets internal reset operation, sets random number circuits 508a and 508b, etc. according to the setting contents of the program management area. Various settings of the main control unit 41 are performed by hardware (step S1005). When various settings of the main control unit 41 are completed, the main control unit 41 shifts to a security mode and executes a security check (step S1006), as in step S1002.

そして、セキュリティチェックを終了すると、ステップＳ１００３と同様に、メイン制御部４１は、ユーザモードに移行し、ユーザプログラムの実行を開始する。具体的には、後述する図４９の起動処理（メイン）の実行を再び開始する。 When the security check is completed, the main control unit 41 shifts to the user mode and starts executing the user program as in step S1003. Specifically, the execution of the startup process (main) in FIG. 49 described later is started again.

以降、ウオッチドッグタイマ（ＷＤＴ）５０６ｂからのタイムアウト信号やＩＡＴ回路５０６ａからのＩＡＴ信号が発生するごとに、ステップＳ１００４〜Ｓ１００７の動作が実行される。尚、図４７（Ａ）において、ステップＳ１００１，Ｓ１００２の具体的な処理内容とステップＳ１００５，Ｓ１００６の具体的な処理内容とは同じである。 Thereafter, each time a time-out signal from the watchdog timer (WDT) 506b or an IAT signal from the IAT circuit 506a is generated, the operations in steps S1004 to S1007 are executed. In FIG. 47A, the specific processing contents of steps S1001 and S1002 and the specific processing contents of steps S1005 and S1006 are the same.

次に、図４７（Ｂ）を用いてウオッチドッグタイマ（ＷＤＴ）５０６ｂからのタイムアウト信号やＩＡＴ回路５０６ａからのＩＡＴ信号が発生したときにユーザリセットを発生させるように設定した場合について説明する。この場合、図４７（Ｂ）に示すように、スロットマシン１に対して電源が投入され電力供給が開始されると、メイン制御部４１は、ＣＰＵコアを含む全ての内部回路を初期化するとともに、プログラム管理エリアの設定内容に従って、内部リセット動作の設定や乱数回路５０８ａ，５０８ｂの設定などメイン制御部４１の各種設定をハードウェア的に行う（ステップＳ１０１１）。具体的には、プログラム管理エリアの図１３に示すリセット設定（ＫＲＥＳ）の設定内容に従って内部リセットの動作の設定を行ったり、プログラム管理エリアの図１４〜図１８に示す１６ビット乱数初期設定１（ＫＲＬ１）〜８ビット乱数初期設定２（ＫＲＳ２）の設定内容に従って乱数回路５０８ａ，５０８ｂの設定を行ったりする。尚、図４７（Ｂ）に示す例では、メイン制御部４１は、プログラム管理エリアの設定内容に従って、内部リセット動作の設定としてユーザリセットを設定する。また、プログラム管理エリアの設定内容は予めスロットマシン１の製作時に製造メーカー（ユーザ）によって設定されているものとする。 Next, a case where a user reset is set to occur when a time-out signal from the watchdog timer (WDT) 506b or an IAT signal from the IAT circuit 506a is generated will be described with reference to FIG. In this case, as shown in FIG. 47B, when the slot machine 1 is turned on and the power supply is started, the main control unit 41 initializes all internal circuits including the CPU core. Then, according to the setting contents of the program management area, various settings of the main control unit 41 such as setting of the internal reset operation and setting of the random number circuits 508a and 508b are performed by hardware (step S1011). Specifically, the internal reset operation is set in accordance with the setting contents of the reset setting (KRES) shown in FIG. 13 in the program management area, or the 16-bit random number initial setting 1 (shown in FIGS. 14 to 18 in the program management area). The random number circuits 508a and 508b are set according to the setting contents of KRL1) to 8-bit random number initial setting 2 (KRS2). In the example shown in FIG. 47B, the main control unit 41 sets the user reset as the setting of the internal reset operation according to the setting contents of the program management area. The setting contents of the program management area are set in advance by the manufacturer (user) when the slot machine 1 is manufactured.

メイン制御部４１の各種設定を完了すると、メイン制御部４１は、セキュリティモードに移行し、セキュリティチェックを実行する（ステップＳ１０１２）。ステップＳ１０１２で実行するセキュリティチェックでは、ユーザプログラムの認証を行う。具体的には、ユーザプログラムをもとに計算された認証コードが正しいか否か再計算を行う。そして、認証コードが正しければ、ステップＳ１０１３に移行し、認証コードが正しくなければ、ＣＰＵ４１ａを停止する。尚、セキュリティモードに移行されるセキュリティモード時間は、既に説明したように、プログラム管理エリアの図１９に示すセキュリティ時間設定（ＫＳＥＳ）の設定内容に従って可変とされている。具体的には、プログラム管理エリアの図１９に示すセキュリティ時間設定（ＫＳＥＳ）の設定内容に従ってステップＳ１０１１の設定が行われることによりセキュリティモード時間が設定される。尚、認証コードは、予めスロットマシン１の製作時の内蔵ＲＯＭ４１ｂへの書き込み時に製造メーカー（ユーザ）によってユーザプログラムとともに書き込まれているものとする。 When the various settings of the main control unit 41 are completed, the main control unit 41 shifts to the security mode and executes a security check (step S1012). In the security check executed in step S1012, the user program is authenticated. Specifically, it is recalculated whether the authentication code calculated based on the user program is correct. If the authentication code is correct, the process proceeds to step S1013. If the authentication code is not correct, the CPU 41a is stopped. As described above, the security mode time to be shifted to the security mode is variable according to the setting contents of the security time setting (KSES) shown in FIG. 19 of the program management area. Specifically, the security mode time is set by performing the setting in step S1011 according to the setting contents of the security time setting (KSES) shown in FIG. 19 of the program management area. It is assumed that the authentication code is written in advance together with the user program by the manufacturer (user) at the time of writing into the built-in ROM 41b when the slot machine 1 is manufactured.

そして、セキュリティチェックを終了すると、メイン制御部４１は、ユーザモードに移行し、ユーザプログラムの実行を開始する。具体的には、後述する図４９の起動処理（メイン）の実行を開始する。 When the security check is finished, the main control unit 41 shifts to the user mode and starts executing the user program. Specifically, execution of a startup process (main) in FIG. 49 described later is started.

次いで、ユーザプログラムが実行されているときに、ウオッチドッグタイマ（ＷＤＴ）５０６ｂからのタイムアウト信号やＩＡＴ回路５０６ａからのＩＡＴ信号が発生したものとする。図４７（Ｂ）に示す例では、ステップＳ１０１１で内部リセット動作の設定としてユーザリセットが設定されていることから、タイムアウト信号やＩＡＴ信号の発生に基づいてユーザリセットが発生する。 Next, it is assumed that a timeout signal from the watchdog timer (WDT) 506b and an IAT signal from the IAT circuit 506a are generated while the user program is being executed. In the example shown in FIG. 47B, the user reset is generated based on the generation of the timeout signal or the IAT signal because the user reset is set as the setting of the internal reset operation in step S1011.

ユーザリセットが発生した場合には、ステップＳ１０１１のメイン制御部４１の各種設定やステップＳ１０１２のセキュリティチェックは実行されず、メイン制御部４１の内部回路のうち、ＣＰＵコア、タイマ回路５０９、フリーランカウンタ回路５０７、演算回路５０５、パラレル入力ポート５１１、パラレル出力ポート５１３、シリアル通信回路５１２、及び割り込みコントローラ５１０などを初期化する。そして、そのままユーザプログラムの先頭のアドレスに戻り、ユーザプログラムの実行が先頭のアドレスから再び開始される（ステップＳ１０１５）。具体的には、後述する図４９の起動処理（メイン）の実行を再び開始する。 When a user reset occurs, the various settings of the main control unit 41 in step S1011 and the security check in step S1012 are not executed. Among the internal circuits of the main control unit 41, the CPU core, timer circuit 509, free run counter The circuit 507, the arithmetic circuit 505, the parallel input port 511, the parallel output port 513, the serial communication circuit 512, the interrupt controller 510, and the like are initialized. Then, it returns to the top address of the user program as it is, and the execution of the user program is started again from the top address (step S1015). Specifically, the execution of the startup process (main) in FIG. 49 described later is started again.

以降、ウオッチドッグタイマ（ＷＤＴ）５０６ｂからのタイムアウト信号やＩＡＴ回路５０６ａからのＩＡＴ信号が発生するごとに、ステップＳ１０１４〜Ｓ１０１５の動作が実行される。 Thereafter, each time the time-out signal from the watchdog timer (WDT) 506b or the IAT signal from the IAT circuit 506a is generated, the operations in steps S1014 to S1015 are executed.

また、本実施例では、メイン制御部４１は、起動時に内蔵レジスタを初期化する場合、その初期化する内蔵レジスタエリアの上位及び下位全てのアドレスを指定するのではなく、アドレスの下位のみを指定して内蔵レジスタの値を初期化することが可能である。 Further, in this embodiment, when initializing the internal register at the time of activation, the main control unit 41 does not specify all the upper and lower addresses of the internal register area to be initialized, but specifies only the lower address. Thus, the value of the built-in register can be initialized.

図４８（ａ）は、内蔵レジスタエリアを初期化する際にアドレスを指定する方法の例を示す説明図である。本実施例では、内蔵レジスタエリアは、ＦＥ００Ｈ〜ＦＥＦＦＨ領域に格納されるものとし、データ格納領域のアドレスの上位が必ずＦＥＨとなるものとする。また、メイン制御部４１は、データ格納領域の上位アドレスを固定値として格納しておくための専用のレジスタ（Ｑレジスタ）を備え、起動時において内蔵レジスタを初期化する前にＱレジスタには固定値ＦＥＨが設定されるものとする。 FIG. 48A is an explanatory diagram showing an example of a method for designating an address when initializing the built-in register area. In this embodiment, it is assumed that the built-in register area is stored in the FE00H to FEFFH areas, and the upper address of the data storage area is always FEH. The main control unit 41 also has a dedicated register (Q register) for storing the upper address of the data storage area as a fixed value, and is fixed to the Q register before initializing the built-in register at the time of startup. Assume that the value FEH is set.

図４８（ａ）に示す例では、初期化する内蔵レジスタエリアとしてアドレスＦＥ２０Ｈを指定する場合が示されている。この場合、Ｑレジスタを用いてデータの書き込みまたはデータの読み込みを行うためのコマンドＬＤＱを用いて、下位アドレス２０Ｈのみを指定して、データの書き込み動作を行う（具体的には、ＬＤＱ（２０Ｈ），Ａを実行する）。すると、ＣＰＵ４１ａは、データ格納領域の上位アドレスをＱレジスタに設定されている固定値からＦ０Ｈと特定するとともに、ＬＤＱ命令で指定された下位アドレス２０Ｈを特定し、上位及び下位を合わせたデータ格納領域のアドレスがＦＥ２０Ｈであると特定する。そして、ＣＰＵ４１ａは、特定したＦＥ２０Ｈに対応するデータ格納領域にレジスタＡに設定されているデータａを格納する。 In the example shown in FIG. 48A, the case where the address FE20H is designated as the internal register area to be initialized is shown. In this case, a data write operation is performed by designating only the lower address 20H using a command LDQ for performing data write or data read using the Q register (specifically, LDQ (20H)). , A). Then, the CPU 41a specifies the upper address of the data storage area as F0H from the fixed value set in the Q register, specifies the lower address 20H specified by the LDQ instruction, and combines the upper and lower data storage areas. Is specified to be FE20H. Then, the CPU 41a stores the data a set in the register A in the data storage area corresponding to the specified FE 20H.

また、メイン制御部４１は、ユーザプログラムの実行中に内蔵ＲＡＭ領域に格納されているデータを読み出す場合、そのデータが格納されている内蔵ＲＡＭ領域の上位及び下位全てのアドレスを指定するのではなく、アドレスの下位のみを指定してデータを読み出すことが可能である。 When the main control unit 41 reads data stored in the internal RAM area during execution of the user program, the main control unit 41 does not specify all upper and lower addresses of the internal RAM area in which the data is stored. It is possible to read data by designating only the lower part of the address.

図４８（ｂ）は、内蔵ＲＡＭ領域に格納されているデータを読み出す際にアドレスを指定する方法の例を示す説明図である。本実施例では、ユーザプログラムで参照されるデータは、内蔵ＲＡＭ領域のうちのＦ０００Ｈ〜Ｆ０ＦＦＨ領域に格納されるものとし、データ格納領域のアドレスの上位が必ずＦ０Ｈとなるものとする。また、メイン制御部４１は、起動時に内蔵レジスタを初期化した後、ＲＡＭアクセスが許可される前に、前述したＱレジスタ、すなわちデータ格納領域の上位アドレスを固定値として格納しておくための専用のレジスタに、固定値ＦＥＨが設定されるものとする。 FIG. 48B is an explanatory diagram showing an example of a method for designating an address when reading data stored in the internal RAM area. In this embodiment, data referred to by the user program is stored in the F000H to F0FFH areas of the built-in RAM area, and the upper address of the data storage area is always F0H. In addition, the main control unit 41 initializes the built-in register at the time of activation, and stores the above-described Q register, that is, the upper address of the data storage area as a fixed value before the RAM access is permitted. It is assumed that a fixed value FEH is set in this register.

図４８（ｂ）に示す例では、内蔵ＲＡＭ領域のアドレスＦ０２０Ｈに格納されているデータを読み出す場合が示されている。この場合、前述したＱレジスタを用いてデータの書き込みまたはデータの読み込みを行うためのコマンドＬＤＱを用いて、下位アドレス２０Ｈのみを指定して、データの読み出し動作を行う（具体的には、ＬＤＱＡ，（２０Ｈ）を実行する）。すると、ＣＰＵ４１ａは、データ格納領域の上位アドレスをＱレジスタに設定されている固定値からＦ０Ｈと特定するとともに、ＬＤＱ命令で指定された下位アドレス２０Ｈを特定し、上位及び下位を合わせたデータ格納領域のアドレスがＦ０２０Ｈであると特定する。そして、ＣＰＵ４１ａは、特定したＦ０２０Ｈに対応するデータ格納領域に格納されているデータａを読み出し、レジスタＡに格納する。 In the example shown in FIG. 48B, the case where data stored in the address F020H of the internal RAM area is read is shown. In this case, the data read operation is performed by designating only the lower address 20H by using the command LDQ for performing data writing or data reading using the Q register described above (specifically, LDQ A , (20H) is executed). Then, the CPU 41a specifies the upper address of the data storage area as F0H from the fixed value set in the Q register, specifies the lower address 20H specified by the LDQ instruction, and combines the upper and lower data storage areas. Is specified as F020H. Then, the CPU 41a reads the data a stored in the data storage area corresponding to the specified F020H and stores it in the register A.

尚、Ｑレジスタの値は、メイン制御部４１の起動時に、ユーザプログラムによってＦＥＨが設定され、その後、内蔵レジスタを初期化した後、ＲＡＭアクセスが許可される前に、再びユーザプログラムによってＦ０Ｈに変更される。尚、スロットマシン１に対して電源が投入され電力供給が開始されたときにハードウェア的に初期化されて初期値ＦＥＨに自動設定され、その後、内蔵レジスタを初期化した後にユーザプログラムによってＦ０Ｈに変更される構成としても良い。 The value of the Q register is set to FEH by the user program when the main control unit 41 is started. After that, the built-in register is initialized and then changed to F0H by the user program before the RAM access is permitted. Is done. When power is supplied to the slot machine 1 and power supply is started, it is initialized by hardware and automatically set to the initial value FEH. After that, the internal register is initialized and then set to F0H by the user program. It is good also as a structure changed.

また、Ｑレジスタの初期値設定は、スロットマシン１に対して電源が投入され電力供給が開始されたときに行うハードウェア的な自動設定のみでも良いし、ユーザプログラムの開始時に実行されるユーザプログラムによる設定のみでも良い。 The initial value of the Q register may be set only by hardware automatic setting performed when power is supplied to the slot machine 1 and power supply is started, or a user program executed at the start of the user program Only the setting by may be used.

次に、メイン制御部４１がシステムチェックを実行した後、ユーザモードに移行した後にユーザプログラムに従って実行する処理を説明する。ユーザモードに移行すると、メイン制御部４１は、起動処理（メイン）の実行を開始する。 Next, a process executed according to the user program after the main control unit 41 executes the system check and then shifts to the user mode will be described. When the mode is shifted to the user mode, the main control unit 41 starts executing the start process (main).

図４９は、メイン制御部４１が実行する起動処理（メイン）の制御内容を示すフローチャートである。 FIG. 49 is a flowchart showing the control content of the startup process (main) executed by the main control unit 41.

起動処理（メイン）では、まず割込を禁止に設定し（Ｓａ１）、パラレル出力ポート５１３を初期化した後（Ｓａ２）、Ｑレジスタに、内蔵レジスタエリアの上位アドレスであるＦＥＨを設定し（Ｓａ３）、内蔵レジスタを初期化する（Ｓａ４）。次いで電断検出回路４８からの電圧低下信号が検出されているか否か、すなわち電圧が不安定な状態か否かを判定し（Ｓａ５）、電圧低下信号が検出されている場合には、電圧低下信号が検出されなくなるまで待機する。 In the startup process (main), interrupts are first disabled (Sa1), the parallel output port 513 is initialized (Sa2), and the FEH that is the upper address of the built-in register area is set in the Q register (Sa3). ), The internal register is initialized (Sa4). Next, it is determined whether or not the voltage drop signal from the power interruption detection circuit 48 is detected, that is, whether or not the voltage is unstable (Sa5). If the voltage drop signal is detected, the voltage drop is detected. Wait until no signal is detected.

Ｓａ５のステップにおいて電圧低下信号が検出されない場合には、割込発生時に実行するプログラムのアドレスをＩレジスタに設定し（Ｓａ６）、ＲＡＭ４１ｃへのアクセスを許可し（Ｓａ７）、スタックポインタを設定し（Ｓａ８）、Ｑレジスタの値を内蔵ＲＡＭ領域の上位アドレスであるＦ０Ｈに変更する（Ｓａ９）。すなわちＲＡＭ４１ｃへのアクセスを許可したタイミングでＱレジスタに内蔵ＲＡＭ領域の上位アドレスであるＦ０Ｈが設定される。 If a voltage drop signal is not detected in step Sa5, the address of the program to be executed when an interrupt occurs is set in the I register (Sa6), access to the RAM 41c is permitted (Sa7), and the stack pointer is set ( Sa8), the value of the Q register is changed to F0H which is the upper address of the internal RAM area (Sa9). That is, F0H, which is the upper address of the built-in RAM area, is set in the Q register at the timing when access to the RAM 41c is permitted.

次いで、ＲＡＭ４１ｃの全ての格納領域（未使用領域及び未使用スタック領域を含む）のＲＡＭパリティを計算し（Ｓａ１０）、ＲＡＭパリティが０か否かを判定する（Ｓａ１１）。正常に電断割込処理（メイン）が行われていれば、ＲＡＭパリティが０になるはずであり、Ｓａ８のステップにおいてＲＡＭパリティが０でなければ、ＲＡＭ４１ｃに格納されているデータが正常ではなく、この場合には、Ｓａ１５のステップに進む。 Next, the RAM parity of all the storage areas (including the unused area and the unused stack area) of the RAM 41c is calculated (Sa10), and it is determined whether or not the RAM parity is 0 (Sa11). If the power interruption interrupt processing (main) is normally performed, the RAM parity should be 0. If the RAM parity is not 0 in the step of Sa8, the data stored in the RAM 41c is not normal. In this case, the process proceeds to step Sa15.

一方、Ｓａ１１のステップにおいてＲＡＭパリティが０であれば、更に破壊診断用データが正常か否かを判定する（Ｓａ１２）。正常に電断割込処理（メイン）が行われていれば、破壊診断用データが設定されているはずであり、Ｓａ１２のステップにおいて破壊診断用データが正常でない場合（破壊診断用データが電断時に格納される５Ａ（Ｈ）以外の場合）にも、ＲＡＭ４１ｃのデータが正常ではないので、Ｓａ１５のステップに進む。 On the other hand, if the RAM parity is 0 in step Sa11, it is further determined whether or not the destructive diagnosis data is normal (Sa12). If power interruption interrupt processing (main) is performed normally, the data for destruction diagnosis should be set. If the data for destruction diagnosis is not normal in step Sa12 (data for destruction diagnosis is power interruption) Since the data in the RAM 41c is not normal also in cases other than 5A (H) stored sometimes, the process proceeds to step Sa15.

Ｓａ１２のステップにおいて破壊診断用データが正常であると判定した場合には、ＲＡＭ４１ｃのデータは正常であるので、破壊診断用データをクリアし（Ｓａ１３）、ＲＡＭ４１ｃのデータが正常である旨を示すＲＡＭ正常フラグをＲＡＭ４１ｃに設定し（Ｓａ１４）、Ｓａ１５のステップに進む。 If it is determined in step Sa12 that the destructive diagnosis data is normal, the data in the RAM 41c is normal, so the destructive diagnosis data is cleared (Sa13), and the RAM 41c indicates that the data is normal. A normal flag is set in the RAM 41c (Sa14), and the process proceeds to step Sa15.

Ｓａ１５のステップでは、設定キースイッチ３７がｏｎか否かを判定し、設定キースイッチ３７がｏｎであれば、ＲＡＭ４１ｃの格納領域のうち、使用中スタック領域を除く全ての格納領域を初期化する初期化１を実行した後（Ｓａ１６）、割込を許可し（Ｓａ１７）、設定開始を示す設定コマンドをコマンドキューに設定する（Ｓａ１８）。Ｓａ１８のステップにおいて設定された設定コマンドは、その後のタイマ割込処理（メイン）のコマンド送信処理にてサブ制御部９１に対して送信される。 In step Sa15, it is determined whether or not the setting key switch 37 is on. If the setting key switch 37 is on, an initializing process for initializing all storage areas of the RAM 41c except for the used stack area is performed. After executing the conversion 1 (Sa16), the interrupt is permitted (Sa17), and a setting command indicating start of setting is set in the command queue (Sa18). The setting command set in step Sa18 is transmitted to the sub-control unit 91 in the subsequent command transmission process of the timer interrupt process (main).

Ｓａ１８のステップの後、設定値を変更可能な設定変更状態に制御される設定変更処理に移行し（Ｓａ１９）、新たに設定値が設定されることにより設定変更処理が終了した後、設定終了を示す設定コマンドをコマンドキューに設定し（Ｓａ２０）、ゲーム処理に移行する。Ｓａ２０のステップにおいて設定された設定コマンドは、その後のタイマ割込処理（メイン）のコマンド送信処理にてサブ制御部９１に対して送信される。 After the step of Sa18, the process shifts to a setting change process controlled to a setting change state in which the setting value can be changed (Sa19). After the setting changing process is completed by setting a new setting value, the setting is terminated. The setting command shown is set in the command queue (Sa20), and the process proceeds to game processing. The setting command set in step Sa20 is transmitted to the sub-control unit 91 in the subsequent command transmission process of the timer interrupt process (main).

Ｓａ１５のステップにおいて設定キースイッチ３７がｏｆｆであれば、ＲＡＭ正常フラグの設定の有無に基づいてＲＡＭ４１ｃのデータが正常か否かを判定し（Ｓａ２１）、ＲＡＭ４１ｃのデータが正常でないと判定された場合には、Ｓａ１６と同様の初期化１を実行してＲＡＭ４１ｃの格納領域のうち、使用中スタック領域を除く全ての格納領域を初期化し（Ｓａ２２）、割込を許可する（Ｓａ２３）。そして、ＲＡＭ異常を示すエラーコードを設定し（Ｓａ２４）、ＲＡＭ異常を示すエラーコマンドをコマンドキューに設定し（Ｓａ２５）、エラー処理、すなわちＲＡＭ異常エラー状態に移行する。Ｓａ２５のステップにおいて設定されたエラーコマンドは、その後のタイマ割込処理（メイン）のコマンド送信処理にてサブ制御部９１に対して送信される。また、ＲＡＭ異常エラーは、通常のエラーと異なり、新たに設定値が設定されるまでゲームを進行可能な状態には復帰することがない。 If the setting key switch 37 is off in step Sa15, it is determined whether or not the data in the RAM 41c is normal based on whether or not the RAM normal flag is set (Sa21), and the data in the RAM 41c is determined not to be normal. The initialization 1 similar to Sa16 is executed to initialize all the storage areas except the used stack area in the storage area of the RAM 41c (Sa22), and interrupts are permitted (Sa23). Then, an error code indicating a RAM abnormality is set (Sa24), an error command indicating a RAM abnormality is set in the command queue (Sa25), and an error process, that is, a RAM abnormality error state is entered. The error command set in step Sa25 is transmitted to the sub-control unit 91 in the subsequent command transmission process of the timer interrupt process (main). Also, unlike a normal error, a RAM abnormality error does not return to a state in which the game can proceed until a new set value is set.

Ｓａ２１のステップにおいてＲＡＭ４１ｃのデータが正常であると判定された場合には、ＲＡＭ４１ｃの非保存ワーク、未使用領域及び未使用スタック領域を初期化する初期化３を行った後（Ｓａ２６）、スタックポインタを電断前の状態に復帰し（Ｓａ２７）、復帰コマンドをコマンドキューに設定する（Ｓａ２８）。Ｓａ２８のステップにおいて設定された復帰コマンドは、その後のタイマ割込処理（メイン）のコマンド送信処理にてサブ制御部９１に対して送信される。次いで、パラレル入力ポート５１１に入力された各種スイッチ類等の検出信号の入力状態が格納される入力バッファを初期化し（Ｓａ２９）、パラレル出力ポート５１３の出力状態を電断前の状態に復帰し（Ｓａ３０）、各レジスタを電断前の状態、すなわちスタックに保存されている状態に復帰し（Ｓａ３１）、割込を許可して（Ｓａ３２）、電断前の最後に実行していた処理に戻る。 If it is determined in step Sa21 that the data in the RAM 41c is normal, the stack pointer is initialized after performing initialization 3 for initializing the non-saved work, the unused area, and the unused stack area in the RAM 41c (Sa26). Is restored to the state before power interruption (Sa27), and the return command is set in the command queue (Sa28). The return command set in step Sa <b> 28 is transmitted to the sub-control unit 91 in the subsequent command transmission process of the timer interrupt process (main). Next, the input buffer for storing the input state of detection signals such as various switches input to the parallel input port 511 is initialized (Sa29), and the output state of the parallel output port 513 is returned to the state before power interruption ( Sa30), each register is restored to the state before the power interruption, that is, the state saved in the stack (Sa31), the interrupt is permitted (Sa32), and the process executed at the end before the power interruption is returned to. .

図５０は、メイン制御部４１が実行するゲーム処理の制御内容を示すフローチャートである。 FIG. 50 is a flowchart showing the control contents of the game process executed by the main control unit 41.

ゲーム処理では、ＢＥＴ処理（Ｓｄ１）、内部抽選処理（Ｓｄ２）、リール回転処理（Ｓｄ３）、入賞判定処理（Ｓｄ４）、払出処理（Ｓｄ５）、ゲーム終了時処理（Ｓｄ６）を順に実行し、ゲーム終了時処理が終了すると、再びＢＥＴ処理に戻る。 In the game process, a BET process (Sd1), an internal lottery process (Sd2), a reel rotation process (Sd3), a winning determination process (Sd4), a payout process (Sd5), and a game end process (Sd6) are sequentially executed. When the end-time process ends, the process returns to the BET process again.

Ｓｄ１のステップにおけるＢＥＴ処理では、賭数を設定可能な状態で待機し、遊技状態に応じた規定数の賭数が設定され、スタートスイッチ７が操作された時点でゲームを開始させる処理を実行する。 In the BET process in the step of Sd1, the process waits in a state where a bet number can be set, and a process for starting a game when a specified number of bets is set according to the gaming state and the start switch 7 is operated is executed. .

Ｓｄ２のステップにおける内部抽選処理では、Ｓｄ１のステップにおけるスタートスイッチ７の検出時にラッチされた内部抽選用の乱数値に基づいて上記した各役への入賞を許容するかどうかを決定する処理を行う。この内部抽選処理では、それぞれの抽選結果に基づいて、ＲＡＭ４１ｃに当選フラグが設定される。 In the internal lottery process in the step of Sd2, a process is performed for determining whether or not winning in each of the above-mentioned winning combinations is allowed based on the internal lottery random value latched when the start switch 7 is detected in the step of Sd1. In this internal lottery process, a winning flag is set in the RAM 41c based on the respective lottery results.

Ｓｄ３のステップにおけるリール回転処理では、各リール２Ｌ、２Ｃ、２Ｒを回転させる処理、遊技者によるストップスイッチ８Ｌ、８Ｃ、８Ｒの操作が検出されたことに応じて対応するリール２Ｌ、２Ｃ、２Ｒの回転を停止させる処理を実行する。 In the reel rotation process in the step of Sd3, the process of rotating each reel 2L, 2C, 2R and the operation of the corresponding reel 2L, 2C, 2R in response to the operation of the stop switch 8L, 8C, 8R detected by the player are detected. A process for stopping the rotation is executed.

Ｓｄ４のステップにおける入賞判定処理では、Ｓｄ３のステップにおいて全てのリール２Ｌ、２Ｃ、２Ｒの回転が停止したと判定した時点で、各リール２Ｌ、２Ｃ、２Ｒに導出された表示結果に応じて入賞が発生したか否かを判定する処理を実行する。 In the winning determination process in the step Sd4, when it is determined in the step Sd3 that the rotation of all the reels 2L, 2C, and 2R is stopped, the winning is determined according to the display result derived for each reel 2L, 2C, and 2R. A process of determining whether or not it has occurred is executed.

Ｓｄ５のステップにおける払出処理では、Ｓｄ４のステップにおいて入賞の発生が判定された場合に、その入賞に応じた払出枚数に基づきクレジットの加算並びにメダルの払出等の処理を行う。 In the payout process in step Sd5, when it is determined that a prize is generated in step Sd4, processing such as addition of credits and payout of medals is performed based on the number of payouts according to the win.

Ｓｄ６のステップにおけるゲーム終了時処理では、次のゲームに備えて遊技状態を設定する処理を実行する。 In the game end process in the step of Sd6, a process of setting a gaming state in preparation for the next game is executed.

また、ゲーム処理では、ゲームの進行制御に応じてコマンドをコマンドキューに設定することで、その後のタイマ割込処理（メイン）のコマンド送信処理にてサブ制御部９１に送信されるようになっている。 In the game process, a command is set in the command queue in accordance with the progress control of the game, and is transmitted to the sub-control unit 91 in the subsequent command transmission process of the timer interrupt process (main). Yes.

図５１は、メイン制御部４１がＳｄ１のステップにおいて実行するＢＥＴ処理においてゲームを開始可能な状態でスタートスイッチ７の操作、すなわちスタートスイッチ７のｏｆｆからｏｎへの変化が検出されたときに実行する乱数取得処理の制御内容を示すフローチャートである。 FIG. 51 is executed when an operation of the start switch 7, that is, a change of the start switch 7 from off to on is detected in a state where the game can be started in the BET process executed in the step Sd1 by the main control unit 41. It is a flowchart which shows the control content of a random number acquisition process.

乱数取得処理ではまず、割込を禁止に設定する（Ｓｅ１）、これによりゲームを開始可能な状態でスタートスイッチ７が操作されたにも関わらず、当該スタートスイッチ７の検出信号の入力に伴いラッチされた乱数値が取得されずに電断処理（メイン）が実行されることで、電断復帰時に乱数値が取得されていないにも関わらず、ゲームが開始してしまうことを防止する。 In the random number acquisition process, interrupts are first set to be prohibited (Se1), and the start switch 7 is thus operated in a state where the game can be started. By executing the power interruption process (main) without acquiring the random number value that has been acquired, it is possible to prevent the game from starting even though the random number value has not been acquired at the time of power recovery.

次いで、他のスイッチがｏｎの状態か否かを判定し（Ｓｅ２）、いずれかのスイッチがｏｎの状態であれば割込を許可して（Ｓｅ４）、ＢＥＴ処理におけるスタートスイッチ７の操作の検出待ちの状態に戻る。 Next, it is determined whether or not another switch is on (Se2). If any switch is on, interrupt is permitted (Se4), and the operation of the start switch 7 in the BET process is detected. Return to the waiting state.

Ｓｅ２のステップにおいて他のスイッチがいずれもｏｎの状態でなければさらにＲＡＭ４１ｃに設定された賭数の規定数を参照し、ＲＡＭ４１ｃに割り当てられたＢＥＴカウンタの値が規定数であるか、すなわちゲームの開始条件となる賭数が設定されているか否かを判定する（Ｓｅ３）。 If none of the other switches are on in the step of Se2, the specified number of bets set in the RAM 41c is further referred to, and whether the value of the BET counter assigned to the RAM 41c is the specified number, that is, the game It is determined whether or not the number of bets serving as a start condition is set (Se3).

Ｓｅ３のステップにおいてＢＥＴカウンタの値が規定数でなければ、割込を許可して（Ｓｅ４）、ＢＥＴ処理におけるスタートスイッチ７の操作の検出待ちの状態に戻る。 If the value of the BET counter is not the specified number in the step of Se3, the interruption is permitted (Se4) and the process returns to the state of waiting for the detection of the operation of the start switch 7 in the BET process.

Ｓｅ３のステップにおいてＢＥＴカウンタの値が規定数であれば、乱数異常が検出されているか否かを判定する（Ｓｅ５）。 If the value of the BET counter is a specified number in the step of Se3, it is determined whether or not a random number abnormality is detected (Se5).

メイン制御部４１は、乱数回路５０８ｂの動作異常（外部クロック周波数異常及び更新異常）を検出する機能を備えており、外部クロック周波数異常が検出された場合には、内部情報レジスタ（ＣＩＦ）のビット３に“１”がセットされ、更新状態の異常が検出された場合には、内部情報レジスタ（ＣＩＦ）のビット７〜４のうちの対応するビットに“１”がセットされるようになっている。このため、Ｓｅ５のステップでは、内部情報レジスタ（ＣＩＦ）ビット３、ビット７〜４の値のいずれかに“１”がセットされているか否かにより乱数異常が検出されているか否かを判定すれば良い。 The main control unit 41 has a function of detecting an operation abnormality (external clock frequency abnormality and update abnormality) of the random number circuit 508b. When an external clock frequency abnormality is detected, the bit of the internal information register (CIF) When “1” is set to 3 and an abnormal update is detected, “1” is set to the corresponding bit among bits 7 to 4 of the internal information register (CIF). Yes. For this reason, in the step of Se5, it is determined whether or not a random number abnormality is detected based on whether or not “1” is set in any of the values of the internal information register (CIF) bit 3 and bits 7 to 4. It ’s fine.

Ｓｅ５のステップにおいて乱数異常が検出されている場合には、乱数異常を示すエラーコードをレジスタに設定し（Ｓｅ６）、乱数異常を示すエラーコマンドをコマンドキューに設定した後（Ｓｅ７）、割込を許可して（Ｓｅ８）、エラー処理に移行する。Ｓｅ７のステップにおいて設定されたエラーコマンドは、その後のタイマ割込処理（メイン）のコマンド送信処理にてサブ制御部９１に対して送信される。また、乱数異常エラーは、ＲＡＭ異常エラーと同様、新たに設定値が設定されるまでゲームを進行可能な状態には復帰することがない。 If a random number abnormality is detected in step Se5, an error code indicating random number abnormality is set in the register (Se6), an error command indicating random number abnormality is set in the command queue (Se7), and an interrupt is issued. Permit (Se8) and shift to error processing. The error command set in the step of Se7 is transmitted to the sub-control unit 91 in the subsequent command transmission process of the timer interrupt process (main). Similarly to the RAM abnormality error, the random abnormality error does not return to a state in which the game can proceed until a new set value is set.

Ｓｅ５のステップにおいて乱数異常が検出されていない場合には、乱数回路５０８ｂのＲＬ０ハードラッチ乱数値レジスタ０（ＲＬ０ＨＶ０）に格納されている値、すなわちスタートスイッチ７が操作されたタイミングでラッチされた乱数値をＲＡＭ４１ｃに割り当てられた抽選用ワークに設定し（Ｓｅ９）、割込を許可し（Ｓｅ１０）、ゲーム開始時の設定を行う（Ｓｅ１１）。そして、Ｓｅ１１のステップの後、ＢＥＴ処理を終了して図５０のフローチャートに復帰する。すなわちＳｄ２のステップにおける内部抽選処理に移行する。 When no random number abnormality is detected in the step of Se5, the value stored in the RL0 hard latch random number register 0 (RL0HV0) of the random number circuit 508b, that is, the disturbance latched at the timing when the start switch 7 is operated. A numerical value is set in the lottery work assigned to the RAM 41c (Se9), an interruption is permitted (Se10), and a setting at the start of the game is performed (Se11). Then, after the step of Se11, the BET process is terminated and the process returns to the flowchart of FIG. That is, the process proceeds to the internal lottery process in step Sd2.

図５２は、メイン制御部４１がＳｄ２のステップにおいて実行する内部抽選処理の制御内容を示すフローチャートである。 FIG. 52 is a flowchart showing the control content of the internal lottery process executed by the main control unit 41 in step Sd2.

内部抽選処理では、まず抽選用ワークに設定された乱数値をレジスタに設定し（Ｓｆ１）、現在の遊技状態等に応じた最初の抽選対象役を設定する（Ｓｆ２）。 In the internal lottery process, first, the random number set for the lottery work is set in the register (Sf1), and the first lottery target combination corresponding to the current gaming state is set (Sf2).

次いで、設定された抽選対象役の現在の遊技状態、設定値等に対応する判定値数を取得し（Ｓｆ３）、取得した判定値数をレジスタに設定されている値に加算し（Ｓｆ４）、加算後の値がオーバーフローしたか否か、すなわち乱数値の総数（６５５３６）を超えたか否かを判定する（Ｓｆ５）。 Next, the number of determination values corresponding to the current gaming state, set value, etc. of the set lottery target combination is acquired (Sf3), and the acquired number of determination values is added to the value set in the register (Sf4), It is determined whether or not the value after the addition has overflowed, that is, whether or not the total number of random numbers (65536) has been exceeded (Sf5).

Ｓｆ５のステップにおいて加算後の値がオーバーフローしている場合には、対応する役、すなわち現在設定されている抽選対象役の当選フラグを内部当選フラグ格納ワークに設定し（Ｓｆ６）、内部抽選処理を終了し、図５０に示すゲーム処理に復帰し、リール回転処理に移行する。 If the value after the addition has overflowed in the step of Sf5, the winning flag of the corresponding winning combination, that is, the currently selected lottery object winning combination is set in the internal winning flag storing work (Sf6), and the internal lottery process is performed. When the game ends, the process returns to the game process shown in FIG. 50 and proceeds to the reel rotation process.

Ｓｆ５のステップにおいて加算後の値がオーバーフローしていない場合には、現在の遊技状態、ＲＴに応じた全ての抽選対象役の判定が終了したか否かを判定し（Ｓｆ７）、全ての抽選対象役の判定が終了していない場合には次の抽選対象役を設定し、Ｓｆ３のステップに戻る。 When the value after the addition does not overflow in the step of Sf5, it is determined whether or not the determination of all the lottery target combinations according to the current gaming state and RT is completed (Sf7), and all the lottery targets If the determination of the combination has not ended, the next lottery target combination is set, and the process returns to step Sf3.

Ｓｆ７のステップにおいて全ての抽選対象役の判定が終了している場合には、内部抽選処理を終了し、図５０に示すゲーム処理に復帰し、リール回転処理に移行する。 If all the lottery target combinations have been determined in step Sf7, the internal lottery process is terminated, the process returns to the game process shown in FIG. 50, and the process proceeds to the reel rotation process.

図５３は、メイン制御部がタイマ割込処理（メイン）において電断を検出したことに応じて実行する電断処理（メイン）の制御内容を示すフローチャートである。 FIG. 53 is a flowchart showing the control contents of the power interruption process (main) executed in response to the power interruption detected in the timer interrupt process (main) by the main control unit.

電断処理（メイン）においては、まず、使用している可能性がある全てのレジスタをスタック領域に退避する（Ｓｍ１）。尚、前述したＩレジスタの値は使用されているが、起動時の初期化に伴って常に同一の固定値が設定されるため、ここでは保存されない。 In the power interruption process (main), first, all registers that may be in use are saved in the stack area (Sm1). Although the value of the I register described above is used, it is not saved here because the same fixed value is always set with the initialization at the time of startup.

次いで、破壊診断用データ（本実施例では、５Ａ（Ｈ））をセットして（Ｓｍ２）、パラレル出力ポート５１３を初期化する（Ｓｍ３）。次いでＲＡＭ４１ｃの全ての格納領域（未使用領域及び未使用スタック領域を含む）の排他的論理和が０になるようにＲＡＭパリティ調整用データを計算してＲＡＭ４１ｃにセットし（Ｓｍ４）、ＲＡＭ４１ｃへのアクセスを禁止し（Ｓｍ５）、ループ処理に入る。 Next, destruction diagnosis data (5A (H) in this embodiment) is set (Sm2), and the parallel output port 513 is initialized (Sm3). Next, the RAM parity adjustment data is calculated and set in the RAM 41c so that the exclusive OR of all the storage areas (including the unused area and the unused stack area) of the RAM 41c becomes 0 (Sm4). Access is prohibited (Sm5), and loop processing starts.

ループ処理では、電圧低下信号の出力状況を監視した状態で待機する（Ｓｍ６）。この状態で、電圧低下信号が入力されなくなった場合に電圧の回復を判定し、起動処理（メイン）からプログラムをスタートさせる。一方、電圧低下信号が入力されたまま電圧が低下すると内部的に動作停止状態になる。 In the loop processing, the process waits in a state where the output state of the voltage drop signal is monitored (Sm6). In this state, when the voltage drop signal is not input, it is determined that the voltage has been restored, and the program is started from the startup process (main). On the other hand, when the voltage drops while the voltage drop signal is input, the operation is stopped internally.

以上の処理によって、電力供給が停止する場合には、電断処理（メイン）が実行され、破壊診断用データ及びＲＡＭパリティ調整用データがバックアップＲＡＭへストアされ、ＲＡＭアクセスが禁止状態にされ、出力ポートがクリアされる。 When the power supply is stopped by the above process, the power interruption process (main) is executed, the destruction diagnosis data and the RAM parity adjustment data are stored in the backup RAM, the RAM access is disabled, and the output The port is cleared.

尚、本実施例では、電源処理（メイン）においてチェックデータ（破壊診断用データ及びＲＡＭパリティ調整用データ）の生成や出力ポートクリアなどの処理を終了した後、繰り返し電圧低下信号の入力を確認する電源断待ちループに移行するが、このような電圧低下信号の入力を確認する構成とはしないようにしても良い。この場合、例えば、ウオッチドッグタイマ（ＷＴＤ）５０６ｂをユーザプログラムによって起動できるように設定した上で、電源断待ちループに入るときにウオッチドッグタイマ（ＷＴＤ）５０６ｂを起動させるようにし、スロットマシン１が完全に電源断状態とならず電源の電圧値が完全に落ちきらないときにはウオッチドッグタイマ（ＷＴＤ）５０６ｂからのタイムアウト信号によるリセットが発生するようにしても良い。 In this embodiment, after completion of processing such as generation of check data (destructive diagnosis data and RAM parity adjustment data) and output port clear in the power supply processing (main), input of a voltage drop signal is repeatedly confirmed. Although the process shifts to a power cut-off waiting loop, it may not be configured to confirm the input of such a voltage drop signal. In this case, for example, the watchdog timer (WTD) 506b is set to be activated by the user program, and the watchdog timer (WTD) 506b is activated when entering the power-off waiting loop. When the power supply is not completely cut off and the voltage value of the power supply does not drop completely, a reset by a time-out signal from the watchdog timer (WTD) 506b may be generated.

また、本実施例では、スロットマシン１への電源投入時に電源断信号が入力されているか否かを確認し、入力されていれば無限ループに移行し、その無限ループにおいて電圧低下信号の入力を確認し、その入力がなくなるまで無限ループを継続する構成であるが、このような構成において、上記と同様の態様で無限ループに入るときにウオッチドッグタイマ（ＷＴＤ）５０６ｂを起動させ、同様の処理を行うように構成しても良い。 Also, in this embodiment, it is confirmed whether or not a power-off signal is input when the power to the slot machine 1 is turned on. If it is input, the infinite loop is entered, and the voltage drop signal is input to the infinite loop. In this configuration, the infinite loop is continued until there is no more input. In such a configuration, the watchdog timer (WTD) 506b is activated when entering the infinite loop in the same manner as described above, and the same processing is performed. You may comprise so that it may perform.

尚、ウオッチドッグタイマ（ＷＴＤ）５０６ｂを起動させるように設定している場合には（ただし、上記のように電源断待ちループでのみウオッチドッグタイマ（ＷＴＤ）５０６ｂを起動させるものを除く）、正常にＣＰＵ４１ａが動作しているときにはタイムアウトしないように、ウオッチドッグタイマ（ＷＴＤ）５０６ｂをクリアする信号を出力するようにプログラムされる。具体的には、内蔵レジスタエリアに設けられているＷＤＴクリアレジスタ（図示せず）にクリアするための値を書き込むようにプログラムされる。 If the watchdog timer (WTD) 506b is set to be activated (except for the watchdog timer (WTD) 506b activated only in the power-off waiting loop as described above), it is normal. The CPU 41a is programmed to output a signal for clearing the watchdog timer (WTD) 506b so as not to time out when the CPU 41a is operating. Specifically, it is programmed to write a value for clearing in a WDT clear register (not shown) provided in the built-in register area.

本実施例では、ＲＡＭ４１ｃがバックアップ電源によって電源バックアップ（スロットマシン１への電力供給が停止しても所定期間はＲＡＭ４１ｃの内容が保存されこと）されている。本実施例では、電断処理（メイン）において破壊診断用データも電圧低下信号が出力されたときのＲＡＭ４１ｃの内容に基づくＲＡＭパリティ調整用データもＲＡＭ４１ｃのバックアップ領域に保存される。スロットマシン１への電力供給が停止した後、所定期間内に電力供給が復旧したら、メイン制御部４１は、起動処理（メイン）によって、ＲＡＭ４１ｃに保存されているデータに従って、その制御状態を、電力供給が停止した直前の状態に戻すことができる。尚、電力供給停止の期間が所定期間を越えたらＲＡＭパリティが０とならないか、ＲＡＭパリティが０となっても破壊診断用データが破損していることから、その場合には、ＲＡＭ４１ｃの格納領域のうち、使用中スタック領域を除く全ての格納領域を初期化する初期化１が実行される。 In this embodiment, the RAM 41c is backed up by a backup power source (the contents of the RAM 41c are preserved for a predetermined period even when the power supply to the slot machine 1 is stopped). In the present embodiment, both the destruction diagnosis data and the RAM parity adjustment data based on the contents of the RAM 41c when the voltage drop signal is output in the power interruption process (main) are stored in the backup area of the RAM 41c. After the power supply to the slot machine 1 is stopped, when the power supply is restored within a predetermined period, the main control unit 41 changes its control state to the power according to the data stored in the RAM 41c by the activation process (main). It is possible to return to the state immediately before the supply is stopped. If the power supply stop period exceeds a predetermined period, the RAM parity does not become 0, or even if the RAM parity becomes 0, the destruction diagnosis data is damaged. In this case, the storage area of the RAM 41c Among these, initialization 1 is executed to initialize all the storage areas except the used stack area.

このように、電断処理（メイン）（電力の供給停止のための準備処理）によって、メイン制御部４１の遊技に関する制御状態を電力供給が停止した直前の状態に戻すためのデータが確実にＲＡＭ４１ｃに保存される。よって、停電等による電源断が生じても、所定期間内に電源が復旧すれば、メイン制御部４１の遊技に関する制御状態を電力供給が停止した直前の状態に戻すことができる。 In this way, the data for returning the control state relating to the game of the main control unit 41 to the state immediately before the power supply is stopped is surely stored in the RAM 41c by the power interruption process (main) (preparation process for power supply stop). Saved in. Therefore, even if the power is cut off due to a power failure or the like, if the power is restored within a predetermined period, the control state related to the game of the main control unit 41 can be returned to the state immediately before the power supply is stopped.

また、電断処理（メイン）後、電圧低下信号がオフ状態になった場合には、ユーザモードの最初のステップ（起動処理（メイン））に戻る。その場合、電断処理（メイン）が正常に実行されているので、起動処理（メイン）によって制御状態の復旧処理が実行される。よって、電断処理（メイン）を実行した後に電圧低下信号がオフ状態になったときには、遊技の進行を制御する状態に戻る。従って、電源瞬断等が生じても、ゲームの進行に関する処理が停止してしまうようなことはなく、自動的に、ゲームの進行に関する処理が続行される。 If the voltage drop signal is turned off after the power interruption process (main), the process returns to the first step of the user mode (startup process (main)). In this case, since the power interruption process (main) is normally executed, the control state recovery process is executed by the activation process (main). Therefore, when the voltage drop signal is turned off after executing the power interruption process (main), the process returns to the state of controlling the progress of the game. Therefore, even if a power interruption or the like occurs, the process related to the progress of the game is not stopped, and the process related to the progress of the game is automatically continued.

尚、本実施例では、所定の処理（ゲーム処理、タイマ割込処理（メイン））の実行中に所定事象が発生（ＩＡＴ回路５０６ａからＩＡＴ信号を入力、ウオッチドッグタイマ（ＷＤＴ）５０６ｂからタイムアウト信号を入力）したときにＲＡＭ４１ｃ（バックアップＲＡＭ）の記憶内容を初期化する。具体的には、ゲーム処理、タイマ割込処理（メイン）の実行中に、ＩＡＴ回路５０６ａからＩＡＴ信号や、ウオッチドッグタイマ（ＷＤＴ）５０６ｂからタイムアウト信号を入力したときには、電断処理（メイン）が実行されることなく、システムリセットまたはユーザリセット（図４７のステップＳ１００４，Ｓ１０１４参照）が発生することになる。そして、システムリセットが発生した後にはセキュリティチェックを実行した後にステップＳ１００７でユーザモードに移行されて図４９に示す起動処理（メイン）の実行が再び開始され、ユーザリセットが発生した後にはステップＳ１０１５でユーザプログラムの先頭に戻り図４９に示す起動処理（メイン）の実行が再び開始されるのであるが、ＲＡＭ調整用データ及び破壊診断用データのいずれもセットされていないことから、起動処理（メイン）でＲＡＭ異常と判定されてＲＡＭ４１ｃの格納領域のうち、使用中スタック領域を除く全ての格納領域を初期化する初期化１が実行されることになる。 In this embodiment, a predetermined event occurs during execution of a predetermined process (game process, timer interrupt process (main)) (an IAT signal is input from the IAT circuit 506a, a time-out signal is output from the watch dog timer (WDT) 506b). ), The stored contents of the RAM 41c (backup RAM) are initialized. Specifically, when an IAT signal is input from the IAT circuit 506a or a time-out signal is input from the watchdog timer (WDT) 506b during execution of the game process or timer interrupt process (main), the power interruption process (main) is performed. Without being executed, a system reset or a user reset (see steps S1004 and S1014 in FIG. 47) will occur. Then, after a system reset occurs, a security check is performed, and then the process shifts to the user mode in step S1007, and the start-up process (main) shown in FIG. 49 is started again. After a user reset occurs, in step S1015 Returning to the top of the user program, the execution of the startup process (main) shown in FIG. 49 is started again. However, since neither the RAM adjustment data nor the destruction diagnosis data is set, the startup process (main) is started. Thus, it is determined that the RAM is abnormal, and initialization 1 is executed to initialize all the storage areas except the used stack area among the storage areas of the RAM 41c.

尚、「所定の処理」とは、スロットマシン１への電源投入時の起動処理（メイン）において設定変更処理や復旧処理が実行された後、遊技可能となった状態で実行されている処理であり、上記に説明したように、具体的には、ゲーム処理、タイマ割込処理（メイン）が該当する。ただし、電源電圧低下により電断処理（メイン）が実行されているときは所定の処理からは除かれる。 The “predetermined process” is a process that is executed in a state where a game is enabled after the setting change process and the recovery process are executed in the startup process (main) when the power to the slot machine 1 is turned on. Yes, as described above, specifically, game processing and timer interrupt processing (main) are applicable. However, when the power interruption process (main) is being executed due to the power supply voltage drop, it is excluded from the predetermined process.

また、本実施例では、電断処理（メイン）を実行した後に所定事象が発生（ＩＡＴ回路５０６ａからＩＡＴ信号を入力、ウオッチドッグタイマ（ＷＤＴ）５０６ｂからタイムアウト信号を入力）したときに、ＲＡＭ４１ｃ（バックアップＲＡＭ）の記憶内容に基づいて制御状態を電断前の状態に復旧させる復旧処理を実行する。具体的には、電圧低下信号を入力したことに基づいて電断処理（メイン）を実行してループ処理を実行しているときに、ちょうどＩＡＴ回路５０６ａからＩＡＴ信号や、ウオッチドッグタイマ（ＷＤＴ）５０６ｂからタイムアウト信号を入力したときには（ただし、ＩＡＴ回路５０６ａからＩＡＴ信号した場合には、何らかの原因で指定エリア外のプログラムを実行している状態となってしまった場合であるので、より正確には、電断処理(メイン）のループ処理に一度移行した後にＩＡＴ回路５０６ａからＩＡＴ信号した場合に相当する）、ＩＡＴ信号やタイムアウト信号を入力したことに基づいてシステムリセットまたはユーザリセット（図４７のステップＳ１００４，Ｓ１０１４参照）が発生することになる。そして、システムリセットが発生した後にはセキュリティチェックを実行した後にステップＳ１００７でユーザモードに移行されて起動処理（メイン）の実行が再び開始され、ユーザリセットが発生した後にはステップＳ１０１５でユーザプログラムの先頭に戻り起動処理（メイン）の実行が再び開始されるのであるが、ＲＡＭ調整用データ及び破壊診断用データの両方がセットされていることから、起動処理（メイン）でＲＡＭ４１ｃが正常であると判定されて復旧処理が実行されることになる。 Further, in this embodiment, when a predetermined event occurs after executing the power interruption process (main) (the IAT signal is input from the IAT circuit 506a and the time-out signal is input from the watchdog timer (WDT) 506b), the RAM 41c ( Based on the stored contents of the backup RAM), a recovery process for restoring the control state to the state before the power interruption is executed. Specifically, when the power interruption process (main) is executed based on the input of the voltage drop signal and the loop process is executed, the IAT signal from the IAT circuit 506a or the watchdog timer (WDT) When a time-out signal is input from 506b (however, when an IAT signal is input from the IAT circuit 506a, it is a case where a program outside the designated area is being executed for some reason. This corresponds to a case where an IAT signal is sent from the IAT circuit 506a after transitioning to the loop process of the power interruption process (main), and a system reset or a user reset based on the input of an IAT signal or a timeout signal (step of FIG. 47) S1004 and S1014) are generated. Then, after a system reset occurs, a security check is executed, and then in step S1007, the mode is shifted to the user mode and the start process (main) is started again. After a user reset occurs, the top of the user program is started in step S1015. The execution of the startup process (main) is started again, but since both the RAM adjustment data and the destruction diagnosis data are set, it is determined that the RAM 41c is normal in the startup process (main). Then, the recovery process is executed.

以上説明したように、本実施例では、所定事象が発生（本実施例では、ＩＡＴ５０６ａからのＩＡＴ信号の入力、ウオッチドッグタイマ（ＷＤＴ）５０６ｂからのタイムアウト信号の入力）したことに基づいて第１リセット（システムリセット）を発生させるか第２リセット（ユーザリセット）を発生させるかを設定可能である（図１３に示すリセット設定（ＫＲＥＳ）のビット７参照）。そして、第１リセットの発生後にはセキュリティチェックを実行する一方、第２リセットの発生後にはセキュリティチェックを実行しない。そのため、スロットマシン１や遊技店の状況などに応じて所定事象が発生したときに行うリセットの種類を最適なものに設定できるので、メイン制御部４１に関するセキュリティ性を向上させることができる。 As described above, in this embodiment, the first event is generated based on the occurrence of a predetermined event (in this embodiment, the input of the IAT signal from the IAT 506a and the input of the timeout signal from the watchdog timer (WDT) 506b). Whether to generate a reset (system reset) or a second reset (user reset) can be set (see bit 7 of the reset setting (KRES) shown in FIG. 13). The security check is executed after the first reset occurs, while the security check is not executed after the second reset occurs. Therefore, the type of reset to be performed when a predetermined event occurs according to the situation of the slot machine 1 or the amusement store can be set to an optimum one, so that the security related to the main control unit 41 can be improved.

尚、本実施例では、所定事象の発生として、ＩＡＴ５０６ａからのＩＡＴ信号を入力した場合と、ウオッチドッグタイマ（ＷＤＴ）５０６ｂからのタイムアウト信号を入力した場合とを示しているが、本実施例で示したものに限らず、メイン制御部４１をリセットすべき何らかのエラーなどの状況が発生したことに基づいて、所定事象が発生したとしてリセットするものであっても良い。 In this embodiment, as the occurrence of the predetermined event, the case where the IAT signal from the IAT 506a is input and the case where the time-out signal is input from the watchdog timer (WDT) 506b are shown. Not limited to those shown, the main control unit 41 may be reset based on the occurrence of a predetermined event based on the occurrence of some error or other situation.

また、本実施例では、所定事象の発生には、ウオッチドッグタイマ（ＷＤＴ）５０６ｂのタイムアウトが含まれ、ウオッチドッグタイマ（ＷＤＴ）５０６ｂを起動させるか否かを設定可能である（図１３に示すリセット設定（ＫＲＥＳ）のビット３−０に“００００”を設定する）。そして、ウオッチドッグタイマ（ＷＤＴ）５０６ｂを起動させないと設定した場合であっても、所定事象が発生したことに基づいて第１リセットを発生させるか第２リセットを発生させるかを設定可能である。具体的には、図１３に示すリセット設定（ＫＲＥＳ）において、ビット３−０に“００００”を設定していても、ビット７の設定を行うことによってリセットの種類を設定可能である。そのため、ウオッチドッグタイマ（ＷＤＴ）５０６ｂの設定にかかわらず、所定事象が発生したことに基づいて発生させるリセットの種類の設定を共通化することができる。 In this embodiment, the occurrence of the predetermined event includes a timeout of the watchdog timer (WDT) 506b, and it is possible to set whether or not to activate the watchdog timer (WDT) 506b (shown in FIG. 13). “0000” is set to bits 3-0 of the reset setting (KRES)). Even when it is set not to activate the watchdog timer (WDT) 506b, it is possible to set whether to generate the first reset or the second reset based on the occurrence of the predetermined event. Specifically, in the reset setting (KRES) shown in FIG. 13, even if “0000” is set in bits 3-0, the type of reset can be set by setting bit 7. Therefore, regardless of the setting of the watchdog timer (WDT) 506b, the setting of the type of reset to be generated based on the occurrence of a predetermined event can be made common.

また、本実施例では、所定事象の発生には、指定された領域以外の領域に格納されたプログラムを実行する指定領域外実行（指定エリア外走行禁止（ＩＡＴ）が含まれる。そして、メイン制御部４１は、所定の処理として所定時間毎に発生するタイマ割込処に応じて実行されるタイマ割込処理（メイン）の実行中に指定領域外実行が発生（ＩＡＴ回路５０６ａからＩＡＴ信号を入力）した場合に、ＲＡＭ４１ｃ（バックアップＲＡＭ）の記憶内容を初期化する（ＲＡＭ異常に伴う初期化１）。そのため、意図しないプログラムが実行された場合のセキュリティ性を向上させることができる。 Further, in the present embodiment, the occurrence of the predetermined event includes out-of-designated-area execution (execution outside designated area (IAT) for executing a program stored in an area other than the designated area, and main control). The unit 41 executes execution outside the specified area during execution of a timer interrupt process (main) executed in response to a timer interrupt process generated every predetermined time as a predetermined process (inputting an IAT signal from the IAT circuit 506a) ), The storage contents of the RAM 41c (backup RAM) are initialized (initialization 1 due to RAM abnormality), so that security can be improved when an unintended program is executed.

また、本実施例では、第１リセットを発生させると設定したときに、所定事象が発生して第１リセットを発生させた後、所定事象が発生したことに基づいて第１リセットを発生させるか第２リセットを発生させるかを再度設定する。具体的には、図４７（Ａ）に示すように、システムリセットが発生したときに、ステップＳ１００５が実行されて、メイン制御部４１の各種設定がハードウェア的に再度実行されることにより、システムリセットとするかユーザリセットとするかが再度設定される。そのため、異常な状態から正常な状態に確実に復旧させることができる。 Further, in this embodiment, when it is set that the first reset is generated, after the predetermined event occurs and the first reset is generated, is the first reset generated based on the occurrence of the predetermined event? Whether to generate the second reset is set again. Specifically, as shown in FIG. 47A, when a system reset occurs, step S1005 is executed, and various settings of the main control unit 41 are executed again in terms of hardware. The reset or user reset is set again. Therefore, it is possible to reliably recover from an abnormal state to a normal state.

尚、本実施例では、具体的には、所定事象が発生（ＩＡＴ５０６ａからのＩＡＴ信号の入力、ウオッチドッグタイマ（ＷＤＴ）５０６ｂからのタイムアウト信号の入力）してシステムリセットが発生した後に、内部リセットの設定を再度設定する場合（図４７（Ａ）のステップＳ１００５参照）を示しているが、ユーザリセットが発生した場合にもステップＳ１００５と同様の処理を実行して内部リセットの設定を再度設定するようにしても良い。 In this embodiment, specifically, an internal reset occurs after a predetermined event occurs (input of IAT signal from IAT 506a, input of timeout signal from watchdog timer (WDT) 506b) and system reset occurs. Is set again (see step S1005 in FIG. 47A), but when a user reset occurs, the same processing as in step S1005 is executed to set the internal reset setting again. You may do it.

また、本実施例では、１６ビット乱数回路５０８ｂの数値保持手段（ハードラッチ乱数値レジスタやソフトラッチ乱数値レジスタ）が保持する数値データを更新するための乱数用クロック信号（外部クロック信号）の周波数の異常の発生と、数値保持手段が保持する数値データの更新状態とを監視可能な乱数回路監視手段（更新監視回路５３７）を備える。そのため、乱数用クロック信号の周波数の異常の発生を監視するとともに数値データの更新状態も監視できる。また、メイン制御部４１は、スロットマシン１への電源投入時にステップＳ１００１，Ｓ１０１１を実行して乱数回路５０８ａ，５０８ｂに関する設定をハードウェア的に行い、その後に、ユーザプログラムの実行中に乱数を抽出する処理を実行する。すなわち、本実施例では、乱数回路から数値データ（乱数値）を抽出するタイミングよりも前に、乱数回路の監視に関する設定が行われるように構成されているので、スロットマシン１が搭載する乱数回路（１６ビット乱数回路５０８ｂ）に関するセキュリティ性を向上させることができる。また、このようにセキュリティ性の高い乱数回路により生成された乱数を用いて内部抽選、すなわち入賞の発生を許容するか否かが決定されるので、遊技の公平性を高めることができる。 In this embodiment, the frequency of the random number clock signal (external clock signal) for updating the numerical data held by the numerical value holding means (hard latch random value register or soft latch random value register) of the 16-bit random number circuit 508b. Random number circuit monitoring means (update monitoring circuit 537) capable of monitoring the occurrence of the abnormality and the update state of the numerical data held by the numerical value holding means. Therefore, it is possible to monitor the occurrence of abnormality in the frequency of the random number clock signal and monitor the update state of the numerical data. Further, the main control unit 41 executes steps S1001 and S1011 when the power to the slot machine 1 is turned on to perform setting related to the random number circuits 508a and 508b in hardware, and then extracts a random number during execution of the user program. Execute the process. That is, in the present embodiment, the configuration relating to the monitoring of the random number circuit is performed prior to the timing of extracting the numerical data (random number value) from the random number circuit, so the random number circuit mounted in the slot machine 1 is configured. Security related to (16-bit random number circuit 508b) can be improved. Further, since it is determined whether or not the internal lottery, that is, the generation of a prize is permitted, using the random number generated by the highly secure random number circuit, the fairness of the game can be improved.

また、本実施例では、メイン制御部４１が搭載する制御用ＣＰＵ（ＣＰＵ４１ａ）は、第１情報（データ格納領域の上位アドレス）と第２情報（データ格納領域の下位アドレス）とに基づいて、書き込み対象となるデータが書き込まれる領域に対応するアドレスを特定し、特定したアドレスに対応する領域に書き込み対象のデータを書き込む。この場合、書き込み対象のデータを書き込むときに、格納手段（Ｑレジスタ）に格納された特定値（図４８（ａ）の例では、固定値として格納されている「ＦＥＨ」）に基づいて第１情報を特定するとともに、制御命令で指定された第２情報（図４８（ａ）に示す例では、ＬＤＱコマンド（プログラムされている命令の１つ）で指定された「２０Ｈ」）を特定する。 In the present embodiment, the control CPU (CPU 41a) mounted on the main control unit 41 is based on the first information (the upper address of the data storage area) and the second information (the lower address of the data storage area). The address corresponding to the area where the data to be written is written is specified, and the data to be written is written in the area corresponding to the specified address. In this case, when the data to be written is written, the first value is based on the specific value stored in the storage means (Q register) (“FEH” stored as a fixed value in the example of FIG. 48A). In addition to specifying the information, the second information specified by the control instruction (in the example shown in FIG. 48A, “20H” specified by the LDQ command (one of the programmed instructions)) is specified.

また、メイン制御部４１が搭載する制御用ＣＰＵ（ＣＰＵ４１ａ）は、同様に第１情報（データ格納領域の上位アドレス）と第２情報（データ格納領域の下位アドレス）とに基づいて、読み出し対象のデータが格納された領域に対応するアドレスを特定し、特定したアドレスに対応する領域から読み出し対象のデータを読み出す。この場合、読み出し対象のデータを読み出すときに、格納手段（Ｑレジスタ）に格納された特定値（図４８（ｂ）に示す例では、固定値として格納されている「Ｆ０Ｈ」）に基づいて第１情報を特定するとともに、制御命令で指定された第２情報（図４８（ｂ）に示す例では、ＬＤＱコマンド（プログラムされている命令の１つ）で指定された「２０Ｈ」）を特定する。 Similarly, the control CPU (CPU 41a) installed in the main control unit 41 is based on the first information (the upper address of the data storage area) and the second information (the lower address of the data storage area). The address corresponding to the area where the data is stored is specified, and the data to be read is read from the area corresponding to the specified address. In this case, when reading the data to be read, the first value is based on the specific value stored in the storage means (Q register) (“F0H” stored as a fixed value in the example shown in FIG. 48B). 1 information is specified, and the second information specified by the control instruction (in the example shown in FIG. 48B, “20H” specified by the LDQ command (one of the programmed instructions)) is specified. .

このように、格納手段（Ｑレジスタ）を用いることにより、データの書き込みや読み出しの際に、データ格納領域のアドレスのうちの固定部分（上位アドレス）を毎回コマンドで指定する必要がなくなるので、データの書き込みまたは読み出しのために処理命令を行う際の無駄（アドレスの共通部分を指定するプログラムの無駄）を削減することができる。 Thus, by using the storage means (Q register), it is not necessary to specify a fixed part (higher address) of the address of the data storage area with a command each time data is written or read. It is possible to reduce waste when performing a processing instruction for writing or reading data (a waste of a program that specifies a common part of an address).

また、本実施例では、制御用ＣＰＵ（ＣＰＵ４１ａ）が、スロットマシン１への電力供給が開始された後、内蔵レジスタを初期化する前のタイミングで、内蔵レジスタエリアのアドレスの一部を示す値（ＦＥＨ）を特定値として格納手段（Ｑレジスタ）に格納する。このため、内蔵レジスタを初期化する際に、初期化する内蔵レジスタエリアのアドレスを指定するためのプログラムの無駄を削減することができる。 In this embodiment, the control CPU (CPU 41a) indicates a part of the address of the internal register area at the timing before the internal register is initialized after the power supply to the slot machine 1 is started. (FEH) is stored in the storage means (Q register) as a specific value. For this reason, when initializing the internal register, it is possible to reduce the waste of the program for designating the address of the internal register area to be initialized.

また、本実施例では、制御用ＣＰＵ（ＣＰＵ４１ａ）が、内蔵レジスタの初期化の後、ＲＡＭ４１ｃへのアクセスが許可されるタイミングで、ＲＡＭ４１ｃに設けられた作業領域に対応するアドレスの一部を示す値（Ｆ０Ｈ）を特定値として格納手段（Ｑレジスタ）に格納する。このため、それ以降にＲＡＭ４１ｃに設けられた作業領域に対応するアドレスを指定するためのプログラムの無駄を削減することができる。 In this embodiment, the control CPU (CPU 41a) shows a part of the address corresponding to the work area provided in the RAM 41c at the timing when the access to the RAM 41c is permitted after the initialization of the built-in register. The value (F0H) is stored in the storage means (Q register) as a specific value. For this reason, it is possible to reduce the waste of the program for designating the address corresponding to the work area provided in the RAM 41c thereafter.

また、本実施例では、制御用ＣＰＵ（ＣＰＵ４１ａ）が、スロットマシン１への電力供給が開始された後、内蔵レジスタを初期化する前のタイミングで、格納手段（Ｑレジスタ）に、内蔵レジスタエリアのアドレスの一部を示す値（ＦＥＨ）を特定値として設定した後、内蔵レジスタの初期化後、ＲＡＭアクセスが許可されるタイミングで、格納手段（Ｑレジスタ）に格納されている特定値を、ＲＡＭ４１ｃに設けられた作業領域に対応するアドレスの一部を示す値（Ｆ０Ｈ）に変更するようになっている。すなわち制御用ＣＰＵ（ＣＰＵ４１ａ）は、所定の変更条件が成立したときに、格納手段（Ｑレジスタ）に格納されている特定値を変更するようになっており、制御用ＣＰＵ（ＣＰＵ４１ａ）の制御状況に応じて多用するアドレスの一部を示す値に変更させることで、異なる制御状況に応じて指定される頻度の高いアドレスが異なっても、格納手段（Ｑレジスタ）を複数設けることなく、アドレスを指定するためのプログラムの無駄を削減することができる。 In this embodiment, the control CPU (CPU 41a) starts storing power in the slot machine 1 and then initializes the built-in register in the storage means (Q register) in the built-in register area. After setting a value (FEH) indicating a part of the address of the memory as a specific value, after initialization of the built-in register, the specific value stored in the storage means (Q register) at a timing when RAM access is permitted, The value is changed to a value (F0H) indicating a part of the address corresponding to the work area provided in the RAM 41c. That is, the control CPU (CPU 41a) changes the specific value stored in the storage means (Q register) when a predetermined change condition is satisfied, and the control status of the control CPU (CPU 41a) is changed. By changing the address to a value that indicates a part of the frequently used address, the address can be changed without providing a plurality of storage means (Q registers) even if the address with high frequency specified according to the different control status is different. The waste of the program for designating can be reduced.

尚、本実施例では、当初Ｑレジスタに格納されていた内蔵レジスタエリアのアドレスの一部を示す値（ＦＥＨ）を、内蔵レジスタの初期化後、ＲＡＭアクセスが許可される際に、ＲＡＭ４１ｃに設けられた作業領域に対応するアドレスの一部を示す値（Ｆ０Ｈ）に変更する構成であるが、少なくとも所定の変更条件が成立することで、格納手段（Ｑレジスタ）に格納されたアドレスの一部を示す特定値を変更可能な構成であれば、上記のように、異なる制御状況に応じて指定される頻度の高いアドレスが異なっても、格納手段（Ｑレジスタ）を複数設けることなく、アドレスを指定するためのプログラムの無駄を削減することができる。 In this embodiment, a value (FEH) indicating a part of the address of the internal register area initially stored in the Q register is provided in the RAM 41c when the RAM access is permitted after the initialization of the internal register. The value is changed to a value (F0H) indicating a part of the address corresponding to the designated work area, but at least a part of the address stored in the storage means (Q register) when a predetermined change condition is satisfied. As described above, the address can be set without providing a plurality of storage means (Q registers) even if the addresses with high frequency specified according to different control situations are different as described above. The waste of the program for designating can be reduced.

例えば、エラー状態に制御する際に、Ｑレジスタに格納されている特定値を、エラー状態において読み出される頻度の高いデータ格納領域のアドレス（例えば、エラー状態に制御するエラー処理のプログラムにおけるエラー解除待ちルーチンの先頭アドレス等）の一部を示す値に変更し、その後、エラー状態が解除されたときに、Ｑレジスタに格納されている値、すなわちエラー状態において読み出される回数の多いデータ格納領域のアドレスの一部を示す値を、ＲＡＭ４１ｃに設けられた作業領域に対応するアドレスの一部を示す値（Ｆ０Ｈ）に変更する構成としても良く、このような構成とすることで、遊技の進行が許容される通常の状態と、遊技の進行が不能化されるエラー状態と、で指定される頻度の高いアドレスが異なっても、格納手段（Ｑレジスタ）を複数設けることなく、アドレスを指定するためのプログラムの無駄を削減することができる。 For example, when controlling to the error state, the specific value stored in the Q register is read from the address of the data storage area that is frequently read in the error state (for example, waiting for error release in the error processing program controlled to the error state) The value is stored in the Q register when the error state is canceled, that is, the address of the data storage area that is read many times in the error state. It is also possible to change the value indicating a part of the value to a value (F0H) indicating a part of the address corresponding to the work area provided in the RAM 41c. Even if the high-frequency address specified in the normal state to be played and the error state in which the progress of the game is disabled are different, Means (Q register) without the provision of a plurality, it is possible to reduce the waste of a program for specifying the address.

また、設定変更状態や設定確認状態に制御する際に、Ｑレジスタに格納されている特定値を、エラー状態において読み出される頻度の高いデータ格納領域のアドレス（例えば、設定変更状態に制御する設定変更処理のプログラムにおける変更操作待ちルーチンの先頭アドレスや設定確定待ちルーチンの先頭アドレス、設定確認状態に制御する設定確認処理のプログラムにおける確認終了待ちのルーチンの先頭アドレス等）の一部を示す値に変更し、その後、設定変更状態や設定確認状態が終了し、遊技の進行が許容される通常の状態に移行したときに、Ｑレジスタに格納されている値、すなわちエラー状態において読み出される回数の多いデータ格納領域のアドレスの一部を示す値を、ＲＡＭ４１ｃに設けられた作業領域に対応するアドレスの一部を示す値（Ｆ０Ｈ）に変更する構成としても良く、このような構成とすることで、設定変更状態や設定確認状態と、その後移行する遊技の進行が許容される通常の状態と、で指定される頻度の高いアドレスが異なっても、格納手段（Ｑレジスタ）を複数設けることなく、アドレスを指定するためのプログラムの無駄を削減することができる。 In addition, when controlling to the setting change state or the setting confirmation state, the specific value stored in the Q register is read from the address of the data storage area that is frequently read in the error state (for example, the setting change that controls the setting change state) Change to a value that indicates a part of the start address of the routine waiting for change operation in the processing program, the start address of the setting confirmation waiting routine, the start address of the routine waiting for confirmation completion in the setting confirmation processing program that controls the setting confirmation status, etc. After that, when the setting change state and the setting confirmation state are finished and the game state is shifted to the normal state where the progress of the game is allowed, the value stored in the Q register, that is, the data read many times in the error state A value indicating a part of the address of the storage area is set to an address corresponding to the work area provided in the RAM 41c. It is good also as a structure changed to the value (F0H) which shows a part, and by setting it as such a structure, with the normal state in which the progress of the game to which a setting change state and a setting confirmation state are permitted after that is permitted. Even if the frequently specified addresses are different, it is possible to reduce the waste of the program for specifying the addresses without providing a plurality of storage means (Q registers).

また、本実施例では、特定値の格納の仕方として、（１）特定値を格納手段に格納する処理と、（２）常に格納手段に特定値が格納されている状態としている構成との両方を備える場合を示している。具体的には、本実施例では、ユーザプログラムの実行が開始され起動処理（メイン）が開始されたときに、ユーザプログラムによりＱレジスタに初期値ＦＥＨを設定する処理が実行される構成とすることもできるし、システムリセット時にハードウェア的に初期化されてＱレジスタｎ値が初期値ＦＥＨに自動設定される構成とすることもできる。例えば、スロットマシン１に対して電源が投入され電力供給が開始されたときに、Ｑレジスタの下位１ビットは０に初期化されるとともに、上位７ビットは反転回路で反転されて全て値１となることによって、Ｑレジスタの初期値としてＦＥＨが自動設定される。 In the present embodiment, as a method of storing the specific value, both (1) a process of storing the specific value in the storage unit and (2) a configuration in which the specific value is always stored in the storage unit. The case where is provided is shown. Specifically, in this embodiment, when the execution of the user program is started and the startup process (main) is started, the process for setting the initial value FEH in the Q register is executed by the user program. It is also possible to adopt a configuration in which the Q register n value is automatically set to the initial value FEH by hardware initialization at the time of system reset. For example, when power is supplied to the slot machine 1 and power supply is started, the lower 1 bit of the Q register is initialized to 0, and the upper 7 bits are inverted by an inverting circuit so that all values are 1. Thus, FEH is automatically set as the initial value of the Q register.

また、本実施例において、スロットマシン１が搭載するメイン制御部４１において制御命令として使用可能なコマンドには、所定のルールに従ってあるレジスタのデータと他の２バイトのレジスタで指定されたアドレスに格納（記憶）されたデータとの入れ替えを実行可能なＲＬＤコマンドやＲＲＤコマンド（ともにプログラムされている命令の１つである）がある。例えば、ＲＬＤコマンドを用いてレジスタＡのデータと２バイトのレジスタで指定されたアドレスに格納（記憶）されたデータとの入れ替えを実行した場合、レジスタＡの上位４ビットのデータはそのままで、レジスタＡの下位４ビットのデータを２バイトのレジスタで指定されたアドレスの下位４ビットに移し、２バイトのレジスタで指定されたアドレスに格納（記憶）されたデータの下位４ビットを２バイトのレジスタで指定されたアドレスの上位４ビットに移し、２バイトのレジスタで指定されたアドレスに格納（記憶）されたデータの上位４ビットをレジスタＡの下位４ビットに移すことが可能である。そして、この場合に、例えば、２バイトのレジスタで指定されたアドレスに格納（記憶）されたデータとして書き込み不能な領域のデータ（例えば、ＲＯＭエリアのデータ）を指定すれば、２バイトのレジスタで指定されたアドレスに格納（記憶）されたデータをそのままにして、２バイトのレジスタで指定されたアドレスに格納（記憶）されたデータの上位４ビットをレジスタＡの下位４ビットに反映させる動作のみを実行させることもできる。 In the present embodiment, a command that can be used as a control command in the main control unit 41 installed in the slot machine 1 is stored in a register data and an address specified by another 2-byte register according to a predetermined rule. There are RLD commands and RRD commands (both are one of programmed instructions) that can be exchanged with (stored) data. For example, if the RLD command is used to replace the data in register A with the data stored (stored) at the address specified by the 2-byte register, the upper 4 bits of data in register A remain unchanged. The lower 4 bits of data in A are transferred to the lower 4 bits of the address specified by the 2-byte register, and the lower 4 bits of the data stored (stored) at the address specified by the 2-byte register are stored in the 2-byte register. It is possible to move to the upper 4 bits of the address designated by the upper 4 bits of the data stored (stored) at the address designated by the 2-byte register to the lower 4 bits of the register A. In this case, for example, if data in a non-writable area (for example, data in the ROM area) is specified as data stored (stored) at an address specified by a 2-byte register, a 2-byte register is used. Only the operation of reflecting the upper 4 bits of the data stored (stored) at the address specified by the 2-byte register in the lower 4 bits of the register A while leaving the data stored (stored) at the specified address as it is Can also be executed.

また、例えば、ＲＲＤコマンドを用いてレジスタＡのデータと２バイトのレジスタで指定されたアドレスに格納（記憶）されたデータとの入れ替えを実行した場合、レジスタＡの上位４ビットのデータはそのままで、レジスタＡの下位４ビットのデータを２バイトのレジスタで指定されたアドレスの上位４ビットに移し、２バイトのレジスタで指定されたアドレスに格納（記憶）されたデータの上位４ビットを２バイトのレジスタで指定されたアドレスの下位４ビットに移し、２バイトのレジスタで指定されたアドレスに格納（記憶）されたデータの下位４ビットをレジスタＡの下位４ビットに移すことが可能である。そして、この場合に、例えば、２バイトのレジスタで指定されたアドレスに格納（記憶）されたデータとして書き込み不能な領域のデータ（例えば、ＲＯＭエリアのデータ）を指定すれば、２バイトのレジスタで指定されたアドレスに格納（記憶）されたデータのデータをそのままにして、２バイトのレジスタで指定されたアドレスに格納（記憶）されたデータの下位４ビットをレジスタＡの下位４ビットに反映させる動作のみを実行させることもできる。 For example, when the data of the register A and the data stored (stored) at the address specified by the 2-byte register are exchanged using the RRD command, the upper 4 bits of the data of the register A are not changed. The lower 4 bits of data in register A are transferred to the upper 4 bits of the address specified by the 2-byte register, and the upper 4 bits of the data stored (stored) at the address specified by the 2-byte register are 2 bytes. It is possible to move to the lower 4 bits of the address designated by the register, and to move the lower 4 bits of the data stored (stored) at the address designated by the 2-byte register to the lower 4 bits of the register A. In this case, for example, if data in a non-writable area (for example, data in the ROM area) is specified as data stored (stored) at an address specified by a 2-byte register, a 2-byte register is used. The lower 4 bits of the data stored (stored) at the address specified by the 2-byte register is reflected in the lower 4 bits of the register A while the data stored (stored) at the specified address remains unchanged. It is also possible to execute only the operation.

本実施例においてメイン制御部４１は、ゲームを進行させるための操作が有効化されるタイミングを遅延させることにより、所定期間にわたりゲームを進行させるための操作が無効化されるフリーズ状態に制御するか否かを決定するフリーズ抽選を行い、フリーズ抽選に当選することで、上記のフリーズ状態に制御する。 In the present embodiment, the main control unit 41 controls the freeze state in which the operation for advancing the game for a predetermined period is invalidated by delaying the timing at which the operation for advancing the game is validated. A freeze lottery to determine whether or not is performed, and the freeze lottery is won to control the freeze state.

本実施例では、乱数回路５０８ｂのチャネルＲＬ１により生成された乱数値を用いてフリーズ抽選の結果が判定される。 In the present embodiment, the result of the freeze lottery is determined using the random number value generated by the channel RL1 of the random number circuit 508b.

尚、既に、図２４で説明したように、ＲＬ０ハードラッチ選択レジスタ１（ＲＬ０ＬＳ１）のビット６−４の設定内容によりいずれかの端子からの信号（ラッチ信号）に基づいて、乱数回路５０８ｂのチャネルＲＬ１のＲＬ０ハードラッチ乱数値レジスタ１（ＲＬ０ＨＶ１）に乱数値をラッチさせるかが設定されている。また、本実施例では、その設定された端子には、スタートスイッチ７からの検出信号がラッチ信号として入力されるようになっており、スタートスイッチ７が操作されたタイミングで乱数回路５０８ｂのチャネルＲＬ１におけるＲＬ０ハードラッチ乱数値レジスタ１（ＲＬ０ＨＶ１）に乱数値をラッチできるように構成されているが、操作手段からの検出信号によるタイミングで乱数回路５０８ｂのチャネルＲＬ１により生成された乱数値がラッチされるものに限らず、所定のタイミングで乱数回路５０８ｂのチャネルＲＬ１に対応する乱数ソフトラッチレジスタ（ＲＤＳＬ）のビット１（ＲＬ１ＳＬ）に“１”をセットすることでプログラムにて乱数回路５０８ｂのチャネルＲＬ１におけるＲＬ１ソフトラッチ乱数値レジスタ（ＲＬ１ＳＶ）に乱数値をラッチさせてフリーズ抽選の結果判定に用いるようにしても良い。 As already described with reference to FIG. 24, the channel of the random number circuit 508b is based on the signal (latch signal) from either terminal according to the setting contents of bits 6-4 of the RL0 hard latch selection register 1 (RL0LS1). Whether the RL0 hard latch random value register 1 (RL0HV1) of RL1 is to be latched is set. In this embodiment, the detection signal from the start switch 7 is input to the set terminal as a latch signal, and the channel RL1 of the random number circuit 508b is operated at the timing when the start switch 7 is operated. The RL0 hard latch random number value register 1 (RL0HV1) in FIG. 2 is configured to be able to latch a random number value, but the random number value generated by the channel RL1 of the random number circuit 508b is latched at the timing according to the detection signal from the operation means. In addition to the above, by setting “1” to bit 1 (RL1SL) of the random number soft latch register (RDSL) corresponding to the channel RL1 of the random number circuit 508b at a predetermined timing, the program sets the value in the channel RL1 of the random number circuit 508b RL1 soft latch random value register (RL1SV By latching the random number may be used in the determination result of the freeze lottery.

このように本実施例では、フリーズ抽選の結果に応じてフリーズ状態に制御されるようになっている。そして、フリーズ抽選にメイン制御部４１が搭載する乱数回路５０８ｂが生成した乱数を利用しているが、乱数回路５０８ｂは、それぞれ別個の乱数を生成するチャネルＲＬ０〜ＲＬ３の４回路を備えており、フリーズ抽選では、乱数回路５０８ｂが生成する乱数のうち内部抽選に用いるチャネルＲＬ０にて生成される乱数とは別のチャネルＲＬ１にて生成される乱数が用いられるので、内部抽選が用いる乱数と、フリーズ抽選が用いる乱数と、が同期してしまうことを防止できる。 As described above, in this embodiment, the freeze state is controlled according to the result of the freeze lottery. The random number circuit 508b mounted on the main control unit 41 is used for freeze lottery. The random number circuit 508b includes four circuits RL0 to RL3 that generate separate random numbers. In the freeze lottery, since the random number generated in the channel RL1 different from the random number generated in the channel RL0 used for the internal lottery among the random numbers generated by the random number circuit 508b is used, the random number used in the internal lottery and the freeze It can be prevented that the random numbers used in the lottery are synchronized.

尚、本実施例では、１６ビット乱数回路５０８ｂの異なるチャネル（チャネル０とチャネル１）からそれぞれ乱数値を抽出することにより、内部抽選を行う場合と、フリーズ抽選を行う場合と、で乱数を抽出する乱数値を異ならせる場合を示したが、本実施例で示した態様に限られない。例えば、１６ビット乱数回路５０８ｂの同じチャネルであっても、その同じチャネルで用いる異なるハードラッチ乱数値レジスタから（例えば、同じチャネル０のＲＬ０ハードラッチ乱数値レジスタ０（ＲＬ０ＨＶ０）とＲＬ０ハードラッチ乱数値レジスタ１（ＲＬ０ＨＶ１）とから）乱数値を抽出することにより、抽出する乱数値レジスタを異ならせても良い。 In the present embodiment, random numbers are extracted by extracting random numbers from different channels (channel 0 and channel 1) of the 16-bit random number circuit 508b to perform internal lottery and freeze lottery. Although the case where the random value to be made is different is shown, it is not limited to the mode shown in the present embodiment. For example, even in the same channel of the 16-bit random number circuit 508b, from different hard latch random number value registers used in the same channel (for example, RL0 hard latch random number value register 0 (RL0HV0) and RL0 hard latch random number value of the same channel 0) By extracting a random number value (from register 1 (RL0HV1)), the extracted random number value register may be different.

また、本実施例では、フリーズ抽選が用いる乱数として、１６ビット乱数回路５０８ｂが生成した乱数を利用しているが８ビット乱数回路５０８ａが生成した乱数を利用しても良い。 In this embodiment, the random number generated by the 16-bit random number circuit 508b is used as the random number used in the freeze lottery. However, the random number generated by the 8-bit random number circuit 508a may be used.

また、本実施例では、フリーズ抽選が用いる乱数として、乱数回路５０８ｂが生成した乱数を利用しているが、フリーズ抽選が用いる乱数としてプログラムによって更新されるソフト乱数を用いても良い。 In this embodiment, the random number generated by the random number circuit 508b is used as the random number used by the freeze lottery. However, a soft random number updated by a program may be used as the random number used by the freeze lottery.

また、本実施例では、フリーズ状態に制御するか否かを決定するフリーズ抽選に用いる乱数として乱数回路５０８ｂが生成した乱数を利用する構成であるが、遊技者にとっての有利度を決定する抽選や遊技者にとって有利な特典を付与するか否かを決定する抽選に用いる乱数として乱数回路５０８ｂが生成した乱数を利用する構成としても良い。 Further, in this embodiment, the random number generated by the random number circuit 508b is used as a random number used in the freeze lottery for determining whether or not to control the freeze state. A random number generated by the random number circuit 508b may be used as a random number used for a lottery for determining whether or not to give a privilege advantageous to the player.

以上、本発明の実施例を図面により説明してきたが、本発明はこの実施例に限定されるものではなく、本発明の主旨を逸脱しない範囲における変更や追加があっても本発明に含まれることは言うまでもない。 Although the embodiments of the present invention have been described with reference to the drawings, the present invention is not limited to these embodiments, and modifications and additions within the scope of the present invention are included in the present invention. Needless to say.

前記実施例では、本発明を遊技用価値としてメダル並びにクレジットを用いて賭数が設定されるスロットマシンに適用した例ついて説明したが、遊技用価値として遊技球を用いて賭数を設定するスロットマシンや、遊技用価値としてクレジットのみを使用して賭数を設定する完全クレジット式のスロットマシンに適用しても良い。遊技球を遊技用価値として用いる場合は、例えば、メダル１枚分を遊技球５個分に対応させることができ、前記実施例１で賭数として３を設定する場合は、１５個の遊技球を用いて賭数を設定するものに相当する。 In the above embodiment, the present invention is applied to a slot machine in which bets are set using medals and credits as game values. However, slots for setting bets using game balls as game values are described. The present invention may be applied to a machine or a fully credit type slot machine that sets a bet amount using only credit as a gaming value. In the case of using a game ball as a game value, for example, one medal can correspond to five game balls, and when three bets are set in the first embodiment, 15 game balls are used. This is equivalent to setting the number of bets using.

さらに、メダル及び遊技球等の複数種類の遊技用価値のうちいずれか１種類のみを用いるものに限定されるものではなく、例えば、メダル及び遊技球等の複数種類の遊技用価値を併用できるものであっても良い。すなわち、メダル及び遊技球等の複数種類の遊技用価値のいずれを用いても賭数を設定してゲームを行うことが可能であり、かつ入賞の発生によってメダル及び遊技球等の複数種類の遊技用価値のいずれをも払い出し得るスロットマシンを適用しても良い。 Further, the present invention is not limited to the use of only one of a plurality of types of game values such as medals and game balls, for example, a combination of a plurality of types of game values such as medals and game balls. It may be. That is, it is possible to play a game by setting the number of bets using any of a plurality of types of gaming values such as medals and game balls, and a plurality of types of games such as medals and game balls when a winning occurs. You may apply the slot machine which can pay out all of utility values.

前記実施例では、可変表示装置として外周に複数種の図柄が配列されたリールを回転させることにより図柄が透視窓３に連続的に変化しつつ表示される構成であるが、リールに替えて外周に複数種の図柄が配列されたベルトを移動させることにより図柄が透視窓３に連続的に変化しつつ表示される可変表示装置を適用しても良い。さらに液晶表示器などの画像表示装置に、図柄画像などの識別情報を所定の順番で周期的に移動させる画像を表示させることで表示画面上に識別情報が連続的に変化しつつ表示される可変表示装置を適用しても良い。 In the above-described embodiment, the variable display device is configured such that the symbols are continuously changed and displayed on the see-through window 3 by rotating a reel having a plurality of types of symbols arranged on the outer periphery. Alternatively, a variable display device may be used in which a belt on which a plurality of types of symbols are arranged is moved and displayed while the symbols are continuously changed in the see-through window 3. Furthermore, by displaying an image in which identification information such as a pattern image is periodically moved in a predetermined order on an image display device such as a liquid crystal display, the identification information is displayed on the display screen while being continuously changed. A display device may be applied.

１スロットマシン
２Ｌ、２Ｃ、２Ｒリール
６ＭＡＸＢＥＴスイッチ
７スタートスイッチ
８Ｌ、８Ｃ、８Ｒストップスイッチ
４１メイン制御部
９１サブ制御部
５０８ｂ乱数回路
５２５ｂ乱数生成回路
５３７更新監視回路 1 slot machine 2L, 2C, 2R reel 6 MAXBET switch 7 start switch 8L, 8C, 8R stop switch 41 main control unit 91 sub control unit 508b random number circuit 525b random number generation circuit 537 update monitoring circuit

Claims

The game can be started by setting a predetermined number of bets for one game using the gaming value, and a plurality of types of identification information that can be distinguished from each other can be displayed in a variable display device that can be displayed in a variable manner. Is a slot machine in which one game is completed by being derived and winning can be generated according to the display result of the variable display device,
A game control means for controlling the game with a built-in random number circuit for generating numerical data to be a random value;
Start operation means operated when starting the game,
With
The random number circuit includes numerical value holding means for holding numerical data updated when the start operation means is operated,
The game control means includes
A pre-determining unit that determines whether or not to allow the generation of a prize using the numerical data held by the numerical value holding unit when detecting the operation of the start operation unit in a state where the game can be started;
Random number circuit monitoring means capable of monitoring the occurrence of abnormality in the frequency of the random number clock signal for updating the numerical data held by the numerical value holding means and the update state of the numerical data held by the numerical value holding means;
Random number circuit setting means for setting a monitoring target by the random number circuit monitoring means;
Storage means for storing a specific value;
A control CPU for controlling the progress of the game according to the control command;
Including
The random number circuit setting means performs settings related to monitoring by the random number circuit monitoring means before the timing of extracting numerical data from the random number circuit,
The control CPU is
Based on the first information and the second information, an address corresponding to the data storage area to be read or written is specified, and when the address is specified, based on the specified value stored in the storage means Specifying the first information and specifying the second information specified by the control command;
The slot machine according to claim 1, wherein the game control means further comprises specific value changing means for changing the specific value stored in the storage means when a predetermined change condition is satisfied.