JP2014165481A - Semiconductor device mounting body - Google Patents

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Keizo Sakurai
敬三 櫻井
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  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a thin type semiconductor device mounting body on which a semiconductor device can be stably runnable.SOLUTION: A semiconductor device mounting body A comprises: a base wiring board 10 having a device mounting section 1a and a spacer junction section 1b arranged along the device mounting section 1a, where the spacer junction section 1b includes a plurality of first junction pads 6; a semiconductor device S on the device mounting section 1a; a spacer wiring board 20 having a second junction pad 16a on a bottom surface thereof and a third junction pad 16b on an upper surface thereof; and a cap wiring board 30 having a fourth junction pad 26 on a bottom surface thereof. An isolating board 20P on a flat plate is cut to form the spacer wiring board 20, and the upper/bottom surfaces are formed by a cross-section F, the second and the third junction pads 16a and 16b are formed by a separate through hole conductor 16, and the second junction pad 16a and the third junction pad 16b are electrically connected with each other by a wiring conductor layer 13 on a side surface of the spacer wiring board 20.

Description

本発明は、半導体素子が実装されたベース配線基板上にスペーサー配線基板およびキャップ配線基板が順次積層されて成る半導体素子実装体に関するものである。   The present invention relates to a semiconductor element mounting body in which a spacer wiring board and a cap wiring board are sequentially laminated on a base wiring board on which a semiconductor element is mounted.

図６に、従来の半導体素子実装体Ｄを示す。従来の半導体素子実装体Ｄは、ベース配線基板４０と、スペーサー配線基板５０と、キャップ配線基板６０とを備えている。また、半導体素子実装体Ｄは、複数の製品領域Ｘ２と、製品領域Ｘ２の周囲に一体的に形成された捨て代領域Ｙ２とを有しており、製品領域Ｘ２同士の間、および製品領域Ｘ２と捨て代領域Ｙ２との間を切断することで、個々の製品が同時に多数個製造される。   FIG. 6 shows a conventional semiconductor element mounting body D. The conventional semiconductor element mounting body D includes a base wiring board 40, a spacer wiring board 50, and a cap wiring board 60. Further, the semiconductor element mounting body D has a plurality of product regions X2 and a disposal margin region Y2 integrally formed around the product region X2, and between the product regions X2 and the product region X2. A large number of individual products are manufactured at the same time by cutting between the space and the disposal margin area Y2.

ベース配線基板４０は、平板状であり、上下に貫通する複数のスルーホール３２を備える絶縁板３１と、絶縁板３１の上下面およびスルーホール３２内に被着された配線導体層３３と、絶縁板３１と配線導体層３３の上に被着されたソルダーレジスト層３４とを有している。なお、スルーホール３２の内部は孔埋め樹脂により充填されている。   The base wiring board 40 has a flat plate shape, and includes an insulating plate 31 having a plurality of through holes 32 penetrating vertically, a wiring conductor layer 33 deposited on the upper and lower surfaces of the insulating plate 31 and the through holes 32, and insulation. It has a board 31 and a solder resist layer 34 deposited on the wiring conductor layer 33. The inside of the through hole 32 is filled with a hole filling resin.

ベース配線基板４０の上面中央部には、素子搭載部３１ａが形成されている。素子搭載部３１ａには、半導体素子Ｓの電極Ｔと電気的に接続するための複数の半導体素子接続パッド３５が配線導体層３３の一部により形成されている。また、素子搭載部３１ａを囲繞する位置にはスペーサー接合部３１ｂが形成されている。スペーサー接合部３１ｂには、スペーサー配線基板５０の接合に用いる複数の第１接合パッド３６が配線導体層３３の一部により形成されている。
半導体素子接続パッド３５は、ソルダーレジスト層３４に設けた開口部３４ａ内に露出している。そして、この半導体素子接続パッド３５に、半導体素子Ｓの電極Ｔを半田バンプを介して接続することにより、ベース配線基板４０の素子搭載部３１ａに半導体素子Ｓが搭載される。
また、第１接合パッド３６は、ソルダーレジスト層３４に設けた開口部３４ｂ内に露出している。なお、半導体素子接続パッド３５および第１接合パッド３６の一部は、互いに電気的に接続されている。これらの第１接合パッド３６には、後述するスペーサー配線基板５０の第２接合パッド４６ａが半田バンプを介して接合される。
さらに、ベース配線基板４０の下面には、外部の電気回路基板と接続するための複数の外部接続パッド３７が配線導体層３３の一部により形成されている。これらの外部接続パッド３７は、ソルダーレジスト層３４に設けた開口部３４ｃ内に露出している。これらの外部接続パッド３７は、スルーホール３２を介して半導体素子接続パッド３５の一部に電気的に接続されている。 An element mounting portion 31 a is formed at the center of the upper surface of the base wiring board 40. A plurality of semiconductor element connection pads 35 for electrically connecting to the electrode T of the semiconductor element S are formed in the element mounting portion 31 a by a part of the wiring conductor layer 33. In addition, a spacer joint portion 31b is formed at a position surrounding the element mounting portion 31a. A plurality of first bonding pads 36 used for bonding the spacer wiring substrate 50 are formed in the spacer bonding portion 31 b by a part of the wiring conductor layer 33.
The semiconductor element connection pad 35 is exposed in an opening 34 a provided in the solder resist layer 34. The semiconductor element S is mounted on the element mounting portion 31a of the base wiring board 40 by connecting the electrodes T of the semiconductor element S to the semiconductor element connection pads 35 via solder bumps.
The first bonding pad 36 is exposed in the opening 34 b provided in the solder resist layer 34. The semiconductor element connection pad 35 and a part of the first bonding pad 36 are electrically connected to each other. A second bonding pad 46a of a spacer wiring board 50, which will be described later, is bonded to these first bonding pads 36 via solder bumps.
Further, a plurality of external connection pads 37 for connecting to an external electric circuit board are formed on a lower surface of the base wiring board 40 by a part of the wiring conductor layer 33. These external connection pads 37 are exposed in the openings 34 c provided in the solder resist layer 34. These external connection pads 37 are electrically connected to a part of the semiconductor element connection pads 35 through the through holes 32.

スペーサー配線基板５０は、素子搭載部３１ａを囲繞する大きさの開口部４５を有するフレーム状であり、スペーサー接合部３１ｂ上に接合されている。スペーサー配線基板５０は、上下に貫通する複数のスルーホール４２を有する絶縁板４１と、絶縁板４１やスルーホール４２内に被着された配線導体層４３と、絶縁板４１の上下面に被着されたソルダーレジスト層４４とを有している。なお、スルーホール４２の内部は孔埋め樹脂により充填されている。   The spacer wiring board 50 has a frame shape having an opening 45 having a size surrounding the element mounting portion 31a, and is joined to the spacer joining portion 31b. The spacer wiring substrate 50 is attached to an insulating plate 41 having a plurality of through holes 42 penetrating vertically, a wiring conductor layer 43 deposited in the insulating plate 41 and the through holes 42, and upper and lower surfaces of the insulating plate 41. The solder resist layer 44 is provided. The inside of the through hole 42 is filled with a hole filling resin.

スペーサー配線基板５０の下面には、ベース配線基板４０の第１接合パッド３６に対応する位置に複数の第２接合パッド４６ａが配線導体層４３の一部により形成されている。これらの第２接合パッド４６ａは、ソルダーレジスト層４４に設けた開口部４４ａ内に露出している。そして、これらの第２接合パッド４６ａと第１接合パッド３６とが半田バンプを介して互いに接合されており、これによりスペーサー配線基板５０がベース配線基板４０上に接合されているとともに、ベース配線基板４０の配線導体層３３の一部とスペーサー配線基板５０の配線導体４３とが電気的に接続されている。また、スペーサー配線基板５０の上面には、複数の第３接合パッド４６ｂが配線導体層４３の一部により形成されている。これらの第３接合パッド４６ｂは、ソルダーレジスト層４４に設けた開口部４４ｂ内に露出している。これらの第３接合パッド４６ｂには、後述するキャップ配線基板６０の第４接合パッド５６が半田バンプを介して接合される。   On the lower surface of the spacer wiring substrate 50, a plurality of second bonding pads 46 a are formed by a part of the wiring conductor layer 43 at positions corresponding to the first bonding pads 36 of the base wiring substrate 40. These second bonding pads 46 a are exposed in the openings 44 a provided in the solder resist layer 44. The second bonding pads 46a and the first bonding pads 36 are bonded to each other via solder bumps, whereby the spacer wiring board 50 is bonded onto the base wiring board 40 and the base wiring board. A part of the 40 wiring conductor layers 33 and the wiring conductors 43 of the spacer wiring board 50 are electrically connected. A plurality of third bonding pads 46 b are formed on part of the wiring conductor layer 43 on the upper surface of the spacer wiring substrate 50. These third bonding pads 46 b are exposed in the openings 44 b provided in the solder resist layer 44. A fourth bonding pad 56 of a cap wiring board 60 to be described later is bonded to these third bonding pads 46b via solder bumps.

キャップ配線基板６０は、平板状であり、スペーサー配線基板５０上に半導体素子Ｓ上を覆うように接合されている。キャップ配線基板６０は、上下に貫通する複数のスルーホール５２を有する絶縁板５１と、配線導体層５３と、ソルダーレジスト層５４とを備えている。   The cap wiring board 60 has a flat plate shape and is joined to the spacer wiring board 50 so as to cover the semiconductor element S. The cap wiring board 60 includes an insulating plate 51 having a plurality of through holes 52 penetrating vertically, a wiring conductor layer 53, and a solder resist layer 54.

キャップ配線基板６０の上面には、例えば別の半導体素子Ｕと接続するための半導体素子接続パッド５５が配線導体層５３の一部により形成されている。これらの半導体素子接続パッド５５は、ソルダーレジスト層５４に設けた開口部５４ａ内に露出している。そして、この半導体素子接続パッド５５に別の半導体素子Ｕの電極Ｖを半田バンプを介して接続することにより、キャップ配線基板６０の上面に別の半導体素子Ｕが搭載される。
また、キャップ配線基板６０の下面には、先述の第３接合パッド４６ｂに対応する位置に、第４接合パッド５６が配線導体層５３の一部により形成されている。これらの第４接合パッド５６は、ソルダーレジスト層５４に設けた開口部５４ｂ内に露出している。なお、半導体素子接続パッド５５および第４接合パッド５６の一部は、互いに電気的に接続されている。そして、この第４接合パッド５６を半田バンプを介して第３接合パッド４６ｂに接続することにより、キャップ配線基板６０がスペーサー配線基板５０上に接合されるとともに、スペーサー配線基板５０とキャップ配線基板６０とが電気的に接続される。これにより、半導体素子Ｓおよび別の半導体素子Ｕが、ベース配線基板４０およびスペーサー配線基板５０およびキャップ配線基板６０を介して電気的に接続されて稼働する。 On the upper surface of the cap wiring board 60, for example, a semiconductor element connection pad 55 for connecting to another semiconductor element U is formed by a part of the wiring conductor layer 53. These semiconductor element connection pads 55 are exposed in the openings 54 a provided in the solder resist layer 54. Then, another semiconductor element U is mounted on the upper surface of the cap wiring board 60 by connecting the electrode V of another semiconductor element U to the semiconductor element connection pad 55 via a solder bump.
Further, on the lower surface of the cap wiring board 60, a fourth bonding pad 56 is formed by a part of the wiring conductor layer 53 at a position corresponding to the above-described third bonding pad 46b. These fourth bonding pads 56 are exposed in the openings 54 b provided in the solder resist layer 54. The semiconductor element connection pad 55 and a part of the fourth bonding pad 56 are electrically connected to each other. Then, by connecting the fourth bonding pad 56 to the third bonding pad 46b through the solder bump, the cap wiring board 60 is bonded onto the spacer wiring board 50, and the spacer wiring board 50 and the cap wiring board 60 are connected. Are electrically connected. As a result, the semiconductor element S and another semiconductor element U are electrically connected and operated via the base wiring board 40, the spacer wiring board 50, and the cap wiring board 60.

ところで、近年、携帯電話や携帯型音楽プレーヤーに代表される電子機器の薄型化が進んでいる。このような薄型化の要求に対応するため、これらに使用される半導体素子実装体を構成する各配線基板についても薄型化が進められている。   By the way, in recent years, electronic devices typified by cellular phones and portable music players have been made thinner. In order to meet such demands for thinning, thinning of the wiring boards constituting the semiconductor element mounting body used for these is also underway.

ところが、配線基板の薄型化が進むにつれて、配線基板の剛性が小さくなってしまう。このため、先述の開口部４５を有するスペーサー配線基板５０においては、特に剛性が小さくなり配線基板の上下方向に反りが生じる場合がある。このようにスペーサー配線基板５０に上下方向の反りが生じると、スペーサー配線基板５０とベース配線基板４０との接合間隔、あるいはスペーサー配線基板５０とキャップ配線基板６０との接合間隔が不均一になってしまい、これらのベース配線基板４０とスペーサー配線基板５０とキャップ配線基板６０とを半田バンプを介して強固に接合することが困難になる。このため、ベース配線基板４０とスペーサー配線基板５０との接続部、あるいはスペーサー配線基板５０とキャップ配線基板６０との接合部分が外れて断線してしまい、半導体素子Ｓを安定的に稼働することができないという問題がある。   However, as the wiring board becomes thinner, the rigidity of the wiring board decreases. For this reason, in the spacer wiring board 50 having the opening 45 described above, the rigidity is particularly small, and the wiring board may be warped in the vertical direction. When the spacer wiring substrate 50 is warped in the vertical direction as described above, the bonding interval between the spacer wiring substrate 50 and the base wiring substrate 40 or the bonding interval between the spacer wiring substrate 50 and the cap wiring substrate 60 becomes uneven. Therefore, it becomes difficult to firmly bond the base wiring board 40, the spacer wiring board 50, and the cap wiring board 60 via the solder bumps. For this reason, the connection part of the base wiring board 40 and the spacer wiring board 50 or the joint part of the spacer wiring board 50 and the cap wiring board 60 is disconnected and disconnected, and the semiconductor element S can be operated stably. There is a problem that you can not.

特開２０１０−１０３５１９号公報JP 2010-103519 A

本発明は、半導体素子実装体を構成する薄型の配線基板同士を強固に接合することを可能にする。これにより、実装された半導体素子を安定的に稼働させることができる薄型の半導体素子実装体を提供することを課題とする。   The present invention makes it possible to firmly bond thin wiring boards constituting a semiconductor element mounting body. Accordingly, it is an object to provide a thin semiconductor element mounting body capable of stably operating a mounted semiconductor element.

本発明の半導体素子実装体は、上面に素子搭載部、および素子搭載部に沿って周設された長方形の複数のスペーサー接合部を有し、スペーサー接合部に複数の第１接合パッドが形成された平板状のベース配線基板と、素子搭載部に搭載された半導体素子と、スペーサー接合部上に接合されており、下面に第１接合パッドに半田バンプを介して接合された第２接合パッドを有し、上面に複数の第３接合パッドを有する長方体状のスペーサー配線基板と、スペーサー配線基板上に半導体素子上を覆うように接合されており、下面に第３接合パッドに半田バンプを介して接合された第４接合パッドを有する平板状のキャップ配線基板と、を具備して成る配線基板であって、スペーサー配線基板は、複数のスルーホールを有する平板状の絶縁基板をスルーホールの中央部を境界にして長方体形状に切断することにより形成されており、その上下面が、切断による切断面により形成されているとともに、第２接合パッドおよび第３接合パッドが、スルーホール内に被着させたスルーホール導体を切断により分割した分割スルーホール導体により形成されており、かつ第２接合パッドと第３接合パッドとがスペーサー配線基板の側面に被着させた配線導体層により電気的に接続されていることを特徴とするものである。   The semiconductor element mounting body of the present invention has an element mounting portion on the upper surface and a plurality of rectangular spacer joint portions provided around the element mounting portion, and a plurality of first bonding pads are formed at the spacer joint portions. A flat base wiring board, a semiconductor element mounted on the element mounting portion, and a second bonding pad bonded to the spacer bonding portion and bonded to the first bonding pad via solder bumps on the lower surface. A rectangular spacer wiring board having a plurality of third bonding pads on the upper surface and bonded to the spacer wiring board so as to cover the semiconductor element, and solder bumps are applied to the third bonding pads on the lower surface. A flat cap wiring board having a fourth bonding pad bonded thereto, wherein the spacer wiring board scans the flat insulating board having a plurality of through holes. -It is formed by cutting into a rectangular shape with the center part of the hole as a boundary, and its upper and lower surfaces are formed by cutting surfaces by cutting, and the second and third bonding pads are through-holes. A wiring conductor layer formed of a divided through-hole conductor obtained by cutting a through-hole conductor deposited in a hole and having a second bonding pad and a third bonding pad deposited on the side surface of the spacer wiring board It is electrically connected by this.

本発明の半導体素子実装体によれば、スペーサー配線基板は、平板状の絶縁基板をスルーホールの中央部を境界にして長方体形状に切断することにより形成される。さらに、その上下面は、切断による切断面により形成されており、この切断面には分割スルーホール導体により第２および第３接合パッドが形成されている。このように、切断により形成された平坦な切断面をベース配線基板およびキャップ配線基板との接合面にすることで、スペーサー配線基板とベース配線基板との接合間隔、あるいはスペーサー配線基板とキャップ配線基板との接合間隔を均一にできる。したがって、ベース配線基板とスペーサー配線基板とキャップ配線基板とを半田バンプを介して強固に接合することが可能になる。これにより、半導体素子を安定的に稼働することができる薄型の半導体素子実装体を提供することができる。   According to the semiconductor element mounting body of the present invention, the spacer wiring substrate is formed by cutting a flat insulating substrate into a rectangular shape with the central portion of the through hole as a boundary. Further, the upper and lower surfaces are formed by a cut surface by cutting, and the second and third bonding pads are formed by a divided through-hole conductor on the cut surface. In this way, the flat cut surface formed by cutting is used as a bonding surface between the base wiring board and the cap wiring board, so that the bonding interval between the spacer wiring board and the base wiring board, or the spacer wiring board and the cap wiring board. The bonding interval can be made uniform. Therefore, the base wiring board, the spacer wiring board, and the cap wiring board can be firmly bonded via the solder bumps. Thereby, the thin semiconductor element mounting body which can operate a semiconductor element stably can be provided.

図１（ａ）および（ｂ）は、本発明の半導体素子実装体の実施の形態の一例を示す概略断面図および平面図である。1A and 1B are a schematic cross-sectional view and a plan view showing an example of an embodiment of a semiconductor element mounting body according to the present invention. 図２は、本発明の半導体素子実装体を構成するスペーサー配線基板の実施の形態の一例を示す斜視図である。FIG. 2 is a perspective view showing an example of an embodiment of a spacer wiring board constituting the semiconductor element mounting body of the present invention. 図３は、本発明の半導体素子実装体を構成するスペーサー配線基板の製造方法の一例を説明する斜視図である。FIG. 3 is a perspective view for explaining an example of a manufacturing method of a spacer wiring board constituting the semiconductor element mounting body of the present invention. 図４は、本発明の半導体素子実装体の別の実施の形態の一例を示す概略断面図である。FIG. 4 is a schematic cross-sectional view showing an example of another embodiment of the semiconductor element mounting body of the present invention. 図５は、本発明の半導体素子実装体のさらに別の実施の形態の一例を示す概略断面図である。FIG. 5 is a schematic sectional view showing an example of still another embodiment of the semiconductor element mounting body of the present invention. 図６（ａ）および（ｂ）は、従来の半導体素子実装体の実施の形態の一例を示す概略断面図および平面図である。6 (a) and 6 (b) are a schematic cross-sectional view and a plan view showing an example of an embodiment of a conventional semiconductor element mounting body.

次に、本発明の半導体素子実装体の実施形態の一例を図１を基に詳細に説明する。   Next, an example of an embodiment of the semiconductor element mounting body of the present invention will be described in detail with reference to FIG.

図１（ａ）および（ｂ）は、本発明の実施形態の一例に係る半導体素子実装体Ａの断面図および上面図である。半導体素子実装体Ａは、半導体素子Ｓが搭載されるベース配線基板１０と、スペーサー配線基板２０と、キャップ配線基板３０とを備えている。なお、半導体素子実装体Ａは、複数の製品領域Ｘ１と、製品領域Ｘ１の周囲に一体的に形成された捨て代領域Ｙ１とを有しており、製品領域Ｘ１同士の間、および製品領域Ｘ１と捨て代領域Ｙ１との間を切断することで、個々の製品が同時に多数個製造される。   1A and 1B are a cross-sectional view and a top view of a semiconductor element mounting body A according to an example of an embodiment of the present invention. The semiconductor element mounting body A includes a base wiring board 10 on which a semiconductor element S is mounted, a spacer wiring board 20, and a cap wiring board 30. The semiconductor element mounting body A has a plurality of product regions X1 and a disposal margin region Y1 integrally formed around the product region X1, and between the product regions X1 and the product region X1. A large number of individual products are manufactured at the same time by cutting between the area and the disposal margin area Y1.

ベース配線基板１０は、平板状であり、上下に貫通する複数のスルーホール２を有する絶縁板１と、絶縁板１の上下面およびスルーホール２内に被着された配線導体層３と、絶縁板１および配線導体層３上に被着されたソルダーレジスト層４とを有している。なお、スルーホール２の内部は孔埋め樹脂により充填されている。   The base wiring board 10 has a flat plate shape, and includes an insulating plate 1 having a plurality of through holes 2 penetrating vertically, a wiring conductor layer 3 deposited in the upper and lower surfaces of the insulating plate 1 and the through holes 2, and insulation. It has a solder resist layer 4 deposited on the plate 1 and the wiring conductor layer 3. The inside of the through hole 2 is filled with a hole filling resin.

ベース配線基板１０の上面には、半導体素子Ｓを搭載するための素子搭載部１ａが形成されている。これらの素子搭載部１ａには、半導体素子Ｓの電極Ｔと電気的に接続するための複数の半導体素子接続パッド５が配線導体層３の一部により形成されている。これらの半導体素子接続パッド５は、ソルダーレジスト層４に設けた開口部４ａ内に露出している。そして、この半導体素子接続パッド５に半導体素子Ｓの電極Ｔを半田バンプを介して接続することにより、半導体素子Ｓとベース配線基板１０とが電気的に接続される。
また、ベース配線基板１０の上面には、素子搭載部１ａに沿って周設された長方形の複数のスペーサー接合部１ｂが形成されている。これらのスペーサー接合部１ｂには、スペーサー配線基板２０と電気的に接続するための複数の第１接合パッド６が配線導体層３の一部により形成されている。これらの第１接合パッド６は、ソルダーレジスト層４に設けた開口部４ｂ内に露出している。なお、半導体素子接続パッド５および第１接合パッド６の一部は、互いに電気的に接続されている。
また、ベース配線基板１０の下面には、外部の電気回路基板と接続するための複数の外部接続パッド７が配線導体層３の一部により形成されている。これらの外部接続パッド７は、ソルダーレジスト層４に設けた開口部４ｃ内に露出している。これらの外部接続パッド７は、スルーホール２を介して半導体素子接続パッド５に電気的に接続されている。 An element mounting portion 1 a for mounting the semiconductor element S is formed on the upper surface of the base wiring board 10. In these element mounting portions 1 a, a plurality of semiconductor element connection pads 5 for electrical connection with the electrodes T of the semiconductor element S are formed by a part of the wiring conductor layer 3. These semiconductor element connection pads 5 are exposed in the openings 4 a provided in the solder resist layer 4. The semiconductor element S and the base wiring board 10 are electrically connected by connecting the electrodes T of the semiconductor element S to the semiconductor element connection pads 5 via solder bumps.
In addition, a plurality of rectangular spacer joint portions 1 b that are provided around the element mounting portion 1 a are formed on the upper surface of the base wiring substrate 10. A plurality of first bonding pads 6 for electrically connecting to the spacer wiring substrate 20 are formed in these spacer bonding portions 1 b by a part of the wiring conductor layer 3. These first bonding pads 6 are exposed in the openings 4 b provided in the solder resist layer 4. Part of the semiconductor element connection pad 5 and the first bonding pad 6 are electrically connected to each other.
A plurality of external connection pads 7 for connecting to an external electric circuit board are formed on a lower surface of the base wiring board 10 by a part of the wiring conductor layer 3. These external connection pads 7 are exposed in the openings 4 c provided in the solder resist layer 4. These external connection pads 7 are electrically connected to the semiconductor element connection pads 5 through the through holes 2.

このようなベース配線基板１０は、例えば次のように形成される。まず、ガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させてなる絶縁板１の両面に１２〜１８μｍ程度の銅箔が被着された両面銅張り板を用意する。次にドリル加工やレーザ加工、あるいはブラスト加工によりφ５０〜３００μｍ程度のスルーホール２を複数形成する。次に、スルーホール２の内壁に銅めっき層を被着させるとともに、周知のサブトラクティブ法により絶縁板１上およびスルーホール２内に所定のパターンを有する配線導体層３を形成する。次に、半導体素子接続パッド５を露出させる開口部４ａ、および第１接合パッド６を露出させる開口部４ｂ、および外部接続パッド７を露出させる開口部４ｃを有するソルダーレジスト層４を形成することでベース配線基板１０が形成される。ソルダーレジスト層４は、例えばアクリル変性エポキシ樹脂等の感光性を有する熱硬化性樹脂を硬化させた電気絶縁材料から成る。最後に、周知のフリップチップ技術により半導体素子Ｓを素子搭載部１ａに搭載する。   Such a base wiring board 10 is formed as follows, for example. First, a double-sided copper-clad plate in which a copper foil of about 12 to 18 μm is coated on both sides of an insulating plate 1 in which a glass cloth is impregnated with a thermosetting resin such as an epoxy resin or a bismaleimide triazine resin is prepared. Next, a plurality of through holes 2 having a diameter of about 50 to 300 μm are formed by drilling, laser processing, or blasting. Next, a copper plating layer is deposited on the inner wall of the through hole 2, and a wiring conductor layer 3 having a predetermined pattern is formed on the insulating plate 1 and in the through hole 2 by a known subtractive method. Next, the solder resist layer 4 having the opening 4a exposing the semiconductor element connection pad 5, the opening 4b exposing the first bonding pad 6, and the opening 4c exposing the external connection pad 7 is formed. A base wiring board 10 is formed. The solder resist layer 4 is made of an electrically insulating material obtained by curing a photosensitive thermosetting resin such as an acrylic-modified epoxy resin. Finally, the semiconductor element S is mounted on the element mounting portion 1a by a known flip chip technique.

スペーサー配線基板２０は、図２に示すように、概ね長方体形状の絶縁体１１と、絶縁体１１上下面および側面に被着された配線導体層１３と、絶縁体１１に配線導体層１３の一部を覆うように被着されたソルダーレジスト層１４とを有している。   As shown in FIG. 2, the spacer wiring substrate 20 includes a substantially rectangular insulator 11, a wiring conductor layer 13 attached to the top and bottom surfaces and side surfaces of the insulator 11, and the wiring conductor layer 13 on the insulator 11. And a solder resist layer 14 deposited so as to cover a part of the solder resist layer 14.

スペーサー配線基板２０の上面および下面は、切断により形成された平坦な切断面Ｆから成る。スペーサー配線基板２０の下面には、第１接合パッド６に半田バンプを介して接合される第２接合パッド１６ａが、分割スルーホール１２内に被着された配線導体層１３の一部により成る分割スルーホール導体１６により形成されている。そして、この第２接合パッド１６ａに第１接合パッド６を半田バンプを介して接続することにより、スペーサー配線基板２０とベース配線基板１０とが電気的に接続される。
また、スペーサー配線基板２０の上面には、複数の第３接合パッド１６ｂが、分割スルーホール導体１６により形成されている。
さらに、スペーサー配線基板２０の側面には第２接合パッド１６ａと第３接合パッド１６ｂとを電気的に接続する配線導体層１３が形成されている。そして、絶縁体１１および配線導体層１３上にソルダーレジスト層１４が被着されている。 The upper surface and the lower surface of the spacer wiring board 20 are formed of flat cut surfaces F formed by cutting. On the lower surface of the spacer wiring board 20, a second bonding pad 16 a bonded to the first bonding pad 6 via a solder bump is divided by a part of the wiring conductor layer 13 deposited in the divided through hole 12. The through-hole conductor 16 is formed. The spacer wiring board 20 and the base wiring board 10 are electrically connected by connecting the first bonding pads 6 to the second bonding pads 16a via solder bumps.
A plurality of third bonding pads 16 b are formed by the divided through-hole conductors 16 on the upper surface of the spacer wiring board 20.
Further, a wiring conductor layer 13 that electrically connects the second bonding pad 16a and the third bonding pad 16b is formed on the side surface of the spacer wiring board 20. A solder resist layer 14 is deposited on the insulator 11 and the wiring conductor layer 13.

このようなスペーサー配線基板２０は、例えば次のように形成される。まず、ガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させてなる絶縁体１１の両面に１２〜１８μｍ程度の銅箔が被着された両面銅張り板を用意する。次にドリル加工やレーザ加工、あるいはブラスト加工によりφ５０〜５００μｍ程度のスルーホールを複数形成する。このとき、スルーホールは縦横の並びに直線的に形成しておくことが好ましい。次に、スルーホール内壁に銅めっき層を被着させるとともに、周知のサブトラクティブ法により絶縁体１１上およびスルーホール内に所定のパターンを有する配線導体層１３を形成する。次に、絶縁体１１および配線導体層１３上にソルダーレジスト層１４を形成することで、図３に示すような平板状の絶縁基板２０Ｐを形成する。次に、平板状の絶縁基板２０Ｐを、ダイシング装置によりスルーホールの中央部を境界にして長方体形状に切断することで、図２に示すようなスペーサー配線基板２０が形成される。   Such a spacer wiring board 20 is formed as follows, for example. First, a double-sided copper-clad plate in which a copper foil of about 12 to 18 μm is coated on both sides of an insulator 11 in which a glass cloth is impregnated with a thermosetting resin such as an epoxy resin or a bismaleimide triazine resin is prepared. Next, a plurality of through holes having a diameter of about 50 to 500 μm are formed by drilling, laser processing, or blasting. At this time, it is preferable to form the through holes linearly in the vertical and horizontal directions. Next, a copper plating layer is deposited on the inner wall of the through hole, and a wiring conductor layer 13 having a predetermined pattern is formed on the insulator 11 and in the through hole by a known subtractive method. Next, by forming a solder resist layer 14 on the insulator 11 and the wiring conductor layer 13, a flat insulating substrate 20P as shown in FIG. 3 is formed. Next, the planar insulating substrate 20P is cut into a rectangular parallelepiped shape with a dicing device as a boundary at the center of the through hole, whereby the spacer wiring substrate 20 as shown in FIG. 2 is formed.

キャップ配線基板３０は、上下に貫通する複数のスルーホール２２を有する絶縁板２１と、絶縁板２１の上下面およびスルーホール２２内に被着された配線導体層２３と、絶縁板２１および配線導体層２３上に被着されたソルダーレジスト層２４とを有している。なお、スルーホール２２の内部は孔埋め樹脂により充填されている。   The cap wiring board 30 includes an insulating plate 21 having a plurality of through holes 22 penetrating vertically, a wiring conductor layer 23 attached to the upper and lower surfaces of the insulating plate 21 and the through holes 22, the insulating plate 21 and the wiring conductor. And a solder resist layer 24 deposited on the layer 23. The inside of the through hole 22 is filled with a hole filling resin.

キャップ配線基板３０の上面には、例えば別の半導体素子Ｕの電極Ｖと電気的に接続するための複数の半導体素子接続パッド２５が配線導体層２３の一部により形成されている。これらの半導体素子接続パッド２５は、ソルダーレジスト層２４に設けた開口部２４ａ内に露出している。そして、この半導体素子接続パッド２５に別の半導体素子Ｕの電極Ｖを半田バンプを介して接続することにより、別の半導体素子Ｕとキャップ配線基板３０とが電気的に接続される。
また、キャップ配線基板３０の下面には、スペーサー配線基板２０の第３接合パッド１６ｂに対応する位置に、複数の第４接合パッド２６が配線導体層２３の一部により形成されている。これらの第４接合パッド２６は、ソルダーレジスト層２４に設けた開口部２４ｂ内に露出している。そして、第４接合パッド２６と第３接合パッド１６ｂとが半田バンプを介して互いに接合される。これにより、スペーサー配線基板２０の配線導体層１３の一部とキャップ配線基板３０の配線導体層２３とが電気的に接続されている。
さらに、スペーサー接合部１ｂにおけるベース配線基板１０とスペーサー配線基板２０との隙間には封止樹脂Ｒが充填される。この封止樹脂Ｒは、ベース配線基板１０とスペーサー配線基板２０とを強固に接合するとともに、隙間から素子搭載部１ａに水分や異物などが浸入することを防止することで半導体素子Ｓを保護する機能を有している。 On the upper surface of the cap wiring board 30, for example, a plurality of semiconductor element connection pads 25 for electrically connecting to an electrode V of another semiconductor element U are formed by a part of the wiring conductor layer 23. These semiconductor element connection pads 25 are exposed in the openings 24 a provided in the solder resist layer 24. Then, by connecting the electrode V of another semiconductor element U to the semiconductor element connection pad 25 via a solder bump, the other semiconductor element U and the cap wiring board 30 are electrically connected.
In addition, on the lower surface of the cap wiring board 30, a plurality of fourth bonding pads 26 are formed by a part of the wiring conductor layer 23 at positions corresponding to the third bonding pads 16 b of the spacer wiring board 20. These fourth bonding pads 26 are exposed in the openings 24 b provided in the solder resist layer 24. Then, the fourth bonding pad 26 and the third bonding pad 16b are bonded to each other via the solder bump. Thereby, a part of the wiring conductor layer 13 of the spacer wiring board 20 and the wiring conductor layer 23 of the cap wiring board 30 are electrically connected.
Further, a sealing resin R is filled in a gap between the base wiring board 10 and the spacer wiring board 20 in the spacer bonding portion 1b. The sealing resin R firmly bonds the base wiring substrate 10 and the spacer wiring substrate 20 and protects the semiconductor element S by preventing moisture and foreign matter from entering the element mounting portion 1a through the gap. It has a function.

上述のように、本例の半導体素子実装体Ａにおいては、スペーサー配線基板２０は、平板状の絶縁基板２０Ｐをスルーホールの中央部を境界にして長方体形状に切断することにより形成される。さらに、その上下面は、切断により形成された平坦な切断面Ｆにより形成されており、この切断面Ｆには分割スルーホール導体１６により第２および第３接合パッド１６ａ、１６ｂが形成されている。このように、平坦な切断面Ｆをベース配線基板１０およびキャップ配線基板３０との接合面にすることで、スペーサー配線基板２０とベース配線基板１０との接合間隔、あるいはスペーサー配線基板２０とキャップ配線基板３０との接合間隔を均一にできるため、半田バンプを介して強固に接合することが可能になる。これにより、半導体素子Ｓを安定的に稼働させることができる薄型の半導体素子実装体Ａを提供することができる。   As described above, in the semiconductor element mounting body A of the present example, the spacer wiring substrate 20 is formed by cutting the flat insulating substrate 20P into a rectangular shape with the central portion of the through hole as a boundary. . Further, the upper and lower surfaces are formed by a flat cut surface F formed by cutting, and the second and third bonding pads 16 a and 16 b are formed by the divided through-hole conductor 16 on the cut surface F. . As described above, the flat cut surface F is used as a bonding surface between the base wiring board 10 and the cap wiring board 30, so that the bonding interval between the spacer wiring board 20 and the base wiring board 10, or the spacer wiring board 20 and the cap wiring. Since the bonding interval with the substrate 30 can be made uniform, it is possible to bond firmly through the solder bumps. Thereby, the thin semiconductor element mounting body A which can operate the semiconductor element S stably can be provided.

なお、本発明は、上述の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、上述の実施形態の一例では、スペーサー配線基板２０に電子部品が搭載されていないが、図４に示すように、スペーサー配線基板２０Ｂの側面に電子部品Ｄを搭載しても良い。
このようなスペーサー配線基板２０Ｂは、例えば次のように形成される。まず、上述と同様の方法で平板状の絶縁基板を形成する。このとき、ソルダーレジスト層１４Ｂに、配線導体層１３の一部を電子部品接続パッド１５として露出させる開口部１５ａを形成しておく。次に、電子部品Ｄを電子部品接続パッド１５に半田バンプを介して接続する。次に、電子部品Ｄが搭載された平板状の絶縁基板を、ダイシング装置によりスルーホールの中央部を境界にして長方体形状に切断することで、側面に電子部品Ｄが搭載されたスペーサー配線基板２０Ｂが形成される。 In addition, this invention is not limited to an example of the above-mentioned embodiment, A various change is possible if it is a range which does not deviate from the summary of this invention. For example, in the example of the above-described embodiment, the electronic component is not mounted on the spacer wiring board 20, but the electronic component D may be mounted on the side surface of the spacer wiring board 20B as shown in FIG.
Such a spacer wiring board 20B is formed as follows, for example. First, a flat insulating substrate is formed by the same method as described above. At this time, an opening 15 a that exposes a part of the wiring conductor layer 13 as the electronic component connection pad 15 is formed in the solder resist layer 14 </ b> B. Next, the electronic component D is connected to the electronic component connection pad 15 via a solder bump. Next, a flat insulating substrate on which the electronic component D is mounted is cut into a rectangular parallelepiped shape with a dicing device as a boundary at the center of the through hole, whereby the spacer wiring on which the electronic component D is mounted on the side surface A substrate 20B is formed.

また、例えば、上述の実施形態の一例では、スペーサー配線基板２０に電子部品が埋設されていないが、図５に示すように、スペーサー配線基板２０Ｃ内に電子部品Ｄを埋設しても良い。
このようなスペーサー配線基板２０Ｃは、例えば次のように形成される。まず、先述と同様の方法で、スルーホールが形成された絶縁体１１を用意する。次に、ルーター加工やブラスト加工により電子部品Ｄを収容するキャビティＨを形成する。次に、電子部品ＤをキャビティＨに収容した後、熱硬化性樹脂で空隙を充填して硬化させる。次に、レーザー加工により、電子部品Ｄに到達するビアホール１７を形成する。次に、ビアホール１７に導電性樹脂Ｊを充填する。次に、周知のサブトラクティブ法により導電性樹脂Ｊ上および絶縁体１１上およびスルーホール内に所定のパターンを有する配線導体層１３を形成する。次に、絶縁体１１上およびスルーホール上にソルダーレジスト層１４を形成する。次に、電子部品Ｄが埋設された平板状の絶縁基板を、ダイシング装置によりスルーホールの中央部を境界にして長方体形状に切断することで、電子部品Ｄが埋設されたスペーサー配線基板２０Ｃが形成される。
Further, for example, in the example of the embodiment described above, the electronic component D is not embedded in the spacer wiring substrate 20, but the electronic component D may be embedded in the spacer wiring substrate 20C as shown in FIG.
Such a spacer wiring board 20C is formed as follows, for example. First, an insulator 11 having a through hole is prepared by the same method as described above. Next, a cavity H that accommodates the electronic component D is formed by router processing or blast processing. Next, after the electronic component D is accommodated in the cavity H, the gap is filled with a thermosetting resin and cured. Next, the via hole 17 reaching the electronic component D is formed by laser processing. Next, the conductive resin J is filled in the via hole 17. Next, the wiring conductor layer 13 having a predetermined pattern is formed on the conductive resin J, the insulator 11, and the through hole by a known subtractive method. Next, a solder resist layer 14 is formed on the insulator 11 and the through hole. Next, the flat insulating substrate in which the electronic component D is embedded is cut into a rectangular shape by using a dicing apparatus with the central portion of the through-hole as a boundary, so that the spacer wiring substrate 20C in which the electronic component D is embedded. Is formed.

１ａ 素子搭載部
１ｂ スペーサー接合部
６ 第１接合パッド
１０ ベース配線基板
１３ 配線導体層
１６ 分割スルーホール導体
１６ａ 第２接合パッド
１６ｂ 第３接合パッド
２０ スペーサー配線基板
２０Ｐ 平板状の絶縁基板
２６ 第４接合パッド
３０ キャップ配線基板
Ａ 半導体素子実装体
Ｆ 切断面
Ｓ 半導体素子 DESCRIPTION OF SYMBOLS 1a Element mounting part 1b Spacer junction part 6 1st junction pad 10 Base wiring board 13 Wiring conductor layer 16 Split through-hole conductor 16a 2nd joining pad 16b 3rd joining pad 20 Spacer wiring board 20P Flat insulating board 26 4th joining Pad 30 Cap wiring board A Semiconductor element mounting body F Cut surface S Semiconductor element

Claims (3)

上面に素子搭載部、および該素子搭載部に沿って周設された長方形の複数のスペーサー接合部を有し、該スペーサー接合部に複数の第１接合パッドが形成された平板状のベース配線基板と、前記素子搭載部に搭載された半導体素子と、前記スペーサー接合部上に接合されており、下面に前記第１接合パッドに半田バンプを介して接合された第２接合パッドを有し、上面に複数の第３接合パッドを有する長方体状のスペーサー配線基板と、前記スペーサー配線基板上に前記半導体素子上を覆うように接合されており、下面に前記第３接合パッドに半田バンプを介して接合された第４接合パッドを有する平板状のキャップ配線基板と、を具備して成る半導体素子実装体であって、前記スペーサー配線基板は、複数のスルーホールを有する平板状の絶縁基板を前記スルーホールの中央部を境界にして長方体形状に切断することにより形成されており、その上下面が、前記切断による切断面により形成されているとともに、前記第２接合パッドおよび第３接合パッドが、前記スルーホール内に被着させたスルーホール導体を前記切断により分割した分割スルーホール導体により形成されており、かつ前記第２接合パッドと前記第３接合パッドとが前記スペーサー配線基板の側面に被着させた配線導体層により電気的に接続されていることを特徴とする半導体素子実装体。   A flat base wiring board having an element mounting portion on the upper surface and a plurality of rectangular spacer bonding portions provided around the element mounting portion, and a plurality of first bonding pads formed on the spacer bonding portions. And a semiconductor element mounted on the element mounting portion, and a second bonding pad bonded to the first bonding pad via a solder bump on the lower surface, bonded to the spacer bonding portion, and an upper surface A rectangular parallelepiped spacer wiring board having a plurality of third bonding pads, and the semiconductor wiring element is bonded to the spacer wiring board so as to cover the semiconductor element, and solder bumps are connected to the third bonding pads on the lower surface. A flat-plate-shaped cap wiring board having a fourth bonding pad bonded together, wherein the spacer wiring board has a flat-plate-like shape having a plurality of through holes. It is formed by cutting an edge substrate into a rectangular shape with the central portion of the through hole as a boundary, and the upper and lower surfaces thereof are formed by the cut surface by the cutting, and the second bonding pad and A third bonding pad is formed by a divided through-hole conductor obtained by dividing a through-hole conductor deposited in the through-hole by the cutting, and the second bonding pad and the third bonding pad are the spacer. A semiconductor element mounting body characterized in that it is electrically connected by a wiring conductor layer deposited on a side surface of a wiring board. 前記配線導体層上に電子部品が電気的に接続されて搭載されていることを特徴とする請求項１に記載の半導体素子実装体。   2. The semiconductor element mounting body according to claim 1, wherein an electronic component is electrically connected and mounted on the wiring conductor layer. 前記スペーサー配線基板に電子部品が埋設されているとともに、該電子部品が前記配線導体層と電気的に接続されていることを特徴とする請求項１または２に記載の半導体素子実装体。   3. The semiconductor element mounting body according to claim 1, wherein an electronic component is embedded in the spacer wiring substrate, and the electronic component is electrically connected to the wiring conductor layer.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020080398A (en) * 2018-11-13 2020-05-28 サムソン エレクトロ−メカニックス カンパニーリミテッド． Package structure
CN113573471A (en) * 2021-06-24 2021-10-29 广州市康珑电子有限公司 PCB board is to connection structure of board

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003187887A (en) * 2001-12-21 2003-07-04 Japan Aviation Electronics Industry Ltd Board mounting structure
JP2005268544A (en) * 2004-03-18 2005-09-29 Nec Saitama Ltd Substrate for connecting between substrates, and connecting structure between substrates
JP2006165268A (en) * 2004-12-07 2006-06-22 Nitto Denko Corp Wiring circuit board and its connection structure
JP2013206973A (en) * 2012-03-27 2013-10-07 Shindengen Electric Mfg Co Ltd Surface mounting module and terminal of surface mounting module, manufacturing method therefor, and surface mounting module mounting circuit board

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003187887A (en) * 2001-12-21 2003-07-04 Japan Aviation Electronics Industry Ltd Board mounting structure
JP2005268544A (en) * 2004-03-18 2005-09-29 Nec Saitama Ltd Substrate for connecting between substrates, and connecting structure between substrates
JP2006165268A (en) * 2004-12-07 2006-06-22 Nitto Denko Corp Wiring circuit board and its connection structure
JP2013206973A (en) * 2012-03-27 2013-10-07 Shindengen Electric Mfg Co Ltd Surface mounting module and terminal of surface mounting module, manufacturing method therefor, and surface mounting module mounting circuit board

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020080398A (en) * 2018-11-13 2020-05-28 サムソン エレクトロ−メカニックス カンパニーリミテッド． Package structure
JP7200460B2 (en) 2018-11-13 2023-01-10 サムソン エレクトロ－メカニックス カンパニーリミテッド． package structure
CN113573471A (en) * 2021-06-24 2021-10-29 广州市康珑电子有限公司 PCB board is to connection structure of board

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