JP2014160149A - 表示装置及び電子機器 - Google Patents

Abstract

【課題】スペーサをより安定して形成し、配置することで、画像の画質を向上することができる表示装置及び電子機器を提供する。
【解決手段】第１の基板上に行列状に配列された複数の画素Ｖｐｉｘと、複数の画素の内の任意の一行を第１の行とし、第１の行と第１の行の隣の第２の行との間に配置された走査線２４_ｍ＋１と、複数の画素の内の第２の行と走査線２４_ｍ＋１との間に配置された走査線２４_ｍ＋２と、第１の基板と第２の基板との間の間隙を保持するフォトスペーサＰＳと、を備える。フォトスペーサＰＳは、走査線２４_ｍ＋１と走査線２４_ｍ＋２との間で区画される領域の少なくとも一部から第１の基板の表面に垂直な方向上に配置されている。
【選択図】図６

Description

本技術は、液晶を備える表示装置に関する。また、本技術は、液晶を備える表示装置を備えた電子機器に関する。

液晶表示装置は、ＴＦＴ（Thin Film Transistor）などの素子が形成された画素基板と、画素基板の表面に対向する対向基板と、画素基板と対向基板との間に挿設された液晶層と、を備えている。そして、画素基板と対向基板との間のギャップ（セルギャップ）を保持するためのスペーサが、画素基板と対向基板との間に配置される。

関連する技術として、下記の特許文献１には、ストライプ形状の赤色、緑色、青色の着色層の片側に形成した凹形状の切り欠き部と、切り欠き部と対向する他方の側に形成された周縁部との間に柱状スペーサを配置した液晶表示装置が記載されている。特許文献１記載の技術によれば、セルギャップを均一に保つことができる。

また、関連する技術として、下記の特許文献２には、互いに隣接する画素間に亘って連続した着色層の画素間の境界に配設され、アレイ基板と対向基板との間隔を保持するスペーサを具備した液晶表示素子が記載されている。特許文献２記載の技術によれば、表示素子のギャップを均一にし、画像の再現性を向上することができる。

特開２００２−１４８６５７号公報 特開２００７−２４０５４２号公報

スペーサの配置状態は表示する画像の画質に大きく影響するので、スペーサをより安定して形成、配置することが望まれている。

本技術はかかる問題点に鑑みてなされたもので、その目的は、スペーサをより安定して形成し、配置することで、画像の画質を向上することができる表示装置及び表示装置を備えた電子機器を提供することにある。

本開示による表示装置は、第１の基板と、前記第１の基板の表面に垂直な方向に対向して配置された第２の基板と、前記第１の基板と前記第２の基板との間に挿設された液晶層と、を備える表示装置であって、前記第１の基板の表面に平行な方向に前記第１の基板上に行列状に配列された複数の画素と、前記複数の画素の内の任意の一行を第１の行とし、前記第１の行と前記第１の行の隣の第２の行との間に配置された第１の走査線と、前記複数の画素の内の前記第２の行と前記第１の走査線との間に配置された第２の走査線と、前記第１の基板と前記第２の基板との間の間隙を保持するスペーサと、を備え、前記スペーサは、前記第１の走査線と前記第２の走査線との間で区画される領域の少なくとも一部から前記第１の基板の表面に垂直な方向上に配置されている。

本開示による表示装置は、前記第１の走査線及び前記第２の走査線の上層に設けられる絶縁膜と、を備え、前記スペーサは、前記絶縁膜上に配置され、前記スペーサの底面における前記絶縁膜の表面の曲率が、前記領域外の前記絶縁膜の表面の曲率よりも小さい、ことが好ましい。

本開示による表示装置は、第１の基板と、前記第１の基板の表面に垂直な方向に対向して配置された第２の基板と、前記第１の基板と前記第２の基板との間に挿設された液晶層と、を備える表示装置であって、前記第１の基板の表面に平行な方向に前記第１の基板上に行列状に配列された複数の画素と、前記複数の画素の内の任意の一列を第１の列とし、前記第１の列と前記第１の列の隣の第２の列との間に配置された第１の信号線と、前記複数の画素の内の前記第２の列と前記第１の信号線との間に配置された第２の信号線と、前記第１の基板と前記第２の基板との間の間隙を保持するスペーサと、を備え、前記スペーサは、前記第１の信号線と前記第２の信号線との間で区画される領域の少なくとも一部から前記第１の基板の表面に垂直な方向上に配置されている。

本開示による表示装置は、前記第１の信号線及び前記第２の信号線の上層に設けられる絶縁膜と、を備え、前記スペーサは、前記絶縁膜の上に配置され、前記スペーサの底面における前記絶縁膜の表面の曲率が、前記領域外の前記絶縁膜の表面の曲率よりも小さいことが好ましい。

本開示による表示装置は、第１の基板と、前記第１の基板の表面に垂直な方向に対向して配置された第２の基板と、前記第１の基板と前記第２の基板との間に挿設された液晶層と、を備える表示装置であって、前記第１の基板の表面に平行な方向に前記第１の基板上に行列状に配列された複数の画素と、前記複数の画素の内の任意の一行を第１の行とし、前記第１の行と前記第１の行の隣の第２の行との間に配置された第１の走査線と、前記複数の画素の内の前記第２の行と前記第１の走査線との間に配置された第２の走査線と、前記複数の画素の内の任意の一列を第１の列とし、前記第１の列と前記第１の列の隣の第２の列との間に配置された第１の信号線と、前記複数の画素の内の前記第２の列と前記第１の信号線との間に配置された第２の信号線と、前記第１の基板と前記第２の基板との間の間隙を保持するスペーサと、を備え、前記スペーサは、前記第１の走査線、前記第２の走査線、前記第１の信号線及び前記第２の信号線との間で区画される領域の少なくとも一部から前記第１の基板の表面に垂直な方向上に配置されている。

本開示による表示装置は、前記第１の走査線、前記第２の走査線、前記第１の信号線及び前記第２の信号線の上層に設けられる絶縁膜と、を備え、前記スペーサは、前記絶縁膜上に配置され、前記スペーサの底面における前記絶縁膜の表面の曲率が、前記領域外の前記絶縁膜の表面の曲率よりも小さいことが好ましい。

本開示による表示装置は、前記第１の走査線に走査される、前記画素毎の素子を備え、前記絶縁膜は、前記素子を覆い、前記スペーサの底面における前記絶縁膜の表面の曲率が、前記素子の前記第１の基板の表面に垂直な方向上における前記絶縁膜の表面の曲率よりも小さい、ことが好ましい。

本開示による電子機器は、上記表示装置と、前記表示装置に入力信号を供給する制御装置と、を有する。

本開示による表示装置及び電子機器では、スペーサをより安定して形成し、配置することができる。

本開示による表示装置及び電子機器によれば、スペーサを２本の配線の間で区画される領域の少なくとも一部上に配置することで、スペーサをより安定して形成し、配置することで、画像の画質を向上することができる。

図１は、本実施形態に係る表示装置のシステム構成例を表すブロック図である。 図２は、比較例の表示装置の画素を駆動する駆動回路を示す回路図である。 図３は、比較例の表示装置の画素を駆動する駆動回路を示すレイアウト図である。 図４は、図３のＡ１−Ａ２線断面図である。 図５は、実施形態１の表示装置の画素を駆動する駆動回路を示す回路図である。 図６は、実施形態１の表示装置の画素を駆動する駆動回路を示すレイアウト図である。 図７は、図６のＢ１−Ｂ２線断面図である。 図８は、実施形態２の表示装置の画素を駆動する駆動回路を示す回路図である。 図９は、実施形態２の表示装置の画素を駆動する駆動回路を示すレイアウト図である。 図１０は、図９のＣ１−Ｃ２線断面図である。 図１１は、本実施形態に係る表示装置を適用する電子機器の一例を示す図である。 図１２は、本実施形態に係る表示装置を適用する電子機器の一例を示す図である。 図１３は、本実施形態に係る表示装置を適用する電子機器の一例を示す図である。 図１４は、本実施形態に係る表示装置を適用する電子機器の一例を示す図である。 図１５は、本実施形態に係る表示装置を適用する電子機器の一例を示す図である。 図１６は、本実施形態に係る表示装置を適用する電子機器の一例を示す図である。 図１７は、本実施形態に係る表示装置を適用する電子機器の一例を示す図である。 図１８は、本実施形態に係る表示装置を適用する電子機器の一例を示す図である。 図１９は、本実施形態に係る表示装置を適用する電子機器の一例を示す図である。 図２０は、本実施形態に係る表示装置を適用する電子機器の一例を示す図である。 図２１は、本実施形態に係る表示装置を適用する電子機器の一例を示す図である。 図２２は、本実施形態に係る表示装置を適用する電子機器の一例を示す図である。 図２３は、本実施形態に係る表示装置を適用する電子機器の一例を示す図である。

本開示を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、説明は以下の順序で行う。
１．実施の形態（表示装置）
２．適用例（電子機器）
上記実施の形態に係る表示装置が電子機器に適用されている例

＜１．実施形態（表示装置）＞
図１は、本実施形態に係る表示装置のシステム構成例を表すブロック図である。なお、表示装置１が本開示の「表示装置」の一具体例に相当する。

表示装置１は、透過型、又は半透過型の液晶表示装置であり、表示パネル２と、ドライバＩＣ３と、を備えている。図示しないフレキシブルプリント基板（ＦＰＣ：Flexible Printed Circuits）は、ドライバＩＣ３への外部信号又はドライバＩＣ３を駆動する駆動電力を伝送する。表示パネル２は、透光性絶縁基板、例えばガラス基板１１と、ガラス基板１１の表面にあり、液晶セルを含む画素がマトリクス状（行列状）に多数配置されてなる表示エリア部２１と、水平ドライバ（水平駆動回路）２３と、垂直ドライバ（垂直駆動回路）２２と、を備えている。ガラス基板１１は、能動素子（例えば、トランジスタ）を含む多数の画素回路がマトリクス状に配置形成される第１の基板と、この第１の基板と所定の間隙をもって対向して配置される第２の基板とによって構成される。第１の基板と第２の基板との間隙は、第１の基板上の各所に配置形成されるフォトスペーサによって所定の間隙に保持される。そして、これら第１の基板、第２の基板間に液晶が封入される。

（表示装置のシステム構成例）
表示パネル２は、ガラス基板１１上に、表示エリア部２１と、インターフェース（Ｉ／Ｆ）及びタイミングジェネレータの機能を備えるドライバＩＣ３と、垂直ドライバ２２及び水平ドライバ２３と、を備えている。

表示エリア部２１は、液晶層を含む画素Ｖｐｉｘが、表示上の１画素を構成するユニットがＭ行×Ｎ列に配置されたマトリクス（行列状）構造を有している。なお、この明細書において、行とは、一方向に配列されるＮ個の画素Ｖｐｉｘを有する画素行をいう。また、列とは、行が配列される方向と直交する方向に配列されるＭ個の画素Ｖｐｉｘを有する画素列をいう。そして、ＭとＮとの値は、垂直方向の表示解像度と水平方向の表示解像度に応じて定まる。表示エリア部２１は、画素ＶｐｉｘのＭ行Ｎ列の配列に対して行ごとに走査線２４_１、２４_２、２４_３・・・２４_Ｍが配線され、列ごとに信号線２５_１、２５_２、２５_３・・・２５_Ｎが配線されている。以後、本実施形態においては、走査線２４_１、２４_２、２４_３・・・２４_Ｍを代表して走査線２４のように表記し、信号線２５_１、２５_２、２５_３・・・２５_Ｎを代表して信号線２５のように表記することがある。また、本実施形態においては、走査線２４_１、２４_２、２４_３・・・２４_Ｍの任意の３本の走査線を、走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２（ただし、ｍは、ｍ≦Ｍ−２を満たす自然数）のように表記し、信号線２５_１、２５_２、２５_３・・・２５_ｎの任意の４本の信号線を、信号線２５_ｎ、２５_ｎ＋１、２５_ｎ＋２、２５_ｎ＋３（ただし、ｎは、ｎ≦Ｎ−３を満たす自然数）のように表記する。

表示装置１には、外部から外部信号である、マスタークロック、水平同期信号及び垂直同期信号が入力され、ドライバＩＣ３に与えられる。ドライバＩＣ３は、外部電源の電圧振幅のマスタークロック、水平同期信号及び垂直同期信号を、液晶の駆動に必要な内部電源の電圧振幅にレベル変換し、マスタークロック、水平同期信号及び垂直同期信号を生成する。ドライバＩＣ３は、生成したマスタークロック、水平同期信号及び垂直同期信号をそれぞれ垂直ドライバ２２及び水平ドライバ２３に与える。ドライバＩＣ３は、画素Ｖｐｉｘ毎の駆動電極に対して各画素共通に与えるコモン電位（対向電極電位）ＶＣＯＭを生成して表示エリア部２１に与える。

垂直ドライバ２２は、垂直クロックパルスに同期してドライバＩＣ３から出力される表示データを１水平期間で順次サンプリングしラッチする。垂直ドライバ２２は、ラッチされた１ライン分のデジタルデータを垂直走査パルスとして順に出力し、表示エリア部２１の走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２・・・に与えることによって画素Ｖｐｉｘを行単位で順次選択する。垂直ドライバ２２は、例えば、走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２・・・の表示エリア部２１の上寄り、垂直走査上方向から、表示エリア部２１の下寄り、垂直走査下方向へ順にデジタルデータを出力する。また、垂直ドライバ２２は、走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２・・・の表示エリア部２１の下寄り、垂直走査下方向から、表示エリア部２１の上寄り、垂直走査上方向へ順にデジタルデータを出力することもできる。

水平ドライバ２３には、例えば６ビットのＲ（赤）、Ｇ（緑）、Ｂ（青）のデジタル映像データＶｓｉｇが与えられる。水平ドライバ２３は、垂直ドライバ２２による垂直走査によって選択された行の各画素Ｖｐｉｘに対して、画素ごとに、もしくは複数画素ごとに、或いは全画素一斉に、信号線２５を介して表示データを書き込む。

表示装置１は、液晶素子に同極性の直流電圧が印加され続けることによって液晶の比抵抗（物質固有の抵抗値）等が劣化する可能性がある。表示装置１は、液晶の比抵抗（物質固有の抵抗値）等の劣化を防ぐため、駆動信号のコモン電位ＶＣＯＭを基準として映像信号の極性を所定の周期で反転させる駆動方式が採られる。

この液晶表示パネルの駆動方式として、ライン反転、ドット反転、フレーム反転などの駆動方式が知られている。ライン反転は、１ライン（１画素行）に相当する１Ｈ（Ｈは水平期間）の時間周期で映像信号の極性を反転させる駆動方式である。ドット反転は、互いに隣接する上下左右の画素毎に映像信号の極性を交互に反転させる駆動方式である。フレーム反転は、１画面に相当する１フレーム毎に全画素に書き込む映像信号を一度に同じ極性で反転させる駆動方式である。表示装置１は、上記の各駆動方式のいずれを採用することも可能である。

（比較例）
図２は、比較例の表示装置の画素を駆動する駆動回路を示す回路図である。表示エリア部２１には、各画素Ｖｐｉｘの薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）素子Ｔｒに表示データとして画素信号を供給する信号線２５_ｎ、２５_ｎ＋１、２５_ｎ＋２、各ＴＦＴ素子Ｔｒを駆動する走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２等の配線が形成されている。このように、信号線２５_ｎ、２５_ｎ＋１、２５_ｎ＋２は、上述したガラス基板１１の表面と平行な平面に延在し、画素Ｖｐｉｘに画像を表示するための画素信号を供給する。画素Ｖｐｉｘは、ＴＦＴ素子Ｔｒ及び液晶素子ＬＣを備えている。ＴＦＴ素子Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴで構成されている。ＴＦＴ素子Ｔｒのソース又はドレインの一方は信号線２５_ｎ、２５_ｎ＋１、２５_ｎ＋２に接続され、ゲートは走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２に接続され、ソース又はドレインの他方は液晶素子ＬＣの一端に接続されている。液晶素子ＬＣは、一端がＴＦＴ素子Ｔｒのソース又はドレインの他方に接続され、他端が駆動電極ＣＯＭＬに接続されている。

画素Ｖｐｉｘは、走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２により、表示エリア部２１の同じ行に属する他の画素Ｖｐｉｘと互いに接続されている。走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２は、垂直ドライバ２２と接続され、垂直ドライバ２２から走査信号の垂直走査パルスＶｇａｔｅが供給される。また、画素Ｖｐｉｘは、信号線２５_ｎ、２５_ｎ＋１、２５_ｎ＋２により、表示エリア部２１の同じ列に属する他の画素Ｖｐｉｘと互いに接続されている。信号線２５_ｎ、２５_ｎ＋１、２５_ｎ＋２は、水平ドライバ２３と接続され、水平ドライバ２３より画素信号が供給される。さらに、画素Ｖｐｉｘは、駆動電極ＣＯＭＬにより、表示エリア部２１の同じ列に属する他の画素Ｖｐｉｘと互いに接続されている。駆動電極ＣＯＭＬは、不図示の駆動電極ドライバと接続され、駆動電極ドライバより駆動信号が供給される。

図１に示す垂直ドライバ２２は、垂直走査パルスを、図２に示す走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２を介して、画素ＶｐｉｘのＴＦＴ素子Ｔｒのゲートに印加することにより、表示エリア部２１にマトリクス状に形成されている画素Ｖｐｉｘのうちの１行（１水平ライン）を表示駆動の対象として順次選択する。図１に示す水平ドライバ２３は、画素信号を、図２に示す信号線２５_ｎ、２５_ｎ＋１、２５_ｎ＋２を介して、垂直ドライバ２２により順次選択される１水平ラインを含む各画素Ｖｐｉｘにそれぞれ供給する。そして、これらの画素Ｖｐｉｘでは、供給される画素信号に応じて、１水平ラインの表示が行われるようになっている。駆動電極ドライバは、駆動信号を印加し、所定の本数の駆動電極ＣＯＭＬを含む駆動電極ブロックごとに駆動電極ＣＯＭＬを駆動する。

上述したように、表示装置１は、垂直ドライバ２２が走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２を順次走査するように駆動することにより、１水平ラインが順次選択される。また、表示装置１は、１水平ラインに属する画素Ｖｐｉｘに対して、水平ドライバ２３が画素信号を供給することにより、１水平ラインずつ表示が行われる。この表示動作を行う際、駆動電極ドライバは、その１水平ラインに対応する駆動電極ＣＯＭＬに対して駆動信号を印加するようになっている。

また、表示エリア部２１は、カラーフィルタを有する。カラーフィルタは、格子形状のブラックマトリクス７６ａと、開口部７６ｂと、を有する。ブラックマトリクス７６ａは、図２に示すように画素Ｖｐｉｘの外周を覆うように形成されている。つまり、ブラックマトリクス７６ａは、二次元配置された画素Ｖｐｉｘと画素Ｖｐｉｘとの境界に配置されることで、格子形状となる。ブラックマトリクス７６ａは、光の吸収率が高い材料で形成されている。開口部７６ｂは、ブラックマトリクス７６ａの格子形状で形成されている開口であり、画素Ｖｐｉｘに対応して配置されている。

開口部７６ｂは、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色された色領域を含む。カラーフィルタは、開口部７６ｂに例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色されたカラーフィルタの色領域を周期的に配列して、図２に示す各画素ＶｐｉｘにＲ、Ｇ、Ｂの３色の色領域が１組として画素Ｐｉｘとして対応付けられている。

なお、カラーフィルタは、異なる色に着色されていれば、他の色の組み合わせであってもよい。一般に、カラーフィルタは、緑（Ｇ）の色領域の輝度が、赤（Ｒ）の色領域及び青（Ｂ）の色領域の輝度よりも高い。カラーフィルタは、無くてもよく、この場合白色となる。あるいは、カラーフィルタに光透過性の樹脂を用いて白色としてもよい。

表示エリア部２１は、正面に直交する方向から見た場合、走査線２４と信号線２５がカラーフィルタのブラックマトリクス７６ａと重なる領域に配置されている。つまり、走査線２４及び信号線２５は、正面に直交する方向から見た場合、ブラックマトリクス７６ａの後ろに隠されることになる。また、表示エリア部２１は、ブラックマトリクス７６ａが配置されていない領域が開口部７６ｂとなる。

比較例では、走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２が等間隔で配置され、信号線２５_ｎ、２５_ｎ＋１、２５_ｎ＋２も等間隔で配置されている。そして、各画素Ｖｐｉｘは、走査線２４_ｍ、２４_ｍ＋１、２４_ｍ＋２と信号線２５_ｎ、２５_ｎ＋１、２５_ｎ＋２とで区画される領域に、同じ方向を向いて配置されている。

図３は、比較例の表示装置の画素を駆動する駆動回路を示すレイアウト図である。各画素Ｖｐｉｘは、垂直走査下方向（図中下方向）に開口部７６ｂが形成され、垂直走査上方向（図中上方向）右側にＴＦＴ素子Ｔｒが配置され、垂直走査上方向（図中上方向）左側にＴＦＴ素子Ｔｒのドレイン電極に画素電極が接続されるコンタクトホールＨが形成されている。なお、ＴＦＴ素子Ｔｒのドレインとは、半導体層（活性層）の一部とドレイン電極を含む。同様に、ＴＦＴ素子Ｔｒのソースとは、半導体層（活性層）の別の一部とソース電極を含む。また、ＴＦＴ素子Ｔｒの上層（正面に直交する方向の手前側）には、第１の基板と第２の基板との間隙（セルギャップ）を所定の間隙に保持する柱状のフォトスペーサＰＳが配置されている。

図４は、図３のＡ１−Ａ２線断面図である。表示パネル部２１は、図４に示すように、画素基板（第１の基板）７０Ａと、この画素基板７０Ａの表面に垂直な方向に対向して配置された対向基板（第２の基板）７０Ｂと、画素基板７０Ａと対向基板７０Ｂとの間に挿設された液晶層７０Ｃとを備えている。なお、画素基板７０Ａの液晶層７０Ｃとは反対側の面には、バックライト（図示せず）が配置されている。

液晶層７０Ｃは、電界の状態に応じてそこを通過する光を変調するものであり、例えば、ＦＦＳ（Fringe Field Switching：フリンジフィールドスイッチング）や、ＩＰＳ（In Plane Switching：インプレーンスイッチング）等の横電界モードの液晶が用いられる。なお、本発明は、例えば、ＴＮ（Twisted Nematic：ツイステッドネマティック）、ＶＡ（Vertical Alignment：垂直配向）、ＥＣＢ（Electrically Controlled Birefringence：電界制御複屈折）等の各種モードの液晶を用いることもできる。また、図４に示す液晶層７０Ｃと画素基板７０Ａとの間、及び液晶層７０Ｃと対向基板７０Ｂとの間には、それぞれ配向膜が配設されてもよい。

対向基板７０Ｂは、ガラス基板７５と、このガラス基板７５の一方の面に形成されたブラックマトリクス７６ａと、を含む。ブラックマトリクス７６ａは、画素基板７０Ａと垂直な方向において、液晶層７０Ｃと対向する。

画素基板７０Ａは、回路基板としてのＴＦＴ基板７１を含む。ＴＦＴ基板７１上には、走査線２４_ｍ＋１が形成されている。走査線２４_ｍ＋１の上層には、ゲート絶縁膜９３が形成されている。ゲート絶縁膜９３の上層であって、走査線２４_ｍ＋１の上方には、ＴＦＴ素子Ｔｒを構成するアモルファスシリコン（ａ−Ｓｉ）の半導体層９２が形成されている。半導体層９２の図中右側の上層からゲート絶縁膜９３の上層にかけて、ＴＦＴ素子Ｔｒを構成するソース電極９１が形成されている。ソース電極９１は、半導体層９２の一部に電気的に接続されている。ソース電極９１は、信号線２５（図示せず）に電気的に接続される。半導体層９２の図中左側の上層からゲート絶縁膜９３の上層にかけて、ＴＦＴ素子Ｔｒを構成するドレイン電極９０が形成されている。ドレイン電極９０は、半導体層９２の別の一部に電気的に接続されている。

ＴＦＴ素子Ｔｒの上層には、有機物で構成される有機絶縁膜９４が形成されている。有機絶縁膜９４の上層であって、ＴＦＴ素子Ｔｒのドレイン電極９０の上方からソース電極９１の上方にかけて、駆動電極ＣＯＭＬが形成されている。駆動電極ＣＯＭＬは、ＩＴＯ（Indium Tin Oxide）等の透光性導電材料（透光性導電酸化物）で形成される透光性電極である。有機絶縁膜９４の上層及び駆動電極ＣＯＭＬの上層には、絶縁膜９５が形成されている。駆動電極ＣＯＭＬは、有機絶縁膜９４及び絶縁膜９５によって上下から包まれて、ＴＦＴ素子Ｔｒと絶縁されている。

有機絶縁膜９４及び絶縁膜９５には、ドレイン電極９０の上方にコンタクトホールＨが形成されている。ドレイン電極９０の上層及び絶縁膜９５の上層には、画素電極７２が形成されている。画素電極７２とドレイン電極９０とは、コンタクトホールＨの底部で接続されている。画素電極７２の上層であって、ＴＦＴ素子Ｔｒの上方には、画素基板７０Ａと対向基板７０Ｂとの間隙を所定の間隙に保持するフォトスペーサＰＳが形成されている。

コンタクトホールＨの壁面は、ＴＦＴ基板７１の主面に直交することが好ましい。しかしながら、コンタクトホールＨは有機絶縁膜９４及び絶縁膜９５をエッチングして形成されるものであるので、実際には、コンタクトホールＨの壁面は、図４に示すように、なだらかな曲面となってしまう。そして、その曲面は、半導体層９２の上方の絶縁膜９５の上面（表面）Ｐにまで続いている。従って、フォトスペーサＰＳを曲面上に形成することになり、フォトスペーサＰＳを画素電極７２の上に十分に安定して形成することができない。このため、比較例では、フォトスペーサＰＳによる傷を起因とする配向不良を隠すために、ブラックマトリクス７６ａを拡大する必要があった。そして、ブラックマトリクス７６ａを拡大することにより、開口部７６ｂが狭くなり、輝度の低下、画質の低下を招いていた。また、比較例では、フォトスペーサＰＳを画素電極７２の上に十分に安定して形成することができないので、セルギャップのばらつきが大きくなり、画質の低下を招いていた。

（実施形態１）
図５は、実施形態１の表示装置の画素を駆動する駆動回路を示す回路図である。実施形態１の駆動回路では、図５に示すように、表示エリア部２１の図中第２行目の画素Ｖｐｉｘの垂直走査上下方向（図中の上下方向）が反転している。それとともに、走査線２４_ｍ＋１が、第２行目の画素Ｖｐｉｘと第３行目の走査線２４_ｍ＋２との間に配置されている。つまり、走査線２４_ｍ＋１と走査線２４_ｍ＋２とが隣接している。

図６は、実施形態１の表示装置の画素を駆動する駆動回路を示すレイアウト図である。図６中第１行目の各画素Ｖｐｉｘは、垂直走査上方向（図中上方向）に開口部７６ｂが形成され、垂直走査下方向（図中下方向）右側にＴＦＴ素子Ｔｒが配置され、垂直走査下方向（図中下方向）左側にＴＦＴ素子Ｔｒのドレインに画素電極が接続されるコンタクトホールＨが形成されている。また、図６中第２行目の各画素Ｖｐｉｘは、垂直走査下方向（図中下方向）に開口部７６ｂが形成され、垂直走査上方向（図中上方向）右側にＴＦＴ素子Ｔｒが配置され、垂直走査上方向（図中上方向）左側にＴＦＴ素子Ｔｒのドレインに画素電極が接続されるコンタクトホールＨが形成されている。また、図６中第１行目の画素Ｖｐｉｘと第２行目の画素Ｖｐｉｘとの間に、走査線２４_ｍ＋１及び走査線２４_ｍ＋２が隣接して配置されている。また、走査線２４_ｍ＋１及び走査線２４_ｍ＋２の上層（正面に直交する方向の手前側）には、第１の基板と第２の基板との間隙を所定の間隙に保持するフォトスペーサＰＳが配置されている。

図７は、図６のＢ１−Ｂ２線断面図である。表示パネル部２１は、図７に示すように、画素基板（第１の基板）７０Ａと、この画素基板７０Ａの表面に垂直な方向に対向して配置された対向基板（第２の基板）７０Ｂと、画素基板７０Ａと対向基板７０Ｂとの間に挿設された液晶層７０Ｃとを備えている。なお、画素基板７０Ａの液晶層７０Ｃとは反対側の面には、バックライト（図示せず）が配置されている。

液晶層７０Ｃは、電界の状態に応じてそこを通過する光を変調するものであり、例えば、ＦＦＳや、ＩＰＳ等の横電界モードの液晶が用いられる。なお、本発明は、例えば、ＴＮ、ＶＡ、ＥＣＢ等の各種モードの液晶を用いることもできる。また、図７に示す液晶層７０Ｃと画素基板７０Ａとの間、及び液晶層７０Ｃと対向基板７０Ｂとの間には、それぞれ配向膜が配設されてもよい。

対向基板７０Ｂは、ガラス基板７５と、このガラス基板７５の一方の面に形成されたブラックマトリクス７６ａと、を含む。ブラックマトリクス７６ａは、画素基板７０Ａと垂直な方向において、液晶層７０Ｃと対向する。

画素基板７０Ａは、回路基板としてのＴＦＴ基板７１を含む。ＴＦＴ基板７１上には、走査線２４_ｍ＋１及び走査線２４_ｍ＋２が形成されている。走査線２４_ｍ＋１、及び走査線２４_ｍ＋２の上層には、ゲート絶縁膜９３が形成されている。ゲート絶縁膜９３の上層であって、走査線２４_ｍ＋２の上方には、ＴＦＴ素子Ｔｒを構成するアモルファスシリコン（ａ−Ｓｉ）の半導体層９２ａが形成されている。ゲート絶縁膜９３の上層であって、走査線２４_ｍ＋１の上方には、信号線２５_ｎ＋１が形成されている。半導体層９２ａの図中左側の上層からゲート絶縁膜９３の上層にかけて、ＴＦＴ素子Ｔｒを構成するドレイン電極９０ａが形成されている。ドレイン電極９０ａは、半導体層９２ａの一部と電気的に接続されている。ゲート絶縁膜９３の上層であって、信号線２５_ｎ＋１の図中右側には、ドレイン電極９０ｂが形成されている。

ＴＦＴ素子Ｔｒの上層には、有機物で構成される有機絶縁膜９４が形成されている。有機絶縁膜９４の上層であって、ドレイン電極９０ａの上方からドレイン電極９０ｂの上方にかけて、駆動電極ＣＯＭＬが形成されている。有機絶縁膜９４の上層及び駆動電極ＣＯＭＬの上層には、絶縁膜９５が形成されている。駆動電極ＣＯＭＬは、有機絶縁膜９４及び絶縁膜９５によって上下から包まれて、ＴＦＴ素子Ｔｒと絶縁されている。

有機絶縁膜９４及び絶縁膜９５には、ドレイン電極９０ａ及びドレイン電極９０ｂの上方に、それぞれコンタクトホールＨ１及びコンタクトホールＨ２が形成されている。ドレイン電極９０ａの上層及び絶縁膜９５の上層には、半導体層９２ａの上方にかけて、画素電極７２ａが形成されている。画素電極７２ａとドレイン電極９０ａとは、コンタクトホールＨ１の底部で接続されている。ドレイン電極９０ｂの上層及び絶縁膜９５の上層には、半導体層９２ｂの上方にかけて、画素電極７２ｂが形成されている。画素電極７２ｂとドレイン電極９０ｂとは、コンタクトホールＨ２の底部で接続されている。絶縁膜９５の上層であって、走査線２４_ｍ＋２の上方には、画素基板７０Ａと対向基板７０Ｂとの間隙を所定の間隙に保持するフォトスペーサＰＳが形成されている。

実施形態１では、走査線２４_ｍ＋１と走査線２４_ｍ＋２とが、隣接して配置されている。そのため、実施形態１では、コンタクトホールＨ１とコンタクトホールＨ２との間の距離が長く、コンタクトホールＨ１及びコンタクトホールＨ２の壁面がなだらかな曲面となってしまっていても、走査線２４_ｍ＋１及び走査線２４_ｍ＋２の上方では、絶縁膜９５の上面（表面）Ｐ２は、半導体層９２ｂの上方の絶縁膜９５の上面（表面）Ｐ１よりも曲率が非常に小さくなっている。そして、実施形態１では、絶縁膜９５の曲率が非常に小さくなっている部分、つまり走査線２４_ｍ＋１及び走査線２４_ｍ＋２の上方にフォトスペーサＰＳが形成されている。これにより、実施形態１では、フォトスペーサＰＳを絶縁膜９５の上に十分に安定して形成し、配置することができる。このため、実施形態１では、フォトスペーサＰＳによる傷を起因とする配向不良を隠す必要性を低減することができるので、ブラックマトリクス７６ａを拡大する必要性を低減することができる。従って、実施形態１では、開口部７６ｂが狭くなることを抑制することができ、輝度の向上、画質の向上を図ることができる。また、実施形態１では、フォトスペーサＰＳを絶縁膜９５の上に十分に安定して形成することができるので、セルギャップのばらつきを低減し、画像の画質の向上を図ることができる。

なお、実施形態１では、図７に示すように、フォトスペーサＰＳが、走査線２４_ｍ＋２の上方に形成された例を示したが、フォトスペーサＰＳが、走査線２４_ｍ＋１及び走査線２４_ｍ＋２の上方に形成されても良いし、走査線２４_ｍ＋１の上方に形成されても良い。つまり、フォトスペーサＰＳの少なくとも一部が、走査線２４_ｍ＋１及び走査線２４_ｍ＋２の内の少なくとも１つの上方に形成されていても良い。また、フォトスペーサＰＳの少なくとも一部が、走査線２４_ｍ＋１及び走査線２４_ｍ＋２で区画される領域内に形成されていても良い。

また、実施形態１では、図５中の第２行目の画素Ｖｐｉｘの垂直走査上下方向（図中の上下方向）を反転させ、走査線２４_ｍ＋１と走査線２４_ｍ＋２とを隣接して配置し、その走査線２４_ｍ＋１及び走査線２４_ｍ＋３の上方にフォトスペーサＰＳを形成した例を示したが、後述する他の実施例のように、或る列の画素Ｖｐｉｘの垂直走査上下方向（図中の上下方向）と同一面内で直交する方向（図中の左右方向）を反転させ、２本の信号線２５を隣接して配置し、その信号線２５の上方にフォトスペーサＰＳを形成しても良い。

なお本実施形態では、ＴＦＴ素子Ｔｒを構成する半導体層９２として、アモルファスシリコン（ａ−Ｓｉ）を用いたが、これに限定されない。半導体層９２として、多結晶シリコン（ｐｏｌｙ−Ｓｉ）を用いてもよい。また、シリコンに代えて他の半導体材料（例えばゲルマニウム（Ｇｅ））、又はシリコンに他の材料を加えた材料（例えば、シリコンゲルマニウム（ＳｉＧｅ））を用いてもよい。さらに、半導体層９２として、酸化物半導体材料を用いてもよい。当該酸化物半導体材料として、例えば、インジウム（Ｉｎ）を含む酸化物半導体材料を用いてもよい。

また本実施形態において、ＴＦＴ素子Ｔｒは、ゲートが半導体層より下方に設けられるボトムゲート型ＴＦＴであるが、可能であれば、ゲートが半導体層より上方に設けられるトップゲート型ＴＦＴの構成を用いてもよい。

（実施形態２）
図８は、実施形態２の表示装置の画素を駆動する駆動回路を示す回路図である。実施形態２の駆動回路では、図８に示すように、表示エリア部２１の図中第２行目の画素Ｖｐｉｘの垂直走査上下方向（図中の上下方向）が反転している。それとともに、走査線２４_ｍ＋１が、第２行目の画素Ｖｐｉｘと第３行目の走査線２４_ｍ＋２との間に配置されている。つまり、走査線２４_ｍ＋１と走査線２４_ｍ＋２とが隣接している。更に、実施形態２の駆動回路では、図８に示すように、表示エリア部２１の図中第２列目及び第４列目の画素Ｖｐｉｘの垂直走査上下方向（図中の上下方向）と直交する方向（図中の左右方向）が反転している。それとともに、信号線２５_ｎ＋１が、第２列目の画素Ｖｐｉｘと第３列目の信号線２５_ｎ＋２との間に配置されている。つまり、信号線２５_ｎ＋１と信号線２５_ｎ＋２とが隣接している。

図９は、実施形態２の表示装置の画素を駆動する駆動回路を示すレイアウト図である。図９中第１行第１列目の画素Ｖｐｉｘは、垂直走査上方向（図中上方向）に開口部７６ｂが形成され、垂直走査下方向（図中下方向）左側にＴＦＴ素子Ｔｒが配置され、垂直走査下方向（図中下方向）右側にＴＦＴ素子Ｔｒのドレインに画素電極が接続されるコンタクトホールＨが形成されている。また、図９中第２行第１列目の画素Ｖｐｉｘは、垂直走査下方向（図中下方向）に開口部７６ｂが形成され、垂直走査上方向（図中上方向）左側にＴＦＴ素子Ｔｒが配置され、垂直走査上方向（図中上方向）右側にＴＦＴ素子Ｔｒのドレインに画素電極が接続されるコンタクトホールＨが形成されている。

また、図９中第１行第２列目の画素Ｖｐｉｘは、垂直走査上方向（図中上方向）に開口部７６ｂが形成され、垂直走査下方向（図中下方向）右側にＴＦＴ素子Ｔｒが配置され、垂直走査下方向（図中下方向）左側にＴＦＴ素子Ｔｒのドレインに画素電極が接続されるコンタクトホールＨが形成されている。また、図９中第２行第２列目の画素Ｖｐｉｘは、垂直走査下方向（図中下方向）に開口部７６ｂが形成され、垂直走査上方向（図中上方向）右側にＴＦＴ素子Ｔｒが配置され、垂直走査上方向（図中上方向）左側にＴＦＴ素子Ｔｒのドレインに画素電極が接続されるコンタクトホールＨが形成されている。

また、図９中第１行第３列目の画素Ｖｐｉｘは、垂直走査上方向（図中上方向）に開口部７６ｂが形成され、垂直走査下方向（図中下方向）左側にＴＦＴ素子Ｔｒが配置され、垂直走査下方向（図中下方向）右側にＴＦＴ素子Ｔｒのドレインに画素電極が接続されるコンタクトホールＨが形成されている。また、図９中第２行第３列目の画素Ｖｐｉｘは、垂直走査下方向（図中下方向）に開口部７６ｂが形成され、垂直走査上方向（図中上方向）左側にＴＦＴ素子Ｔｒが配置され、垂直走査上方向（図中上方向）右側にＴＦＴ素子Ｔｒのドレインに画素電極が接続されるコンタクトホールＨが形成されている。

また、図９中第１行第４列目の画素Ｖｐｉｘは、垂直走査上方向（図中上方向）に開口部７６ｂが形成され、垂直走査下方向（図中下方向）右側にＴＦＴ素子Ｔｒが配置され、垂直走査下方向（図中下方向）左側にＴＦＴ素子Ｔｒのドレインに画素電極が接続されるコンタクトホールＨが形成されている。また、図９中第２行第４列目の画素Ｖｐｉｘは、垂直走査下方向（図中下方向）に開口部７６ｂが形成され、垂直走査上方向（図中上方向）右側にＴＦＴ素子Ｔｒが配置され、垂直走査上方向（図中上方向）左側にＴＦＴ素子Ｔｒのドレインに画素電極が接続されるコンタクトホールＨが形成されている。

また、図９中第１行目の画素Ｖｐｉｘと第２行目の画素Ｖｐｉｘとの間に、走査線２４_ｍ＋１及び走査線２４_ｍ＋２が隣接して配置されている。また、図９中第２列目の画素Ｖｐｉｘと第３列目の画素Ｖｐｉｘとの間に、信号線２５_ｎ＋１及び信号線２５_ｎ＋２が隣接して配置されている。

また、走査線２４_ｍ＋１及び走査線２４_ｍ＋２、並びに、信号線２５_ｎ＋１及び信号線２５_ｎ＋２の交差部の上層（正面に直交する方向の手前側）には、第１の基板と第２の基板との間隙を所定の間隙に保持するフォトスペーサＰＳが配置されている。

図１０は、図９のＣ１−Ｃ２線断面図である。表示パネル部２１は、図１０に示すように、画素基板（第１の基板）７０Ａと、この画素基板７０Ａの表面に垂直な方向に対向して配置された対向基板（第２の基板）７０Ｂと、画素基板７０Ａと対向基板７０Ｂとの間に挿設された液晶層７０Ｃとを備えている。なお、画素基板７０Ａの液晶層７０Ｃとは反対側の面には、バックライト（図示せず）が配置されている。

液晶層７０Ｃは、電界の状態に応じてそこを通過する光を変調するものであり、例えば、ＦＦＳや、ＩＰＳ等の横電界モードの液晶が用いられる。なお、本発明は、例えば、ＴＮ、ＶＡ、ＥＣＢ等の各種モードの液晶を用いることもできる。また、図１０に示す液晶層７０Ｃと画素基板７０Ａとの間、及び液晶層７０Ｃと対向基板７０Ｂとの間には、それぞれ配向膜が配設されてもよい。

対向基板７０Ｂは、ガラス基板７５と、このガラス基板７５の一方の面に形成されたブラックマトリクス７６ａと、を含む。ブラックマトリクス７６ａは、画素基板７０Ａと垂直な方向において、液晶層７０Ｃと対向する。

画素基板７０Ａは、回路基板としてのＴＦＴ基板７１を含む。ＴＦＴ基板７１上には、走査線２４_ｍ＋１及び走査線２４_ｍ＋２が形成されている。走査線２４_ｍ＋１及び走査線２４_ｍ＋２の上層には、ゲート絶縁膜９３が形成されている。ゲート絶縁膜９３の上層であって、走査線２４_ｍ＋２の上方には、ＴＦＴ素子Ｔｒを構成するアモルファスシリコン（ａ−Ｓｉ）の半導体層９２ａが形成されている。半導体層９２ａの図中左側の上層からゲート絶縁膜９３の上層にかけて、ＴＦＴ素子Ｔｒを構成するドレイン電極９０ａが形成されている。ゲート絶縁膜９３の上層であって、走査線２４_ｍ＋２の上方且つ半導体層９２ａの図中右方には、ＴＦＴ素子Ｔｒを構成するソース電極９１ａが形成されている。

ゲート絶縁膜９３の上層であって、走査線２４_ｍ＋１の上方には、ＴＦＴ素子Ｔｒを構成する半導体層９２ｂが形成されている。半導体層９２ｂの図中右側の上層からゲート絶縁膜９３の上層にかけて、ＴＦＴ素子Ｔｒを構成するドレイン電極９０ｂが形成されている。ゲート絶縁膜９３の上層であって、走査線２４_ｍ＋１の上方且つ半導体層９２ｂの図中左方には、ＴＦＴ素子Ｔｒを構成するソース電極９１ｂが形成されている。

ＴＦＴ素子Ｔｒの上層には、有機物で構成される有機絶縁膜９４が形成されている。有機絶縁膜９４の上層であって、ドレイン電極９０ａの上方からドレイン電極９０ｂの上方にかけて、駆動電極ＣＯＭＬが形成されている。有機絶縁膜９４の上層及び駆動電極ＣＯＭＬの上層には、絶縁膜９５が形成されている。駆動電極ＣＯＭＬは、有機絶縁膜９４及び絶縁膜９５によって上下から包まれて、ＴＦＴ素子Ｔｒと絶縁されている。

有機絶縁膜９４及び絶縁膜９５には、ドレイン電極９０ａ及びドレイン電極９０ｂの上方に、それぞれコンタクトホールＨ１及びコンタクトホールＨ２が形成されている。ドレイン電極９０ａの上層及び絶縁膜９５の上層には、半導体層９２ａの上方にかけて、画素電極７２ａが形成されている。画素電極７２ａとドレイン電極９０ａとは、コンタクトホールＨ１の底部で接続されている。ドレイン電極９０ｂの上層及び絶縁膜９５の上層には、半導体層９２ｂの上方にかけて、画素電極７２ｂが形成されている。画素電極７２ｂとドレイン電極９０ｂとは、コンタクトホールＨ２の底部で接続されている。絶縁膜９５の上層であって、走査線２４_ｍ＋２の上方には、画素基板７０Ａと対向基板７０Ｂとの間隙を所定の間隙に保持するフォトスペーサＰＳが形成されている。

実施形態２では、走査線２４_ｍ＋１と走査線２４_ｍ＋２とが、隣接して配置されている。それに加えて、実施形態２では、信号線２５_ｎ＋１と信号線２５_ｎ＋２とが、隣接して配置されている（図９参照）。そのため、実施形態２では、コンタクトホールＨ１とコンタクトホールＨ２との間の距離が実施形態１よりも更に長く、コンタクトホールＨ１、Ｈ２の壁面がなだらかな曲面となってしまっていても、走査線２４_ｍ＋１、走査線２４_ｍ＋２、信号線２５_ｎ＋１、及び信号線２５_ｎ＋２の上方では、絶縁膜９５の上面（表面）Ｐ４は、半導体層９２ｂの上方の絶縁膜９５の上面（表面）Ｐ３よりも曲率が非常に小さくなっている。そして、実施形態２では、絶縁膜９５の曲率が非常に小さくなっている部分、つまり走査線２４_ｍ＋１、走査線２４_ｍ＋２、信号線２５_ｎ＋１、及び信号線２５_ｎ＋２の上方にフォトスペーサＰＳが形成されている。これにより、実施形態２では、フォトスペーサＰＳを絶縁膜９５の上に十分に安定して形成し、配置することができる。このため、実施形態２では、フォトスペーサＰＳによる傷を起因とする配向不良を隠す必要を低減することができるので、ブラックマトリクス７６ａを拡大する必要性を低減することができる。そのため、実施形態２では、開口部７６ｂが狭くなることを抑制することができ、輝度の向上、画質の向上を図ることができる。また、実施形態２では、フォトスペーサＰＳを絶縁膜９５の上に十分に安定して形成することができるので、セルギャップのばらつきを低減し、画像の画質の向上を図ることができる。

なお、実施形態２では、図１０に示すように、フォトスペーサＰＳが、走査線２４_ｍ＋２の上方に形成された例を示したが、フォトスペーサＰＳが、走査線２４_ｍ＋１及び走査線２４_ｍ＋２の上方に形成されても良いし、走査線２４_ｍ＋１の上方に形成されても良い。また、フォトスペーサＰＳが、信号線２５_ｎ＋１及び信号線２５_ｎ＋２の上方に形成されても良いし、信号線２５_ｎ＋１の上方に形成されても良いし、信号線２５_ｎ＋２の上方に形成されても良い。つまり、フォトスペーサＰＳの少なくとも一部が、走査線２４_ｍ＋１、走査線２４_ｍ＋２、信号線２５_ｎ＋１、及び信号線２５_ｎ＋２の内の少なくとも１つの上方に形成されていても良い。また、フォトスペーサＰＳの少なくとも一部が、走査線２４_ｍ＋１、走査線２４_ｍ＋２、信号線２５_ｎ＋１、及び信号線２５_ｎ＋２で区画される領域内に形成されていても良い。

また、実施形態２では、表示エリア部２１の図８中の第２行目の画素Ｖｐｉｘの垂直走査上下方向（図中の上下方向）を反転させ、走査線２４_ｍ＋１と走査線２４_ｍ＋２とを隣接して配置し、図８中の第２列目及び第４列目の画素Ｖｐｉｘの垂直走査方向と直交する方向（図中の左右方向）を反転させ、信号線２５_ｎ＋１と信号線２５_ｎ＋２とを隣接させ、走査線２４_ｍ＋１、走査線２４_ｍ＋２、信号線２５_ｎ＋１、及び信号線２５_ｎ＋２の上方にフォトスペーサＰＳを形成した例を示したが、第２列目及び第４列目の画素Ｖｐｉｘの垂直走査方向と直交する方向を反転させ、２本の信号線２５_ｎ＋１及び信号線２５_ｎ＋２を隣接して配置し、当該信号線２５_ｎ＋１及び信号線２５_ｎ＋２の上方にフォトスペーサＰＳを形成しても良い。

なお本実施形態においても、ＴＦＴ素子Ｔｒを構成する半導体層９２として、アモルファスシリコン（ａ−Ｓｉ）を用いたが、これに限定されない。半導体層９２として、多結晶シリコン（ｐｏｌｙ−Ｓｉ）を用いてもよい。また、シリコンに代えて他の半導体材料（例えばゲルマニウム（Ｇｅ））、又はシリコンに他の材料を加えた材料（例えば、シリコンゲルマニウム（ＳｉＧｅ））を用いてもよい。さらに、半導体層９２として、酸化物半導体材料を用いてもよい。当該酸化物半導体材料として、例えば、インジウム（Ｉｎ）を含む酸化物半導体材料を用いてもよい。

また本実施形態において、ＴＦＴ素子Ｔｒは、ゲートが半導体層より下方に設けられるボトムゲート型ＴＦＴであるが、可能であれば、ゲートが半導体層より上方に設けられるトップゲート型ＴＦＴの構成を用いてもよい。

＜２．適用例＞
次に、図１１乃至図２３を参照して、実施形態で説明した表示装置１の適用例について説明する。図１１乃至図２３は、本実施形態に係る表示装置を適用する電子機器の一例を示す図である。本実施形態に係る表示装置１は、携帯電話、スマートフォン等の携帯端末装置、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、ビデオカメラ、或いは、車両に設けられるメータ類などのあらゆる分野の電子機器に適用することが可能である。言い換えると、本実施形態に係る表示装置１は、外部から入力された映像信号或いは内部で生成した映像信号を、画像或いは映像として表示するあらゆる分野の電子機器に適用することが可能である。電子機器は、表示装置に映像信号を供給し、表示装置の動作を制御する制御装置を備える。

（適用例１）
図１１に示す電子機器は、本実施形態に係る表示装置１が適用されるテレビジョン装置である。このテレビジョン装置は、例えば、フロントパネル５１１及びフィルターガラス５１２を含む映像表示画面部５１０を有しており、この映像表示画面部５１０は、本実施形態に係る表示装置である。

（適用例２）
図１２及び図１３に示す電子機器は、本実施形態に係る表示装置１が適用されるデジタルカメラである。このデジタルカメラは、例えば、フラッシュ用の発光部５２１、表示部５２２、メニュースイッチ５２３及びシャッターボタン５２４を有しており、その表示部５２２は、本実施形態に係る表示装置である。図１２に示すように、このデジタルカメラは、レンズカバー５２５を有しており、レンズカバー５２５をスライドさせることで撮影レンズが現れる。デジタルカメラは、その撮影レンズから入射する光を撮像することで、デジタル写真を撮影することができる。

（適用例３）
図１４に示す電子機器は、本実施形態に係る表示装置１が適用されるビデオカメラの外観を表すものである。このビデオカメラは、例えば、本体部５３１、この本体部５３１の前方側面に設けられた被写体撮影用のレンズ５３２、撮影時のスタート／ストップスイッチ５３３及び表示部５３４を有している。そして、表示部５３４は、本実施形態に係る表示装置である。

（適用例４）
図１５に示す電子機器は、本実施形態に係る表示装置１が適用されるノート型パーソナルコンピュータである。このノート型パーソナルコンピュータは、例えば、本体５４１、文字等の入力操作のためのキーボード５４２及び画像を表示する表示部５４３を有しており、表示部５４３は、本実施形態に係る表示装置により構成されている。

（適用例５）
図１６乃至図２２に示す電子機器は、本実施形態に係る表示装置１が適用される携帯電話機である。この携帯電話機は、例えば、上側筐体５５１と下側筐体５５２とを連結部（ヒンジ部）５５３で連結したものであり、ディスプレイ５５４、サブディスプレイ５５５、ピクチャーライト５５６及びカメラ５５７を有している。そのディスプレイ５５４又はサブディスプレイ５５５は、本実施形態に係る表示装置により構成されている。

（適用例６）
図２３に示す電子機器は、携帯型コンピュータ、多機能な携帯電話、音声通話可能な携帯コンピュータ又は通信可能な携帯コンピュータとして動作し、いわゆるスマートフォン、タブレット端末と呼ばれることもある、情報携帯端末である。この情報携帯端末は、例えば筐体５６１の表面に表示部５６２を有している。この表示部５６２は、本実施形態に係る表示装置である。

１ 表示装置
２ 表示パネル
１１ ガラス基板
２１ 表示エリア部
２２ 垂直ドライバ
２３ 水平ドライバ
２４ 走査線
２５ 信号線
７１ ＴＦＴ基板
７２ 画素電極
７２ａ 画素電極
７２ｂ 画素電極
７５ ガラス基板
７６ａ ブラックマトリクス
７６ｂ 開口部
９０ ドレイン電極
９０ａ ドレイン電極
９０ｂ ドレイン電極
９１ ソース電極
９１ａ ソース電極
９１ｂ ソース電極
９２ 半導体層
９２ａ 半導体層
９２ｂ 半導体層
Ｈ コンタクトホール
Ｈ１ コンタクトホール
Ｈ２ コンタクトホール
ＬＣ 液晶素子
ＰＳ フォトスペーサ
Ｔｒ ＴＦＴ素子
ＣＯＭＬ 駆動電極
Ｖｐｉｘ 画素
Ｐ 上面
Ｐ１ 上面
Ｐ２ 上面
Ｐ３ 上面
Ｐ４ 上面

Claims (8)

1. 第１の基板と、前記第１の基板の表面に垂直な方向に対向して配置された第２の基板と、前記第１の基板と前記第２の基板との間に挿設された液晶層と、を備える表示装置であって、
   前記第１の基板の表面に平行な方向に前記第１の基板上に行列状に配列された複数の画素と、
   前記複数の画素の内の任意の一行を第１の行とし、前記第１の行と前記第１の行の隣の第２の行との間に配置された第１の走査線と、
   前記複数の画素の内の前記第２の行と前記第１の走査線との間に配置された第２の走査線と、
   前記第１の基板と前記第２の基板との間の間隙を保持するスペーサと、
   を備え、
   前記スペーサは、前記第１の走査線と前記第２の走査線との間で区画される領域の少なくとも一部から前記第１の基板の表面に垂直な方向上に配置されている、
   表示装置。
2. 請求項１に記載の表示装置であり、
   前記第１の走査線及び前記第２の走査線の上層に設けられる絶縁膜と、
   を備え、
   前記スペーサは、前記絶縁膜上に配置され、前記スペーサの底面における前記絶縁膜の表面の曲率が、前記領域外の前記絶縁膜の表面の曲率よりも小さい、表示装置。
3. 第１の基板と、前記第１の基板の表面に垂直な方向に対向して配置された第２の基板と、前記第１の基板と前記第２の基板との間に挿設された液晶層と、を備える表示装置であって、
   前記第１の基板の表面に平行な方向に前記第１の基板上に行列状に配列された複数の画素と、
   前記複数の画素の内の任意の一列を第１の列とし、前記第１の列と前記第１の列の隣の第２の列との間に配置された第１の信号線と、
   前記複数の画素の内の前記第２の列と前記第１の信号線との間に配置された第２の信号線と、
   前記第１の基板と前記第２の基板との間の間隙を保持するスペーサと、
   を備え、
   前記スペーサは、前記第１の信号線と前記第２の信号線との間で区画される領域の少なくとも一部から前記第１の基板の表面に垂直な方向上に配置されている、
   表示装置。
4. 請求項３に記載の表示装置であり、
   前記第１の信号線及び前記第２の信号線の上層に設けられる絶縁膜と、
   を備え、
   前記スペーサは、前記絶縁膜の上に配置され、前記スペーサの底面における前記絶縁膜の表面の曲率が、前記領域外の前記絶縁膜の表面の曲率よりも小さい、表示装置。
5. 第１の基板と、前記第１の基板の表面に垂直な方向に対向して配置された第２の基板と、前記第１の基板と前記第２の基板との間に挿設された液晶層と、を備える表示装置であって、
   前記第１の基板の表面に平行な方向に前記第１の基板上に行列状に配列された複数の画素と、
   前記複数の画素の内の任意の一行を第１の行とし、前記第１の行と前記第１の行の隣の第２の行との間に配置された第１の走査線と、
   前記複数の画素の内の前記第２の行と前記第１の走査線との間に配置された第２の走査線と、
   前記複数の画素の内の任意の一列を第１の列とし、前記第１の列と前記第１の列の隣の第２の列との間に配置された第１の信号線と、
   前記複数の画素の内の前記第２の列と前記第１の信号線との間に配置された第２の信号線と、
   前記第１の基板と前記第２の基板との間の間隙を保持するスペーサと、
   を備え、
   前記スペーサは、前記第１の走査線、前記第２の走査線、前記第１の信号線及び前記第２の信号線との間で区画される領域の少なくとも一部から前記第１の基板の表面に垂直な方向上に配置されている、
   表示装置。
6. 請求項５に記載の表示装置であり、
   前記第１の走査線、前記第２の走査線、前記第１の信号線及び前記第２の信号線の上層に設けられる絶縁膜と、
   を備え、
   前記スペーサは、前記絶縁膜上に配置され、前記スペーサの底面における前記絶縁膜の表面の曲率が、前記領域外の前記絶縁膜の表面の曲率よりも小さい、表示装置。
7. 請求項２、４及び６のいずれか一項に記載の表示装置であり、
   前記第１の走査線に走査される、前記画素毎の素子を備え、
   前記絶縁膜は、前記素子を覆い、前記スペーサの底面における前記絶縁膜の表面の曲率が、前記素子の前記第１の基板の表面に垂直な方向上における前記絶縁膜の表面の曲率よりも小さい、表示装置。
8. 請求項１乃至請求項７のいずれか一項に記載の表示装置と、
   前記表示装置に入力信号を供給する制御装置と、を有する電子機器。

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