JP2014157867A

JP2014157867A - Semiconductor device with dual gate structure and method for manufacturing the same

Info

Publication number: JP2014157867A
Application number: JP2013026752A
Authority: JP
Inventors: Shinya Sakurai; 晋也櫻井; Takuya Okuno; 卓也奥野
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2013-02-14
Filing date: 2013-02-14
Publication date: 2014-08-28
Anticipated expiration: 2033-02-14
Also published as: JP6060718B2

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device with a dual gate structure, having a structure capable of achieving simplification of manufacturing processes.SOLUTION: In first and second Nch MOSs, conductivity types of gate electrodes 12 are made to be reverse each other while P-type well regions 10 have the same channel concentration. In first and second Pch MOSs, conductivity types of gate electrodes 22 are made to be reverse each other while N-type well regions 20 have the same channel concentration. Thereby, in each of the Nch MOSs and the Pch MOSs, both MOS FETs one of which has depression characteristics and the other of which has enhancement characteristics can be configured only by reversing the conductivity types of the gate electrodes 12, 22. In a semiconductor device having such structure, the first and second Nch MOSs have the same channel concentration and the first and second Pch MOSs also have the same channel concentration, so that it becomes unnecessary to perform an ion injection process or the like for adjusting a threshold voltage Vt. Accordingly, simplification of manufacturing processes can be achieved.

Description

本発明は、エンハンスメント型のＭＯＳＦＥＴとデプレッション型のＭＯＳＦＥＴを同一基板に混載したデュアルゲート構造の半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device having a dual gate structure in which an enhancement type MOSFET and a depletion type MOSFET are mixedly mounted on the same substrate, and a method of manufacturing the same.

従来より、ＭＯＳＦＥＴの製造方法として、特許文献１に示される手法が知られている。具体的には、シリコン基板上にゲート酸化膜やＰｏｌｙ−Ｓｉ（ポリシリコン）層を順に成膜したのち、Ｐｏｌｙ−Ｓｉ層上にレジストを積み、これを露光して所望のマスクパターンとする。そして、このレジストを用いてＰｏｌｙ−Ｓｉ層をパターニングすることでゲート電極を形成したのち、レジストを除去し、さらにゲート電極をマスクとしてイオン注入することでシリコン基板の表層部にソース領域およびドレイン領域を形成する。このような手法により、ＭＯＳＦＥＴを製造している。 Conventionally, a technique disclosed in Patent Document 1 is known as a method for manufacturing a MOSFET. Specifically, after a gate oxide film and a Poly-Si (polysilicon) layer are sequentially formed on a silicon substrate, a resist is stacked on the Poly-Si layer, and this is exposed to obtain a desired mask pattern. Then, after forming a gate electrode by patterning the Poly-Si layer using this resist, the resist is removed, and further ion implantation is performed using the gate electrode as a mask to form a source region and a drain region in the surface layer portion of the silicon substrate. Form. A MOSFET is manufactured by such a method.

エンハンスメント型とデプレッション型の両方のＭＯＳＦＥＴを有するデュアルゲート構造の半導体装置を形成する場合にも、基本的には上記と同様の手法を用いている。ただし、エンハンスメント型とデプレッション型それぞれのＭＯＳＦＥＴの閾値電圧Ｖｔを異ならせるために、閾値調整用のイオン注入を行ったり、チャネル領域が形成されるウェル領域の濃度調整を行うようにしている。 In forming a dual gate semiconductor device having both enhancement type and depletion type MOSFETs, the same technique as described above is basically used. However, in order to make the threshold voltage Vt of the enhancement type and depletion type MOSFETs different, ion implantation for threshold adjustment is performed, and concentration adjustment of the well region in which the channel region is formed is performed.

例えば、Ｎチャネル型のＭＯＳＦＥＴを形成する場合、Ｐ型シリコン基板もしくはシリコン基板に形成したＰウェル領域の表面にゲート酸化膜やゲート電極を形成する前に、デプレッション型のＭＯＳＦＥＴのチャネルとなる部分にＮ型不純物をイオン注入している。これにより、Ｎ型不純物によって打ち返される分、エンハンスメント型のＭＯＳＦＥＴと比較してデプレッション型のＭＯＳＦＥＴのチャネル領域におけるキャリアとして働くＰ型不純物濃度を低下させ、閾値電圧Ｖｔが異なった値となるようにしている。または、不純物濃度の薄いＰ型シリコン基板を用いつつ、エンハンスメント型のＭＯＳＦＥＴの形成位置にイオン注入を行ってＰ型不純物濃度を高めたＰ型ウェル領域を形成し、Ｐ型シリコン基板とＰ型ウェル領域にそれぞれ各型のＭＯＳＦＥＴを形成している。これにより、エンハンスメント型のＭＯＳＦＥＴと比較してデプレッション型のＭＯＳＦＥＴのチャネル領域におけるＰ型不純物濃度が低くなるようにし、閾値電圧Ｖｔが異なった値となるようにしている。 For example, when forming an N-channel MOSFET, before forming a gate oxide film or gate electrode on the surface of a P-type silicon substrate or a P-well region formed on the silicon substrate, a portion serving as a channel of a depletion-type MOSFET is formed. N-type impurities are ion-implanted. As a result, the P-type impurity concentration acting as a carrier in the channel region of the depletion-type MOSFET is reduced and the threshold voltage Vt is set to a different value by the amount returned by the N-type impurity as compared with the enhancement-type MOSFET. Yes. Alternatively, while using a P-type silicon substrate with a low impurity concentration, a P-type well region having an increased P-type impurity concentration is formed by performing ion implantation at the formation position of the enhancement type MOSFET, and the P-type silicon substrate and the P-type well are formed. Each type of MOSFET is formed in each region. As a result, the P-type impurity concentration in the channel region of the depletion type MOSFET is lowered and the threshold voltage Vt is different from that of the enhancement type MOSFET.

特開平０４−３４３２６８号公報Japanese Patent Laid-Open No. 04-343268

しかしながら、同一基板上にエンハンスメント型とデプレッション型のＭＯＳＦＥＴを両方とも形成する場合には、デプレッション型の方に閾値調整用のイオン注入を行ったり、エンハンスメント型の方にＰ型ウェル領域形成用のイオン注入を行う必要がある。このため、マスクによるイオン注入の打ち分けが必要となり、製造工程の増加が発生すると共に、それによる製造コストの増加の問題が発生する。 However, when both enhancement-type and depletion-type MOSFETs are formed on the same substrate, ion implantation for threshold adjustment is performed on the depletion type, or ions for forming the P-type well region are formed on the enhancement type. An injection is required. This necessitates ion implantation using a mask, which increases the number of manufacturing steps and causes an increase in manufacturing cost.

本発明は上記点に鑑みて、製造工程の簡略化を図ることができる構造を有するデュアルゲート構造の半導体装置およびその製造方法を提供することを目的とする。 The present invention has been made in view of the above points, and an object thereof is to provide a semiconductor device having a dual gate structure having a structure capable of simplifying the manufacturing process and a method for manufacturing the same.

上記目的を達成するため、請求項１ないし３に記載の発明では、第２導電型ウェル領域（１０）と第１ゲート電極（１２）および第１導電型のソース領域（１４）およびドレイン領域（１５）により第１導電型チャネルのＭＯＳＦＥＴが構成されていると共に、第１導電型ウェル領域（２０）と第２ゲート電極（２２）および第２導電型のソース領域（２４）およびドレイン領域（２５）により第２導電型チャネルのＭＯＳＦＥＴが構成されており、第１導電型チャネルのＭＯＳＦＥＴは、第２導電型ウェル領域の不純物濃度が同じで、第１ゲート電極の導電型が第２導電型とされたエンハンスメント型のＭＯＳＦＥＴおよび第１ゲート電極の導電型が第１導電型とされたデプレッション型のＭＯＳＦＥＴを有して構成され、第２導電型チャネルのＭＯＳＦＥＴは、第１導電型ウェル領域の不純物濃度が同じで、第２ゲート電極の導電型が第１導電型とされたエンハンスメント型のＭＯＳＦＥＴおよび第２ゲート電極の導電型が第２導電型とされたデプレッション型のＭＯＳＦＥＴを有して構成されていることを特徴としている。 In order to achieve the above object, according to the first to third aspects of the invention, the second conductivity type well region (10), the first gate electrode (12), the first conductivity type source region (14), and the drain region ( 15) constitutes the MOSFET of the first conductivity type channel, the first conductivity type well region (20), the second gate electrode (22), the source region (24) of the second conductivity type, and the drain region (25). ) Constitutes the MOSFET of the second conductivity type channel, the MOSFET of the first conductivity type channel has the same impurity concentration in the second conductivity type well region, and the conductivity type of the first gate electrode is the second conductivity type. The enhancement type MOSFET and the depletion type MOSFET in which the conductivity type of the first gate electrode is the first conductivity type are provided, and the second conductivity type char. The first MOSFET has the same impurity concentration in the first conductivity type well region, the enhancement type MOSFET in which the conductivity type of the second gate electrode is the first conductivity type, and the conductivity type of the second gate electrode is the second conductivity type. It is characterized by having a depletion type MOSFET.

このように、第１導電型のＭＯＳＦＥＴについて、同じチャネル濃度の第２導電型ウェル領域としつつ、第１ゲート電極の導電型を逆にしている。また、第２導電型のＭＯＳＦＥＴについても、同じチャネル濃度の第１導電型ウェル領域としつつ、第２ゲート電極の導電型を逆にしている。これにより、第１、第２導電型のＭＯＳＦＥＴそれぞれについて、第１、第２ゲート電極の導電型を逆にしただけで、デプレッション特性とエンハンスメント特性の両方のＭＯＳＦＥＴを構成できる。 As described above, the first conductivity type MOSFET is the second conductivity type well region having the same channel concentration, while the conductivity type of the first gate electrode is reversed. Further, the second conductivity type MOSFET is also the first conductivity type well region having the same channel concentration, and the conductivity type of the second gate electrode is reversed. Thereby, for each of the first and second conductivity type MOSFETs, MOSFETs having both depletion characteristics and enhancement characteristics can be configured only by reversing the conductivity types of the first and second gate electrodes.

このような構造の半導体装置では、第１導電型チャネルのＭＯＳＦＥＴにおけるチャネル領域を構成する部分の第２導電型不純物濃度が同じであるし、第２導電型チャネルのＭＯＳＦＥＴにおけるチャネル領域を構成する部分の第１導電型不純物濃度も同じである。このため、閾値電圧Ｖｔを調整するためのイオン注入工程などを行う必要がない。また、第１導電型チャネルのＭＯＳＦＥＴの第１ゲート電極の導電型を逆にするために、エンハンスメント型の方の第１ゲート電極への第２導電型不純物のイオン注入、デプレッション型の方の第１ゲート電極への第１導電型不純物のイオン注入が必要になる。しかしながら、これら各イオン注入については、それぞれ、第２導電型のソース領域やドレイン領域を形成するためのイオン注入や、第１導電型のソース領域やドレイン領域を形成するためのイオン注入と同時に行える。また、第２導電型チャネルのＭＯＳＦＥＴの第２ゲート電極の導電型を逆にする際にも、同様のことが言える。したがって、第１導電型チャネルのＭＯＳＦＥＴの各第１ゲート電極の導電型を逆にするためのイオン注入工程や、第２導電型チャネルのＭＯＳＦＥＴの各第２ゲート電極の導電型を逆にするためのイオン注入工程を単独の工程として行わなくても済む。これにより、製造工程の簡略化を図ることが可能となる。このような構造の半導体装置については、例えば請求項４、５に記載の製造方法により製造可能である。 In the semiconductor device having such a structure, the second conductivity type impurity concentration in the portion constituting the channel region in the first conductivity type channel MOSFET is the same, and the portion constituting the channel region in the second conductivity type channel MOSFET. The first conductivity type impurity concentration is the same. For this reason, it is not necessary to perform an ion implantation step for adjusting the threshold voltage Vt. Further, in order to reverse the conductivity type of the first gate electrode of the MOSFET of the first conductivity type channel, ion implantation of the second conductivity type impurity into the first gate electrode of the enhancement type and the second type of the depletion type are performed. The ion implantation of the first conductivity type impurity into one gate electrode is necessary. However, each of these ion implantations can be performed simultaneously with ion implantation for forming the second conductivity type source region and drain region and ion implantation for forming the first conductivity type source region and drain region. . The same can be said when the conductivity type of the second gate electrode of the MOSFET of the second conductivity type channel is reversed. Therefore, an ion implantation process for reversing the conductivity type of each first gate electrode of the MOSFET of the first conductivity type channel, and a conductivity type of each second gate electrode of the MOSFET of the second conductivity type channel are reversed. This ion implantation step does not have to be performed as a single step. This makes it possible to simplify the manufacturing process. A semiconductor device having such a structure can be manufactured by the manufacturing method according to claims 4 and 5, for example.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows an example of a corresponding relationship with the specific means as described in embodiment mentioned later.

本発明の第１実施形態にかかるエンハンスメント型およびデプレッション型のＭＯＳＦＥＴを有するデュアルゲート構造の半導体装置の断面図である。1 is a cross-sectional view of a dual gate structure semiconductor device having enhancement type and depletion type MOSFETs according to a first embodiment of the present invention; ウェル領域の不純物濃度に対する閾値電圧Ｖｔの関係を示した図である。It is the figure which showed the relationship of the threshold voltage Vt with respect to the impurity concentration of a well area | region. 図１に示すデュアルゲート構造の半導体装置の製造工程を示した断面図である。FIG. 4 is a cross-sectional view showing a manufacturing process of the dual gate structure semiconductor device shown in FIG. 1. 図３−１に続くデュアルゲート構造の半導体装置の製造工程を示した断面図である。FIG. 3 is a cross-sectional view showing a manufacturing process of the semiconductor device having a dual gate structure following FIG. 3-1. 図１に示す半導体装置の適用例としてのアナログ回路の回路図である。FIG. 2 is a circuit diagram of an analog circuit as an application example of the semiconductor device shown in FIG. 1. ディプレッション型のＭＯＳＦＥＴと抵抗それぞれの電源変動に対する電流バラツキを示した図である。It is the figure which showed the current variation with respect to the power supply fluctuation | variation of each of a depletion type MOSFET and resistance. 本発明の第２実施形態にかかるエンハンスメント型およびデプレッション型のＭＯＳＦＥＴを有するデュアルゲート構造の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the dual gate structure which has enhancement type and depletion type MOSFET concerning 2nd Embodiment of this invention. パンチスルーストッパ層１０ａ、２０ａの濃度とオフリーク電流との関係を示したグラフである。It is the graph which showed the relationship between the density | concentration of punch through stopper layers 10a and 20a, and an off-leakage current. 本発明の第３実施形態で説明する図１に示すデュアルゲート構造の半導体装置の製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of the semiconductor device of the dual gate structure shown in FIG. 1 demonstrated in 3rd Embodiment of this invention. 図８−１に続くデュアルゲート構造の半導体装置の製造工程を示した断面図である。FIG. 8D is a cross-sectional view showing the manufacturing process of the semiconductor device having the dual gate structure, following FIG. 図８−１に続くデュアルゲート構造の半導体装置の製造工程を示した断面図である。FIG. 8D is a cross-sectional view showing the manufacturing process of the semiconductor device having the dual gate structure, following FIG. 打ち返しによるＰ型不純物の濃度とシリコン基板１のＮ型不純物濃度および打ち返し後のキャリア濃度との関係を示した図である。FIG. 4 is a diagram showing the relationship between the concentration of P-type impurities caused by bounce, the N-type impurity concentration of silicon substrate 1 and the carrier concentration after bounce.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.

（第１実施形態）
本発明の第１実施形態について説明する。まず、図１を参照して、本実施形態にかかるエンハンスメント型およびデプレッション型のＭＯＳＦＥＴを有するデュアルゲート構造の半導体装置の構成について説明する。 (First embodiment)
A first embodiment of the present invention will be described. First, with reference to FIG. 1, the configuration of a semiconductor device having a dual gate structure having enhancement type and depletion type MOSFETs according to the present embodiment will be described.

図１に示す半導体装置は、エンハンスメント型およびデプレッション型のＮチャネルタイプのＭＯＳＦＥＴ（以下、ＮｃｈＭＯＳという）とＰチャネルタイプのＭＯＳＦＥＴ（以下、ＰｃｈＭＯＳという）を同一のシリコン基板１に形成したものである。シリコン基板１の表層部は、ＳＴＩ（Shallow Trench Isolation、シャロートレンチアイソレーション）構造などによる素子分離部２にて素子分離されている。そして、この素子分離部２にて囲まれた各領域それぞれに、デプレッション型のＮｃｈＭＯＳとＰｃｈＭＯＳおよびエンハンスメント型のＮｃｈＭＯＳとＰｃｈＭＯＳが形成されている。 The semiconductor device shown in FIG. 1 has an enhancement type and a depletion type N channel type MOSFET (hereinafter referred to as NchMOS) and a P channel type MOSFET (hereinafter referred to as PchMOS) formed on the same silicon substrate 1. The surface layer portion of the silicon substrate 1 is element-isolated by an element isolation portion 2 having an STI (Shallow Trench Isolation) structure or the like. A depletion type NchMOS and PchMOS and an enhancement type NchMOS and PchMOS are formed in each of the regions surrounded by the element isolation portion 2.

エンハンスメント型のＮｃｈＭＯＳ（以下、第１のＮｃｈＭＯＳという）が形成された第１のＮｃｈＭＯＳ形成領域では、シリコン基板１の表層部に比較的低濃度でＰウェル領域１０が形成されている。例えば、Ｐウェル領域１０は、表面濃度が１×１０¹⁶ｃｍ^-3以下、好ましくは２×１０¹⁵ｃｍ^-3以下とされている。Ｐウェル領域１０の不純物濃度については、薄いほどＮｃｈＭＯＳの閾値電圧Ｖｔのバラツキを小さくできることから、できるだけ薄く設定してある。 In a first NchMOS formation region where an enhancement type NchMOS (hereinafter referred to as a first NchMOS) is formed, a P well region 10 is formed at a relatively low concentration in the surface layer portion of the silicon substrate 1. For example, the surface concentration of the P well region 10 is 1 × 10 ¹⁶ cm ⁻³ or less, preferably 2 × 10 ¹⁵ cm ⁻³ or less. The impurity concentration of the P well region 10 is set as thin as possible because the variation in the threshold voltage Vt of the NchMOS can be reduced as the thickness decreases.

このＰウェル領域１０の表面に、例えば１０〜２０ｎｍの膜厚のゲート酸化膜１１を介してゲート電極１２が形成されている。ゲート電極１２は、Ｐ型ドープとされたＰｏｌｙ−Ｓｉによって構成されることで、ＮｃｈＭＯＳの閾値電圧Ｖｔが所望の値となるように調整されている。また、ゲート電極１２の側面には、側壁酸化膜１３が形成されている。 A gate electrode 12 is formed on the surface of the P well region 10 via a gate oxide film 11 having a thickness of 10 to 20 nm, for example. The gate electrode 12 is composed of P-doped Poly-Si, and is adjusted so that the threshold voltage Vt of the NchMOS becomes a desired value. A sidewall oxide film 13 is formed on the side surface of the gate electrode 12.

さらに、ゲート電極１２を挟んだ両側において、Ｐウェル領域１０の表層部には、互いに離間するＮ⁺型ソース領域１４とＮ⁺型ドレイン領域１５とが形成されている。これらＮ⁺型ソース領域１４およびＮ⁺型ドレイン領域１５は、不純物濃度が２×１０¹⁹ｃｍ^-3以上、例えば１×１０²⁰ｃｍ^-3とされている。そして、Ｎ⁺型ソース領域１４およびＮ⁺型ドレイン領域１５のうちのゲート電極１２側の端部からそれよりも内側において、ゲート電極１２の下部にまで入り込むように、Ｎ^-型の電界緩和層１４ａ、１５ａが互いに離間して形成されている。これら電界緩和層１４ａ、１５ａは、Ｎ⁺型ソース領域１４およびＮ⁺型ドレイン領域１５よりも低濃度で構成されている。このような構造により、ＬＤＤ（Lightly Doped Drain）構造を有する第１のＮｃｈＭＯＳが構成されている。 Further, on both sides of the gate electrode 12, an N ⁺ type source region 14 and an N ⁺ type drain region 15 that are separated from each other are formed in the surface layer portion of the P well region 10. These N ⁺ type source region 14 and N ⁺ type drain region 15 have an impurity concentration of 2 × 10 ¹⁹ cm ⁻³ or more, for example, 1 × 10 ²⁰ cm ⁻³ . Then, an N ⁻ type electric field relaxation layer is formed so as to enter the lower part of the gate electrode 12 from the end on the gate electrode 12 side of the N ⁺ type source region 14 and the N ⁺ type drain region 15 to the inside thereof. 14a and 15a are formed apart from each other. These electric field relaxation layers 14 a and 15 a are formed at a lower concentration than the N ⁺ type source region 14 and the N ⁺ type drain region 15. With such a structure, a first NchMOS having an LDD (Lightly Doped Drain) structure is configured.

なお、図１では省略してあるが、実際にはゲート電極１２などを覆うように層間絶縁膜が形成されている。そして、この層間絶縁膜に形成されたコンタクトホールを通じて、ゲート電極１２に接続されるようにゲート配線が形成され、Ｎ⁺型ソース領域１４やＮ⁺型ドレイン領域１５に接続されるソース電極やドレイン電極が備えられている。このような構成により、第１のＮｃｈＭＯＳが構成されている。 Although omitted in FIG. 1, an interlayer insulating film is actually formed so as to cover the gate electrode 12 and the like. A gate wiring is formed so as to be connected to the gate electrode 12 through a contact hole formed in the interlayer insulating film, and a source electrode and a drain connected to the N ⁺ type source region 14 and the N ⁺ type drain region 15 are formed. Electrodes are provided. With this configuration, the first NchMOS is configured.

また、エンハンスメント型のＰｃｈＭＯＳ（以下、第１のＰｃｈＭＯＳという）が形成された第１のＰｃｈＭＯＳ形成領域では、シリコン基板１の表層部に比較的低濃度でＮウェル領域２０が形成されている。例えば、Ｎウェル領域２０は、表面濃度が１×１０¹⁶ｃｍ^-3以下、好ましくは２×１０¹⁵ｃｍ^-3以下とされている。Ｎウェル領域２０の不純物濃度については、薄いほどＰｃｈＭＯＳの閾値電圧Ｖｔのバラツキを小さくできることから、できるだけ薄く設定してある。 In the first PchMOS formation region where the enhancement type PchMOS (hereinafter referred to as the first PchMOS) is formed, the N well region 20 is formed at a relatively low concentration in the surface layer portion of the silicon substrate 1. For example, the N well region 20 has a surface concentration of 1 × 10 ¹⁶ cm ⁻³ or less, preferably 2 × 10 ¹⁵ cm ⁻³ or less. The impurity concentration in the N well region 20 is set as thin as possible because the variation in the threshold voltage Vt of the PchMOS can be reduced as the thickness is reduced.

このＮウェル領域２０の表面に、例えば１０〜２０ｎｍの膜厚のゲート酸化膜２１を介してゲート電極２２が形成されている。ゲート電極２２は、Ｎ型ドープとされたＰｏｌｙ−Ｓｉによって構成されることで、第１のＰｃｈＭＯＳの閾値電圧Ｖｔが所望の値となるように調整されている。また、ゲート電極２２の側面には、側壁酸化膜２３が形成されている。 A gate electrode 22 is formed on the surface of the N well region 20 via a gate oxide film 21 having a thickness of 10 to 20 nm, for example. The gate electrode 22 is composed of N-doped Poly-Si, and is adjusted so that the threshold voltage Vt of the first PchMOS becomes a desired value. A side wall oxide film 23 is formed on the side surface of the gate electrode 22.

さらに、ゲート電極２２を挟んだ両側において、Ｎウェル領域２０の表層部には、互いに離間するＰ⁺型ソース領域２４とＰ⁺型ドレイン領域２５とが形成されている。これらＰ⁺型ソース領域２４およびＰ⁺型ドレイン領域２５は、不純物濃度が２×１０¹⁹ｃｍ^-3以上、例えば１×１０²⁰ｃｍ^-3とされている。そして、Ｐ⁺型ソース領域２４およびＰ⁺型ドレイン領域２５のうちのゲート電極２２側の端部からそれよりも内側において、ゲート電極２２の下部にまで入り込むように、Ｐ^-型の電界緩和層２４ａ、２５ａが互いに離間して形成されている。これら電界緩和層２４ａ、２５ａは、Ｐ⁺型ソース領域２４およびＰ⁺型ドレイン領域２５よりも低濃度で構成されている。このような構造により、ＬＤＤ構造を有する第１のＰｃｈＭＯＳが構成されている。 Further, on both sides of the gate electrode 22, a P ⁺ -type source region 24 and a P ⁺ -type drain region 25 that are separated from each other are formed in the surface layer portion of the N well region 20. These P ⁺ type source region 24 and P ⁺ type drain region 25 have an impurity concentration of 2 × 10 ¹⁹ cm ⁻³ or more, for example, 1 × 10 ²⁰ cm ⁻³ . Then, a P ⁻ type field relaxation layer is formed so as to enter the lower part of the gate electrode 22 from the end on the gate electrode 22 side of the P ⁺ type source region 24 and the P ⁺ type drain region 25 to the inside thereof. 24a and 25a are formed apart from each other. These electric field relaxation layers 24 a and 25 a are configured at a lower concentration than the P ⁺ type source region 24 and the P ⁺ type drain region 25. With such a structure, the first PchMOS having the LDD structure is configured.

なお、図１では省略してあるが、実際にはゲート電極２２などを覆うように層間絶縁膜が形成されている。そして、この層間絶縁膜に形成されたコンタクトホールを通じて、ゲート電極２２に接続されるようにゲート配線が形成され、Ｐ⁺型ソース領域２４やＰ⁺型ドレイン領域２５に接続されるソース電極やドレイン電極が備えられている。このような構成により、第１のＰｃｈＭＯＳが構成されている。 Although omitted in FIG. 1, an interlayer insulating film is actually formed so as to cover the gate electrode 22 and the like. A gate wiring is formed so as to be connected to the gate electrode 22 through a contact hole formed in the interlayer insulating film, and a source electrode and a drain connected to the P ⁺ type source region 24 and the P ⁺ type drain region 25 are formed. Electrodes are provided. With such a configuration, the first PchMOS is configured.

デプレッション型のＮｃｈＭＯＳ（以下、第２のＮｃｈＭＯＳという）が形成された第２のＮｃｈＭＯＳ形成領域では、基本的には、第１のＮｃｈＭＯＳ形成領域と同様の構成とされている。すなわち、第２のＮｃｈＭＯＳ形成領域にも、Ｐウェル領域１０、ゲート酸化膜１１、ゲート電極１２、側壁酸化膜１３、Ｎ⁺型ソース領域１４、Ｎ⁺型ドレイン領域１５およびＮ^-型の電界緩和層１４ａ、１５ａが形成されている。第２のＮｃｈＭＯＳ形成領域のＰ型ウェル領域１０は、多少の製造バラツキはあるものの、第１のＮｃｈＭＯＳ形成領域のＰ型ウェル領域１０と同じ不純物濃度で構成されている。また、第２のＮｃｈＭＯＳ形成領域のＮ⁺型ソース領域１４、Ｎ⁺型ドレイン領域１５およびＮ^-型の電界緩和層１４ａ、１５ａも、第１のＮｃｈＭＯＳ形成領域に形成された各部と同じ不純物濃度で構成されている。ただし、第２のＮｃｈＭＯＳ形成領域のゲート電極１２についてはＮ型ドープとされたＰｏｌｙ−Ｓｉによって構成され、第１のＮｃｈＭＯＳ形成領域と異なる導電型とされることで、第２のＮｃｈＭＯＳの閾値電圧Ｖｔが所望の値となるように調整されている。 The second NchMOS formation region in which a depletion type NchMOS (hereinafter referred to as a second NchMOS) is formed has basically the same configuration as the first NchMOS formation region. That is, the P well region 10, the gate oxide film 11, the gate electrode 12, the sidewall oxide film 13, the N ⁺ type source region 14, the N ⁺ type drain region 15 and the N ⁻ type electric field relaxation are also provided in the second NchMOS formation region. Layers 14a and 15a are formed. The P-type well region 10 in the second NchMOS formation region has the same impurity concentration as the P-type well region 10 in the first NchMOS formation region, although there are some manufacturing variations. Further, the N ⁺ type source region 14, the N ⁺ type drain region 15, and the N ⁻ type electric field relaxation layers 14 a and 15 a in the second NchMOS formation region also have the same impurity concentration as the respective portions formed in the first NchMOS formation region. It consists of However, the gate electrode 12 of the second NchMOS formation region is made of N-doped Poly-Si and has a conductivity type different from that of the first NchMOS formation region, so that the threshold voltage of the second NchMOS is formed. Vt is adjusted to a desired value.

デプレッション型のＰｃｈＭＯＳ（以下、第２のＰｃｈＭＯＳという）が形成された第２のＰｃｈＭＯＳ形成領域では、基本的には、第１のＰｃｈＭＯＳ形成領域と同様の構成とされている。すなわち、第２のＰｃｈＭＯＳ形成領域にも、Ｎウェル領域２０、ゲート酸化膜２１、ゲート電極２２、側壁酸化膜２３、Ｐ⁺型ソース領域２４、Ｐ⁺型ドレイン領域２５およびＰ^-型の電界緩和層２４ａ、２５ａが形成されている。第２のＰｃｈＭＯＳ形成領域のＮ型ウェル領域２０は、多少の製造バラツキはあるものの、第１のＰｃｈＭＯＳ形成領域のＮ型ウェル領域２０と同じ不純物濃度で構成されている。また、第２のＰｃｈＭＯＳ形成領域のＰ⁺型ソース領域２４、Ｐ⁺型ドレイン領域２５およびＰ^-型の電界緩和層２４ａ、２５ａも、第１のＰｃｈＭＯＳ形成領域に形成された各部と同じ不純物濃度で構成されている。ただし、第２のＰｃｈＭＯＳ形成領域のゲート電極２２についてはＰ型ドープとされたＰｏｌｙ−Ｓｉによって構成され、第１のＰｃｈＭＯＳ形成領域と異なる導電型とされることで、第２のＰｃｈＭＯＳの閾値電圧Ｖｔが所望の値となるように調整されている。 The second PchMOS formation region in which a depletion type PchMOS (hereinafter referred to as a second PchMOS) is formed basically has the same configuration as the first PchMOS formation region. That is, the N well region 20, the gate oxide film 21, the gate electrode 22, the sidewall oxide film 23, the P ⁺ type source region 24, the P ⁺ type drain region 25, and the P ⁻ type electric field relaxation are also formed in the second PchMOS formation region. Layers 24a and 25a are formed. The N-type well region 20 in the second PchMOS formation region has the same impurity concentration as the N-type well region 20 in the first PchMOS formation region, although there are some manufacturing variations. Further, the P ⁺ -type source region 24, the P ⁺ -type drain region 25, and the P ⁻ -type electric field relaxation layers 24a and 25a in the second PchMOS formation region also have the same impurity concentration as the respective portions formed in the first PchMOS formation region. It consists of However, the gate electrode 22 of the second PchMOS formation region is made of P-doped Poly-Si and has a conductivity type different from that of the first PchMOS formation region, so that the threshold voltage of the second PchMOS is increased. Vt is adjusted to a desired value.

上記の構造により、エンハンスメント型およびデプレッション型のＮｃｈＭＯＳとＰｃｈＭＯＳが同一基板に形成されたデュアルゲート構造の半導体装置が構成されている。そして、エンハンスメント型とデプレッション型それぞれのＮｃｈＭＯＳを、Ｐウェル領域１０の不純物濃度については同じにしつつ、ゲート電極１２の導電型を反転させるだけで形成するようにしている。同様に、エンハンスメント型とデプレッション型それぞれのＰｃｈＭＯＳを、Ｎウェル領域２０の不純物濃度については同じにしつつ、ゲート電極２２の導電型を反転させるだけで形成するようにしている。 With the above structure, a semiconductor device having a dual gate structure in which enhancement type and depletion type NchMOS and PchMOS are formed on the same substrate is formed. The enhancement-type and depletion-type NchMOSs are formed by simply inverting the conductivity type of the gate electrode 12 while maintaining the same impurity concentration in the P-well region 10. Similarly, enhancement-type and depletion-type PchMOSs are formed by simply inverting the conductivity type of the gate electrode 22 while maintaining the same impurity concentration in the N-well region 20.

これについて、図２に示すチャネル濃度（チャネル領域が形成されるウェル領域の表層部の不純物濃度）に対する閾値電圧Ｖｔの関係を参照して説明する。図２では、ゲート酸化膜の膜厚を１０ｎｍ、１５ｎｍ、２０ｎｍの３種類とした場合について、不純物濃度に対する閾値電圧Ｖｔの関係を調べてある。 This will be described with reference to the relationship of the threshold voltage Vt to the channel concentration (impurity concentration of the surface layer portion of the well region where the channel region is formed) shown in FIG. In FIG. 2, the relationship of the threshold voltage Vt with respect to the impurity concentration is examined when the gate oxide film has three types of thicknesses of 10 nm, 15 nm, and 20 nm.

図２に示すように、チャネル領域が形成されるウェル領域の不純物濃度（チャネル濃度）に対する閾値電圧Ｖｔの変化は、チャネル濃度が比較的低いときにはほぼ一定値で推移し、チャネル濃度が高くなると指数関数的に大きくなる。すなわち、ゲート酸化膜の膜厚に関係なく、チャネル濃度が１×１０¹³ｃｍ^-3〜１×１０¹⁵ｃｍ^-3程度まではほぼ閾値電圧Ｖｔが一定で、チャネル濃度が１×１０¹⁶ｃｍ^-3以上になると急激に閾値電圧Ｖが大きくなる。 As shown in FIG. 2, the change of the threshold voltage Vt with respect to the impurity concentration (channel concentration) of the well region in which the channel region is formed changes at a substantially constant value when the channel concentration is relatively low, and increases as the channel concentration increases. It grows functionally. That is, regardless of the thickness of the gate oxide film, the threshold voltage Vt is substantially constant and the channel concentration is 1 × 10 ¹⁶ cm ⁻ until the channel concentration is about 1 × 10 ¹³ cm ⁻³ to 1 × 10 ¹⁵ cm ^−3. ^When it becomes ³ or more, the threshold voltage V suddenly increases.

そして、ゲート電極の導電型が第１導電型で、ウェル領域の導電型が第２導電型の場合には、チャネル濃度が１×１０¹⁶ｃｍ^-3近傍まで閾値電圧Ｖｔが負値となり、デプレッション特性となる。ところが、それを超えると閾値電圧Ｖｔが正値となりエンハンスメント特性になる。具体的には、ゲート酸化膜の膜厚が１０ｎｍだとチャネル濃度が２×１０¹⁶ｃｍ^-3までは閾値電圧Ｖｔが負値となってデプレッション特性となり、チャネル濃度がその濃度を超えると閾値電圧Ｖｔが正値となってエンハンスメント特性となる。また、ゲート酸化膜の膜厚が１５ｎｍだとチャネル濃度が１×１０¹⁶ｃｍ^-3までは閾値電圧Ｖｔが負値となってデプレッション特性となり、チャネル濃度がその濃度を超えると閾値電圧Ｖｔが正値となってエンハンスメント特性となる。そして、ゲート酸化膜の膜厚が２０ｎｍだとチャネル濃度が８×１０¹⁵ｃｍ^-3までは閾値電圧Ｖｔが負値となってデプレッション特性となり、チャネル濃度がその濃度を超えると閾値電圧Ｖｔが正値となってエンハンスメント特性となる。 When the conductivity type of the gate electrode is the first conductivity type and the conductivity type of the well region is the second conductivity type, the threshold voltage Vt becomes a negative value until the channel concentration is close to 1 × 10 ¹⁶ cm ^−3. It becomes a characteristic. However, beyond this, the threshold voltage Vt becomes a positive value, resulting in enhancement characteristics. Specifically, when the gate oxide film has a thickness of 10 nm, the threshold voltage Vt becomes a negative value until the channel concentration reaches 2 × 10 ¹⁶ cm ⁻³ , resulting in depletion characteristics. When the channel concentration exceeds the concentration, the threshold voltage is increased. Vt becomes a positive value and enhancement characteristics are obtained. When the gate oxide film thickness is 15 nm, the threshold voltage Vt becomes a negative value until the channel concentration reaches 1 × 10 ¹⁶ cm ⁻³ , resulting in depletion characteristics. When the channel concentration exceeds the concentration, the threshold voltage Vt becomes positive. It becomes a value and becomes an enhancement characteristic. When the thickness of the gate oxide film is 20 nm, the threshold voltage Vt becomes a negative value until the channel concentration reaches 8 × 10 ¹⁵ cm ⁻³ , resulting in depletion characteristics. When the channel concentration exceeds the concentration, the threshold voltage Vt becomes positive. It becomes a value and becomes an enhancement characteristic.

一方、ゲート電極の導電型が第２導電型で、ウェル領域の導電型が第２導電型の場合には、ゲート酸化膜の膜厚がいずれの場合であっても、チャネル濃度にかかわらず閾値電圧Ｖｔが正値となり、エンハンスメント特性となる。 On the other hand, when the conductivity type of the gate electrode is the second conductivity type and the conductivity type of the well region is the second conductivity type, the threshold value is used regardless of the channel concentration regardless of the thickness of the gate oxide film. The voltage Vt becomes a positive value, and enhancement characteristics are obtained.

したがって、ウェル領域の導電型が同じ第２導電型で、かつ、チャネル濃度が同じであったとしても、不純物濃度によっては、ゲート電極の導電型（極性）を逆にするだけでデプレッション特性とエンハンスメント特性の両方を得ることができる。そして、本実施形態では、ゲート酸化膜１１、２１を例えば１０〜２０ｎｍの膜厚で構成すると共に各ウェル領域１０、２０の表面濃度を１×１０¹⁶ｃｍ^-3としている。さらに、ＮｃｈＭＯＳについては、第１のＮｃｈＭＯＳのゲート電極１２をＰ型ドープにしつつ、第２のＮｃｈＭＯＳのゲート電極１２をＮ型ドープとしている。また、ＰｃｈＭＯＳについては、第１のＰｃｈＭＯＳのゲート電極２２をＮ型ドープにしつつ、第２のＰｃｈＭＯＳのゲート電極２２をＰ型ドープとしている。 Therefore, even if the conductivity type of the well region is the same second conductivity type and the channel concentration is the same, depending on the impurity concentration, the depletion characteristics and enhancement can be achieved only by reversing the conductivity type (polarity) of the gate electrode. Both properties can be obtained. In this embodiment, the gate oxide films 11 and 21 are formed with a film thickness of 10 to 20 nm, for example, and the surface concentration of each well region 10 and 20 is set to 1 × 10 ¹⁶ cm ⁻³ . Further, for the NchMOS, the gate electrode 12 of the first NchMOS is P-type doped, while the gate electrode 12 of the second NchMOS is N-type doped. For the PchMOS, the gate electrode 22 of the first PchMOS is N-type doped while the gate electrode 22 of the second PchMOS is P-type doped.

このように、ＮｃｈＭＯＳについて、同じチャネル濃度のＰ型ウェル領域１０としつつ、ゲート電極１２の導電型を逆にしており、ＰｃｈＭＯＳについても、同じチャネル濃度のＮ型ウェル領域２０としつつ、ゲート電極２２の導電型を逆にしている。これにより、ＮｃｈＭＯＳとＰｃｈＭＯＳそれぞれについて、ゲート電極１２、２２の導電型を逆にしただけで、デプレッション特性とエンハンスメント特性の両方のＭＯＳＦＥＴを構成できる。 As described above, the NchMOS has the same channel concentration as the P-type well region 10 and the conductivity type of the gate electrode 12 is reversed. The PchMOS also has the same channel concentration as the N-type well region 20 and the gate electrode 22. The conductivity type is reversed. As a result, MOSFETs having both depletion characteristics and enhancement characteristics can be configured only by reversing the conductivity types of the gate electrodes 12 and 22 for each of the Nch MOS and the Pch MOS.

次に、上記のように構成される本実施形態の半導体装置の製造方法について、図３（ａ）〜（ｆ）に示す製造工程中の断面図を参照して説明する。 Next, a method for manufacturing the semiconductor device according to the present embodiment configured as described above will be described with reference to cross-sectional views in the manufacturing process shown in FIGS.

〔図３（ａ）に示す工程〕
まず、シリコン基板１を用意する。このとき用意するシリコン基板１の導電型については限定されず、Ｎ型、Ｐ型いずれであっても良いし、ｉ型であっても構わない。そして、トレンチ形成工程や絶縁膜の埋め込み工程および絶縁膜の平坦化工程などのＳＴＩ工程を行うことで、シリコン基板１の上層部に素子分離部２を形成する。その後、第１、第２のＮｃｈＭＯＳ形成予定領域にＰウェル領域１０を形成すると共に、第１、第２のＰｃｈＭＯＳ形成予定領域にＮウェル領域２０を形成する。 [Step shown in FIG. 3 (a)]
First, the silicon substrate 1 is prepared. The conductivity type of the silicon substrate 1 prepared at this time is not limited, and may be either N-type, P-type, or i-type. Then, an element isolation portion 2 is formed in the upper layer portion of the silicon substrate 1 by performing STI steps such as a trench formation step, an insulating film embedding step, and an insulating film planarization step. Thereafter, the P well region 10 is formed in the first and second NchMOS formation scheduled regions, and the N well region 20 is formed in the first and second PchMOS formation scheduled regions.

具体的には、Ｐウェル領域１０の形成予定領域以外をマスクで覆った状態でのＰ型不純物のイオン注入や、Ｎウェル領域２０の形成予定領域以外をマスクで覆った状態でのＮ型不純物のイオン注入を順に行うことで、Ｐウェル領域１０やＮウェル領域２０を形成する。 Specifically, ion implantation of a P-type impurity in a state where a region other than the region where the P-well region 10 is to be formed is covered with a mask, or an N-type impurity where a region other than the region where the N-well region 20 is to be formed is covered with a mask. The P well region 10 and the N well region 20 are formed by sequentially performing the ion implantation.

その後、熱酸化などによってＰウェル領域１０やＮウェル領域２０の表面に酸化膜を形成したのち、この上にＰｏｌｙ−Ｓｉ層を成膜し、Ｐｏｌｙ−Ｓｉ層および酸化膜をパターニングすることで、ゲート電極１２、２２およびゲート酸化膜１１、２１を形成する。このとき使用するＰｏｌｙ−Ｓｉ層については、ノンドープもしくは不純物濃度が１×１０¹⁸ｃｍ^-3未満のものとしている。 Then, after forming an oxide film on the surface of the P well region 10 or the N well region 20 by thermal oxidation or the like, a Poly-Si layer is formed thereon, and the Poly-Si layer and the oxide film are patterned. Gate electrodes 12 and 22 and gate oxide films 11 and 21 are formed. The Poly-Si layer used at this time is non-doped or has an impurity concentration of less than 1 × 10 ¹⁸ cm ⁻³ .

〔図３（ｂ）に示す工程〕
ＰｃｈＭＯＳ形成予定領域をマスクしつつ、ゲート電極１２をマスクとしてＮ型不純物をイオン注入することで電界緩和層１４ａ、１５ａを形成する。また、ＮｃｈＭＯＳ形成予定領域をマスクしつつ、ゲート電極２２をマスクとしてＰ型不純物をイオン注入することで電界緩和層２４ａ、２５ａを形成する。 [Step shown in FIG. 3B]
The field relaxation layers 14a and 15a are formed by ion implantation of N-type impurities using the gate electrode 12 as a mask while masking the PchMOS formation region. Further, the field relaxation layers 24a and 25a are formed by ion-implanting P-type impurities using the gate electrode 22 as a mask while masking the NchMOS formation scheduled region.

〔図３（ｃ）に示す工程〕
ＣＶＤ法などによって酸化膜を成膜したのち、酸化膜をエッチングしてゲート電極１２、２２の側壁にのみ残すことで側壁酸化膜１３、２３を形成する。 [Step shown in FIG. 3 (c)]
After forming an oxide film by CVD or the like, the oxide film is etched and left only on the side walls of the gate electrodes 12 and 22, thereby forming the side wall oxide films 13 and 23.

〔図３（ｄ）に示す工程〕
表面全面にレジスト３０を配置したのち、メタルマスクなどを用いてレジスト３０を所望パターンに露光する。具体的には、Ｎ⁺型ソース領域１４やＮ⁺型ドレイン領域１５の形成予定領域、第２のＮｃｈＭＯＳのゲート電極１２および第１のＰｃｈＭＯＳのゲート電極２２の表面が露出し、残る部分を覆うレジストパターンとしている。そして、このようなパターンとされたレジスト３０をマスクとしてＮ型不純物をイオン注入する。これにより、Ｎ⁺型ソース領域１４やＮ⁺型ドレイン領域１５を形成すると共に、第２のＮｃｈＭＯＳのゲート電極１２および第１のＰｃｈＭＯＳのゲート電極２２をＮ型ドープとする。この後、レジスト３０を除去する。 [Step shown in FIG. 3 (d)]
After disposing the resist 30 on the entire surface, the resist 30 is exposed to a desired pattern using a metal mask or the like. Specifically, the regions where the N ⁺ -type source region 14 and the N ⁺ -type drain region 15 are to be formed, the surfaces of the second NchMOS gate electrode 12 and the first PchMOS gate electrode 22 are exposed and the remaining portions are covered. It is a resist pattern. Then, N-type impurities are ion-implanted using the resist 30 having such a pattern as a mask. Thus, the N ⁺ -type source region 14 and the N ⁺ -type drain region 15 are formed, and the second NchMOS gate electrode 12 and the first PchMOS gate electrode 22 are N-doped. Thereafter, the resist 30 is removed.

〔図３（ｅ）に示す工程〕
表面全面にレジスト３１を配置したのち、メタルマスクなどを用いてレジスト３１を所望パターンに露光する。具体的には、Ｐ⁺型ソース領域２４やＰ⁺型ドレイン領域２５の形成予定領域、第１のＮｃｈＭＯＳのゲート電極１２および第２のＰｃｈＭＯＳのゲート電極２２の表面が露出し、残る部分を覆うレジストパターンとしている。そして、このようなパターンとされたレジスト３１をマスクとしてＰ型不純物をイオン注入する。これにより、Ｐ⁺型ソース領域２４やＰ⁺型ドレイン領域２５を形成すると共に、第１のＮｃｈＭＯＳのゲート電極１２および第２のＰｃｈＭＯＳのゲート電極２２をＰ型ドープとする。この後、レジスト３１を除去する。 [Step shown in FIG. 3 (e)]
After disposing the resist 31 on the entire surface, the resist 31 is exposed to a desired pattern using a metal mask or the like. Specifically, the regions where the P ⁺ -type source region 24 and the P ⁺ -type drain region 25 are to be formed, the surfaces of the first NchMOS gate electrode 12 and the second PchMOS gate electrode 22 are exposed and the remaining portions are covered. It is a resist pattern. Then, P-type impurities are ion-implanted using the resist 31 having such a pattern as a mask. Thus, the P ⁺ -type source region 24 and the P ⁺ -type drain region 25 are formed, and the first NchMOS gate electrode 12 and the second PchMOS gate electrode 22 are made P-type doped. Thereafter, the resist 31 is removed.

〔図３（ｆ）に示す工程〕
熱処理を行うことで、注入された不純物を熱拡散させる。これにより、Ｎ⁺型ソース領域１４やＮ⁺型ドレイン領域１５、Ｐ⁺型ソース領域２４やＰ⁺型ドレイン領域２５、各電界緩和層１４ａ、１５ａ、２４ａ、１５ａおよび各ゲート電極１２、２２内の不純物が拡散し、図１に示す構造が完成する。 [Step shown in FIG. 3 (f)]
By performing the heat treatment, the implanted impurities are thermally diffused. As a result, the N ⁺ type source region 14, the N ⁺ type drain region 15, the P ⁺ type source region 24, the P ⁺ type drain region 25, the electric field relaxation layers 14 a, 15 a, 24 a, 15 a and the gate electrodes 12, 22 1 is diffused to complete the structure shown in FIG.

この後の工程については図示しないが、層間絶縁膜の形成工程、コンタクトホールの形成工程、金属材料の成膜工程および金属材料のパターニングによるゲート配線およびソース電極やドレイン電極の形成工程等を周知の手法により行う。これにより、各ゲート電極１２、２２がＮ型ドープもしくはＰ型ドープとされることで閾値電圧Ｖｔが調整された、エンハンスメント型とデプレッション型のＮｃｈＭＯＳおよびＰｃｈＭＯＳを備えたデュアルゲート構造の半導体装置が完成する。 Although the subsequent steps are not shown, the interlayer insulating film forming step, the contact hole forming step, the metal material film forming step, and the gate wiring and source / drain electrode forming step by patterning the metal material are well known. This is done by the method As a result, a semiconductor device having a dual gate structure including enhancement type and depletion type NchMOS and PchMOS in which the threshold voltage Vt is adjusted by making each of the gate electrodes 12 and 22 N-doped or P-doped is completed. To do.

以上説明したように、本実施形態では、ＮｃｈＭＯＳについて、同じチャネル濃度のＰ型ウェル領域１０としつつ、ゲート電極１２の導電型を逆にしている。また、ＰｃｈＭＯＳについても、同じチャネル濃度のＮ型ウェル領域２０としつつ、ゲート電極２２の導電型を逆にしている。これにより、ＮｃｈＭＯＳとＰｃｈＭＯＳそれぞれについて、ゲート電極１２、２２の導電型を逆にしただけで、デプレッション特性とエンハンスメント特性の両方のＭＯＳＦＥＴを構成できる。 As described above, in this embodiment, the conductivity type of the gate electrode 12 is reversed for the Nch MOS while the P-type well region 10 has the same channel concentration. Also for PchMOS, the conductivity type of the gate electrode 22 is reversed while the N-type well region 20 has the same channel concentration. As a result, MOSFETs having both depletion characteristics and enhancement characteristics can be configured only by reversing the conductivity types of the gate electrodes 12 and 22 for each of the Nch MOS and the Pch MOS.

また、このような構造の半導体装置では、Ｐ型ウェル領域１０やＮ型ウェル領域２０の不純物濃度を低濃度で構成しているが、図２からも判るように、チャネル濃度が低いほどゲート酸化膜１１、２１の膜厚変化に対する閾値電圧Ｖｔの変化が小さくなる。このため、ゲート酸化膜１１、２１の膜厚バラツキが生じたとしても、それによる閾値電圧Ｖｔのバラツキを抑制でき、閾値電圧Ｖｔのペア性を向上させることが可能となる。 In the semiconductor device having such a structure, the impurity concentration of the P-type well region 10 and the N-type well region 20 is configured to be low, but as can be seen from FIG. The change in the threshold voltage Vt with respect to the change in the film thickness of the films 11 and 21 becomes small. For this reason, even if the film thickness variation of the gate oxide films 11 and 21 occurs, the variation of the threshold voltage Vt can be suppressed, and the pair property of the threshold voltage Vt can be improved.

そして、このような構造の半導体装置について、第１、第２のＮｃｈＭＯＳのチャネル濃度が同じであるし、第１、第２のＰｃｈＭＯＳのチャネル濃度も同じであるため、閾値電圧Ｖｔを調整するためのイオン注入工程などを行う必要がない。 In the semiconductor device having such a structure, since the channel concentrations of the first and second NchMOS are the same and the channel concentrations of the first and second PchMOS are the same, the threshold voltage Vt is adjusted. There is no need to perform an ion implantation process.

また、第１、第２のＮｃｈＭＯＳのゲート電極１２の導電型を逆にするために、第１のＮｃｈＭＯＳのゲート電極１２についてはＰ型不純物のイオン注入、第２のＮｃｈＭＯＳのゲート電極１２についてはＮ型不純物のイオン注入が必要になる。しかしながら、これら各イオン注入を、それぞれ、Ｐ⁺型ソース領域２４やＰ⁺型ドレイン領域２５を形成するためのＰ型不純物のイオン注入や、Ｎ⁺型ソース領域１４やＮ⁺型ドレイン領域１５を形成するためのＮ型不純物のイオン注入と同時に行っている。したがって、第１、第２のＮｃｈＭＯＳのゲート電極１２の導電型を逆にするためのイオン注入工程を単独の工程として追加しなくても済み、製造工程の簡略化を図ることが可能となる。 Further, in order to reverse the conductivity types of the gate electrodes 12 of the first and second NchMOS, the P-type impurity ion implantation is used for the first NchMOS gate electrode 12, and the second NchMOS gate electrode 12 is used. N-type impurity ion implantation is required. However, each of these ion implantations is performed by ion implantation of a P-type impurity for forming the P ⁺ -type source region 24 and the P ⁺ -type drain region 25, and the N ⁺ -type source region 14 and the N ⁺ -type drain region 15, respectively. This is performed simultaneously with ion implantation of N-type impurities for forming. Therefore, it is not necessary to add an ion implantation process for reversing the conductivity type of the gate electrode 12 of the first and second NchMOS as a single process, and the manufacturing process can be simplified.

同様に、第１、第２のＰｃｈＭＯＳのゲート電極２２の導電型を逆にするために、第１のＰｃｈＭＯＳのゲート電極２２についてはＮ型不純物のイオン注入、第２のＰｃｈＭＯＳのゲート電極２２についてはＰ型不純物のイオン注入が必要になる。しかしながら、これら各イオン注入を、それぞれ、Ｎ⁺型ソース領域１４やＮ⁺型ドレイン領域１５を形成するためのＮ型不純物のイオン注入や、Ｐ⁺型ソース領域２４やＰ⁺型ドレイン領域２５を形成するためのＰ型不純物のイオン注入と同時に行っている。したがって、第１、第２のＰｃｈＭＯＳのゲート電極２２の導電型を逆にするためのイオン注入工程を単独の工程として追加しなくても済み、製造工程の簡略化を図ることが可能となる。 Similarly, in order to reverse the conductivity types of the gate electrodes 22 of the first and second PchMOSs, N-type impurity ion implantation is used for the first PchMOS gate electrodes 22 and second PchMOS gate electrodes 22 are used. Requires ion implantation of P-type impurities. However, each of these ion implantations is performed by ion implantation of an N-type impurity for forming the N ⁺ -type source region 14 and the N ⁺ -type drain region 15, and the P ⁺ -type source region 24 and the P ⁺ -type drain region 25, respectively. This is performed simultaneously with ion implantation of P-type impurities for formation. Therefore, it is not necessary to add an ion implantation process for reversing the conductivity type of the gate electrode 22 of the first and second PchMOS as a single process, and the manufacturing process can be simplified.

このような半導体装置の具体的な適用例としては、図４に示す回路構成を挙げることができる。この回路は、ＭＯＳＦＥＴを使用したアナログ回路である。図４に示すように、定電流部４０にディプレッション型のＭＯＳＦＥＴを適用し、定電流部４０への電流供給をＭＯＳＦＥＴで構成されるカレントミラー部４１を介して行っている。図５に示すように、ディプレッション型のＭＯＳＦＥＴは、抵抗と比較して電源変動に対する電流バラツキを小さくできる。このため、定電流部４０に対して適用すると好ましい。また、カレントミラー部４１は、閾値電圧Ｖｔの精度良いペア比が必要であり、高精度に閾値電圧Ｖｔを設定できるエンハンスメント型のＭＯＳＦＥＴであるのが好ましい。 As a specific application example of such a semiconductor device, a circuit configuration shown in FIG. 4 can be given. This circuit is an analog circuit using a MOSFET. As shown in FIG. 4, a depletion type MOSFET is applied to the constant current unit 40, and current supply to the constant current unit 40 is performed via a current mirror unit 41 formed of a MOSFET. As shown in FIG. 5, the depletion type MOSFET can reduce the current variation with respect to the power supply fluctuation as compared with the resistance. For this reason, it is preferable to apply to the constant current portion 40. Further, the current mirror unit 41 is preferably an enhancement type MOSFET which requires an accurate pair ratio of the threshold voltage Vt and can set the threshold voltage Vt with high accuracy.

したがって、定電流部４０を構成するＭＯＳＦＥＴについては、第２のＮｃｈＭＯＳもしくは第２のＰｃｈＭＯＳを適用するのが好ましい。また、カレントミラー部４１を構成するＭＯＳＦＥＴについては、第１のＮｃｈＭＯＳもしくは第１のＰｃｈＭＯＳを適用するのが好ましい。 Therefore, it is preferable to apply the second NchMOS or the second PchMOS to the MOSFET constituting the constant current unit 40. Moreover, it is preferable to apply the first NchMOS or the first PchMOS to the MOSFET constituting the current mirror unit 41.

なお、図４の回路図では、定電流部４０をＮｃｈＭＯＳ、カレントミラー部４１をＰｃｈＭＯＳとした場合を例に挙げているが、導電型を変更しても良い。また、図４では、カレントミラー部４１を構成する第１のＰｃｈＭＯＳ、定電流部４０を構成する第２のＮｃｈＭＯＳしか図示していないが、実際には回路の色々な部分でＭＯＳＦＥＴが適用されている。これら各ＭＯＳＦＥＴのうち、閾値電圧Ｖｔの高精度な制御が要求されるエンハンスメント型のＭＯＳＦＥＴについては第１のＮｃｈＭＯＳや第１のＰｃｈＭＯＳを適用すると好ましい。また、回路に備えられる各ＭＯＳＦＥＴのうち、閾値電圧Ｖｔの精度が比較的要求されないＭＯＳＦＥＴについては、素子寸法減のために、第３のＮｃｈＭＯＳや第３のＰｃｈＭＯＳを適用すると好ましい。さらに、回路に備えられる各ＭＯＳＦＥＴのうち、閾値電圧Ｖｔの高精度な制御が要求されるディプレッション型のＭＯＳＦＥＴについては第２のＮｃｈＭＯＳや第２のＰｃｈＭＯＳを適用すると好ましい。 In the circuit diagram of FIG. 4, the case where the constant current portion 40 is an NchMOS and the current mirror portion 41 is a PchMOS is taken as an example, but the conductivity type may be changed. FIG. 4 shows only the first PchMOS that constitutes the current mirror unit 41 and the second NchMOS that constitutes the constant current unit 40, but actually MOSFETs are applied in various parts of the circuit. Yes. Among these MOSFETs, it is preferable to apply the first NchMOS or the first PchMOS to an enhancement type MOSFET that requires high-precision control of the threshold voltage Vt. In addition, among the MOSFETs provided in the circuit, it is preferable to apply the third NchMOS or the third PchMOS to the MOSFET that requires relatively little accuracy of the threshold voltage Vt in order to reduce the element size. Furthermore, it is preferable to apply the second NchMOS or the second PchMOS to a depletion type MOSFET that requires high-precision control of the threshold voltage Vt among the MOSFETs provided in the circuit.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してパンチスルーストッパ層を備えた構造としたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. This embodiment has a structure provided with a punch-through stopper layer with respect to the first embodiment, and the other parts are the same as those of the first embodiment, and therefore only the parts different from the first embodiment will be described. .

上記第１実施形態で説明したように、Ｐ型ウェル領域１０やＮ型ウェル領域２０の不純物濃度を低濃度で構成することで、ゲート酸化膜１１、２１の膜厚バラツキやチャネル濃度そのもののバラツキが生じたとしても、それによる閾値電圧Ｖｔのバラツキを抑制できる。このため、閾値電圧Ｖｔのペア性を向上させることが可能となる。しかしながら、Ｐ型ウェル領域１０やＮ型ウェル領域２０の不純物濃度を低濃度で構成すると、サブシュレッショルド領域におけるリーク電流（以下、オフリーク電流という）も増加することが懸念される。 As described in the first embodiment, by configuring the impurity concentration of the P-type well region 10 and the N-type well region 20 to be low, the film thickness variation of the gate oxide films 11 and 21 and the channel concentration itself vary. Even if this occurs, the variation in the threshold voltage Vt can be suppressed. For this reason, it becomes possible to improve the pair property of the threshold voltage Vt. However, when the impurity concentration of the P-type well region 10 and the N-type well region 20 is configured to be low, there is a concern that the leakage current (hereinafter referred to as off-leakage current) in the subthreshold region also increases.

したがって、本実施形態では、図６に示すように、Ｐ型ウェル領域１０やＮ型ウェル領域２０に対して、それぞれＰ型のパンチスルーストッパ層１０ａとＮ型のパンチスルーストッパ層２０ａを備えるようにしている。具体的には、第１、第２のＮｃｈＭＯＳおよび第１、第２のＰｃｈＭＯＳに備えられたＰ型ウェル領域１０やＮ型ウェル領域２０内において、各ソース領域１４、２４や各ドレイン領域１５、２５の下方に、パンチスルーストッパ層１０ａ、２０ａを備えている。例えば、パンチスルーストッパ層１０ａ、２０ａの最大濃度が各ウェル領域１０、２０の表面濃度よりも高濃度となるようにすることで、オフリーク電流の発生やショートチャネル効果を抑制することが可能となる。 Therefore, in the present embodiment, as shown in FIG. 6, the P-type punch-through stopper layer 10a and the N-type punch-through stopper layer 20a are provided for the P-type well region 10 and the N-type well region 20, respectively. I have to. Specifically, in the P-type well region 10 and the N-type well region 20 provided in the first and second Nch MOSs and the first and second Pch MOSs, the source regions 14 and 24 and the drain regions 15, Below 25, punch-through stopper layers 10a and 20a are provided. For example, by making the maximum concentration of the punch-through stopper layers 10a and 20a higher than the surface concentration of each well region 10 and 20, it is possible to suppress the occurrence of off-leakage current and the short channel effect. .

具体的に、パンチスルーストッパ層１０ａ、２０ａに必要な不純物濃度としては、下記の数式１に示すように、ゲート長Ｌｇ、つまりソース−ドレイン間の長さが、ソース−ドレイン間に伸びる空乏層の幅Ｗよりも大きくなるという関係を満たす濃度にすれば良い。 Specifically, the impurity concentration necessary for the punch-through stopper layers 10a and 20a is a depletion layer in which the gate length Lg, that is, the length between the source and the drain extends between the source and the drain, as shown in the following formula 1. It is sufficient to set the concentration so as to satisfy the relationship of becoming larger than the width W.

ただし、数式１中において、ε_Sは半導体の誘電率、Ｖ_biは内部電位（ビルトインポテンシャル）、Ｖｃｃは電源電圧を示している。また、Ｎ_Aはソースおよびドレイン領域の底部でのウェル領域の不純物濃度を示している。さらに、数式１における内部電位Ｖ_biは、数式２で表される。ただし、数式２中において、ｋはボルツマン定数、Ｔは半導体装置の温度、ｑは素電荷、Ｎ_Dはソースおよびドレイン領域の底部での不純物濃度、ｎ_iは真性キャリア密度を示している。

In Equation 1, ε _S represents the dielectric constant of the semiconductor, V _bi represents the internal potential (built-in potential), and Vcc represents the power supply voltage. N _A indicates the impurity concentration of the well region at the bottom of the source and drain regions. Further, the internal potential V _bi in Expression 1 is expressed by Expression 2. In Equation 2, k is the Boltzmann constant, T is the temperature of the semiconductor device, q is the elementary charge, N _D is the impurity concentration at the bottom of the source and drain regions, and n _i is the intrinsic carrier density.

このように、数式１に示される関係を満たすようにパンチスルーストッパ層１０ａ、２０ａの不純物濃度を設定することで、オフリーク電流の増加を抑制することが可能となる。例えば、各ソース領域１４、２４および各ドレイン領域１５、２５とパンチスルーストッパ層１０ａ、２０ａとの境界部での各パンチスルーストッパ層１０ａ、２０ａの濃度とオフリーク電流との関係を調べたところ、図７に示す結果が得られた。ここでは、一例として、ゲート長Ｌｇが１．６μｍ、温度Ｔが１７５℃、ドレイン電圧Ｖｄが５．０Ｖ、ゲート電圧およびソース電圧が０Ｖの場合のオフリーク電流についてシミュレーションにより調べた。この結果から分かるように、パンチスルーストッパ層１０ａ、２０ａの不純物濃度が濃くなるほどオフリーク電流が低減され、１×１０¹⁶ｃｍ^-3以上であると、オフリーク電流をほぼ一定となるまで低減できていた。

As described above, by setting the impurity concentration of the punch-through

stopper layers

10a and 20a so as to satisfy the relationship expressed by Equation 1, an increase in off-leakage current can be suppressed. For example, when the relationship between the concentration of each punch-through

stopper layer

10a, 20a and the off-leak current at the boundary between each

source region

14, 24 and each

drain region

15, 25 and the punch-through

stopper layer

10a, 20a was examined, The result shown in FIG. 7 was obtained. Here, as an example, the off-leakage current when the gate length Lg is 1.6 μm, the temperature T is 175 ° C., the drain voltage Vd is 5.0 V, and the gate voltage and the source voltage are 0 V is examined by simulation. As can be seen from this result, the off-leakage current is reduced as the impurity concentration of the punch-through

stopper layers

10a and 20a is increased, and when it is 1 × 10 ¹⁶ cm ⁻³ or more, the off-leakage current can be reduced to be almost constant. .

このように、Ｐ型ウェル領域１０やＮ型ウェル領域２０の不純物濃度を低濃度にしたとしても、Ｐ型ウェル領域１０やＮ型ウェル領域２０に対してパンチスルーストッパ層１０ａ、２０ａを備えることで、オフリーク電流を低減できる。 Thus, even if the impurity concentration of the P-type well region 10 and the N-type well region 20 is lowered, punch-through stopper layers 10 a and 20 a are provided for the P-type well region 10 and the N-type well region 20. Thus, off-leakage current can be reduced.

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して半導体装置の製造方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Third embodiment)
A third embodiment of the present invention will be described. In the present embodiment, the semiconductor device manufacturing method is changed with respect to the first embodiment, and the others are the same as those in the first embodiment. Therefore, only the parts different from the first embodiment will be described.

以下、図８（ａ）〜（ｇ）を参照して、本実施形態にかかる半導体装置の製造方法について説明する。 Hereinafter, with reference to FIGS. 8A to 8G, a method of manufacturing the semiconductor device according to the present embodiment will be described.

〔図８（ａ）に示す工程〕
上記第１実施形態で説明した図３（ａ）に示した工程の一部と同様の工程を行う。すなわち、シリコン基板１を用意する工程と、素子分離部２を形成する工程と、第１、第２のＮｃｈＭＯＳ形成予定領域にＰウェル領域１０を形成すると共に、第１、第２のＰｃｈＭＯＳ形成予定領域にＮウェル領域２０を形成する工程を行う。 [Step shown in FIG. 8 (a)]
Steps similar to some of the steps shown in FIG. 3A described in the first embodiment are performed. That is, the step of preparing the silicon substrate 1, the step of forming the element isolation portion 2, the P well region 10 in the first and second Nch MOS formation scheduled regions, and the first and second Pch MOS formation scheduled. A step of forming an N well region 20 in the region is performed.

〔図８（ｂ）に示す工程〕
熱酸化などによってＰウェル領域１０やＮウェル領域２０の表面に酸化膜５０を形成したのち、この上にＰｏｌｙ−Ｓｉ層５１を成膜する。このとき使用するＰｏｌｙ−Ｓｉ層５１については、ノンドープもしくは不純物濃度が１×１０¹⁸ｃｍ^-3未満のものとしている。そして、表面全面にレジスト５２を配置したのち、メタルマスクなどを用いてレジスト５２を所望パターンに露光する。具体的には、第１のＮｃｈＭＯＳ形成領域および第２のＰｃｈＭＯＳ形成領域を覆いつつ、第１のＰｃｈＭＯＳ形成領域および第２のＮｃｈＭＯＳ形成領域を露出させるレジストパターンとしてレジスト５２を配置している。この後、レジスト５２をマスクとしてＮ型不純物（例えばリン（Ｐ））をイオン注入する。これにより、Ｐｏｌｙ−Ｓｉ層５１のうち第１のＰｃｈＭＯＳのゲート電極２２および第２のＮｃｈＭＯＳのゲート電極１２となる部分をＮ型ドープとする。この後、レジスト５２を除去する。 [Step shown in FIG. 8B]
After the oxide film 50 is formed on the surface of the P well region 10 or the N well region 20 by thermal oxidation or the like, a Poly-Si layer 51 is formed thereon. The Poly-Si layer 51 used at this time is non-doped or has an impurity concentration of less than 1 × 10 ¹⁸ cm ⁻³ . Then, after disposing the resist 52 on the entire surface, the resist 52 is exposed to a desired pattern using a metal mask or the like. Specifically, a resist 52 is arranged as a resist pattern that covers the first NchMOS formation region and the second PchMOS formation region and exposes the first PchMOS formation region and the second NchMOS formation region. Thereafter, N-type impurities (for example, phosphorus (P)) are ion-implanted using the resist 52 as a mask. As a result, portions of the Poly-Si layer 51 that become the gate electrode 22 of the first PchMOS and the gate electrode 12 of the second NchMOS are N-type doped. Thereafter, the resist 52 is removed.

〔図８（ｃ）に示す工程〕
再び、表面全面にレジスト５３を配置したのち、メタルマスクなどを用いてレジスト５３を所望パターンに露光する。具体的には、第１のＮｃｈＭＯＳ形成領域および第２のＰｃｈＭＯＳ形成領域を露出させつつ、第１のＰｃｈＭＯＳ形成領域および第２のＮｃｈＭＯＳ形成領域を覆うレジストパターンとしてレジスト５３を配置している。この後、レジスト５３をマスクとしてＰ型不純物（例えばボロン（Ｂ））をイオン注入する。これにより、Ｐｏｌｙ−Ｓｉ層５１のうち第１のＮｃｈＭＯＳのゲート電極１２および第２のＰｃｈＭＯＳのゲート電極２２となる部分をＰ型ドープとする。この後、レジスト５３を除去する。 [Step shown in FIG. 8C]
After the resist 53 is again disposed on the entire surface, the resist 53 is exposed to a desired pattern using a metal mask or the like. Specifically, a resist 53 is arranged as a resist pattern covering the first PchMOS formation region and the second NchMOS formation region while exposing the first NchMOS formation region and the second PchMOS formation region. Thereafter, P-type impurities (for example, boron (B)) are ion-implanted using the resist 53 as a mask. As a result, portions of the Poly-Si layer 51 that become the gate electrode 12 of the first NchMOS and the gate electrode 22 of the second PchMOS are P-type doped. Thereafter, the resist 53 is removed.

〔図８（ｄ）に示す工程〕
所望のエッチングマスクを用いてＰｏｌｙ−Ｓｉ層５１および酸化膜５０をパターニングすることで、第１、第２のＮｃｈＭＯＳのゲート電極１２や第１、第２のＰｃｈＭＯＳの２２およびゲート酸化膜１１、２１を形成する。 [Step shown in FIG. 8D]
By patterning the Poly-Si layer 51 and the oxide film 50 using a desired etching mask, the first and second NchMOS gate electrodes 12 and the first and second PchMOS 22 and the gate oxide films 11 and 21 are formed. Form.

〔図８（ｅ）に示す工程〕
ＰｃｈＭＯＳ形成予定領域をマスクしつつ、ゲート電極１２をマスクとしてＮ型不純物をイオン注入することで電界緩和層１４ａ、１５ａを形成する。また、ＮｃｈＭＯＳ形成予定領域をマスクしつつ、ゲート電極２２をマスクとしてＰ型不純物をイオン注入することで電界緩和層２４ａ、２５ａを形成する。 [Step shown in FIG. 8 (e)]
The field relaxation layers 14a and 15a are formed by ion implantation of N-type impurities using the gate electrode 12 as a mask while masking the PchMOS formation region. Further, the field relaxation layers 24a and 25a are formed by ion-implanting P-type impurities using the gate electrode 22 as a mask while masking the NchMOS formation scheduled region.

〔図８（ｆ）に示す工程〕
ＣＶＤ法などによって酸化膜を成膜したのち、酸化膜をエッチングしてゲート電極１２、２２の側壁にのみ残すことで側壁酸化膜１３、２３を形成する。 [Step shown in FIG. 8 (f)]
After forming an oxide film by CVD or the like, the oxide film is etched and left only on the side walls of the gate electrodes 12 and 22, thereby forming the side wall oxide films 13 and 23.

〔図８（ｇ）に示す工程〕
表面全面にレジスト５４を配置したのち、メタルマスクなどを用いてレジスト５４を所望パターンに露光する。具体的には、Ｎ⁺型ソース領域１４やＮ⁺型ドレイン領域１５の形成予定領域、第２のＮｃｈＭＯＳのゲート電極１２の表面が露出し、残る部分を覆うレジストパターンとしている。そして、このようなパターンとされたレジスト５４をマスクとしてＮ型不純物（例えば砒素（Ａｓ））をイオン注入する。これにより、Ｎ⁺型ソース領域１４やＮ⁺型ドレイン領域１５を形成すると共に、第２のＮｃｈＭＯＳのゲート電極１２を更にＮ型ドープとする。この後、レジスト５４を除去する。 [Step shown in FIG. 8 (g)]
After disposing the resist 54 on the entire surface, the resist 54 is exposed to a desired pattern using a metal mask or the like. Specifically, a region where the N ⁺ -type source region 14 and the N ⁺ -type drain region 15 are to be formed and the surface of the gate electrode 12 of the second NchMOS are exposed, and a resist pattern is formed to cover the remaining portion. N-type impurities (for example, arsenic (As)) are ion-implanted using the resist 54 having such a pattern as a mask. Thereby, the N ⁺ type source region 14 and the N ⁺ type drain region 15 are formed, and the gate electrode 12 of the second NchMOS is further doped with N type doping. Thereafter, the resist 54 is removed.

なお、ここでは第１のＮｃｈＭＯＳのゲート電極１２の端部についてはレジスト５４を配置していない状態にしているため、この領域にＮ型不純物がドープされることになる。このような形態とされていても良いし、ゲート電極１２を全域覆うようにしても良い。 Here, since the resist 54 is not disposed at the end of the gate electrode 12 of the first NchMOS, this region is doped with an N-type impurity. Such a configuration may be adopted, or the entire gate electrode 12 may be covered.

〔図８（ｈ）に示す工程〕
表面全面にレジスト５５を配置したのち、メタルマスクなどを用いてレジスト５５を所望パターンに露光する。具体的には、Ｐ⁺型ソース領域２４やＰ⁺型ドレイン領域２５の形成予定領域および第２のＰｃｈＭＯＳのゲート電極２２の表面が露出し、残る部分を覆うレジストパターンとしている。そして、このようなパターンとされたレジスト５５をマスクとしてＰ型不純物をイオン注入する。これにより、Ｐ⁺型ソース領域２４やＰ⁺型ドレイン領域２５を形成すると共に、第２のＰｃｈＭＯＳのゲート電極２２を更にＰ型ドープとする。この後、レジスト５５を除去する。 [Step shown in FIG. 8 (h)]
After the resist 55 is disposed on the entire surface, the resist 55 is exposed to a desired pattern using a metal mask or the like. Specifically, a region where the P ⁺ -type source region 24 and the P ⁺ -type drain region 25 are to be formed and the surface of the gate electrode 22 of the second PchMOS are exposed, and a resist pattern is formed to cover the remaining portion. Then, P-type impurities are ion-implanted using the resist 55 having such a pattern as a mask. As a result, the P ⁺ -type source region 24 and the P ⁺ -type drain region 25 are formed, and the gate electrode 22 of the second PchMOS is further made P-type doped. Thereafter, the resist 55 is removed.

なお、ここでは第１のＰｃｈＭＯＳのゲート電極２２の端部についてはレジスト５５を配置していない状態にしているため、この領域がＮ型不純物がドープされることになる。このような形態とされていても良いし、ゲート電極２２を全域覆うようにしても良い。 Here, since the resist 55 is not disposed at the end portion of the gate electrode 22 of the first PchMOS, this region is doped with an N-type impurity. Such a configuration may be adopted, or the entire gate electrode 22 may be covered.

さらに、熱処理を行うことで、注入された不純物を熱拡散させる。これにより、Ｎ⁺型ソース領域１４やＮ⁺型ドレイン領域１５、Ｐ⁺型ソース領域２４やＰ⁺型ドレイン領域２５、各電界緩和層１４ａ、１５ａ、２４ａ、１５ａおよび各ゲート電極１２、２２内の不純物が拡散し、図１に示す構造が完成する。 Furthermore, the implanted impurities are thermally diffused by performing heat treatment. As a result, the N ⁺ type source region 14, the N ⁺ type drain region 15, the P ⁺ type source region 24, the P ⁺ type drain region 25, the electric field relaxation layers 14 a, 15 a, 24 a, 15 a and the gate electrodes 12, 22 1 is diffused to complete the structure shown in FIG.

このように、Ｐｏｌｙ−Ｓｉ層５１をパターニングする前に、予めＮ型不純物やＰ型不純物をドープしておき、その後、Ｐｏｌｙ−Ｓｉ層５１をパターニングして、各ゲート電極１２、２２を形成しても良い。このようにしても、低濃度のＰウェル領域１０やＮウェル領域２０に対して閾値調整用のイオン注入を行ったり、濃度調整を行う必要がないため、製造工程の簡略化を図ることは可能である。 As described above, before patterning the Poly-Si layer 51, N-type impurities or P-type impurities are doped in advance, and then the Poly-Si layer 51 is patterned to form the gate electrodes 12 and 22. May be. Even in this case, it is not necessary to perform ion implantation for threshold adjustment or concentration adjustment to the low-concentration P well region 10 or N well region 20, so that the manufacturing process can be simplified. It is.

（他の実施形態）
（１）上記各実施形態において、ゲート電極１２、２２の全域をＰ型もしくはＮ型ドープする必要はない。すなわち、ゲート電極１２、２２のうち各ソース領域１４、２４や各ドレイン領域１５、２５側の端部の少なくとも一方においてＰ型もしくはＮ型ドープが為されていなくても良い。 (Other embodiments)
(1) In each of the above embodiments, it is not necessary to dope the entire region of the gate electrodes 12 and 22 with P-type or N-type doping. That is, P-type or N-type doping may not be performed in at least one of the end portions of the gate electrodes 12 and 22 on the side of the source regions 14 and 24 and the drain regions 15 and 25.

さらに、そのＰ型もしくはＮ型ドープが為されていないゲート電極１２、２２の端部に、第３実施形態で説明したように、極性が逆の導電型のドープが行われるようにしても良い。例えば、上記第１実施形態では、第１のＰｃｈＭＯＳのゲート電極２２にＮ型ドープする工程をＮ⁺型ソース領域１４およびＮ⁺型ドレイン領域１５へのＮ型不純物のイオン注入と同時に行った。そして、このときに第１のＮｃｈＭＯＳのゲート電極１２が全域レジスト３０で覆われるようにした。同様に、第１のＮｃｈＭＯＳのゲート電極１２にＰ型ドープする工程をＰ⁺型ソース領域２４およびＰ⁺型ドレイン領域２５へのＰ型不純物のイオン注入と同時に行った。そして、このときに第１のＮｃｈＭＯＳのゲート電極２２が全域レジスト３１で覆われるようにした。これに対して、第１のＰｃｈＭＯＳのエーと電極２２をＮ型ドープする工程の際に、第１のＮｃｈＭＯＳのゲート電極１２の少なくとも一方の端部がレジスト３０から露出するようにしてＮ型ドープされるようにする。また、第１のＮｃｈＭＯＳのゲート電極１２をＰ型ドープする工程の際に、第１のＰｃｈＭＯＳのゲート電極２２の少なくとも一方の端部がレジスト３１から露出するようにしてＰ型ドープされるようにする。これにより、第１のＮｃｈＭＯＳおよび第１のＰｃｈＭＯＳのゲート電極１２、２２は、中央部と両端部とで不純物濃度もしくは導電型の極性が異なる構造となるようにできる。 Further, as described in the third embodiment, the conductive type doping having the opposite polarity may be performed on the end portions of the gate electrodes 12 and 22 that are not doped with P-type or N-type. . For example, in the first embodiment, the step of N-type doping the gate electrode 22 of the first PchMOS is performed simultaneously with the N-type impurity ion implantation into the N ⁺ -type source region 14 and the N ⁺ -type drain region 15. At this time, the gate electrode 12 of the first NchMOS is covered with the entire area resist 30. Similarly, the step of p-type doping the gate electrode 12 of the first NchMOS was performed simultaneously with ion implantation of p-type impurities into the p ⁺ type source region 24 and p ⁺ type drain region 25. At this time, the gate electrode 22 of the first NchMOS is covered with the entire area resist 31. On the other hand, in the step of N-type doping the first PchMOS gate and the electrode 22, the N-type doping is performed so that at least one end of the gate electrode 12 of the first NchMOS is exposed from the resist 30. To be. Further, in the step of P-type doping the first NchMOS gate electrode 12, at least one end of the first PchMOS gate electrode 22 is exposed from the resist 31 so as to be P-type doped. To do. Thereby, the gate electrodes 12 and 22 of the first NchMOS and the first PchMOS can have a structure in which the impurity concentration or the conductivity type is different between the central portion and both end portions.

また、第２のＮｃｈＭＯＳおよび第２のＰｃｈＭＯＳのゲート電極１２、２２についても同様の手法を適用できる。これにより、第２のＮｃｈＭＯＳおよび第２のＰｃｈＭＯＳのゲート電極１２、２２は、中央部と両端部とで不純物濃度もしくは導電型の極性が異なる構造となるようにできる。 The same method can be applied to the gate electrodes 12 and 22 of the second NchMOS and the second PchMOS. Thereby, the gate electrodes 12 and 22 of the second NchMOS and the second PchMOS can have a structure in which the impurity concentration or the conductivity type is different between the central portion and the both end portions.

（２）上記各実施形態において、電界緩和層１４ａ、１５ａの形成工程や電界緩和層２４ａ、２５ａの形成工程の順番はいずれが先であっても良い。また、Ｎ⁺型ソース領域１４やＮ⁺型ドレイン領域１５の形成工程とＰ⁺型ソース領域２４やＰ⁺型ドレイン領域２５の形成工程の順番についても、いずれが先であっても良い。 (2) In each of the above embodiments, the order of the formation process of the electric field relaxation layers 14a and 15a and the formation process of the electric field relaxation layers 24a and 25a may be first. In addition, the order of the formation process of the N ⁺ -type source region 14 and the N ⁺ -type drain region 15 and the formation process of the P ⁺ -type source region 24 and the P ⁺ -type drain region 25 may be first.

（３）上記各実施形態では、ゲート絶縁膜としてゲート酸化膜１１、２１を例に挙げたが、窒化膜など他の絶縁膜であっても良い。その場合、厳密にはＭＯＳ（Metal Oxide Sillicon）構造ではなくＭＩＳ（Metal Insulator Sillicon）構造となるが、一般的にＭＯＳ素子として扱われているため、本明細書で記載したＭＯＳＦＥＴにはＭＩＳ構造のものも含まれることとする。また、側壁絶縁膜として側壁酸化膜１３、２３を例に挙げたが、これについても他の絶縁膜で構成しても良いし、側壁絶縁膜の無い構造であっても良い。 (3) In each of the above embodiments, the gate oxide films 11 and 21 are given as examples of the gate insulating film, but other insulating films such as a nitride film may be used. In that case, strictly speaking, it is not a MOS (Metal Oxide Sillicon) structure but a MIS (Metal Insulator Sillicon) structure, but since it is generally treated as a MOS element, the MOSFET described in this specification has a MIS structure. Things are also included. Moreover, although the side wall oxide films 13 and 23 are given as examples of the side wall insulating film, this may also be constituted by other insulating films or may have a structure without the side wall insulating film.

（４）上記各実施形態では、第１導電型をＮ型、第２導電型をＰ型として、ＮｃｈＭＯＳが第１導電型チャネルのＭＯＳＦＥＴ、ＰｃｈＭＯＳが第２導電型チャネルのＭＯＳＦＥＴとなる場合を想定しているが、第１導電型をＰ型、第２導電型をＮ型としても良い。 (4) In each of the above embodiments, it is assumed that the first conductivity type is N-type, the second conductivity type is P-type, NchMOS is a MOSFET of a first conductivity type channel, and PchMOS is a MOSFET of a second conductivity type channel. However, the first conductivity type may be the P type and the second conductivity type may be the N type.

また、半導体基板に対して、第１導電型ウェル領域に相当するＮ型ウェル領域１０と第２導電型ウェル領域に相当するＰ型ウェル領域２０を形成するようにしている。しかしながらが、半導体基板を所定濃度の第１導電型もしくは第２導電型とすることで、半導体基板によって第１導電型ウェル領域と第２導電型ウェル領域のいずれかを構成しても良い。 Further, an N-type well region 10 corresponding to the first conductivity type well region and a P-type well region 20 corresponding to the second conductivity type well region are formed on the semiconductor substrate. However, either the first conductivity type well region or the second conductivity type well region may be constituted by the semiconductor substrate by setting the semiconductor substrate to the first conductivity type or the second conductivity type having a predetermined concentration.

ただし、Ｎ型ウェル領域１０やＰ型ウェル領域２０の表層部をより低濃度で形成するためには、イオン注入による逆極性への打ち返しによって、Ｎ型ウェル領域１０やＰ型ウェル領域２０を形成するのが好ましい。 However, in order to form the surface layer portions of the N-type well region 10 and the P-type well region 20 at a lower concentration, the N-type well region 10 and the P-type well region 20 are formed by reversing the reverse polarity by ion implantation. It is preferable to do this.

例えば、シリコン基板１をＮ型とし、Ｐ型不純物をドープすることでＰ型ウェル領域２０を形成する場合に、打ち返しによるＰ型不純物の濃度とシリコン基板１のＮ型不純物濃度および打ち返し後のキャリア濃度との関係は、図９のようになる。打ち返したＰ型不純物がシリコン基板１内に元々存在していたＮ型不純物と相殺されるため、相殺されずに実際にキャリアとして働くＰ型不純物濃度は、打ち返しによるＰ型不純物濃度とシリコン基板１内に存在していたＮ型不純物の濃度との差分となる。そして、打ち返したときのＰ型不純物濃度はシリコン基板１のうちの深さDepthが浅い位置の方が深い位置よりも薄くなることから、シリコン基板１のうちの表層部において、Ｐ型不純物濃度をより低く急峻に変化させることが可能となる。したがって、Ｎ型ウェル領域１０やＰ型ウェル領域２０の表層部をより低濃度で形成することが可能となる。 For example, when the silicon substrate 1 is N-type and the P-type well region 20 is formed by doping a P-type impurity, the concentration of the P-type impurity due to repetitiveness, the N-type impurity concentration of the silicon substrate 1 and the carrier after repelling The relationship with the density is as shown in FIG. Since the P-type impurities that have returned are canceled out with the N-type impurities that originally existed in the silicon substrate 1, the P-type impurity concentration that actually acts as a carrier without being canceled out depends on the P-type impurity concentration by the repetition and the silicon substrate 1. This is a difference from the concentration of the N-type impurity existing inside. Since the P-type impurity concentration at the time of reversal is thinner at the shallower depth Depth of the silicon substrate 1 than at the deeper position, the P-type impurity concentration in the surface layer portion of the silicon substrate 1 is reduced. It becomes possible to change it lower and steeply. Therefore, the surface layer portions of the N-type well region 10 and the P-type well region 20 can be formed at a lower concentration.

１シリコン基板
２素子分離部
１０、２０ウェル領域
１１、２１ゲート酸化膜
１２、２２ゲート電極
１３、２３側壁酸化膜
１４、２４ソース領域
１５、２５ドレイン領域
１４ａ、１５ａ、２４ａ、２５ａ電界緩和層
３０、３１レジスト（第１、第２レジスト）
４０定電流部
４１カレントミラー部 DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Element isolation part 10, 20 Well area | region 11, 21 Gate oxide film 12, 22 Gate electrode 13, 23 Side wall oxide film 14, 24 Source area | region 15, 25 Drain area | region 14a, 15a, 24a, 25a Electric field relaxation layer 30 , 31 resist (first and second resist)
40 Constant current section 41 Current mirror section

Claims

A semiconductor substrate (1);
A first conductivity type well region (20) and a second conductivity type well region (10) provided in the semiconductor substrate;
Gate insulating films (11, 21) formed on the surfaces of the first conductivity type well region and the second conductivity type well region;
A first gate electrode for a MOSFET of a first conductivity type channel formed on the gate insulating film on the second conductivity type well region and configured by doping impurities into the polysilicon layer; 12)
A second gate electrode for a MOSFET of a second conductivity type channel formed on the gate insulating film on the first conductivity type well region and configured by doping impurities into the polysilicon layer ( 22)
On both sides of the first gate electrode, a first conductivity type source region (14) and a drain region (15) formed in a surface layer portion of the second conductivity type well region;
A source region (24) and a drain region (25) of a second conductivity type formed in a surface layer portion of the first conductivity type well region on both sides of the second gate electrode;
The second conductivity type well region, the first gate electrode, and the first conductivity type source region and drain region constitute a MOSFET of the first conductivity type channel, and the first conductivity type well region and the A MOSFET of the second conductivity type channel is configured by the second gate electrode and the source region and drain region of the second conductivity type,
In the MOSFET of the first conductivity type channel, the enhancement type MOSFET in which the impurity concentration of the second conductivity type well region is the same and the conductivity type of the first gate electrode is the second conductivity type and the first gate electrode A depletion type MOSFET whose first conductivity type is the first conductivity type,
In the MOSFET of the second conductivity type channel, the enhancement type MOSFET in which the impurity concentration of the first conductivity type well region is the same and the conductivity type of the second gate electrode is the first conductivity type and the second gate electrode A semiconductor device having a dual gate structure, comprising a depletion-type MOSFET whose second conductivity type is the second conductivity type.

A first conductivity type punch-through stopper layer (20a) provided below the second conductivity type source region and drain region of the first conductivity type well region;
And a second conductivity type punch-through stopper layer (10a) provided below the first conductivity type source region and drain region of the second conductivity type well region. The dual gate structure semiconductor device according to claim 1.

The gate insulating film has a thickness of 20 nm or less,
3. The impurity concentration of a surface layer portion in which a channel region is formed in the first conductivity type well region and the second conductivity type well region is 1 × 10 ¹⁶ cm ⁻³ or less. A semiconductor device having the dual gate structure described.

The second conductivity type well region (10) is formed in the region where the enhancement type and depletion type first conductivity type channel MOSFETs are to be formed, and the enhancement type and depletion type second conductivity type channel MOSFETs are scheduled to be formed. Providing a semiconductor substrate (1) having a first conductivity type well region (20) formed thereon;
After forming a gate insulating film (11, 21) on the surface of the first conductive type well region and the second conductive type well region, a polysilicon layer is formed on the gate insulating film, and the polysilicon layer Forming a first gate electrode (12) for the MOSFET of the first conductivity type channel and a second gate electrode (22) for the MOSFET of the second conductivity type channel by etching
Forming the second gate electrode and the depletion type first conductivity MOSFET in the formation region of the second conductivity type well region and the enhancement type second conductivity type MOSFET while covering the first conductivity type well region After disposing the first resist (30) that exposes the first gate electrode in the predetermined region, ion implantation of a first conductivity type impurity using the first resist as a mask, on both sides of the first gate electrode, A first conductivity type source region (14) and a drain region (15) are formed in a surface layer portion of the second conductivity type well region, and the second gate in the region where the enhancement type second conductivity type MOSFET is to be formed. The first gate in the formation region of the electrode and the depletion type first conductivity type MOSFET A step of doping the first conductivity type impurity in the electrode,
Forming the first gate electrode and the depletion type second conductivity MOSFET in the formation region of the first conductivity type well region and the enhancement type first conductivity type MOSFET while covering the second conductivity type well region After disposing the second resist (31) that exposes the second gate electrode in the planned region, ion implantation of a second conductivity type impurity using the second resist as a mask allows both sides of the second gate electrode to be A source region (24) and a drain region (25) of a second conductivity type are formed in a surface layer portion of the first conductivity type well region, and the first gate in a region where the enhancement type first conductivity type MOSFET is to be formed The second gate in the region where the electrode and the depletion type second conductivity type MOSFET are to be formed The method of manufacturing a semiconductor device having a dual gate structure, characterized in that it includes a step of doping a second conductivity type impurity electrode.

The second conductivity type well region (10) is formed in the region where the enhancement type and depletion type first conductivity type channel MOSFETs are to be formed, and the enhancement type and depletion type second conductivity type channel MOSFETs are scheduled to be formed. Providing a semiconductor substrate (1) having a first conductivity type well region (20) formed thereon;
Forming a gate insulating film (11, 21) on the surface of the first conductive type well region and the second conductive type well region, and then forming a polysilicon layer (51) on the gate insulating film; ,
In the polysilicon layer, the enhancement type second conductivity type channel MOSFET formation scheduled region and the depletion type first conductivity type channel MOSFET formation scheduled region are doped with the first conductivity type impurity and the enhancement. Doping a second conductivity type impurity into a region where a MOSFET of a first conductivity type channel MOSFET is to be formed and a region where a MOSFET of a depletion type second conductivity type channel is to be formed;
By etching the polysilicon layer doped with the first and second conductivity type impurities, the first gate electrode (12) for the MOSFET of the first conductivity type channel and the second for the MOSFET of the second conductivity type channel are etched. Forming a gate electrode (22);
A first resist (54) that exposes the second conductivity type well region is disposed while covering the first conductivity type well region, and then a first conductivity type impurity is ion-implanted using the first resist as a mask. Forming a first conductivity type source region (14) and a drain region (15) on a surface layer portion of the second conductivity type well region on both sides of the first gate electrode;
A second resist (55) that exposes the first conductivity type well region is disposed while covering the second conductivity type well region, and then a second conductivity type impurity is ion-implanted using the second resist as a mask. Forming a second conductivity type source region (24) and a drain region (25) on the surface layer portion of the first conductivity type well region on both sides of the second gate electrode. A method for manufacturing a semiconductor device having a dual gate structure.