JP6060718B2 - Semiconductor device and manufacturing method thereof of the dual gate structure - Google Patents

Semiconductor device and manufacturing method thereof of the dual gate structure Download PDF

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Description

本発明は、エンハンスメント型のMOSFETとデプレッション型のMOSFETを同一基板に混載したデュアルゲート構造の半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof of the dual gate structure embedded with enhancement type MOSFET and the depletion-type MOSFET on the same substrate.

従来より、MOSFETの製造方法として、特許文献1に示される手法が知られている。 Conventionally, as a method of manufacturing a MOSFET, it is known a technique disclosed in Patent Document 1. 具体的には、シリコン基板上にゲート酸化膜やPoly−Si(ポリシリコン)層を順に成膜したのち、Poly−Si層上にレジストを積み、これを露光して所望のマスクパターンとする。 Specifically, after sequentially forming a gate oxide film and Poly-Si (polysilicon) layer on a silicon substrate, Masonry resist on the Poly-Si layer, a desired mask pattern by exposing it. そして、このレジストを用いてPoly−Si層をパターニングすることでゲート電極を形成したのち、レジストを除去し、さらにゲート電極をマスクとしてイオン注入することでシリコン基板の表層部にソース領域およびドレイン領域を形成する。 Then, the source and drain regions in the surface layer of the silicon substrate by the resist using after forming a gate electrode by patterning the Poly-Si layer, the resist is removed, and further ion implantation using the gate electrode as a mask to form. このような手法により、MOSFETを製造している。 Such an approach has been manufacturing MOSFET.

エンハンスメント型とデプレッション型の両方のMOSFETを有するデュアルゲート構造の半導体装置を形成する場合にも、基本的には上記と同様の手法を用いている。 Even in the case of forming a semiconductor device having a dual gate structure having enhancement type and depletion type both MOSFET, basically it uses the same technique as described above. ただし、エンハンスメント型とデプレッション型それぞれのMOSFETの閾値電圧Vtを異ならせるために、閾値調整用のイオン注入を行ったり、チャネル領域が形成されるウェル領域の濃度調整を行うようにしている。 However, in order to vary the threshold voltage Vt of the enhancement type and depletion type each MOSFET, or by ion implantation for threshold adjustment, and to perform the density adjustment of the well region where a channel region is formed.

例えば、Nチャネル型のMOSFETを形成する場合、P型シリコン基板もしくはシリコン基板に形成したPウェル領域の表面にゲート酸化膜やゲート電極を形成する前に、デプレッション型のMOSFETのチャネルとなる部分にN型不純物をイオン注入している。 For example, when forming the N-channel type MOSFET, before forming the gate oxide film and a gate electrode on the surface of the P-well region formed in the P-type silicon substrate or a silicon substrate, a portion to be a channel of the depletion type MOSFET the N-type impurity is ion-implanted. これにより、N型不純物によって打ち返される分、エンハンスメント型のMOSFETと比較してデプレッション型のMOSFETのチャネル領域におけるキャリアとして働くP型不純物濃度を低下させ、閾値電圧Vtが異なった値となるようにしている。 Thus, minute to hit back by N-type impurities, as compared to the enhancement type of MOSFET reduces the P-type impurity concentration that acts as a carrier in the channel region of the depletion type MOSFET, as the threshold voltage Vt becomes a different value there. または、不純物濃度の薄いP型シリコン基板を用いつつ、エンハンスメント型のMOSFETの形成位置にイオン注入を行ってP型不純物濃度を高めたP型ウェル領域を形成し、P型シリコン基板とP型ウェル領域にそれぞれ各型のMOSFETを形成している。 Or, while a thin P-type silicon substrate impurity concentration, by ion implantation to form the position of the enhancement type MOSFET to form a P-type well region having an increased P-type impurity concentration, P-type silicon substrate and the P-type well forming a respective type MOSFET, respectively in the region. これにより、エンハンスメント型のMOSFETと比較してデプレッション型のMOSFETのチャネル領域におけるP型不純物濃度が低くなるようにし、閾値電圧Vtが異なった値となるようにしている。 Thus, so that as compared to the enhancement type of MOSFET is P-type impurity concentration in the channel region of the depletion type MOSFET becomes lower, the value the threshold voltage Vt is different.

特開平04−343268号公報 JP 04-343268 discloses

しかしながら、同一基板上にエンハンスメント型とデプレッション型のMOSFETを両方とも形成する場合には、デプレッション型の方に閾値調整用のイオン注入を行ったり、エンハンスメント型の方にP型ウェル領域形成用のイオン注入を行う必要がある。 However, in the case of forming both enhancement type and depletion type MOSFET is on the same substrate, or by ion implantation for threshold value adjustment towards the depletion type, ions of P-type well region formed towards enhancement type injection it is necessary to carry out. このため、マスクによるイオン注入の打ち分けが必要となり、製造工程の増加が発生すると共に、それによる製造コストの増加の問題が発生する。 Therefore, divided out of the ion implantation by the mask is required, with increasing of the manufacturing process occurs, the problem occurs increase in manufacturing costs caused thereby.

本発明は上記点に鑑みて、製造工程の簡略化を図ることができる構造を有するデュアルゲート構造の半導体装置およびその製造方法を提供することを目的とする。 The present invention is made in view of the above disadvantages, and an object thereof is to provide a semiconductor device and a manufacturing method thereof a dual gate structure having a structure capable of simplifying the manufacturing process.

上記目的を達成するため、請求項1 または2に記載の発明では、第2導電型ウェル領域(10)と第1ゲート電極(12)および第1導電型のソース領域(14)およびドレイン領域(15)により第1導電型チャネルのMOSFETが構成されていると共に、第1導電型ウェル領域(20)と第2ゲート電極(22)および第2導電型のソース領域(24)およびドレイン領域(25)により第2導電型チャネルのMOSFETが構成されており、第1導電型チャネルのMOSFETは、第2導電型ウェル領域の不純物濃度が同じで、第1ゲート電極の導電型が第2導電型とされたエンハンスメント型のMOSFETおよび第1ゲート電極の導電型が第1導電型とされたデプレッション型のMOSFETを有して構成され、第2導電型チャ To achieve the above object, the invention according to claim 1 or 2, the second conductivity type well region (10) and the first gate electrode (12) and a first conductivity type source region (14) and drain region ( by 15) with MOSFET of the first conductivity type channel is formed, a first conductivity-type well region (20) and the second gate electrode (22) and second conductivity type source region (24) and drain region (25 ) by being configured that the second conductivity type channel MOSFET, MOSFET of a first conductivity type channel impurity concentration of the second conductivity type well region is the same conductivity type of the first gate electrode and the second conductivity type and conductive type of the enhancement type MOSFET and the first gate electrode is formed with a depression type MOSFET which is a first conductivity type, the second conductivity type tea ルのMOSFETは、第1導電型ウェル領域の不純物濃度が同じで、第2ゲート電極の導電型が第1導電型とされたエンハンスメント型のMOSFETおよび第2ゲート電極の導電型が第2導電型とされたデプレッション型のMOSFETを有して構成されている。 Le of the MOSFET, an impurity concentration of the first conductivity type well region is the same conductivity type of the second conductivity type of the gate electrode of the enhancement type is the first conductivity type MOSFET and the second gate electrode and the second conductivity type that is configured with a depression type MOSFET which is a.
そして、第1導電型ウェル領域のうち第2導電型のソース領域およびドレイン領域の下方に備えられた第1導電型のパンチスルーストッパ層(20a)と、第2導電型ウェル領域のうち第1導電型のソース領域およびドレイン領域の下方に備えられた第2導電型のパンチスルーストッパ層(10a)と、を有し、第1導電型のパンチスルーストッパ層と第2導電型のパンチスルーストッパ層の不純物濃度が1×10 16 cm -3 以上であり、第1導電型ウェル領域および第2導電型ウェル領域のうちチャネル領域が形成される表層部の不純物濃度が1×10 16 cm -3 以下であって、ペアとなるトランジスタとしてエンハンスメント型のMOSFETが適用され、定電流部のトランジスタとしてデプレッション型のMOSFETが適用されているこ The first conductive type punch-through stopper layer provided below the source and drain regions of a second conductivity type of the first conductivity type well region and (20a), the first of the second conductivity type well region 1 conductivity type second conductive type punch-through stopper layer provided below the source region and the drain region of the (10a), having a first conductivity type punch-through stopper layer and a second conductivity type punch-through stopper impurity concentration of the layer is not less than 1 × 10 16 cm -3, the impurity concentration of the surface portion of the channel region is formed of the first conductivity type well region and a second conductivity-type well region is 1 × 10 16 cm -3 a less, enhancement type MOSFET is used as the transistor pair, this the depletion type MOSFET is applied as a transistor in the constant current portion 特徴としている。 It is characterized in.

このように、第1導電型のMOSFETについて、同じチャネル濃度の第2導電型ウェル領域としつつ、第1ゲート電極の導電型を逆にしている。 Thus, the first conductivity type MOSFET, while the second conductivity-type well region of the same channel concentration, and a conductivity type of the first gate electrode are reversed. また、第2導電型のMOSFETについても、同じチャネル濃度の第1導電型ウェル領域としつつ、第2ゲート電極の導電型を逆にしている。 As for the second conductivity type MOSFET, while the first conductivity type well region of the same channel concentration, and a conductivity type of the second gate electrode are reversed. これにより、第1、第2導電型のMOSFETそれぞれについて、第1、第2ゲート電極の導電型を逆にしただけで、デプレッション特性とエンハンスメント特性の両方のMOSFETを構成できる。 Thus, for the first, respectively second conductivity type MOSFET, a first conductivity type of the second gate electrode only in reverse, can be constructed both MOSFET depletion characteristics and enhancement characteristics.

このような構造の半導体装置では、第1導電型チャネルのMOSFETにおけるチャネル領域を構成する部分の第2導電型不純物濃度が同じであるし、第2導電型チャネルのMOSFETにおけるチャネル領域を構成する部分の第1導電型不純物濃度も同じである。 In the semiconductor device having such a structure, to a second conductivity type impurity concentration of the portion constituting the channel region in the MOSFET of the first conductivity type channel is the same, the portion constituting the channel region in the MOSFET of the second conductivity type channel the first conductivity type impurity concentration of the well is the same. このため、閾値電圧Vtを調整するためのイオン注入工程などを行う必要がない。 Therefore, there is no need to perform an ion implantation process for adjusting the threshold voltage Vt. また、第1導電型チャネルのMOSFETの第1ゲート電極の導電型を逆にするために、エンハンスメント型の方の第1ゲート電極への第2導電型不純物のイオン注入、デプレッション型の方の第1ゲート電極への第1導電型不純物のイオン注入が必要になる。 In order to make the conductivity type of the first gate electrode of the first conductivity type channel MOSFET Conversely, the ion implantation of the second conductivity type impurity into the first gate electrode towards the enhancement type, the first towards the depletion type 1 first ion implantation conductivity type impurity into the gate electrode is required. しかしながら、これら各イオン注入については、それぞれ、第2導電型のソース領域やドレイン領域を形成するためのイオン注入や、第1導電型のソース領域やドレイン領域を形成するためのイオン注入と同時に行える。 However, for each of these ion implantation, performed respectively, ion implantation or for forming a source region and a drain region of the second conductivity type, the ion implantation for forming the source region and the drain region of the first conductivity type at the same time . また、第2導電型チャネルのMOSFETの第2ゲート電極の導電型を逆にする際にも、同様のことが言える。 Further, even when the conductivity type of the second gate electrode of the second conductivity type channel MOSFET Conversely, the same is true. したがって、第1導電型チャネルのMOSFETの各第1ゲート電極の導電型を逆にするためのイオン注入工程や、第2導電型チャネルのMOSFETの各第2ゲート電極の導電型を逆にするためのイオン注入工程を単独の工程として行わなくても済む。 Therefore, the ion implantation step and for reversing the conductivity type of each of the first gate electrode of the first conductivity type channel MOSFET, since the conductivity type of each of the second gate electrode of the second conductivity type channel MOSFET reversed even without ion implantation process as a single process requires. これにより、製造工程の簡略化を図ることが可能となる This makes it possible to simplify the manufacturing process.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。 The reference numerals in parentheses of each means described above, shows an example of a correspondence with specific means described in embodiments described later.

本発明の第1実施形態にかかるエンハンスメント型およびデプレッション型のMOSFETを有するデュアルゲート構造の半導体装置の断面図である。 It is a cross-sectional view of a semiconductor device having a dual gate structure having an enhancement type and depletion type MOSFET according to a first embodiment of the present invention. ウェル領域の不純物濃度に対する閾値電圧Vtの関係を示した図である。 It is a diagram showing the relationship between threshold voltage Vt with respect to the impurity concentration of the well region. 図1に示すデュアルゲート構造の半導体装置の製造工程を示した断面図である。 Is a cross-sectional views showing a manufacturing process of a semiconductor device having a dual-gate structure shown in FIG. 図3−1に続くデュアルゲート構造の半導体装置の製造工程を示した断面図である。 Is a cross-sectional views showing a manufacturing process of a semiconductor device having a dual gate structure, which is subsequent to FIG 3-1. 図1に示す半導体装置の適用例としてのアナログ回路の回路図である。 It is a circuit diagram of an analog circuit as an application example of the semiconductor device shown in FIG. ディプレッション型のMOSFETと抵抗それぞれの電源変動に対する電流バラツキを示した図である。 Is a diagram showing the current variation with respect to MOSFET and a resistor each power fluctuation depletion type. 本発明の第2実施形態にかかるエンハンスメント型およびデプレッション型のMOSFETを有するデュアルゲート構造の半導体装置の断面図である。 It is a cross-sectional view of a semiconductor device having a dual gate structure having an enhancement type and depletion type MOSFET according to a second embodiment of the present invention. パンチスルーストッパ層10a、20aの濃度とオフリーク電流との関係を示したグラフである。 Punch-through stopper layer 10a, which is a graph showing the relationship between 20a concentration and off-leakage current. 本発明の第3実施形態で説明する図1に示すデュアルゲート構造の半導体装置の製造工程を示した断面図である。 Is a cross-sectional views showing a manufacturing process of a semiconductor device having a dual-gate structure shown in FIG. 1 described in the third embodiment of the present invention. 図8−1に続くデュアルゲート構造の半導体装置の製造工程を示した断面図である。 Is a cross-sectional views showing a manufacturing process of a semiconductor device having a dual gate structure following the Figure 8-1. 図8−1に続くデュアルゲート構造の半導体装置の製造工程を示した断面図である。 Is a cross-sectional views showing a manufacturing process of a semiconductor device having a dual gate structure following the Figure 8-1. 打ち返しによるP型不純物の濃度とシリコン基板1のN型不純物濃度および打ち返し後のキャリア濃度との関係を示した図である。 It is a graph showing the relationship between the concentration and the N-type impurity concentration and carrier concentration after Uchikaeshi the silicon substrate 1 of P-type impurities by Uchikaeshi.

以下、本発明の実施形態について図に基づいて説明する。 Hereinafter will be described with reference to FIG embodiments of the present invention. なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Note that in the following embodiments, portions identical or equivalent to each other will be described with the same reference numerals.

(第1実施形態) (First Embodiment)
本発明の第1実施形態について説明する。 Described first embodiment of the present invention. まず、図1を参照して、本実施形態にかかるエンハンスメント型およびデプレッション型のMOSFETを有するデュアルゲート構造の半導体装置の構成について説明する。 First, referring to FIG. 1, description will be given of a configuration of a semiconductor device having a dual gate structure having such enhancement type and depletion type MOSFET in this embodiment.

図1に示す半導体装置は、エンハンスメント型およびデプレッション型のNチャネルタイプのMOSFET(以下、NchMOSという)とPチャネルタイプのMOSFET(以下、PchMOSという)を同一のシリコン基板1に形成したものである。 The semiconductor device shown in FIG. 1, an enhancement type and depletion type N-channel type MOSFET (hereinafter, NchMOS hereinafter) and P-channel type MOSFET (hereinafter, referred to as PchMOS) is obtained by forming on the same silicon substrate 1. シリコン基板1の表層部は、STI(Shallow Trench Isolation、シャロートレンチアイソレーション)構造などによる素子分離部2にて素子分離されている。 Surface portion of the silicon substrate 1, are isolated by STI (Shallow Trench Isolation, shallow trench isolation) structure element isolation portion 2 due. そして、この素子分離部2にて囲まれた各領域それぞれに、デプレッション型のNchMOSとPchMOSおよびエンハンスメント型のNchMOSとPchMOSが形成されている。 Then, each of regions surrounded by the element isolation portion 2, depletion type NchMOS and PchMOS and enhancement type NchMOS and PchMOS are formed.

エンハンスメント型のNchMOS(以下、第1のNchMOSという)が形成された第1のNchMOS形成領域では、シリコン基板1の表層部に比較的低濃度でPウェル領域10が形成されている。 Enhancement type NchMOS (hereinafter referred to as a first NchMOS) In the first NchMOS formation region is formed, P-well region 10 at a relatively low concentration in the surface layer of the silicon substrate 1 is formed. 例えば、Pウェル領域10は、表面濃度が1×10 16 cm -3以下、好ましくは2×10 15 cm -3以下とされている。 E.g., P-well region 10 has a surface concentration of 1 × 10 16 cm -3 or less, and is preferably a 2 × 10 15 cm -3 or less. Pウェル領域10の不純物濃度については、薄いほどNchMOSの閾値電圧Vtのバラツキを小さくできることから、できるだけ薄く設定してある。 The impurity concentration of the P-well region 10, thinner because it can reduce variations in NchMOS threshold voltage Vt, is set as thin as possible.

このPウェル領域10の表面に、例えば10〜20nmの膜厚のゲート酸化膜11を介してゲート電極12が形成されている。 The surface of the P-well region 10, for example, the gate electrode 12 through the gate oxide film 11 having a thickness of 10~20nm is formed. ゲート電極12は、P型ドープとされたPoly−Siによって構成されることで、NchMOSの閾値電圧Vtが所望の値となるように調整されている。 The gate electrode 12, by being constituted by a Poly-Si, which is a P-type doping, the threshold voltage Vt of the NchMOS is adjusted to a desired value. また、ゲート電極12の側面には、側壁酸化膜13が形成されている。 Further, the side surfaces of the gate electrode 12, sidewall oxide film 13 is formed.

さらに、ゲート電極12を挟んだ両側において、Pウェル領域10の表層部には、互いに離間するN +型ソース領域14とN +型ドレイン領域15とが形成されている。 Further, in both sides of the gate electrode 12, the surface portion of the P-well region 10, are formed and the N + -type source region 14 and the N + -type drain region 15 spaced apart from each other. これらN +型ソース領域14およびN +型ドレイン領域15は、不純物濃度が2×10 19 cm -3以上、例えば1×10 20 cm -3とされている。 These N + -type source region 14 and the N + -type drain region 15, the impurity concentration is 2 × 10 19 cm -3 or more, for example, is a 1 × 10 20 cm -3. そして、N +型ソース領域14およびN +型ドレイン領域15のうちのゲート電極12側の端部からそれよりも内側において、ゲート電極12の下部にまで入り込むように、N -型の電界緩和層14a、15aが互いに離間して形成されている。 Then, the inside than from the edge of the gate electrode 12 side of the N + -type source region 14 and the N + -type drain region 15, so as to enter to the bottom of the gate electrode 12, N - -type electric field relaxing layer 14a, 15a are formed apart from each other. これら電界緩和層14a、15aは、N +型ソース領域14およびN +型ドレイン領域15よりも低濃度で構成されている。 These field relaxation layer 14a, 15a is composed of a lower concentration than the N + type source region 14 and the N + -type drain region 15. このような構造により、LDD(Lightly Doped Drain)構造を有する第1のNchMOSが構成されている。 By this structure, the first NchMOS having an LDD (Lightly Doped Drain) structure is formed.

なお、図1では省略してあるが、実際にはゲート電極12などを覆うように層間絶縁膜が形成されている。 Although is not shown in FIG. 1, in fact the interlayer insulating film to cover the like gate electrode 12 is formed. そして、この層間絶縁膜に形成されたコンタクトホールを通じて、ゲート電極12に接続されるようにゲート配線が形成され、N +型ソース領域14やN +型ドレイン領域15に接続されるソース電極やドレイン電極が備えられている。 Then, through a contact hole formed in the interlayer insulating film, the gate wiring so as to be connected to the gate electrode 12 is formed, a source electrode and a drain connected to the N + -type source region 14 and N + -type drain region 15 electrodes are provided. このような構成により、第1のNchMOSが構成されている。 With this configuration, the first NchMOS is formed.

また、エンハンスメント型のPchMOS(以下、第1のPchMOSという)が形成された第1のPchMOS形成領域では、シリコン基板1の表層部に比較的低濃度でNウェル領域20が形成されている。 Further, enhancement-type PchMOS (hereinafter referred to as a first PchMOS) In the first PchMOS formation region is formed, N well region 20 at a relatively low concentration in the surface layer of the silicon substrate 1 is formed. 例えば、Nウェル領域20は、表面濃度が1×10 16 cm -3以下、好ましくは2×10 15 cm -3以下とされている。 For example, N-well region 20 has a surface concentration of 1 × 10 16 cm -3 or less, and is preferably a 2 × 10 15 cm -3 or less. Nウェル領域20の不純物濃度については、薄いほどPchMOSの閾値電圧Vtのバラツキを小さくできることから、できるだけ薄く設定してある。 The impurity concentration of the N-well region 20, because it can reduce variations in thinner threshold voltage Vt of the PchMOS, is set as thin as possible.

このNウェル領域20の表面に、例えば10〜20nmの膜厚のゲート酸化膜21を介してゲート電極22が形成されている。 This on the surface of the N well region 20, for example, the gate electrode 22 through the gate oxide film 21 having a thickness of 10~20nm is formed. ゲート電極22は、N型ドープとされたPoly−Siによって構成されることで、第1のPchMOSの閾値電圧Vtが所望の値となるように調整されている。 The gate electrode 22, by being constituted by a Poly-Si which is an N-type doping, the threshold voltage Vt of the first PchMOS is adjusted to a desired value. また、ゲート電極22の側面には、側壁酸化膜23が形成されている。 Further, the side surfaces of the gate electrode 22, sidewall oxide film 23 is formed.

さらに、ゲート電極22を挟んだ両側において、Nウェル領域20の表層部には、互いに離間するP +型ソース領域24とP +型ドレイン領域25とが形成されている。 Further, in both sides of the gate electrode 22, the surface portion of the N-well region 20 is formed and the P + -type source region 24 and P + -type drain region 25 spaced apart from each other. これらP +型ソース領域24およびP +型ドレイン領域25は、不純物濃度が2×10 19 cm -3以上、例えば1×10 20 cm -3とされている。 These P + -type source region 24 and P + -type drain region 25, the impurity concentration is 2 × 10 19 cm -3 or more, for example, is a 1 × 10 20 cm -3. そして、P +型ソース領域24およびP +型ドレイン領域25のうちのゲート電極22側の端部からそれよりも内側において、ゲート電極22の下部にまで入り込むように、P -型の電界緩和層24a、25aが互いに離間して形成されている。 Then, the inside than from the edge of the gate electrode 22 side of the P + -type source region 24 and P + -type drain region 25, so as to enter to the bottom of the gate electrode 22, P - type electric field relaxation layer 24a, 25a are formed apart from each other. これら電界緩和層24a、25aは、P +型ソース領域24およびP +型ドレイン領域25よりも低濃度で構成されている。 These field relaxation layer 24a, 25a is composed of a lower concentration than the P + type source region 24 and P + -type drain region 25. このような構造により、LDD構造を有する第1のPchMOSが構成されている。 By this structure, the first PchMOS having an LDD structure is formed.

なお、図1では省略してあるが、実際にはゲート電極22などを覆うように層間絶縁膜が形成されている。 Although is not shown in FIG. 1, in fact the interlayer insulating film to cover the like gate electrode 22 is formed. そして、この層間絶縁膜に形成されたコンタクトホールを通じて、ゲート電極22に接続されるようにゲート配線が形成され、P +型ソース領域24やP +型ドレイン領域25に接続されるソース電極やドレイン電極が備えられている。 Then, through a contact hole formed in the interlayer insulating film, a gate wiring is formed so as to be connected to the gate electrode 22, a source electrode and a drain connected to the P + -type source region 24 and P + -type drain region 25 electrodes are provided. このような構成により、第1のPchMOSが構成されている。 With this configuration, the first PchMOS is formed.

デプレッション型のNchMOS(以下、第2のNchMOSという)が形成された第2のNchMOS形成領域では、基本的には、第1のNchMOS形成領域と同様の構成とされている。 Depression type NchMOS (hereinafter referred to as a second NchMOS) In the second NchMOS formation region is formed, basically, it is the same configuration as the first NchMOS formation region. すなわち、第2のNchMOS形成領域にも、Pウェル領域10、ゲート酸化膜11、ゲート電極12、側壁酸化膜13、N +型ソース領域14、N +型ドレイン領域15およびN -型の電界緩和層14a、15aが形成されている。 That is, for the second NchMOS forming region, P-well region 10, a gate oxide film 11, gate electrode 12, sidewall oxide film 13, N + -type source region 14, N + -type drain region 15 and the N - type electric field relaxation layers 14a, 15a are formed. 第2のNchMOS形成領域のP型ウェル領域10は、多少の製造バラツキはあるものの、第1のNchMOS形成領域のP型ウェル領域10と同じ不純物濃度で構成されている。 P-type well region 10 of the second NchMOS formation region is although there are some manufacturing variations of the same impurity concentration as the P-type well region 10 of the first NchMOS formation region. また、第2のNchMOS形成領域のN +型ソース領域14、N +型ドレイン領域15およびN -型の電界緩和層14a、15aも、第1のNchMOS形成領域に形成された各部と同じ不純物濃度で構成されている。 Also, N + -type source region of the second NchMOS formation region 14, N + -type drain region 15 and the N - type electric field relaxation layer 14a, 15a is also the same impurity concentration as each unit formed in the first NchMOS formation region in is configured. ただし、第2のNchMOS形成領域のゲート電極12についてはN型ドープとされたPoly−Siによって構成され、第1のNchMOS形成領域と異なる導電型とされることで、第2のNchMOSの閾値電圧Vtが所望の値となるように調整されている。 However, the gate electrode 12 of the second NchMOS forming region is constituted by a Poly-Si which is an N-type doping, by being the first NchMOS forming region and different conductivity type, a second NchMOS threshold voltage Vt is adjusted to a desired value.

デプレッション型のPchMOS(以下、第2のPchMOSという)が形成された第2のPchMOS形成領域では、基本的には、第1のPchMOS形成領域と同様の構成とされている。 Depression type PchMOS (hereinafter referred to as a second PchMOS) In the second PchMOS formation region is formed, basically, it is the same configuration as the first PchMOS formation region. すなわち、第2のPchMOS形成領域にも、Nウェル領域20、ゲート酸化膜21、ゲート電極22、側壁酸化膜23、P +型ソース領域24、P +型ドレイン領域25およびP -型の電界緩和層24a、25aが形成されている。 That is, even in the second PchMOS forming region, N-well region 20, a gate oxide film 21, the gate electrode 22, sidewall oxide films 23, P + -type source region 24, P + -type drain region 25 and the P - -type electric field relaxing layers 24a, 25a are formed. 第2のPchMOS形成領域のN型ウェル領域20は、多少の製造バラツキはあるものの、第1のPchMOS形成領域のN型ウェル領域20と同じ不純物濃度で構成されている。 N-type well region 20 of the second PchMOS formation region is although there are some manufacturing variations of the same impurity concentration as the N-type well region 20 of the first PchMOS formation region. また、第2のPchMOS形成領域のP +型ソース領域24、P +型ドレイン領域25およびP -型の電界緩和層24a、25aも、第1のPchMOS形成領域に形成された各部と同じ不純物濃度で構成されている。 Also, P + -type source region of the second PchMOS formation region 24, P + -type drain region 25 and the P - -type electric field relaxing layer 24a, 25a is also the same impurity concentration as each unit formed in the first PchMOS formation region in is configured. ただし、第2のPchMOS形成領域のゲート電極22についてはP型ドープとされたPoly−Siによって構成され、第1のPchMOS形成領域と異なる導電型とされることで、第2のPchMOSの閾値電圧Vtが所望の値となるように調整されている。 However, the gate electrode 22 of the second PchMOS forming region is constituted by a Poly-Si, which is a P-type doping, by being the first PchMOS forming region and different conductivity type, the threshold voltage of the second PchMOS Vt is adjusted to a desired value.

上記の構造により、エンハンスメント型およびデプレッション型のNchMOSとPchMOSが同一基板に形成されたデュアルゲート構造の半導体装置が構成されている。 The structure of the enhancement type and depletion type semiconductor device of a dual-gate structure NchMOS and PchMOS are formed on the same substrate is formed. そして、エンハンスメント型とデプレッション型それぞれのNchMOSを、Pウェル領域10の不純物濃度については同じにしつつ、ゲート電極12の導電型を反転させるだけで形成するようにしている。 Then, the enhancement type and depletion type each NchMOS, so that while the same for the impurity concentration of the P-well region 10 is formed simply by reversing the conductivity type of the gate electrode 12. 同様に、エンハンスメント型とデプレッション型それぞれのPchMOSを、Nウェル領域20の不純物濃度については同じにしつつ、ゲート電極22の導電型を反転させるだけで形成するようにしている。 Similarly, the enhancement type and depletion type each PchMOS, while the same for the impurity concentration of the N-well region 20, so as to form only by reversing the conductivity type of the gate electrode 22.

これについて、図2に示すチャネル濃度(チャネル領域が形成されるウェル領域の表層部の不純物濃度)に対する閾値電圧Vtの関係を参照して説明する。 This will be described with reference to the relationship between the threshold voltage Vt for the channel concentration shown in FIG. 2 (impurity concentration of the surface layer of the well region where a channel region is formed). 図2では、ゲート酸化膜の膜厚を10nm、15nm、20nmの3種類とした場合について、不純物濃度に対する閾値電圧Vtの関係を調べてある。 In Figure 2, 10 nm thickness of the gate oxide film, 15 nm, the case where the three types of 20 nm, are examined the relationship between the threshold voltage Vt with respect to the impurity concentration.

図2に示すように、チャネル領域が形成されるウェル領域の不純物濃度(チャネル濃度)に対する閾値電圧Vtの変化は、チャネル濃度が比較的低いときにはほぼ一定値で推移し、チャネル濃度が高くなると指数関数的に大きくなる。 As shown in FIG. 2, the change in threshold voltage Vt with respect to the impurity concentration of the well region where a channel region is formed (channel concentration), when the channel density is relatively low and remained almost constant value, the channel concentration is higher index the functional increases. すなわち、ゲート酸化膜の膜厚に関係なく、チャネル濃度が1×10 13 cm -3 〜1×10 15 cm -3程度まではほぼ閾値電圧Vtが一定で、チャネル濃度が1×10 16 cm -3以上になると急激に閾値電圧Vが大きくなる。 That is, regardless of the thickness of the gate oxide film, at approximately the threshold voltage Vt is constant channel concentration to about 1 × 10 13 cm -3 ~1 × 10 15 cm -3, the channel concentration of 1 × 10 16 cm - It becomes 3 or more rapidly the threshold voltage V increases.

そして、ゲート電極の導電型が第1導電型で、ウェル領域の導電型が第2導電型の場合には、チャネル濃度が1×10 16 cm -3近傍まで閾値電圧Vtが負値となり、デプレッション特性となる。 Then, a conductive type first conductivity type of the gate electrode, in the case of the conductivity type of the well region and the second conductivity type, a channel density threshold voltage Vt to the vicinity 1 × 10 16 cm -3 becomes a negative value, the depletion the characteristic. ところが、それを超えると閾値電圧Vtが正値となりエンハンスメント特性になる。 However, the threshold voltage Vt is the enhancement characteristics becomes a positive value exceeds it. 具体的には、ゲート酸化膜の膜厚が10nmだとチャネル濃度が2×10 16 cm -3までは閾値電圧Vtが負値となってデプレッション特性となり、チャネル濃度がその濃度を超えると閾値電圧Vtが正値となってエンハンスメント特性となる。 Specifically, the gate channel density thickness that it 10nm of oxide film is a depletion characteristics become the threshold voltage Vt is a negative value up to 2 × 10 16 cm -3, the threshold voltage when the channel concentration exceeds the concentration Vt is the enhancement characteristics become a positive value. また、ゲート酸化膜の膜厚が15nmだとチャネル濃度が1×10 16 cm -3までは閾値電圧Vtが負値となってデプレッション特性となり、チャネル濃度がその濃度を超えると閾値電圧Vtが正値となってエンハンスメント特性となる。 Further, the film thickness of the gate oxide film is that it is 15nm until the channel concentration of 1 × 10 16 cm -3 become depletion characteristics threshold voltage Vt becomes a negative value, the threshold voltage Vt is positive when the channel concentration exceeds its concentration the enhancement characteristics is a value. そして、ゲート酸化膜の膜厚が20nmだとチャネル濃度が8×10 15 cm -3までは閾値電圧Vtが負値となってデプレッション特性となり、チャネル濃度がその濃度を超えると閾値電圧Vtが正値となってエンハンスメント特性となる。 Then, the film thickness of the gate oxide film is that it is 20nm until the channel concentration of 8 × 10 15 cm -3 become depletion characteristics threshold voltage Vt becomes a negative value, the threshold voltage Vt is positive when the channel concentration exceeds its concentration the enhancement characteristics is a value.

一方、ゲート電極の導電型が第2導電型で、ウェル領域の導電型が第2導電型の場合には、ゲート酸化膜の膜厚がいずれの場合であっても、チャネル濃度にかかわらず閾値電圧Vtが正値となり、エンハンスメント特性となる。 On the other hand, in the conductivity type of the gate electrode and the second conductivity type, when the conductivity type of the well region of the second conductivity type, even if the thickness of the gate oxide film is one, regardless of the channel density threshold voltage Vt becomes a positive value, the enhancement characteristics.

したがって、ウェル領域の導電型が同じ第2導電型で、かつ、チャネル濃度が同じであったとしても、不純物濃度によっては、ゲート電極の導電型(極性)を逆にするだけでデプレッション特性とエンハンスメント特性の両方を得ることができる。 Thus, a conductive type well region have the same second conductivity type, and also as a channel density are the same, the impurity concentration, depletion characteristics and enhancement simply conductivity type of the gate electrode (polarity) in the opposite it can be obtained both properties. そして、本実施形態では、ゲート酸化膜11、21を例えば10〜20nmの膜厚で構成すると共に各ウェル領域10、20の表面濃度を1×10 16 cm -3としている。 Then, in this embodiment, it is 1 × 10 16 cm -3 and a surface concentration of each well region 10 and 20 as well as constitutes a gate oxide film 11 and 21 for example a thickness of: 10 to 20 nm. さらに、NchMOSについては、第1のNchMOSのゲート電極12をP型ドープにしつつ、第2のNchMOSのゲート電極12をN型ドープとしている。 Furthermore, for the NchMOS, while the gate electrode 12 of the first NchMOS the P-type doped, and a gate electrode 12 of the second NchMOS the N-type doping. また、PchMOSについては、第1のPchMOSのゲート電極22をN型ドープにしつつ、第2のPchMOSのゲート電極22をP型ドープとしている。 As for the PchMOS, while the gate electrode 22 of the first PchMOS the N-type doped, and a gate electrode 22 of the second PchMOS a P-type doping.

このように、NchMOSについて、同じチャネル濃度のP型ウェル領域10としつつ、ゲート電極12の導電型を逆にしており、PchMOSについても、同じチャネル濃度のN型ウェル領域20としつつ、ゲート電極22の導電型を逆にしている。 Thus, the NchMOS, while the P-type well region 10 of the same channel concentration, and the conductivity type of the gate electrode 12 in the opposite, for the PchMOS, while the N-type well region 20 of the same channel concentration, the gate electrode 22 has a conductivity type reversed. これにより、NchMOSとPchMOSそれぞれについて、ゲート電極12、22の導電型を逆にしただけで、デプレッション特性とエンハンスメント特性の両方のMOSFETを構成できる。 Thus, for each NchMOS and PchMOS, only the conductivity type of the gate electrodes 12 and 22 in the reverse can be configured both MOSFET depletion characteristics and enhancement characteristics.

次に、上記のように構成される本実施形態の半導体装置の製造方法について、図3(a)〜(f)に示す製造工程中の断面図を参照して説明する。 Next, a method of manufacturing the semiconductor device of the present embodiment constructed as mentioned above will be described with reference to cross-sectional views in the manufacturing process shown in FIG. 3 (a) ~ (f).

〔図3(a)に示す工程〕 [Step shown in FIG. 3 (a)]
まず、シリコン基板1を用意する。 First, a silicon substrate 1. このとき用意するシリコン基板1の導電型については限定されず、N型、P型いずれであっても良いし、i型であっても構わない。 Not limited for the conductivity type of the silicon substrate 1 to be prepared at this time, N-type, may be either P-type, but may be i-type. そして、トレンチ形成工程や絶縁膜の埋め込み工程および絶縁膜の平坦化工程などのSTI工程を行うことで、シリコン基板1の上層部に素子分離部2を形成する。 Then, through the STI process, such planarization process of embedding process and an insulating film of a trench forming step and the insulating film to form an element isolation portion 2 in the upper layer portion of the silicon substrate 1. その後、第1、第2のNchMOS形成予定領域にPウェル領域10を形成すると共に、第1、第2のPchMOS形成予定領域にNウェル領域20を形成する。 Then, first, to form a P-well region 10 to the second NchMOS formation region to form an N-well region 20 in the first, second PchMOS formation region.

具体的には、Pウェル領域10の形成予定領域以外をマスクで覆った状態でのP型不純物のイオン注入や、Nウェル領域20の形成予定領域以外をマスクで覆った状態でのN型不純物のイオン注入を順に行うことで、Pウェル領域10やNウェル領域20を形成する。 Specifically, N-type impurity in a state of covering the ion implantation and the P-type impurity in a state of covering the non-formation region of the P-well region 10 in the mask, the non-forming region of the N-well region 20 in the mask by performing ion implantation in order to form a P-well region 10 and N-well region 20.

その後、熱酸化などによってPウェル領域10やNウェル領域20の表面に酸化膜を形成したのち、この上にPoly−Si層を成膜し、Poly−Si層および酸化膜をパターニングすることで、ゲート電極12、22およびゲート酸化膜11、21を形成する。 Then, after forming an oxide film on the surface of the P-well region 10 and N-well region 20 by thermal oxidation, thereby forming a Poly-Si layer thereon, by patterning the Poly-Si layer and the oxide film, forming the gate electrodes 12 and 22 and the gate oxide film 11 and 21. このとき使用するPoly−Si層については、ノンドープもしくは不純物濃度が1×10 18 cm -3未満のものとしている。 For Poly-Si layer to be used this time, a non-doped or impurity concentration is assumed less than 1 × 10 18 cm -3.

〔図3(b)に示す工程〕 [Step shown in FIG. 3 (b)]
PchMOS形成予定領域をマスクしつつ、ゲート電極12をマスクとしてN型不純物をイオン注入することで電界緩和層14a、15aを形成する。 While masking the PchMOS forming region, the electric field relaxation layer 14a by the N-type impurity using the gate electrode 12 as a mask to ion implantation to form the 15a. また、NchMOS形成予定領域をマスクしつつ、ゲート電極22をマスクとしてP型不純物をイオン注入することで電界緩和層24a、25aを形成する。 Further, while masking the NchMOS forming region, a P-type impurity to form the electric field relaxation layer 24a, 25a by the ion implantation of the gate electrode 22 as a mask.

〔図3(c)に示す工程〕 [Step shown in FIG. 3 (c)]
CVD法などによって酸化膜を成膜したのち、酸化膜をエッチングしてゲート電極12、22の側壁にのみ残すことで側壁酸化膜13、23を形成する。 After forming an oxide film by the CVD method to form a sidewall oxide films 13, 23 by leaving only the side walls of the gate electrodes 12 and 22 of the oxide film is etched.

〔図3(d)に示す工程〕 [Step shown in FIG. 3 (d)]
表面全面にレジスト30を配置したのち、メタルマスクなどを用いてレジスト30を所望パターンに露光する。 After placing the resist 30 on the entire surface, the resist 30 is exposed in a desired pattern by using a metal mask. 具体的には、N +型ソース領域14やN +型ドレイン領域15の形成予定領域、第2のNchMOSのゲート電極12および第1のPchMOSのゲート電極22の表面が露出し、残る部分を覆うレジストパターンとしている。 Specifically, N + -type source region 14 and N + -type drain region 15 formation region of the surface is exposed in the second NchMOS gate electrode 12 and the first gate electrode 22 of the PchMOS, covering the remaining portion and a resist pattern. そして、このようなパターンとされたレジスト30をマスクとしてN型不純物をイオン注入する。 Then, the N-type impurity is ion-implanted resist 30 having this pattern as a mask. これにより、N +型ソース領域14やN +型ドレイン領域15を形成すると共に、第2のNchMOSのゲート電極12および第1のPchMOSのゲート電極22をN型ドープとする。 Accordingly, N + to form a source region 14 and N + -type drain region 15, a gate electrode 22 of the second gate electrode 12 and the first NchMOS the PchMOS and N-type doped. この後、レジスト30を除去する。 Thereafter, the resist 30 is removed.

〔図3(e)に示す工程〕 [Step shown in FIG. 3 (e)]
表面全面にレジスト31を配置したのち、メタルマスクなどを用いてレジスト31を所望パターンに露光する。 After placing the resist 31 on the entire surface, the resist 31 is exposed in a desired pattern by using a metal mask. 具体的には、P +型ソース領域24やP +型ドレイン領域25の形成予定領域、第1のNchMOSのゲート電極12および第2のPchMOSのゲート電極22の表面が露出し、残る部分を覆うレジストパターンとしている。 Specifically, the P + type source region 24 and P + -type drain region 25 formation region of the surface is exposed in the first NchMOS gate electrode 12 and the second gate electrode 22 of the PchMOS, covering the remaining portion and a resist pattern. そして、このようなパターンとされたレジスト31をマスクとしてP型不純物をイオン注入する。 Then, a P-type impurity is ion-implanted resist 31 having this pattern as a mask. これにより、P +型ソース領域24やP +型ドレイン領域25を形成すると共に、第1のNchMOSのゲート電極12および第2のPchMOSのゲート電極22をP型ドープとする。 Thus, P + to form a source region 24 and P + -type drain region 25, a gate electrode 22 of the first gate electrode 12 of the NchMOS and second PchMOS a P-type doping. この後、レジスト31を除去する。 Thereafter, the resist is removed 31.

〔図3(f)に示す工程〕 [Step shown in FIG. 3 (f)]
熱処理を行うことで、注入された不純物を熱拡散させる。 By performing the heat treatment, the implanted impurities are thermally diffused. これにより、N +型ソース領域14やN +型ドレイン領域15、P +型ソース領域24やP +型ドレイン領域25、各電界緩和層14a、15a、24a、15aおよび各ゲート電極12、22内の不純物が拡散し、図1に示す構造が完成する。 Accordingly, N + -type source region 14 and N + -type drain region 15, P + -type source region 24 and P + -type drain region 25, the field relaxation layer 14a, 15a, 24a, 15a and the respective gate electrodes 12 and 22 impurity is diffused, the structure shown in FIG. 1 is completed.

この後の工程については図示しないが、層間絶縁膜の形成工程、コンタクトホールの形成工程、金属材料の成膜工程および金属材料のパターニングによるゲート配線およびソース電極やドレイン電極の形成工程等を周知の手法により行う。 Not shown for the subsequent steps, but interlayer step of forming the insulating film, the step of forming the contact hole, the film forming process and the metal material of the metal material is patterned by a gate wiring and a source electrode and a drain electrode formation step or the like of the known carried out by the technique. これにより、各ゲート電極12、22がN型ドープもしくはP型ドープとされることで閾値電圧Vtが調整された、エンハンスメント型とデプレッション型のNchMOSおよびPchMOSを備えたデュアルゲート構造の半導体装置が完成する。 Thus, the threshold voltage Vt by the gate electrodes 12 and 22 are N-type doped or P-type doped is adjusted, enhancement type and depletion type semiconductor device of a dual-gate structure with NchMOS and PchMOS of finished to.

以上説明したように、本実施形態では、NchMOSについて、同じチャネル濃度のP型ウェル領域10としつつ、ゲート電極12の導電型を逆にしている。 As described above, in the present embodiment, the NchMOS, while the P-type well region 10 of the same channel concentration, and the conductivity type of the gate electrode 12 is reversed. また、PchMOSについても、同じチャネル濃度のN型ウェル領域20としつつ、ゲート電極22の導電型を逆にしている。 As for the PchMOS, while the N-type well region 20 of the same channel concentration, and the conductivity type of the gate electrode 22 is reversed. これにより、NchMOSとPchMOSそれぞれについて、ゲート電極12、22の導電型を逆にしただけで、デプレッション特性とエンハンスメント特性の両方のMOSFETを構成できる。 Thus, for each NchMOS and PchMOS, only the conductivity type of the gate electrodes 12 and 22 in the reverse can be configured both MOSFET depletion characteristics and enhancement characteristics.

また、このような構造の半導体装置では、P型ウェル領域10やN型ウェル領域20の不純物濃度を低濃度で構成しているが、図2からも判るように、チャネル濃度が低いほどゲート酸化膜11、21の膜厚変化に対する閾値電圧Vtの変化が小さくなる。 In the semiconductor device having such a structure, although the impurity concentration of the P-type well region 10 and N-type well region 20 is comprised of low density, as can be seen from Figure 2, as the channel density is low gate oxide change in the threshold voltage Vt with respect to the thickness change of the films 11 and 21 is reduced. このため、ゲート酸化膜11、21の膜厚バラツキが生じたとしても、それによる閾値電圧Vtのバラツキを抑制でき、閾値電圧Vtのペア性を向上させることが可能となる。 Therefore, even if the film thickness variation of the gate oxide film 11 and 21 has occurred, it due can suppress the variation of the threshold voltage Vt, it is possible to improve the pairs of threshold voltage Vt.

そして、このような構造の半導体装置について、第1、第2のNchMOSのチャネル濃度が同じであるし、第1、第2のPchMOSのチャネル濃度も同じであるため、閾値電圧Vtを調整するためのイオン注入工程などを行う必要がない。 Then, the semiconductor device having such a structure, first, to the channel concentration of the second NchMOS are the same, since the first, channel concentration of the second PchMOS is the same, to adjust the threshold voltage Vt there is no need for such an ion implantation process.

また、第1、第2のNchMOSのゲート電極12の導電型を逆にするために、第1のNchMOSのゲート電極12についてはP型不純物のイオン注入、第2のNchMOSのゲート電極12についてはN型不純物のイオン注入が必要になる。 The first, to the conductivity type of the second gate electrode 12 of the NchMOS Conversely, the gate electrode 12 of the first NchMOS ion implantation of P-type impurity, for the gate electrode 12 of the second NchMOS is ion implantation of N-type impurities is required. しかしながら、これら各イオン注入を、それぞれ、P +型ソース領域24やP +型ドレイン領域25を形成するためのP型不純物のイオン注入や、N +型ソース領域14やN +型ドレイン領域15を形成するためのN型不純物のイオン注入と同時に行っている。 However, each of these ion implantation, respectively, ion implantation and the P-type impurity for forming a P + -type source region 24 and P + -type drain region 25, an N + -type source region 14 and N + -type drain region 15 It is performed simultaneously with the ion implantation of the N-type impurity for forming. したがって、第1、第2のNchMOSのゲート電極12の導電型を逆にするためのイオン注入工程を単独の工程として追加しなくても済み、製造工程の簡略化を図ることが可能となる。 Therefore, first, has no requirement to add a second conductivity type of the gate electrode 12 of the NchMOS ion implantation process for the reverse as a single step, it is possible to simplify the manufacturing process.

同様に、第1、第2のPchMOSのゲート電極22の導電型を逆にするために、第1のPchMOSのゲート電極22についてはN型不純物のイオン注入、第2のPchMOSのゲート電極22についてはP型不純物のイオン注入が必要になる。 Similarly, to the first conductivity type of the gate electrode 22 of the second PchMOS Conversely, the gate electrode 22 of the first PchMOS ion implantation of the N-type impurity, for the gate electrode 22 of the second PchMOS It will require ion implantation of P-type impurities. しかしながら、これら各イオン注入を、それぞれ、N +型ソース領域14やN +型ドレイン領域15を形成するためのN型不純物のイオン注入や、P +型ソース領域24やP +型ドレイン領域25を形成するためのP型不純物のイオン注入と同時に行っている。 However, each of these ion implantation, respectively, ion implantation or the N-type impurity for forming the N + -type source region 14 and N + -type drain region 15, a P + -type source region 24 and P + -type drain region 25 It is performed simultaneously with the ion implantation of P-type impurity for forming. したがって、第1、第2のPchMOSのゲート電極22の導電型を逆にするためのイオン注入工程を単独の工程として追加しなくても済み、製造工程の簡略化を図ることが可能となる。 Therefore, first, has no requirement to add an ion implantation process for reversing the conductivity type of the gate electrode 22 of the second PchMOS as the sole step, it is possible to simplify the manufacturing process.

このような半導体装置の具体的な適用例としては、図4に示す回路構成を挙げることができる。 Specific applications of such a semiconductor device can include a circuit configuration shown in FIG. この回路は、MOSFETを使用したアナログ回路である。 This circuit is an analog circuit using a MOSFET. 図4に示すように、定電流部40にディプレッション型のMOSFETを適用し、定電流部40への電流供給をMOSFETで構成されるカレントミラー部41を介して行っている。 As shown in FIG. 4, applying the depletion-mode MOSFET to the constant current portion 40, are performed the current supply to the constant current portion 40 via the current mirror unit 41 consists of MOSFET. 図5に示すように、ディプレッション型のMOSFETは、抵抗と比較して電源変動に対する電流バラツキを小さくできる。 As shown in FIG. 5, a depletion-type MOSFET, as compared to the resistance can reduce the current variation with respect to power supply variations. このため、定電流部40に対して適用すると好ましい。 Therefore, it is preferable to apply to the constant current portion 40. また、カレントミラー部41は、閾値電圧Vtの精度良いペア比が必要であり、高精度に閾値電圧Vtを設定できるエンハンスメント型のMOSFETであるのが好ましい。 Also, the current mirror portion 41, it is necessary to precise pair ratio threshold voltage Vt, is preferably an enhancement-type MOSFET capable of setting the threshold voltage Vt with high accuracy.

したがって、定電流部40を構成するMOSFETについては、第2のNchMOSもしくは第2のPchMOSを適用するのが好ましい。 Thus, for MOSFET constituting the constant current portion 40, it is preferable to apply the second NchMOS or second PchMOS. また、カレントミラー部41を構成するMOSFETについては、第1のNchMOSもしくは第1のPchMOSを適用するのが好ましい。 Further, the MOSFET constituting the current mirror portion 41 is preferably applied first NchMOS or first PchMOS.

なお、図4の回路図では、定電流部40をNchMOS、カレントミラー部41をPchMOSとした場合を例に挙げているが、導電型を変更しても良い。 In the circuit diagram of FIG. 4, the constant current portion 40 NchMOS, although an example in which the current mirror portion 41 and PchMOS, may change the conductivity type. また、図4では、カレントミラー部41を構成する第1のPchMOS、定電流部40を構成する第2のNchMOSしか図示していないが、実際には回路の色々な部分でMOSFETが適用されている。 Further, in FIG. 4, the first PchMOS constituting the current mirror portion 41, although not only the second NchMOS constituting the constant current portion 40 shown, actually is applied MOSFET in various parts of the circuit there. これら各MOSFETのうち、閾値電圧Vtの高精度な制御が要求されるエンハンスメント型のMOSFETについては第1のNchMOSや第1のPchMOSを適用すると好ましい。 Of these the MOSFET, the enhancement type MOSFET that precise control of the threshold voltage Vt is required preferable to apply the first NchMOS and first PchMOS. また、回路に備えられる各MOSFETのうち、閾値電圧Vtの精度が比較的要求されないMOSFETについては、素子寸法減のために、第3のNchMOSや第3のPchMOSを適用すると好ましい。 Also, among the MOSFET provided in the circuit, the MOSFET in which the accuracy of the threshold voltage Vt is not relatively required, for a decrease of element dimensions, applying the third NchMOS and third PchMOS preferred. さらに、回路に備えられる各MOSFETのうち、閾値電圧Vtの高精度な制御が要求されるディプレッション型のMOSFETについては第2のNchMOSや第2のPchMOSを適用すると好ましい。 Furthermore, among the MOSFET provided in the circuit, the depletion-mode MOSFET having a high-precision control of the threshold voltage Vt is required when applying the second NchMOS and second PchMOS preferred.

(第2実施形態) (Second Embodiment)
本発明の第2実施形態について説明する。 A description of a second embodiment of the present invention. 本実施形態は、第1実施形態に対してパンチスルーストッパ層を備えた構造としたものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。 This embodiment, which has a structure having a punch-through stopper layer to the first embodiment, since the other elements are the same as the first embodiment will be described only portions different from the first embodiment .

上記第1実施形態で説明したように、P型ウェル領域10やN型ウェル領域20の不純物濃度を低濃度で構成することで、ゲート酸化膜11、21の膜厚バラツキやチャネル濃度そのもののバラツキが生じたとしても、それによる閾値電圧Vtのバラツキを抑制できる。 As described in the first embodiment, by forming the impurity concentration of the P-type well region 10 and N-type well region 20 at a low concentration, variation in the film thickness variations and the channel density itself of the gate oxide film 11 and 21 even occurs, it can suppress variations in it due to the threshold voltage Vt. このため、閾値電圧Vtのペア性を向上させることが可能となる。 Therefore, it is possible to improve the pairs of threshold voltage Vt. しかしながら、P型ウェル領域10やN型ウェル領域20の不純物濃度を低濃度で構成すると、サブシュレッショルド領域におけるリーク電流(以下、オフリーク電流という)も増加することが懸念される。 However, when the impurity concentration of the P-type well region 10 and N-type well region 20 composed of a low concentration, the leakage current (hereinafter, referred to as off-leakage current) in the sub-shred Scholl de region is also a concern that increased.

したがって、本実施形態では、図6に示すように、P型ウェル領域10やN型ウェル領域20に対して、それぞれP型のパンチスルーストッパ層10aとN型のパンチスルーストッパ層20aを備えるようにしている。 Therefore, in the present embodiment, as shown in FIG. 6, with respect to P-type well region 10 and N-type well region 20, as with the P-type punch-through stopper layer 10a and the N-type punch-through stopper layer 20a, respectively I have to. 具体的には、第1、第2のNchMOSおよび第1、第2のPchMOSに備えられたP型ウェル領域10やN型ウェル領域20内において、各ソース領域14、24や各ドレイン領域15、25の下方に、パンチスルーストッパ層10a、20aを備えている。 Specifically, first, second NchMOS and the first, second in a provided P-type well region 10 and N-type well region 20 in PchMOS, the source regions 14 and 24 and the drain region 15, below 25, a punch-through stopper layer 10a, a 20a. 例えば、パンチスルーストッパ層10a、20aの最大濃度が各ウェル領域10、20の表面濃度よりも高濃度となるようにすることで、オフリーク電流の発生やショートチャネル効果を抑制することが可能となる。 For example, when the punch-through stopper layer 10a, the maximum concentration of 20a made to be a higher concentration than the surface concentration of the well region 10 and 20, it is possible to suppress the generation and the short channel effect of the off-leak current .

具体的に、パンチスルーストッパ層10a、20aに必要な不純物濃度としては、下記の数式1に示すように、ゲート長Lg、つまりソース−ドレイン間の長さが、ソース−ドレイン間に伸びる空乏層の幅Wよりも大きくなるという関係を満たす濃度にすれば良い。 Specifically, the punch-through stopper layer 10a, an impurity concentration required to 20a, as shown in Equation 1 below, the gate length Lg, that is the source - the depletion layer extending between the drain - the length of the drain, source it may be a concentration that satisfies the relationship of greater than a width W.

ただし、数式1中において、ε Sは半導体の誘電率、V biは内部電位(ビルトインポテンシャル)、Vccは電源電圧を示している。 However, in numerical expression 1, epsilon S is the dielectric constant of the semiconductor, V bi is the internal potential (built-in potential), Vcc indicates a power supply voltage. また、N Aはソースおよびドレイン領域の底部でのウェル領域の不純物濃度を示している。 Further, N A denotes an impurity concentration of the well region at the bottom of the source and drain regions. さらに、数式1における内部電位V biは、数式2で表される。 Further, the internal potential V bi in Equation 1 is expressed by Equation 2. ただし、数式2中において、kはボルツマン定数、Tは半導体装置の温度、qは素電荷、N Dはソースおよびドレイン領域の底部での不純物濃度、n iは真性キャリア密度を示している。 However, the numerical expression 2, k is the Boltzmann constant, T is the temperature of the semiconductor device, q is the elementary charge, the N D impurity concentration at the bottom of the source and drain regions, n i denotes the intrinsic carrier density.

このように、数式1に示される関係を満たすようにパンチスルーストッパ層10a、20aの不純物濃度を設定することで、オフリーク電流の増加を抑制することが可能となる。 Thus, by setting the punch-through stopper layer 10a, the impurity concentration of 20a so as to satisfy the relationship shown in Equation 1, it becomes possible to suppress an increase in off-leak current. 例えば、各ソース領域14、24および各ドレイン領域15、25とパンチスルーストッパ層10a、20aとの境界部での各パンチスルーストッパ層10a、20aの濃度とオフリーク電流との関係を調べたところ、図7に示す結果が得られた。 For example, was investigated the source regions 14, 24 and each of the drain regions 15 and 25 and the punch-through stopper layer 10a, the punch-through stopper layer 10a at the boundary between the 20a, the relationship between 20a concentration and off-leakage current, the results shown in Figure 7 were obtained. ここでは、一例として、ゲート長Lgが1.6μm、温度Tが175℃、ドレイン電圧Vdが5.0V、ゲート電圧およびソース電圧が0Vの場合のオフリーク電流についてシミュレーションにより調べた。 Here, as an example, the gate length Lg is examined 1.6 [mu] m, the temperature T is 175 ° C., the drain voltage Vd is 5.0V, the gate voltage and the source voltage by simulation for the off-leak current when the 0V. この結果から分かるように、パンチスルーストッパ層10a、20aの不純物濃度が濃くなるほどオフリーク電流が低減され、1×10 16 cm -3以上であると、オフリーク電流をほぼ一定となるまで低減できていた。 As can be seen from the results, the punch-through stopper layer 10a, the higher the impurity concentration of 20a darker off-leakage current is reduced, if it is 1 × 10 16 cm -3 or more, was able reduce the off-leakage current until almost constant .

このように、P型ウェル領域10やN型ウェル領域20の不純物濃度を低濃度にしたとしても、P型ウェル領域10やN型ウェル領域20に対してパンチスルーストッパ層10a、20aを備えることで、オフリーク電流を低減できる。 Thus, even if the impurity concentration of the P-type well region 10 and N-type well region 20 lightly, comprise a punch-through stopper layer 10a, a 20a against P-type well region 10 and N-type well region 20 in, it is possible to reduce the off-leakage current.

(第3実施形態) (Third Embodiment)
本発明の第3実施形態について説明する。 A description of a third embodiment of the present invention. 本実施形態は、第1実施形態に対して半導体装置の製造方法を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。 This embodiment is a modification of the method of manufacturing the semiconductor device with respect to the first embodiment, since the other elements are the same as the first embodiment, description will be given only of a portion different from the first embodiment.

以下、図8(a)〜(g)を参照して、本実施形態にかかる半導体装置の製造方法について説明する。 Referring to FIG. 8 (a) ~ (g), a method for manufacturing a semiconductor device according to this embodiment.

〔図8(a)に示す工程〕 [Step shown in FIG. 8 (a)]
上記第1実施形態で説明した図3(a)に示した工程の一部と同様の工程を行う。 Do some similar process of the process shown in FIG. 3 described in the first embodiment (a). すなわち、シリコン基板1を用意する工程と、素子分離部2を形成する工程と、第1、第2のNchMOS形成予定領域にPウェル領域10を形成すると共に、第1、第2のPchMOS形成予定領域にNウェル領域20を形成する工程を行う。 In other words, preparing a silicon substrate 1, forming an element isolation portion 2, first, to form a P-well region 10 to the second NchMOS forming region, first, second PchMOS to be formed a step of forming an N-well region 20 to the region.

〔図8(b)に示す工程〕 [Step shown in FIG. 8 (b)]
熱酸化などによってPウェル領域10やNウェル領域20の表面に酸化膜50を形成したのち、この上にPoly−Si層51を成膜する。 After forming the oxide film 50 on the surface of the P-well region 10 and N-well region 20 by thermal oxidation, depositing a Poly-Si layer 51 thereon. このとき使用するPoly−Si層51については、ノンドープもしくは不純物濃度が1×10 18 cm -3未満のものとしている。 For Poly-Si layer 51 to be used this time, a non-doped or impurity concentration is assumed less than 1 × 10 18 cm -3. そして、表面全面にレジスト52を配置したのち、メタルマスクなどを用いてレジスト52を所望パターンに露光する。 Then, after placing a resist 52 on the entire surface, the resist 52 is exposed in a desired pattern by using a metal mask. 具体的には、第1のNchMOS形成領域および第2のPchMOS形成領域を覆いつつ、第1のPchMOS形成領域および第2のNchMOS形成領域を露出させるレジストパターンとしてレジスト52を配置している。 Specifically, while covering the first NchMOS forming region and the second PchMOS forming region, and the resist 52 as a resist pattern for exposing the first PchMOS forming region and the second NchMOS forming region disposed. この後、レジスト52をマスクとしてN型不純物(例えばリン(P))をイオン注入する。 Thereafter, N-type impurity using the resist 52 as a mask (for example, phosphorus (P)) is ion-implanted. これにより、Poly−Si層51のうち第1のPchMOSのゲート電極22および第2のNchMOSのゲート電極12となる部分をN型ドープとする。 Thus, a first portion serving as the gate electrode 12 of the gate electrode 22 and the second NchMOS of PchMOS of Poly-Si layer 51 and N-type doped. この後、レジスト52を除去する。 Thereafter, the resist is removed 52.

〔図8(c)に示す工程〕 [Step shown in FIG. 8 (c)]
再び、表面全面にレジスト53を配置したのち、メタルマスクなどを用いてレジスト53を所望パターンに露光する。 Again, after placing a resist 53 on the entire surface, the resist 53 is exposed in a desired pattern by using a metal mask. 具体的には、第1のNchMOS形成領域および第2のPchMOS形成領域を露出させつつ、第1のPchMOS形成領域および第2のNchMOS形成領域を覆うレジストパターンとしてレジスト53を配置している。 Specifically, while exposing the first NchMOS forming region and the second PchMOS forming region, and the resist 53 as a resist pattern covering the first PchMOS forming region and the second NchMOS forming region disposed. この後、レジスト53をマスクとしてP型不純物(例えばボロン(B))をイオン注入する。 Thereafter, P-type impurities using the resist 53 as a mask (for example, boron (B)) is ion-implanted. これにより、Poly−Si層51のうち第1のNchMOSのゲート電極12および第2のPchMOSのゲート電極22となる部分をP型ドープとする。 Thus, a first portion serving as the gate electrode 22 of the gate electrode 12 and the second PchMOS of NchMOS of Poly-Si layer 51 and P-type doping. この後、レジスト53を除去する。 Thereafter, the resist is removed 53.

〔図8(d)に示す工程〕 [Step shown in FIG. 8 (d)]
所望のエッチングマスクを用いてPoly−Si層51および酸化膜50をパターニングすることで、第1、第2のNchMOSのゲート電極12や第1、第2のPchMOSの22およびゲート酸化膜11、21を形成する。 By patterning the Poly-Si layer 51 and the oxide film 50 with a desired etching mask, first, the gate electrode 12 and the first second NchMOS, the second PchMOS 22 and the gate oxide film 11 and 21 to form.

〔図8(e)に示す工程〕 [Step shown in FIG. 8 (e)]
PchMOS形成予定領域をマスクしつつ、ゲート電極12をマスクとしてN型不純物をイオン注入することで電界緩和層14a、15aを形成する。 While masking the PchMOS forming region, the electric field relaxation layer 14a by the N-type impurity using the gate electrode 12 as a mask to ion implantation to form the 15a. また、NchMOS形成予定領域をマスクしつつ、ゲート電極22をマスクとしてP型不純物をイオン注入することで電界緩和層24a、25aを形成する。 Further, while masking the NchMOS forming region, a P-type impurity to form the electric field relaxation layer 24a, 25a by the ion implantation of the gate electrode 22 as a mask.

〔図8(f)に示す工程〕 [Step shown in FIG. 8 (f)]
CVD法などによって酸化膜を成膜したのち、酸化膜をエッチングしてゲート電極12、22の側壁にのみ残すことで側壁酸化膜13、23を形成する。 After forming an oxide film by the CVD method to form a sidewall oxide films 13, 23 by leaving only the side walls of the gate electrodes 12 and 22 of the oxide film is etched.

〔図8(g)に示す工程〕 [Step shown in FIG. 8 (g)]
表面全面にレジスト54を配置したのち、メタルマスクなどを用いてレジスト54を所望パターンに露光する。 After placing the entire surface to resist 54, the resist 54 is exposed in a desired pattern by using a metal mask. 具体的には、N +型ソース領域14やN +型ドレイン領域15の形成予定領域、第2のNchMOSのゲート電極12の表面が露出し、残る部分を覆うレジストパターンとしている。 Specifically, N + -type source region 14 and N + -type drain region 15 formation region of exposed surface of the second gate electrode 12 of the NchMOS, and a resist pattern covering the remainder. そして、このようなパターンとされたレジスト54をマスクとしてN型不純物(例えば砒素(As))をイオン注入する。 Then, the N-type impurity resist 54 having this pattern as a mask (for example, arsenic (As)) is ion-implanted. これにより、N +型ソース領域14やN +型ドレイン領域15を形成すると共に、第2のNchMOSのゲート電極12を更にN型ドープとする。 Thus, to form the N + -type source region 14 and N + -type drain region 15, further the N-type doping of the gate electrode 12 of the second NchMOS. この後、レジスト54を除去する。 Thereafter, the resist is removed 54.

なお、ここでは第1のNchMOSのゲート電極12の端部についてはレジスト54を配置していない状態にしているため、この領域にN型不純物がドープされることになる。 Since here that the state not for the end of the gate electrode 12 of the first NchMOS arranged resist 54, so that the N-type impurity is doped in this region. このような形態とされていても良いし、ゲート電極12を全域覆うようにしても良い。 Such may be in the form, the gate electrode 12 may be covered throughout.

〔図8(h)に示す工程〕 [Step shown in FIG. 8 (h)]
表面全面にレジスト55を配置したのち、メタルマスクなどを用いてレジスト55を所望パターンに露光する。 After placing the entire surface to resist 55 to expose the resist 55 by using a metal mask in a desired pattern. 具体的には、P +型ソース領域24やP +型ドレイン領域25の形成予定領域および第2のPchMOSのゲート電極22の表面が露出し、残る部分を覆うレジストパターンとしている。 Specifically, the surface is exposed in the P + -type source region 24 and P + -type formation planned drain region 25 region and the second PchMOS gate electrode 22, and a resist pattern covering the remainder. そして、このようなパターンとされたレジスト55をマスクとしてP型不純物をイオン注入する。 Then, a P-type impurity is ion-implanted resist 55 having this pattern as a mask. これにより、P +型ソース領域24やP +型ドレイン領域25を形成すると共に、第2のPchMOSのゲート電極22を更にP型ドープとする。 Thus, to form a P + -type source region 24 and P + -type drain region 25, further a P-type doping of the gate electrode 22 of the second PchMOS. この後、レジスト55を除去する。 Thereafter, the resist is removed 55.

なお、ここでは第1のPchMOSのゲート電極22の端部についてはレジスト55を配置していない状態にしているため、この領域がN型不純物がドープされることになる。 Since here that the state not arranged resist 55 for the ends of the gate electrode 22 of the first PchMOS, so that this region is N-type impurity is doped. このような形態とされていても良いし、ゲート電極22を全域覆うようにしても良い。 Such may be in the form, the gate electrode 22 may be covered throughout.

さらに、熱処理を行うことで、注入された不純物を熱拡散させる。 Further, by performing the heat treatment, the implanted impurities are thermally diffused. これにより、N +型ソース領域14やN +型ドレイン領域15、P +型ソース領域24やP +型ドレイン領域25、各電界緩和層14a、15a、24a、15aおよび各ゲート電極12、22内の不純物が拡散し、図1に示す構造が完成する。 Accordingly, N + -type source region 14 and N + -type drain region 15, P + -type source region 24 and P + -type drain region 25, the field relaxation layer 14a, 15a, 24a, 15a and the respective gate electrodes 12 and 22 impurity is diffused, the structure shown in FIG. 1 is completed.

このように、Poly−Si層51をパターニングする前に、予めN型不純物やP型不純物をドープしておき、その後、Poly−Si層51をパターニングして、各ゲート電極12、22を形成しても良い。 Thus, before patterning the Poly-Si layer 51, previously doped with previously N-type impurity and P-type impurities, then, by patterning the Poly-Si layer 51, to form the gate electrodes 12 and 22 and it may be. このようにしても、低濃度のPウェル領域10やNウェル領域20に対して閾値調整用のイオン注入を行ったり、濃度調整を行う必要がないため、製造工程の簡略化を図ることは可能である。 Even in this case, or by ion implantation for threshold adjustment to low concentrations of P-well region 10 and N-well region 20, it is not necessary to perform the density adjustment, possible to simplify the manufacturing process it is.

(他の実施形態) (Other embodiments)
(1)上記各実施形態において、ゲート電極12、22の全域をP型もしくはN型ドープする必要はない。 (1) In the above embodiments, it is not necessary to P-type or N-type doping the entire area of ​​the gate electrodes 12 and 22. すなわち、ゲート電極12、22のうち各ソース領域14、24や各ドレイン領域15、25側の端部の少なくとも一方においてP型もしくはN型ドープが為されていなくても良い。 That may not be P-type or N-type doped is made in at least one end of each source region 14 and 24 and each of the drain regions 15 and 25 side of the gate electrodes 12 and 22.

さらに、そのP型もしくはN型ドープが為されていないゲート電極12、22の端部に、第3実施形態で説明したように、極性が逆の導電型のドープが行われるようにしても良い。 Further, the end portions of the gate electrodes 12 and 22 that are not made its P-type or N-type doped, as described in the third embodiment, the polarity may also be opposite conductivity type doping is carried out . 例えば、上記第1実施形態では、第1のPchMOSのゲート電極22にN型ドープする工程をN +型ソース領域14およびN +型ドレイン領域15へのN型不純物のイオン注入と同時に行った。 For example, in the first embodiment, the step of N-type doped simultaneously with ion implantation of the N-type impurities into the N + -type source region 14 and the N + -type drain region 15 to the gate electrode 22 of the first PchMOS. そして、このときに第1のNchMOSのゲート電極12が全域レジスト30で覆われるようにした。 Then, the gate electrode 12 of the first NchMOS has to be covered with the entire resist 30 at this time. 同様に、第1のNchMOSのゲート電極12にP型ドープする工程をP +型ソース領域24およびP +型ドレイン領域25へのP型不純物のイオン注入と同時に行った。 Similarly, it was carried out the step of P-type doping in the gate electrode 12 of the first NchMOS simultaneously with the ion implantation of P-type impurity into the P + -type source region 24 and P + -type drain region 25. そして、このときに第1のNchMOSのゲート電極22が全域レジスト31で覆われるようにした。 Then, the first gate electrode 22 of the NchMOS has to be covered with the entire resist 31 at this time. これに対して、第1のPchMOSのエーと電極22をN型ドープする工程の際に、第1のNchMOSのゲート電極12の少なくとも一方の端部がレジスト30から露出するようにしてN型ドープされるようにする。 In contrast, the er and electrode 22 of the first PchMOS during the step of N-type doping, as at least one end of the gate electrode 12 of the first NchMOS is exposed from the resist 30 N-type doped is is so. また、第1のNchMOSのゲート電極12をP型ドープする工程の際に、第1のPchMOSのゲート電極22の少なくとも一方の端部がレジスト31から露出するようにしてP型ドープされるようにする。 Further, the gate electrode 12 of the first NchMOS during the step of P-type doped, so that at least one end of the gate electrode 22 of the first PchMOS is P-type doped so as to be exposed from the resist 31 to. これにより、第1のNchMOSおよび第1のPchMOSのゲート電極12、22は、中央部と両端部とで不純物濃度もしくは導電型の極性が異なる構造となるようにできる。 Thus, the gate electrodes 12 and 22 of the first NchMOS and first PchMOS can be as polar impurity concentration or conductivity type between the central portion and the both end portions becomes different structures.

また、第2のNchMOSおよび第2のPchMOSのゲート電極12、22についても同様の手法を適用できる。 Also it is applied the same approach applies to the gate electrodes 12 and 22 of the second NchMOS and second PchMOS. これにより、第2のNchMOSおよび第2のPchMOSのゲート電極12、22は、中央部と両端部とで不純物濃度もしくは導電型の極性が異なる構造となるようにできる。 Thus, the gate electrodes 12 and 22 of the second NchMOS and second PchMOS can be as polar impurity concentration or conductivity type between the central portion and the both end portions becomes different structures.

(2)上記各実施形態において、電界緩和層14a、15aの形成工程や電界緩和層24a、25aの形成工程の順番はいずれが先であっても良い。 (2) In the above embodiments, the electric field relaxation layer 14a, 15a of the forming process and the electric field relaxation layer 24a, the order of 25a forming process eventually may be first. また、N +型ソース領域14やN +型ドレイン領域15の形成工程とP +型ソース領域24やP +型ドレイン領域25の形成工程の順番についても、いずれが先であっても良い。 As for the order of the N + type source region 14 and N + -type step of forming the drain region 15 and the P + -type source region 24 and P + -type drain region 25 of the forming process, both may be first.

(3)上記各実施形態では、ゲート絶縁膜としてゲート酸化膜11、21を例に挙げたが、窒化膜など他の絶縁膜であっても良い。 (3) In the above embodiments, the gate oxide film 11 and 21 as a gate insulating film as an example, may be other insulating film such as a nitride film. その場合、厳密にはMOS(Metal Oxide Sillicon)構造ではなくMIS(Metal Insulator Sillicon)構造となるが、一般的にMOS素子として扱われているため、本明細書で記載したMOSFETにはMIS構造のものも含まれることとする。 In this case, strictly, MOS (Metal Oxide Sillicon) becomes a MIS (Metal Insulator Sillicon) structure instead of a structure, which is generally treated as a MOS device, the MOSFET described herein the MIS structure also to be included ones. また、側壁絶縁膜として側壁酸化膜13、23を例に挙げたが、これについても他の絶縁膜で構成しても良いし、側壁絶縁膜の無い構造であっても良い。 Although an example of the side wall oxide films 13 and 23 as a sidewall insulating film, also may be constituted by another insulating film for which may be a structure without the sidewall insulating films.

(4)上記各実施形態では、第1導電型をN型、第2導電型をP型として、NchMOSが第1導電型チャネルのMOSFET、PchMOSが第2導電型チャネルのMOSFETとなる場合を想定しているが、第1導電型をP型、第2導電型をN型としても良い。 (4) In the above embodiments, the first conductivity type is N-type, the second conductivity type is P-type, assuming that NchMOS the MOSFET of the first conductivity type channel, the PchMOS a second conductivity type channel MOSFET Although it is to the first conductivity type is P-type, may be a second conductivity type is N-type.

また、半導体基板に対して、第1導電型ウェル領域に相当するN型ウェル領域10と第2導電型ウェル領域に相当するP型ウェル領域20を形成するようにしている。 Also, the semiconductor substrate, followed by forming a P-type well region 20 and the N-type well region 10 corresponding to the first conductivity type well region corresponding to the second conductivity-type well region. しかしながらが、半導体基板を所定濃度の第1導電型もしくは第2導電型とすることで、半導体基板によって第1導電型ウェル領域と第2導電型ウェル領域のいずれかを構成しても良い。 However but by the semiconductor substrate and the first conductivity type or second conductivity type having a predetermined concentration, it may be constructed of any of a first conductivity type well region and the second conductivity-type well region by a semiconductor substrate.

ただし、N型ウェル領域10やP型ウェル領域20の表層部をより低濃度で形成するためには、イオン注入による逆極性への打ち返しによって、N型ウェル領域10やP型ウェル領域20を形成するのが好ましい。 However, in order to form at lower concentrations of the surface layer portion of the N-type well region 10 and P-type well region 20, the Uchikaeshi in the opposite polarity due to ion implantation, forming a N-type well region 10 and P-type well region 20 it is preferable to.

例えば、シリコン基板1をN型とし、P型不純物をドープすることでP型ウェル領域20を形成する場合に、打ち返しによるP型不純物の濃度とシリコン基板1のN型不純物濃度および打ち返し後のキャリア濃度との関係は、図9のようになる。 For example, the silicon substrate 1 is N-type, after the case of forming a P-type well region 20 by doping a P-type impurity, N-type impurity concentration and the concentration of the silicon substrate 1 of P-type impurities by Uchikaeshi and Uchikaeshi carrier relationship between the concentration is as shown in FIG. 打ち返したP型不純物がシリコン基板1内に元々存在していたN型不純物と相殺されるため、相殺されずに実際にキャリアとして働くP型不純物濃度は、打ち返しによるP型不純物濃度とシリコン基板1内に存在していたN型不純物の濃度との差分となる。 Since Uchikaeshi P-type impurities are offset with N-type impurities originally present in the silicon substrate 1, P-type impurity concentration which acts actually as a carrier without being canceled out, P-type impurity concentration by Uchikaeshi the silicon substrate 1 the difference between the concentration of N-type impurities were present within. そして、打ち返したときのP型不純物濃度はシリコン基板1のうちの深さDepthが浅い位置の方が深い位置よりも薄くなることから、シリコン基板1のうちの表層部において、P型不純物濃度をより低く急峻に変化させることが可能となる。 Then, since the P-type impurity concentration is made thinner than a deep position towards the depth Depth shallow position of the silicon substrate 1 when the Uchikaeshi, the surface layer portion of the silicon substrate 1, a P-type impurity concentration it is possible to vary sharply lower. したがって、N型ウェル領域10やP型ウェル領域20の表層部をより低濃度で形成することが可能となる。 Therefore, it is possible to form at a lower concentration of the surface layer portion of the N-type well region 10 and P-type well region 20.

1 シリコン基板 2 素子分離部 10、20 ウェル領域 11、21 ゲート酸化膜 12、22 ゲート電極 13、23 側壁酸化膜 14、24 ソース領域 15、25 ドレイン領域 14a、15a、24a、25a 電界緩和層 30、31 レジスト(第1、第2レジスト) 1 silicon substrate 2 isolation region 10, 20-well region 11, 21 a gate oxide film 12, 22 a gate electrode 13, 23 side wall oxide films 14 and 24 source regions 15 and 25 drain regions 14a, 15a, 24a, 25a field relaxation layer 30 , 31 resist (first, second resist)
40 定電流部 41 カレントミラー部 40 the constant current portion 41 current mirror unit

Claims (3)

  1. 半導体基板(1)と、 A semiconductor substrate (1),
    前記半導体基板に備えられた第1導電型ウェル領域(20)と第2導電型ウェル領域(10)と、 The first conductivity type well region provided in the semiconductor substrate (20) and the second conductivity-type well region (10),
    前記第1導電型ウェル領域および前記第2導電型ウェル領域の表面に形成されたゲート絶縁膜(11、21)と、 The first conductivity type well region and the second conductivity type formed in the surface of the well region a gate insulating film and (11, 21),
    前記第2導電型ウェル領域の上の前記ゲート絶縁膜の上に形成され、ポリシリコン層に対して不純物がドープされることで構成された第1導電型チャネルのMOSFET用の第1ゲート電極(12)と、 Wherein on the second conductivity-type well region is formed on the gate insulating film, a first gate electrode for the MOSFET of the first conductivity type channel impurity with respect to the polysilicon layer is constituted by doped ( and 12),
    前記第1導電型ウェル領域の上の前記ゲート絶縁膜の上に形成され、ポリシリコン層に対して不純物がドープされることで構成された第2導電型チャネルのMOSFET用の第2ゲート電極(22)と、 Wherein formed on the gate insulating film on the first conductivity-type well region, a second gate electrode for the MOSFET of the second conductivity type channel impurity with respect to the polysilicon layer is constituted by doped ( and 22),
    前記第1ゲート電極の両側において、前記第2導電型ウェル領域の表層部に形成された第1導電型のソース領域(14)およびドレイン領域(15)と、 In both sides of the first gate electrode, and the first conductivity type source region formed in the surface layer of the second conductivity type well region (14) and drain region (15),
    前記第2ゲート電極の両側において、前記第1導電型ウェル領域の表層部に形成された第2導電型のソース領域(24)およびドレイン領域(25)と、を有し、 In both sides of the second gate electrode has a second conductivity type source region (24) and drain region (25), which is formed in the surface layer of the first conductivity type well region,
    前記第2導電型ウェル領域と前記第1ゲート電極および前記第1導電型のソース領域およびドレイン領域により前記第1導電型チャネルのMOSFETが構成されていると共に、前記第1導電型ウェル領域と前記第2ゲート電極および前記第2導電型のソース領域およびドレイン領域により前記第2導電型チャネルのMOSFETが構成されており、 Together with the second conductivity-type well region and the first gate electrode and the first conductivity type of the first conductivity type channel MOSFET the source and drain regions of is configured, the said first conductivity type well region the second conductivity type channel MOSFET is a source region and a drain region of the second gate electrode and the second conductivity type is constituted,
    前記第1導電型チャネルのMOSFETは、前記第2導電型ウェル領域の不純物濃度が同じで、前記第1ゲート電極の導電型が第2導電型とされたエンハンスメント型のMOSFETおよび前記第1ゲート電極の導電型が第1導電型とされたデプレッション型のMOSFETを有して構成され、 Said first conductivity type channel MOSFET, the impurity concentration of the second conductivity type well region is the same, the conductivity type of the first gate electrode MOSFET and the first gate electrode of the are enhancement-type and the second conductivity type conductivity type is formed with a depression type MOSFET which is a first conductivity type,
    前記第2導電型チャネルのMOSFETは、前記第1導電型ウェル領域の不純物濃度が同じで、前記第2ゲート電極の導電型が第1導電型とされたエンハンスメント型のMOSFETおよび前記第2ゲート電極の導電型が第2導電型とされたデプレッション型のMOSFETを有して構成され、 The second conductivity type channel of the MOSFET, the impurity concentration of the first conductivity type well region is the same, the second conductivity type of the gate electrode of the enhancement type is the first conductivity type MOSFET and the second gate electrode conductivity type is formed with a depression type MOSFET which is a second conductivity type,
    前記第1導電型ウェル領域のうち前記第2導電型のソース領域およびドレイン領域の下方に備えられた第1導電型のパンチスルーストッパ層(20a)と、 The first conductive type punch-through stopper layer provided below the source and drain regions of the second conductivity type of the first conductivity type well region and (20a),
    前記第2導電型ウェル領域のうち前記第1導電型のソース領域およびドレイン領域の下方に備えられた第2導電型のパンチスルーストッパ層(10a)と、を有し、 Has a second conductivity type punch-through stopper layer provided below the source and drain regions of the first conductivity type (10a) of said second conductivity type well region,
    前記第1導電型のパンチスルーストッパ層と前記第2導電型のパンチスルーストッパ層の不純物濃度が1×10 16 cm -3以上であり、 The impurity concentration of the first conductivity type punch-through stopper layer and the second conductive type punch-through stopper layer is not less than 1 × 10 16 cm -3,
    前記第1導電型ウェル領域および前記第2導電型ウェル領域のうちチャネル領域が形成される表層部の不純物濃度が1×10 16 cm -3以下であって、 The impurity concentration of the surface portion of the channel region is formed of the first conductivity type well region and the second conductivity type well region is a 1 × 10 16 cm -3 or less,
    ペアとなるトランジスタとして前記エンハンスメント型のMOSFETが適用され、定電流部(40)のトランジスタとして前記デプレッション型のMOSFETが適用されていることを特徴とするデュアルゲート構造の半導体装置。 The enhancement type MOSFET as the transistor pair is applied, a semiconductor device having a dual gate structure, wherein the depletion type MOSFET is applied as a transistor in a constant current section (40).
  2. 前記ゲート絶縁膜の膜厚は20nm以下であることを特徴とする請求項1に記載のデュアルゲート構造の半導体装置。 The semiconductor device having a dual gate structure of claim 1, wherein the thickness of the gate insulating film is 20nm or less.
  3. 前記ペアとなるトランジスタは、カレントミラー部(41)を構成している請求項1または2に記載のデュアルゲート構造の半導体装置。 Transistors serving as the pair, the semiconductor device of the dual-gate structure according to claim 1 or 2 constitutes a current mirror portion (41).
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