JP2014138161A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】ＭＩＳＦＥＴの特性を向上させる。
【解決手段】支持基板Ｓと、支持基板Ｓ上に形成された絶縁層ＢＯＸと、絶縁層ＢＯＸ上に形成されたシリコン層ＳＲとを有するＳＯＩ基板ＳＵＢに形成されたｎチャネル型ＭＩＳＦＥＴ（ＮＴ）を有する半導体装置を次の構成とする。ゲート電極ＧＥの支持基板Ｓ中に閾値調整用の不純物領域ＶＴＣＲ（ｐ）を設け、シリコン層ＳＲ中に炭素を含有するように構成する。このように、閾値調整用の半導体領域ＶＴＣＲ（ｐ）により閾値を調整することができる。さらに、炭素を含有するシリコン層ＳＲ（Ｃ）を設けることで、絶縁層ＢＯＸを超えて、シリコン層ＳＲにまで閾値調整用の半導体領域ＶＴＣＲ（ｐ）の不純物が拡散しても、シリコン層ＳＲ中に注入された炭素（Ｃ）により不活性化される。これにより、ＭＩＳＦＥＴの閾値電圧のばらつきなど、トランジスタ特性のばらつきを低減することができる。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関し、例えば、ＳＯＩ基板に配置されたＭＩＳＦＥＴを有する半導体装置およびその製造方法に好適に利用できるものである。
ＬＳＩの低消費電力化や高速化などの高性能化を図るためＳＯＩ（Silicon On Insulator）基板の採用が検討されている。
例えば、下記特許文献１（特開２００７−１０３４９２号公報）には、ＳＯＩ基板（１０）にＬＯＣＯＳ層（１５）を形成し、ＬＯＣＯＳ層（１５）で囲まれた素子領域にｎ型のＳＯＩトランジスタ（１００）を形成する際に、チャネル領域端部（３０）に寄生チャネル防止用のボロン（Ｂ）を導入する工程が開示されている。そして、チャネル領域端部（３０）に、Ｂの拡散を抑制する拡散抑制原子としてフッ素（Ｆ）又は炭素（Ｃ）を導入する工程が開示されている（図２、［００２９］〜［００３３］段落参照）。このように、拡散抑制原子を導入することで、チャネル領域端部（３０）におけるＢの拡散が抑制され、チャネル領域端部（３０）のＢ濃度の低下を抑えることができる。これにより、ｎ型に反転しやすい寄生チャネルの形成を抑制することができるので、リーク電流が低く、高速で動作し、且つ低消費電力特性の半導体装置を提供することができる。
また、下記特許文献２（特開２０１１−１３８８２６号公報）には、構造変化層（１２）を有する基板（１１）が半導体デバイス用基板として開示されている。基板（１１）としては、シリコン基板、ガリウム・砒素化合物半導体基板などを挙げることができ、構造変化層（１２）は、シリコン基板（１１）の厚み方向一表面から、導電型領域を形成することがないイオンが注入されることによって形成される（［００３４］〜［００３９］段落参照）。また、シリコン基板（１１）のイオン注入面から１〜２μｍの深さの領域内に形成された結晶性絶縁層（２１）と、シリコン基板（１１）のイオン注入面から５〜５０μｍの深さの領域内に形成された構造変化層（１２）を有するＳＯＩ基板が開示されている（［００６８］〜［００７２］段落参照）。
また、下記特許文献３（特開２０００−３１４８１号公報）には、チャネル不純物としてボロンと炭素が両方ドープされている場合、不純物の活性化率が半分から十分の一に下がってしまうことが指摘されている。そこで、炭素ドープ層を、シリコン基板表面から離間した位置に設け、不純物の不活性化を招くことがなく、しきい値ずれや寄生抵抗の増加といった問題を回避したＭＯＳＦＥＴが開示されている。
また、下記特許文献４（特開２００８−８５２５３号公報）には、過度増速拡散により、ＳＯＩ層におけるゲート絶縁膜との界面付近に局所的に不純物が効率的に移動した結果、完全空乏型ＳＯＩ層のチャネル領域の表面側の不純物濃度が、埋め込み絶縁膜側に比べて高濃度となったＭＯＳ−ＦＥＴが開示されている。また、下記特許文献５（特開２００１−１１０７４０号公報）には、ＳｉやＧｅをイオン注入して、半導体基板の表面近傍にシリコンが高密度の格子間シリコン高濃度層を形成することが開示されている。また、下記特許文献６（特開２００１−１５６２９１号公報）には、チャネル不純物が存在する状態でフッ素を導入してもフッ素の増速拡散を有効に防止し、かつ、チャネル領域にＳｉ−Ｆ結合を高効率で形成する技術が開示されている。すなわち、フッ素のイオン注入によって生じた格子間シリコン原子を第一の熱処理によって消滅させた後、第二の熱処理によってチャネル領域にフッ素を移動させてＳｉ−Ｆ結合を高効率で形成することが開示されている。
なお、本欄において、（括弧）内は、各特許文献に記載の符号を示す。
特開２００７−１０３４９２号公報 特開２０１１−１３８８２６号公報 特開２０００−３１４８１号公報 特開２００８−８５２５３号公報 特開２００１−１１０７４０号公報 特開２００１−１５６２９１号公報
本発明者らは、ＳＯＩ基板に配置されたＭＩＳＦＥＴを有する半導体装置の性能の向上を検討している。
そこで、ＳＯＩ基板のＢＯＸ層より下層の領域に不純物を導入して閾値の制御性を良好にした半導体装置について検討したところ、半導体装置の総合的な特性の向上のためには、更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体層とを有する基板に形成された電界効果トランジスタを有する。そして、電界効果トランジスタのゲート電極の下部において、半導体層および絶縁層を介して半導体基板中に配置された半導体領域を有し、半導体層に炭素を含有する。
本願において開示される一実施の形態に示される半導体装置の製造方法は、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体層とを有する基板の半導体基板中に、ｎ型不純物またはｐ型不純物をイオン注入することにより、半導体領域を形成する工程と、半導体層中に、炭素をイオン注入する工程とを有する。
本願において開示される一実施の形態に示される半導体装置は、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体層とを有する基板に形成された電界効果トランジスタを有する。そして、電界効果トランジスタのゲート電極の下部において、半導体層および絶縁層を介して半導体基板中に配置された半導体領域を有し、半導体基板に格子間原子を含有する。
本願において開示される一実施の形態に示される半導体装置の製造方法は、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体層とを有する基板の半導体基板中に、ｎ型不純物またはｐ型不純物をイオン注入することにより、半導体領域を形成する工程と、半導体基板中に、原子をイオン注入することにより格子間原子を形成する工程とを有する。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、半導体装置の特性を向上させることができる。
実施の形態１の半導体装置の特徴的な構成を示す断面図である。 実施の形態１の半導体装置の他の構成を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。 （Ａ）および（Ｂ）は、閾値調整用の不純物領域の不純物濃度および炭素濃度を示すグラフである。 実施の形態１の半導体装置の他の製造工程を示す断面図である。 実施の形態１の半導体装置の他の製造工程を示す断面図であって、図１７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の他の製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。 実施の形態２の半導体装置の特徴的な構成を示す断面図である。 実施の形態２の半導体装置の他の構成を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２３に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２４に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２５続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２６に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２７に続く製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図２８に続く製造工程を示す断面図である。 （Ａ）および（Ｂ）は、閾値調整用の不純物領域の不純物濃度および格子間シリコンを示すグラフである。 実施の形態１の半導体装置の他の製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
［構造説明］
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図１は、本実施の形態の半導体装置の特徴的な構成を示す断面図である。
図１に示す半導体装置は、ＳＯＩ基板ＳＵＢに形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、電界効果トランジスタ）を有する。ここでは、ＭＩＳＦＥＴとして、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）を例示しているが、ｐチャネル型ＭＩＳＦＥＴとしてもよく、また、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの双方を形成してもよい（図２参照）。
ＳＯＩ基板ＳＵＢは、支持基板（半導体基板ともいう）Ｓと、この支持基板Ｓ上に形成された絶縁層（埋め込み絶縁層ともいう）ＢＯＸと、絶縁層ＢＯＸ上に形成されたシリコン層（半導体層、半導体膜、薄膜半導体膜、薄膜半導体領域ともいう）ＳＲとから構成されている。このシリコン層ＳＲの主表面に、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）が形成されている。
ＳＯＩ基板ＳＵＢの支持基板Ｓは、例えば、シリコン（Ｓｉ）からなる半導体基板である。また、絶縁層ＢＯＸは、例えば、酸化シリコン膜よりなる。また、この絶縁層ＢＯＸ上には、半導体層として、例えば、１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなるシリコン層ＳＲが配置されている。
ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）は、素子分離絶縁膜ＳＴＩで囲まれたシリコン層ＳＲの主表面に形成されている。ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）の形成領域の支持基板Ｓ中にはｐ型ウエル領域ＰＷが形成されている。
このｎチャネル型ＭＩＳＦＥＴ（ＮＴ）は、シリコン層ＳＲ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側のシリコン層ＳＲ中に形成されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ構造のソース、ドレイン領域である。よって、ソース、ドレイン領域は、ゲート電極ＧＥに対して自己整合的に形成されたｎ型の低濃度不純物領域ＮＭと、ゲート電極ＧＥおよびその側壁のサイドウォール膜ＳＷの合成体に対して自己整合的に形成されたｎ型の高濃度不純物領域ＮＰとを有する。ソース、ドレイン領域間、即ち、ゲート電極ＧＥの両側のｎ型の低濃度不純物領域ＮＭ間がチャネル形成領域となる。
ここで、本実施の形態においては、絶縁層ＢＯＸの下部の支持基板Ｓ中に閾値調整用のｐ型の不純物領域ＶＴＣＲ（ｐ）が形成されている。また、本実施の形態においては、シリコン層ＳＲ中に炭素（Ｃ）が含まれている。このため、図１においては、炭素（Ｃ）を含有するシリコン層を“ＳＲ（Ｃ）”と表示してある。
このように、本実施の形態においては、炭素（Ｃ）を含有するシリコン層ＳＲ（Ｃ）の主表面にｎチャネル型ＭＩＳＦＥＴ（ＮＴ）を形成することにより、ＭＩＳＦＥＴの特性を向上させることができる。詳細は、後述する（図１６参照）。
図２は、本実施の形態の半導体装置の他の構成を示す断面図である。図１においては、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）を例示したが、前述したように、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの双方を形成してもよい。
図２に示す半導体装置は、ＳＯＩ基板ＳＵＢに形成されたｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびｐチャネル型ＭＩＳＦＥＴ（ＰＴ）を有する半導体装置である。ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）は、ｎＭＩＳ形成領域ＮＡに形成され、ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）は、ｐＭＩＳ形成領域ＰＡに形成されている。
ＳＯＩ基板ＳＵＢは、支持基板Ｓと、その上部の絶縁層ＢＯＸと、その上部のシリコン層ＳＲとを有する。ｎＭＩＳ形成領域ＮＡおよびｐＭＩＳ形成領域ＰＡは、それぞれ、素子分離絶縁膜ＳＴＩで区画されている。
ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）は、ｎＭＩＳ形成領域ＮＡのシリコン層ＳＲの主表面に形成される。このｎチャネル型ＭＩＳＦＥＴ（ＮＴ）は、シリコン層ＳＲ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側のシリコン層ＳＲ中に形成されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ構造のソース、ドレイン領域である。よって、ソース、ドレイン領域は、ゲート電極ＧＥに対して自己整合的に形成されたｎ型の低濃度不純物領域ＮＭと、ゲート電極ＧＥおよびその側壁のサイドウォール膜ＳＷの合成体に対して自己整合的に形成されたｎ型の高濃度不純物領域ＮＰとを有する。ｎ型の高濃度不純物領域ＮＰは、ｎ型の低濃度不純物領域ＮＭより不純物濃度が高い。ソース、ドレイン領域間、即ち、ゲート電極ＧＥの両側のｎ型の低濃度不純物領域ＮＭ間がチャネル形成領域となる。
なお、本実施の形態においては、ゲート電極ＧＥおよびその側壁のサイドウォール膜ＳＷの合成体の両側のシリコン層ＳＲ上にエピタキシャル層ＥＰが形成され、ｎ型の高濃度不純物領域ＮＰは、ｎ型不純物（例えば燐（Ｐ）や砒素（Ａｓ））を含有するエピタキシャル層ＥＰおよびシリコン層ＳＲよりなる（図１５参照）。この後、エピタキシャル層ＥＰがシリサイド化され、金属シリサイド層ＳＩＬが形成されている。このｎ型の高濃度不純物領域ＮＰを、ｎ型不純物を含有するエピタキシャル層ＥＰのみで構成してもよい。この場合、シリコン層ＳＲには、ｎ型の低濃度不純物領域ＮＭのみが形成される。また、エピタキシャル層ＥＰの表面部のみがシリサイド化され、金属シリサイド層ＳＩＬとなっていてもよい。この場合、金属シリサイド層ＳＩＬの下部にｎ型の高濃度不純物を含有するエピタキシャル層ＥＰが残存する。
また、ｎＭＩＳ形成領域ＮＡの支持基板Ｓ中には、ｎ型半導体領域Ｎｉｓｏおよびｐ型ウエル領域ＰＷが形成されている。ｎ型半導体領域Ｎｉｓｏは、ｐ型ウエル領域ＰＷより深く形成され、ｐ型ウエル領域ＰＷを囲むように形成されている。
ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）は、ｐＭＩＳ形成領域ＰＡのシリコン層ＳＲの主表面に形成される。このｐチャネル型ＭＩＳＦＥＴ（ＰＴ）は、シリコン層ＳＲ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側のシリコン層ＳＲ中に形成されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ構造のソース、ドレイン領域である。よって、ソース、ドレイン領域は、ゲート電極ＧＥに対して自己整合的に形成されたｐ型の低濃度不純物領域ＰＭと、ゲート電極ＧＥおよびその側壁のサイドウォール膜ＳＷの合成体に対して自己整合的に形成されたｐ型の高濃度不純物領域ＰＰとを有する。ソース、ドレイン領域間、即ち、ゲート電極ＧＥの両側のｐ型の低濃度不純物領域ＰＭ間がチャネル形成領域となる。
なお、本実施の形態においては、ｐ型の低濃度不純物領域ＰＭ上にエピタキシャル層ＥＰが形成され（図１４参照）、ｐ型の高濃度不純物領域ＰＰは、ｐ型不純物（例えばホウ素（Ｂ））を含有するエピタキシャル層ＥＰおよびシリコン層ＳＲよりなる（図１５参照）。この後、エピタキシャル層ＥＰがシリサイド化され、金属シリサイド層ＳＩＬが形成されている。このｐ型の高濃度不純物領域ＰＰを、ｐ型不純物を含有するエピタキシャル層ＥＰのみで構成してもよい。この場合、シリコン層ＳＲには、ｐ型の低濃度不純物領域ＰＭのみが形成される。また、エピタキシャル層ＥＰの表面部のみがシリサイド化され、金属シリサイド層ＳＩＬとなっていてもよい。この場合、金属シリサイド層ＳＩＬの下部にｐ型の高濃度不純物を含有するエピタキシャル層ＥＰが残存する。
また、ｐＭＩＳ形成領域ＰＡの支持基板Ｓ中には、ｎ型ウエル領域ＮＷが形成されている。
ここで、本実施の形態においては、ｎＭＩＳ形成領域ＮＡの絶縁層ＢＯＸの下部の支持基板Ｓ中に閾値調整用のｐ型の不純物領域ＶＴＣＲ（ｐ）が形成され、ｐＭＩＳ形成領域ＰＡの絶縁層ＢＯＸの下部の支持基板Ｓ中に閾値調整用のｎ型の不純物領域ＶＴＣＲ（ｎ）が形成されている。また、本実施の形態においては、ｎＭＩＳ形成領域ＮＡおよびｐＭＩＳ形成領域ＰＡのシリコン層ＳＲ中に炭素（Ｃ）が含まれている。このため、図２においては、炭素（Ｃ）を含有するシリコン層を“ＳＲ（Ｃ）”と表示してある。
このように、本実施の形態においては、炭素（Ｃ）を含有するシリコン層ＳＲ（Ｃ）の主表面にｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびｐチャネル型ＭＩＳＦＥＴ（ＰＴ）を形成することにより、これらのＭＩＳＦＥＴの特性を向上させることができる。詳細は、後述する（図１６参照）。
なお、本実施の形態においては、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）の閾値調整用にｐ型不純物領域ＶＴＣＲ（ｐ）を形成したが、ｎ型不純物領域を形成してもよい。また、本実施の形態においては、ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）の閾値調整用にｎ型不純物領域ＶＴＣＲ（ｎ）を形成したが、ｐ型不純物領域を形成してもよい。
［製法説明］
次いで、図面を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成を明確にする。図３〜図１５は、本実施の形態の半導体装置の製造工程を示す断面図である。
図３に示すように、基板として、例えば、ＳＯＩ基板ＳＵＢを準備する。ＳＯＩ基板ＳＵＢは、支持基板（半導体基板ともいう）Ｓと、この支持基板Ｓ上に形成された絶縁層（埋め込み絶縁層ともいう）ＢＯＸと、絶縁層ＢＯＸ上に形成されたシリコン層（半導体層、半導体膜、薄膜半導体膜、薄膜半導体領域ともいう）ＳＲとから構成されている。支持基板Ｓは、例えば、ｐ型の単結晶シリコン基板である。絶縁層ＢＯＸは、例えば膜厚１０〜２０ｎｍ程度の酸化シリコン膜である。シリコン層ＳＲは、例えば、１〜１０Ωｃｍ程度の抵抗を有する膜厚１０〜２０ｎｍ程度の単結晶シリコンからなる。このＳＯＩ基板ＳＵＢは、ｎＭＩＳ形成領域ＮＡおよびｐＭＩＳ形成領域ＰＡを有する。
このＳＯＩ基板ＳＵＢの形成方法に制限はないが、例えば、ＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。シリコン（Ｓｉ）からなる半導体基板の主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に絶縁層ＢＯＸを形成する。この場合、絶縁層ＢＯＸ上に残存するシリコン（Ｓｉ）の薄膜がシリコン層ＳＲとなり、絶縁層ＢＯＸ下の半導体基板が支持基板Ｓとなる。また、貼り合わせ法によりＳＯＩ基板ＳＵＢを形成してもよい。例えば、シリコン（Ｓｉ）からなる第１半導体基板の表面を酸化し、絶縁層ＢＯＸを形成した後、シリコン（Ｓｉ）からなる第２半導体基板を高温下で圧着することにより貼り合わせる。この後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＯＸ上に残存する第２半導体基板の薄膜がシリコン層ＳＲとなり、絶縁層ＢＯＸ下の第１半導体基板が支持基板Ｓとなる。
次いで、図４に示すように、ＳＯＩ基板ＳＵＢのシリコン層ＳＲ中に素子分離絶縁膜ＳＴＩを形成する。この素子分離絶縁膜は、ＳＴＩ（shallow trench isolation）法を用いて形成される。例えば、素子分離絶縁膜ＳＴＩの形成領域のシリコン層ＳＲ、絶縁層ＢＯＸおよび支持基板Ｓの一部をエッチングすることにより素子分離溝を形成する。この素子分離溝は、シリコン層ＳＲおよび絶縁層ＢＯＸを貫通し、支持基板Ｓの途中まで到達する。
次いで、素子分離溝を含むＳＯＩ基板ＳＵＢ上に、素子分離溝を埋め込む程度の膜厚で、絶縁膜として例えば酸化シリコン膜をＣＶＤ法などを用いて堆積する。次いで、素子分離溝以外の酸化シリコン膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法やエッチバック法などを用いて除去する。これにより、素子分離溝内に酸化シリコン膜（絶縁膜）が埋め込まれた素子分離絶縁膜ＳＴＩを形成することができる。この素子分離絶縁膜ＳＴＩは、各素子、ここでは、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびｐチャネル型ＭＩＳＦＥＴ（ＰＴ）間の干渉を防止するために形成される。
次いで、図５に示すように、シリコン層ＳＲ中に不純物イオンを注入することにより、ｎＭＩＳ形成領域ＮＡにｎ型半導体領域Ｎｉｓｏおよびｐ型ウエル領域ＰＷを形成し、さらに、ｐＭＩＳ形成領域ＰＡにｎ型ウエル領域ＮＷを形成する。
例えば、図５に示すように、例えば、犠牲酸化膜（スルー酸化膜ともいう）として、酸化シリコン膜ＳＯＸを、シリコン層ＳＲの表面を熱酸化することにより形成する。次いで、ＳＯＩ基板ＳＵＢ上にフォトレジスト膜（図示せず）を形成し、露光・現像処理を行うことにより、ｎＭＩＳ形成領域ＮＡを開口したフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、ｎ型不純物を支持基板Ｓ中にイオン注入することにより、ｎ型半導体領域Ｎｉｓｏを形成する。このｎ型半導体領域Ｎｉｓｏの底部は、絶縁層ＢＯＸの底部より深く、支持基板Ｓの比較的に深い位置に配置される。
次いで、上記フォトレジスト膜をマスクとして、ｐ型不純物（例えば、ホウ素）を支持基板Ｓ中にイオン注入することにより、ｐ型ウエル領域ＰＷを形成する。このｐ型ウエル領域ＰＷの底部は、ｎ型半導体領域Ｎｉｓｏの底部より浅い位置にあり、このｐ型ウエル領域ＰＷを囲むように、ｎ型半導体領域Ｎｉｓｏが配置される。次いで、アッシング処理などにより、上記フォトレジスト膜を除去する。
次いで、ＳＯＩ基板ＳＵＢ上にフォトレジスト膜（図示せず）を形成し、露光・現像処理を行うことにより、ｐＭＩＳ形成領域ＰＡを開口したフォトレジスト膜（図示せず）を形成する。このフォトレジスト膜をマスクとして、ｎ型不純物を支持基板Ｓ中にイオン注入することにより、ｎ型ウエル領域ＮＷを形成する。次いで、アッシング処理などにより、上記フォトレジスト膜を除去する。
次いで、図６〜図９に示すように、シリコン層ＳＲへの炭素（Ｃ）のイオン注入、ｐ型不純物領域ＶＴＣＲ（ｐ）の形成およびｎ型の不純物領域ＶＴＣＲ（ｎ）の形成を行う。
例えば、図６に示すように、ｎＭＩＳ形成領域ＮＡを開口したフォトレジスト膜ＰＲ１を形成し、このフォトレジスト膜ＰＲ１をマスクとして、絶縁層ＢＯＸの下部の支持基板Ｓ中にｐ型不純物（例えば、ホウ素（Ｂ））をイオン注入する。これにより、閾値調整用のｐ型の不純物領域ＶＴＣＲ（ｐ）を形成する（図７参照）。
次いで、図７に示すように、上記フォトレジスト膜ＰＲ１をマスクとして、シリコン層ＳＲ中に、炭素（Ｃ）をイオン注入する。炭素の注入後のシリコン層ＳＲを“ＳＲ（Ｃ）”で示す（図８参照）。この後、アッシング処理などにより、フォトレジスト膜ＰＲ１を除去する。
次いで、図８に示すように、ｐＭＩＳ形成領域ＰＡを開口したフォトレジスト膜ＰＲ２を形成し、このフォトレジスト膜ＰＲ２をマスクとして、絶縁層ＢＯＸの下部の支持基板Ｓ中にｎ型不純物（例えば、燐（Ｐ））をイオン注入する。これにより、閾値調整用のｎ型の不純物領域ＶＴＣＲ（ｎ）を形成する（図９参照）。
次いで、図９に示すように、上記フォトレジスト膜ＰＲ２をマスクとして、シリコン層ＳＲ中に、炭素（Ｃ）をイオン注入する。炭素の注入後のシリコン層ＳＲを“ＳＲ（Ｃ）”で示す。この後、アッシング処理などにより、フォトレジスト膜ＰＲ２を除去する（図１０参照）。
なお、炭素（Ｃ）のイオン注入を行った後、ｐ型の不純物領域ＶＴＣＲ（ｐ）を形成してもよい。また、炭素（Ｃ）のイオン注入を行った後、ｎ型の不純物領域ＶＴＣＲ（ｎ）を形成してもよい。また、ｎ型半導体領域Ｎｉｓｏ、ｐ型ウエル領域ＰＷおよびｎ型ウエル領域ＮＷを形成するためのフォトレジスト膜を利用して、炭素（Ｃ）のイオン注入、ｐ型の不純物領域ＶＴＣＲ（ｐ）の形成またはｎ型の不純物領域ＶＴＣＲ（ｎ）の形成を行ってもよい。
この後、熱処理を施すことにより、ｎ型の不純物領域ＶＴＣＲ（ｎ）中のｎ型不純物（例えば、燐（Ｐ））や、ｐ型の不純物領域ＶＴＣＲ（ｐ）中のｐ型不純物（例えば、ホウ素（Ｂ））を活性化する。
ここで、上記熱処理により、ｎ型の不純物領域ＶＴＣＲ（ｎ）中のｎ型不純物（例えば、燐（Ｐ））や、ｐ型の不純物領域ＶＴＣＲ（ｐ）中のｐ型不純物（例えば、ホウ素（Ｂ））が、絶縁層ＢＯＸを超えて、シリコン層ＳＲにまで拡散する場合がある。このように、シリコン層ＳＲまで拡散したｎ型不純物やｐ型不純物が存在しても、シリコン層ＳＲ中に注入された炭素（Ｃ）により不活性化（電気的な不活性化ともいう）される。よって、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）のチャネル形成領域となるシリコン層ＳＲが実質的にノンドープに近い状態となり、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）の閾値電圧のばらつきなど、トランジスタ特性のばらつきを低減することができる。
次いで、図１０に示すように、各ＭＩＳＦＥＴ（ＮＴ、ＰＴ）のゲート絶縁膜ＧＩを形成する。例えば、酸化シリコン膜ＳＯＸをエッチングにより除去し、ｎＭＩＳ形成領域ＮＡおよびｐＭＩＳ形成領域ＰＡから露出しているシリコン層ＳＲ（Ｃ）の表面を熱酸化することにより、酸化シリコン膜（熱酸化膜ともいう）よりなるゲート絶縁膜ＧＩを形成する。このゲート絶縁膜ＧＩを、ＣＶＤ法などを用いて酸化シリコン膜を堆積することにより形成してもよい。また、酸化シリコン膜に代えて酸窒化シリコン膜を用いてもよい。また、ゲート絶縁膜ＧＩとして高誘電体膜（ｈｉｇｈ−ｋ膜）を用いてもよい。
次いで、図１１に示すように、ＳＯＩ基板ＳＵＢ上に、ＣＶＤ法などを用いて、導電性膜として、多結晶シリコン膜ＳＦを形成する。次いで、多結晶シリコン膜ＳＦ上に、ＣＶＤ法などを用いて絶縁膜（例えば、窒化シリコン膜）ＩＦを形成する。
次いで、図１２に示すように、ゲート電極ＧＥを形成する。例えば、絶縁膜ＩＦ上にフォトレジスト膜（図示せず）を形成し、露光・現像することによりゲート電極ＧＥの形成領域以外のフォトレジスト膜を除去する。次いで、上記フォトレジスト膜をマスクとして絶縁膜ＩＦをエッチングする。次いで、上記フォトレジスト膜をアッシング処理などにより除去し、絶縁膜ＩＦをマスクとして、多結晶シリコン膜ＳＦをエッチングする。これにより、ｎＭＩＳ形成領域ＮＡおよびｐＭＩＳ形成領域ＰＡにゲート電極ＧＥを形成する。この際、各領域（ＮＡ、ＰＡ）において、ゲート電極ＧＥの両側から露出するゲート絶縁膜ＧＩを除去してもよい。
次いで、図１３〜図１５に示すように、ゲート電極ＧＥの両側のシリコン層ＳＲ等にＬＤＤ構造のソース、ドレイン領域を形成する。
例えば、図１３に示すように、ｎＭＩＳ形成領域ＮＡのゲート電極ＧＥの両側のシリコン層ＳＲに、ｎ型の低濃度不純物領域ＮＭを形成する。このｎ型の低濃度不純物領域ＮＭは、例えば、ｎＭＩＳ形成領域ＮＡを開口したフォトレジスト膜（図示せず）およびゲート電極ＧＥ（上部の絶縁膜ＩＦを含む）をマスクとして、イオン注入法により、ｎ型不純物をシリコン層ＳＲに導入することにより形成する。また、ｐＭＩＳ形成領域ＰＡのゲート電極ＧＥの両側のシリコン層ＳＲに、ｐ型の低濃度不純物領域ＰＭを形成する。このｐ型の低濃度不純物領域ＰＭは、例えば、ｐＭＩＳ形成領域ＰＡを開口したフォトレジスト膜（図示せず）およびゲート電極ＧＥ（上部の絶縁膜ＩＦを含む）をマスクとして、イオン注入法により、ｐ型不純物をシリコン層ＳＲに導入することにより形成する。
次いで、ゲート電極ＧＥの両側の側壁に、サイドウォール膜ＳＷを形成する。例えば、ゲート電極ＧＥ上を含むＳＯＩ基板ＳＵＢ上に、酸化シリコン膜などよりなる絶縁膜をＣＶＤ法で堆積した後、異方性エッチングを施し、ゲート電極ＧＥの側壁に絶縁膜をサイドウォール膜ＳＷとして残存させる。
次いで、図１４に示すように、ゲート電極ＧＥおよびサイドウォール膜ＳＷの合成体の両側から露出したシリコン層ＳＲ、即ち、ｎ型の低濃度不純物領域ＮＭおよびｐ型の低濃度不純物領域ＰＭ上に、エピタキシャル成長法を用いて、エピタキシャル層ＥＰを形成する。
次いで、図１５に示すように、ｎ型の高濃度不純物領域ＮＰおよびｐ型の高濃度不純物領域ＰＰを形成する。
例えば、ｎＭＩＳ形成領域ＮＡを開口したフォトレジスト膜（図示せず）を形成し、ゲート電極ＧＥ（上部の絶縁膜ＩＦを含む）およびサイドウォール膜ＳＷの合成体をマスクとして、イオン注入法により、ｎＭＩＳ形成領域ＮＡにｎ型不純物を導入することによりｎ型の高濃度不純物領域ＮＰを形成する。次いで、ｐＭＩＳ形成領域ＮＡを開口したフォトレジスト膜（図示せず）を形成し、ゲート電極ＧＥ（上部の絶縁膜ＩＦを含む）およびサイドウォール膜ＳＷの合成体をマスクとして、イオン注入法により、ｐＭＩＳ形成領域ＰＡにｐ型不純物を導入することによりｐ型の高濃度不純物領域ＰＰを形成する。
以上の工程により、ｎ型の低濃度不純物領域ＮＭとｎ型の高濃度不純物領域ＮＰとからなるＬＤＤ構造のソース・ドレイン領域を有するｎチャネル型ＭＩＳＦＥＴ（ＮＴ）を形成することができる。また、ｐ型の低濃度不純物領域ＰＭとｐ型の高濃度不純物領域ＰＰとからなるＬＤＤ構造のソース・ドレイン領域を有するｐチャネル型ＭＩＳＦＥＴ（ＰＴ）を形成することができる。
このように、本実施の形態においては、ｎＭＩＳ形成領域ＮＡにおいて、絶縁層ＢＯＸ下の支持基板Ｓにｐ型の不純物領域ＶＴＣＲ（ｐ）を形成することにより、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）の閾値を調整することができる。また、ｐＭＩＳ形成領域ＰＡにおいて、絶縁層ＢＯＸ下の支持基板Ｓにｎ型の不純物領域ＶＴＣＲ（ｎ）を形成することにより、ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）の閾値を調整することができる。
加えて、閾値調整用の不純物領域であるｐ型の不純物領域ＶＴＣＲ（ｐ）およびｎ型の不純物領域ＶＴＣＲ（ｎ）からシリコン層ＳＲへの不純物の拡散が生じても、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）の特性の劣化を低減することができる。
図１６は、閾値調整用の不純物領域ＶＴＣＲの不純物濃度および炭素濃度を示すグラフである。縦軸は、ＳＯＩ基板の深さを示し、横軸は、不純物または炭素の濃度を示す。図１６（Ａ）に示すように、ＳＯＩ基板の下面側から、支持基板Ｓ、絶縁層ＢＯＸおよびシリコン層ＳＲが順次積層された状態において、不純物領域ＶＴＣＲの不純物濃度は、グラフ（ＶＴＣＲ）に示すように、絶縁層ＢＯＸ直下の支持基板Ｓにおいてピークを示している。そして、このピーク位置から絶縁層ＢＯＸおよびシリコン層ＳＲへと、表面側に向かうにしたがってその濃度が低下している。特に、シリコン層ＳＲにおいては、不純物濃度のグラフのテールがかかっており、シリコン層ＳＲまで不純物が拡散していることがわかる。
これに対し、図１６（Ｂ）のグラフに示すように、炭素濃度は、シリコン層ＳＲの厚さのほぼ中間においてピークを示している。よって、図１６（Ｂ）のグラフの灰色領域に示す不純物、即ち、シリコン層ＳＲまで拡散した不純物が、シリコン層ＳＲの炭素によって不活性化される。
よって、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）のチャネル形成領域となるシリコン層ＳＲが実質的にノンドープに近い状態となり、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）の閾値電圧のばらつきなど、トランジスタ特性のばらつきを低減することができる。
なお、上記の実施の形態においては、ｎＭＩＳ形成領域ＮＡまたはｐＭＩＳ形成領域ＰＡにおいて、シリコン層ＳＲへの炭素（Ｃ）のイオン注入を行った後、不純物領域ＶＴＣＲの形成を行ったが、これらの工程を逆にしてもよい。即ち、不純物領域ＶＴＣＲを形成した後に、炭素（Ｃ）のイオン注入を行ってもよい。
また、上記実施の形態においては、ｎＭＩＳ形成領域ＮＡに対し、炭素（Ｃ）のイオン注入やｐ型の不純物領域ＶＴＣＲ（ｐ）の形成を行った後、ｐＭＩＳ形成領域ＰＡに対し、炭素（Ｃ）のイオン注入やｎ型の不純物領域ＶＴＣＲ（ｎ）の形成を行ったが、これらの工程を逆にしてもよい。即ち、ｐＭＩＳ形成領域ＰＡに対する炭素（Ｃ）やｎ型の不純物の注入を行った後、ｎＭＩＳ形成領域ＮＡに対する炭素（Ｃ）やｐ型の不純物の注入を行ってもよい。
また、次に示す工程により、炭素（Ｃ）のイオン注入や不純物領域ＶＴＣＲの形成を行ってもよい。図１７〜図１９は、本実施の形態の半導体装置の他の製造工程を示す断面図である。
まず、支持基板Ｓと、この支持基板Ｓ上に形成された絶縁層ＢＯＸと、絶縁層ＢＯＸ上に形成されたシリコン層ＳＲとから構成されるＳＯＩ基板ＳＵＢを準備する。そして、図３〜図５を参照しながら説明したように、このＳＯＩ基板ＳＵＢに、素子分離絶縁膜ＳＴＩおよび酸化シリコン膜ＳＯＸを形成し、さらに、ｎ型半導体領域Ｎｉｓｏ、ｐ型ウエル領域ＰＷおよびｎ型ウエル領域ＮＷを形成する。
次いで、図１７〜図１９に示すように、シリコン層ＳＲへの炭素（Ｃ）のイオン注入、ｐ型の不純物領域ＶＴＣＲ（ｐ）の形成およびｎ型の不純物領域ＶＴＣＲ（ｎ）の形成を行う。
例えば、図１７に示すように、ｎＭＩＳ形成領域ＮＡを開口したフォトレジスト膜ＰＲ１を形成し、このフォトレジスト膜ＰＲ１をマスクとして、絶縁層ＢＯＸの下部の支持基板Ｓ中にｐ型不純物（例えば、ホウ素（Ｂ））をイオン注入する。これにより、閾値調整用のｐ型の不純物領域ＶＴＣＲ（ｐ）を形成する（図１８参照）。この後、アッシング処理などにより、フォトレジスト膜ＰＲ１を除去する。
次いで、図１８に示すように、ｐＭＩＳ形成領域ＰＡを開口したフォトレジスト膜ＰＲ２を形成し、このフォトレジスト膜ＰＲ２をマスクとして、絶縁層ＢＯＸの下部の支持基板Ｓ中にｎ型不純物（例えば、燐（Ｐ））をイオン注入する。これにより、閾値調整用のｎ型の不純物領域ＶＴＣＲ（ｎ）を形成する（図１９参照）。この後、アッシング処理などにより、フォトレジスト膜ＰＲ２を除去する。
次いで、図１９に示すように、ｎＭＩＳ形成領域ＮＡおよびｐＭＩＳ形成領域ＰＡのシリコン層ＳＲ中に、炭素（Ｃ）をイオン注入する。
この後、熱処理を施すことにより、ｎ型の不純物領域ＶＴＣＲ（ｎ）中のｎ型不純物（例えば、燐（Ｐ））や、ｐ型の不純物領域ＶＴＣＲ（ｐ）中のｐ型不純物（例えば、ホウ素（Ｂ））を活性化する。
この工程においても、上記熱処理により、ｎ型の不純物領域ＶＴＣＲ（ｎ）中のｎ型不純物（例えば、燐（Ｐ））や、ｐ型の不純物領域ＶＴＣＲ（ｐ）中のｐ型不純物（例えば、ホウ素（Ｂ））が、絶縁層ＢＯＸを超えて、シリコン層ＳＲにまで拡散する場合がある。このように、シリコン層ＳＲまで拡散したｎ型不純物やｐ型不純物が存在しても、シリコン層ＳＲ中に注入された炭素（Ｃ）により不活性化される。よって、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）のチャネル形成領域となるシリコン層ＳＲが実質的にノンドープに近い状態となり、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）の閾値電圧のばらつきなど、トランジスタ特性のばらつきを低減することができる。
（実施の形態２）
［構造説明］
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図２０は、本実施の形態の半導体装置の特徴的な構成を示す断面図である。
図２０に示す半導体装置は、ＳＯＩ基板ＳＵＢに形成されたＭＩＳＦＥＴを有する。ここでは、ＭＩＳＦＥＴとして、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）を例示しているが、ｐチャネル型ＭＩＳＦＥＴとしてもよく、また、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの双方を形成してもよい（図２１参照）。
ＳＯＩ基板ＳＵＢは、支持基板（半導体基板ともいう）Ｓと、この支持基板Ｓ上に形成された絶縁層（埋め込み絶縁層ともいう）ＢＯＸと、絶縁層ＢＯＸ上に形成されたシリコン層（半導体層、半導体膜、薄膜半導体膜、薄膜半導体領域ともいう）ＳＲとから構成されている。このシリコン層ＳＲの主表面に、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）が形成されている。
ＳＯＩ基板ＳＵＢの支持基板Ｓは、例えば、Ｓｉ（シリコン）からなる半導体基板である。また、絶縁層ＢＯＸは、例えば、酸化シリコン膜よりなる。また、この絶縁層ＢＯＸ上には、半導体層として、例えば、１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなるシリコン層ＳＲが配置されている。
ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）は、素子分離絶縁膜ＳＴＩで囲まれたシリコン層ＳＲの主表面に形成されている。ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）の形成領域の支持基板Ｓ中にはｐ型ウエル領域ＰＷが形成されている。
このｎチャネル型ＭＩＳＦＥＴ（ＮＴ）は、シリコン層ＳＲ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側のシリコン層ＳＲ中に形成されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ構造のソース、ドレイン領域である。よって、ソース、ドレイン領域は、ゲート電極ＧＥに対して自己整合的に形成されたｎ型の低濃度不純物領域ＮＭと、ゲート電極ＧＥおよびその側壁のサイドウォール膜ＳＷの合成体に対して自己整合的に形成されたｎ型の高濃度不純物領域ＮＰとを有する。ソース、ドレイン領域間、即ち、ゲート電極ＧＥの両側のｎ型の低濃度不純物領域ＮＭ間がチャネル形成領域となる。
ここで、本実施の形態においては、絶縁層ＢＯＸ下の支持基板Ｓ中、ここでは、ｐ型の不純物領域ＶＴＣＲ（ｐ）に格子間Ｓｉ（格子間原子ともいう）ＩＳが含まれている。図２０においては、この格子間Ｓｉ（ＩＳ）を模式的にｘ印として表示してある。
このように、本実施の形態においては、絶縁層ＢＯＸ下のｐ型の不純物領域ＶＴＣＲ（ｐ）中の格子間Ｓｉ（ＩＳ）により、ｐ型不純物の増速拡散が生じ、格子間Ｓｉ（ＩＳ）の近傍において、ｐ型不純物の不純物濃度が高まる。よって、シリコン層ＳＲまでｐ型不純物が拡散することを抑制でき、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）の閾値電圧のばらつきなど、トランジスタ特性のばらつきを低減することができる。詳細は、後述する（図３０参照）。
図２１は、本実施の形態の半導体装置の他の構成を示す断面図である。図２０においては、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）を例示したが、前述したように、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの双方を形成してもよい。
図２１に示す半導体装置は、ＳＯＩ基板ＳＵＢに形成されたｎチャネル型ＭＩＳＦＥＴ（ＮＴ）およびｐチャネル型ＭＩＳＦＥＴ（ＰＴ）を有する半導体装置である。ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）は、ｎＭＩＳ形成領域ＮＡに形成され、ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）は、ｐＭＩＳ形成領域ＰＡに形成されている。
ＳＯＩ基板ＳＵＢは、支持基板Ｓと、その上部の絶縁層ＢＯＸと、その上部のシリコン層ＳＲとを有する。ｎＭＩＳ形成領域ＮＡおよびｐＭＩＳ形成領域ＰＡは、それぞれ、素子分離絶縁膜ＳＴＩで区画されている。
ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）は、ｎＭＩＳ形成領域ＮＡのシリコン層ＳＲの主表面に形成される。このｎチャネル型ＭＩＳＦＥＴ（ＮＴ）は、シリコン層ＳＲ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側のシリコン層ＳＲ中に形成されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ構造のソース、ドレイン領域である。よって、ソース、ドレイン領域は、ゲート電極ＧＥに対して自己整合的に形成されたｎ型の低濃度不純物領域ＮＭと、ゲート電極ＧＥおよびその側壁のサイドウォール膜ＳＷの合成体に対して自己整合的に形成されたｎ型の高濃度不純物領域ＮＰとを有する。ｎ型の高濃度不純物領域ＮＰは、ｎ型の低濃度不純物領域ＮＭより不純物濃度が高い。ソース、ドレイン領域間、即ち、ゲート電極ＧＥの両側のｎ型の低濃度不純物領域ＮＭ間がチャネル形成領域となる。
なお、本実施の形態においては、ｎ型の低濃度不純物領域ＮＭ上にエピタキシャル層ＥＰが形成され、ｎ型の高濃度不純物領域ＮＰは、ｎ型の不純物（例えば燐（Ｐ）や砒素（Ａｓ））を含有するエピタキシャル層ＥＰおよびシリコン層ＳＲよりなる（図２９参照）。この後、エピタキシャル層ＥＰがシリサイド化され、金属シリサイド層ＳＩＬが形成されている。このｎ型の高濃度不純物領域ＮＰを、ｎ型の不純物を含有するエピタキシャル層ＥＰのみで構成してもよい。この場合、シリコン層ＳＲには、ｎ型の低濃度不純物領域ＮＭのみが形成される。また、エピタキシャル層ＥＰの表面部のみがシリサイド化され、金属シリサイド層ＳＩＬとなっていてもよい。この場合、金属シリサイド層ＳＩＬの下部にｎ型の高濃度不純物を含有するエピタキシャル層ＥＰが残存する。
また、ｎＭＩＳ形成領域ＮＡの支持基板Ｓ中には、ｎ型半導体領域Ｎｉｓｏおよびｐ型ウエル領域ＰＷが形成されている。ｎ型半導体領域Ｎｉｓｏは、ｐ型ウエル領域ＰＷより深く形成され、ｐ型ウエル領域ＰＷを囲むように形成されている。
ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）は、ｐＭＩＳ形成領域ＰＡのシリコン層ＳＲの主表面に形成される。このｐチャネル型ＭＩＳＦＥＴ（ＰＴ）は、シリコン層ＳＲ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側のシリコン層ＳＲ中に形成されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ構造のソース、ドレイン領域である。よって、ソース、ドレイン領域は、ゲート電極ＧＥに対して自己整合的に形成されたｐ型の低濃度不純物領域ＰＭと、ゲート電極ＧＥおよびその側壁のサイドウォール膜ＳＷの合成体に対して自己整合的に形成されたｐ型の高濃度不純物領域ＰＰとを有する。ソース、ドレイン領域間、即ち、ゲート電極ＧＥの両側のｐ型の低濃度不純物領域ＰＭ間がチャネル形成領域となる。
なお、本実施の形態においては、ｐ型の低濃度不純物領域ＰＭ上にエピタキシャル層ＥＰが形成され、ｐ型の高濃度不純物領域ＰＰは、ｐ型の不純物（例えばホウ素（Ｂ））を含有するエピタキシャル層ＥＰおよびシリコン層ＳＲよりなる（図２９参照）。この後、エピタキシャル層ＥＰがシリサイド化され、金属シリサイド層ＳＩＬが形成されている。このｐ型の高濃度不純物領域ＰＰを、ｐ型の不純物を含有するエピタキシャル層ＥＰのみで構成してもよい。この場合、シリコン層ＳＲには、ｐ型の低濃度不純物領域ＰＭのみが形成される。また、エピタキシャル層ＥＰの表面部のみがシリサイド化され、金属シリサイド層ＳＩＬとなっていてもよい。この場合、金属シリサイド層ＳＩＬの下部にｐ型の高濃度不純物を含有するエピタキシャル層ＥＰが残存する。
また、ｐＭＩＳ形成領域ＰＡの支持基板Ｓ中には、ｎ型ウエル領域ＮＷが形成されている。
ここで、本実施の形態においては、ｎＭＩＳ形成領域ＮＡおよびｐＭＩＳ形成領域ＰＡの絶縁層ＢＯＸ下の閾値調整用の不純物領域（ＶＴＣＲ（ｐ）、ＶＴＣＲ（ｎ））中の格子間Ｓｉ（ＩＳ）により、ｐ型またはｎ型不純物の増速拡散が生じ、格子間Ｓｉ（ＩＳ）の近傍において、ｐ型またはｎ型不純物の不純物濃度が高まる。よって、シリコン層ＳＲまでｐ型またはｎ型不純物が拡散することを抑制でき、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）の閾値電圧のばらつきなど、トランジスタ特性のばらつきを低減することができる。詳細は、後述する（図３０参照）。
［製法説明］
次いで、図面を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成を明確にする。図２２〜図２９は、本実施の形態の半導体装置の製造工程を示す断面図である。
図２２に示すように、基板として、例えば、ＳＯＩ基板ＳＵＢを準備する。ＳＯＩ基板ＳＵＢは、支持基板（半導体基板ともいう）Ｓと、この支持基板Ｓ上に形成された絶縁層（埋め込み絶縁層ともいう）ＢＯＸと、絶縁層ＢＯＸ上に形成されたシリコン層（半導体層、半導体膜、薄膜半導体膜、薄膜半導体領域ともいう）ＳＲとから構成されている。支持基板Ｓは、例えば、ｐ型の単結晶シリコン基板である。絶縁層ＢＯＸは、例えば膜厚１０〜２０ｎｍ程度の酸化シリコン膜である。シリコン層ＳＲは、例えば、１〜１０Ωｃｍ程度の抵抗を有する膜厚１０〜２０ｎｍ程度の単結晶シリコンからなる。このＳＯＩ基板ＳＵＢは、ｎＭＩＳ形成領域ＮＡおよびｐＭＩＳ形成領域ＰＡを有する。
次いで、実施の形態１と同様に（図３〜図５参照）、ＳＯＩ基板ＳＵＢに、素子分離絶縁膜ＳＴＩおよび酸化シリコン膜ＳＯＸを形成し、さらに、ｎ型半導体領域Ｎｉｓｏ、ｐ型ウエル領域ＰＷおよびｎ型ウエル領域ＮＷを形成する。
次いで、図２２〜図２５に示すように、シリコン層ＳＲへのシリコン（Ｓｉ）のイオン注入、ｐ型の不純物領域ＶＴＣＲ（ｐ）の形成およびｎ型の不純物領域ＶＴＣＲ（ｎ）の形成を行う。
例えば、図２２に示すように、ｎＭＩＳ形成領域ＮＡを開口したフォトレジスト膜ＰＲ１を形成し、このフォトレジスト膜ＰＲ１をマスクとして、絶縁層ＢＯＸの下部の支持基板Ｓ中にｐ型不純物（例えば、ホウ素（Ｂ））をイオン注入する。これにより、閾値調整用のｐ型の不純物領域ＶＴＣＲ（ｐ）を形成する（図２３参照）。
次いで、図２３に示すように、上記フォトレジスト膜ＰＲ１をマスクとして、絶縁層ＢＯＸ下の支持基板Ｓ中に、シリコン（Ｓｉ）をイオン注入する。このシリコン（Ｓｉ）の注入により、絶縁層ＢＯＸ下の支持基板Ｓ中、ここでは、閾値調整用のｐ型の不純物領域ＶＴＣＲ（ｐ）中に格子間Ｓｉ（ＩＳ）が形成される（図２４参照）。この後、アッシング処理などにより、フォトレジスト膜ＰＲ１を除去する。
次いで、図２４に示すように、ｐＭＩＳ形成領域ＰＡを開口したフォトレジスト膜ＰＲ２を形成し、このフォトレジスト膜ＰＲ２をマスクとして、絶縁層ＢＯＸの下部の支持基板Ｓ中にｎ型不純物（例えば、燐（Ｐ））をイオン注入する。これにより、閾値調整用のｎ型の不純物領域ＶＴＣＲ（ｎ）を形成する（図２５参照）。
次いで、図２５に示すように、上記フォトレジスト膜ＰＲ２をマスクとして、絶縁層ＢＯＸ下の支持基板Ｓ中に、シリコン（Ｓｉ）をイオン注入する。このシリコン（Ｓｉ）の注入により、絶縁層ＢＯＸ下の支持基板Ｓ中、ここでは、閾値調整用のｎ型の不純物領域ＶＴＣＲ（ｎ）中に格子間Ｓｉ（ＩＳ）が形成される（図２６参照）。この後、アッシング処理などにより、フォトレジスト膜ＰＲ２を除去する。
なお、シリコン（Ｓｉ）のイオン注入を行った後、ｐ型の不純物領域ＶＴＣＲ（ｐ）を形成してもよい。また、シリコン（Ｓｉ）のイオン注入を行った後、ｎ型の不純物領域ＶＴＣＲ（ｎ）を形成してもよい。また、ｎ型半導体領域Ｎｉｓｏ、ｐ型ウエル領域ＰＷおよびｎ型ウエル領域ＮＷを形成するためのフォトレジスト膜を利用して、シリコン（Ｓｉ）のイオン注入、ｐ型の不純物領域ＶＴＣＲ（ｐ）の形成またはｎ型の不純物領域ＶＴＣＲ（ｎ）の形成を行ってもよい。
この後、図２７に示すように、熱処理（アニール）を施すことにより、ｎ型の不純物領域ＶＴＣＲ（ｎ）中のｎ型不純物（例えば、燐（Ｐ））や、ｐ型の不純物領域ＶＴＣＲ（ｐ）中のｐ型不純物（例えば、ホウ素（Ｂ））を活性化する。
ここで、上記熱処理により、ｎ型の不純物領域ＶＴＣＲ（ｎ）中のｎ型不純物（例えば、燐（Ｐ））や、ｐ型の不純物領域ＶＴＣＲ（ｐ）中のｐ型不純物（例えば、ホウ素（Ｂ））が、増速拡散する。即ち、これらの不純物が、格子間Ｓｉ原子とぺアになり、熱処理（アニール）時にＳｉ−ＢクラスタやＳｉ−Ｐクラスタなどの異常拡散クラスタを生成する。よって、格子間Ｓｉ（ＩＳ）の注入領域の近傍から絶縁層ＢＯＸの底面までの間に、異常拡散により不純物が集まり、不純物濃度が高まる。言い換えれば、シリコン層ＳＲまで拡散しようとするｎ型不純物やｐ型不純物を、格子間Ｓｉ（ＩＳ）の注入領域の近傍から絶縁層ＢＯＸの底面までの間において捕獲することができる。これにより、シリコン層ＳＲへのｎ型不純物やｐ型不純物の拡散を低減でき、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）の閾値電圧のばらつきなど、トランジスタ特性のばらつきを低減することができる。
次いで、各ＭＩＳＦＥＴ（ＮＴ、ＰＴ）のゲート絶縁膜ＧＩを形成する（図２７）。例えば、酸化シリコン膜ＳＯＸをエッチングにより除去し、ｎＭＩＳ形成領域ＮＡおよびｐＭＩＳ形成領域ＰＡから露出しているシリコン層ＳＲ（Ｃ）の表面を熱酸化することにより、酸化シリコン膜（熱酸化膜ともいう）よりなるゲート絶縁膜ＧＩを形成する。このゲート絶縁膜ＧＩを、ＣＶＤ法などを用いて酸化シリコン膜を堆積することにより形成してもよい。また、酸化シリコン膜に代えて酸窒化シリコン膜を用いてもよい。また、ゲート絶縁膜ＧＩとして高誘電体膜（ｈｉｇｈ−ｋ膜）を用いてもよい。
次いで、実施の形態１と同様に、ＳＯＩ基板ＳＵＢ上に、多結晶シリコン膜ＳＦおよび絶縁膜ＩＦを形成し、これらをパターニングすることにより、ゲート電極ＧＥを形成する（図２８参照）。この際、各領域（ＮＡ、ＰＡ）において、ゲート電極ＧＥの両側から露出するゲート絶縁膜ＧＩを除去してもよい。
次いで、実施の形態１と同様に、ゲート電極ＧＥの両側のシリコン層ＳＲ等にＬＤＤ構造のソース、ドレイン領域を形成する。
例えば、図２８に示すように、ｎＭＩＳ形成領域ＮＡのゲート電極ＧＥの両側のシリコン層ＳＲに、ｎ型の低濃度不純物領域ＮＭを形成する。このｎ型の低濃度不純物領域ＮＭは、例えば、ｎＭＩＳ形成領域ＮＡを開口したフォトレジスト膜（図示せず）およびゲート電極ＧＥ（上部の絶縁膜ＩＦを含む）をマスクとして、イオン注入法により、ｎ型不純物をシリコン層ＳＲに導入することにより形成する。また、ｐＭＩＳ形成領域ＰＡのゲート電極ＧＥの両側のシリコン層ＳＲに、ｐ型の低濃度不純物領域ＰＭを形成する。このｐ型の低濃度不純物領域ＰＭは、例えば、ｐＭＩＳ形成領域ＰＡを開口したフォトレジスト膜（図示せず）およびゲート電極ＧＥ（上部の絶縁膜ＩＦを含む）をマスクとして、イオン注入法により、ｐ型不純物をシリコン層ＳＲに導入することにより形成する。
次いで、ゲート電極ＧＥの両側の側壁に、サイドウォール膜ＳＷを形成する。例えば、ゲート電極ＧＥ上を含むＳＯＩ基板ＳＵＢ上に、酸化シリコン膜などよりなる絶縁膜をＣＶＤ法で堆積した後、異方性エッチングを施し、ゲート電極ＧＥの側壁に絶縁膜をサイドウォール膜ＳＷとして残存させる。
次いで、図２９に示すように、ゲート電極ＧＥおよびサイドウォール膜ＳＷの合成体の両側から露出したシリコン層ＳＲ、即ち、ｎ型の低濃度不純物領域ＮＭおよびｐ型の低濃度不純物領域ＰＭ上に、エピタキシャル成長法を用いて、エピタキシャル層ＥＰを形成する。
次いで、ｎＭＩＳ形成領域ＮＡを開口したフォトレジスト膜（図示せず）を形成し、ゲート電極ＧＥ（上部の絶縁膜ＩＦを含む）およびサイドウォール膜ＳＷの合成体をマスクとして、イオン注入法により、ｎＭＩＳ形成領域ＮＡにｎ型不純物を導入することによりｎ型の高濃度不純物領域ＮＰを形成する。次いで、ｐＭＩＳ形成領域ＮＡを開口したフォトレジスト膜（図示せず）を形成し、ゲート電極ＧＥ（上部の絶縁膜ＩＦを含む）およびサイドウォール膜ＳＷの合成体をマスクとして、イオン注入法により、ｐＭＩＳ形成領域ＰＡにｐ型不純物を導入することによりｐ型の高濃度不純物領域ＰＰを形成する。
以上の工程により、ｎ型の低濃度不純物領域ＮＭとｎ型の高濃度不純物領域ＮＰとからなるＬＤＤ構造のソース・ドレイン領域を有するｎチャネル型ＭＩＳＦＥＴ（ＮＴ）を形成することができる。また、ｐ型の低濃度不純物領域ＰＭとｐ型の高濃度不純物領域ＰＰとからなるＬＤＤ構造のソース・ドレイン領域を有するｐチャネル型ＭＩＳＦＥＴ（ＰＴ）を形成することができる。
このように、本実施の形態においては、ｎＭＩＳ形成領域ＮＡにおいて、絶縁層ＢＯＸ下の支持基板Ｓにｐ型の不純物領域ＶＴＣＲ（ｐ）を形成することにより、ｎチャネル型ＭＩＳＦＥＴ（ＮＴ）の閾値を調整することができる。また、ｐＭＩＳ形成領域ＰＡにおいて、絶縁層ＢＯＸ下の支持基板Ｓにｎ型の不純物領域ＶＴＣＲ（ｎ）を形成することにより、ｐチャネル型ＭＩＳＦＥＴ（ＰＴ）の閾値を調整することができる。
加えて、格子間Ｓｉ（ＩＳ）により、閾値調整用の不純物領域であるｐ型の不純物領域ＶＴＣＲ（ｐ）およびｎ型の不純物領域ＶＴＣＲ（ｎ）からシリコン層ＳＲへの不純物の拡散を低減することができる。これによりＭＩＳＦＥＴ（ＮＴ、ＰＴ）の特性の劣化を低減することができる。
図３０は、閾値調整用の不純物領域ＶＴＣＲの不純物濃度および格子間Ｓｉを示すグラフである。縦軸は、ＳＯＩ基板の深さを示し、横軸は、不純物の濃度および格子間Ｓｉを示す。図３０（Ａ）に示すＳＯＩ基板の下面側から、支持基板Ｓ、絶縁層ＢＯＸおよびシリコン層ＳＲが順次積層された状態において、不純物領域ＶＴＣＲの不純物濃度は、イオン注入後においてグラフＶＴＣＲ１で示される。即ち、絶縁層ＢＯＸ直下の支持基板Ｓにおいてピークを示し、この位置から絶縁層ＢＯＸおよびシリコン層ＳＲへと、表面に向かうにしたがってその濃度が低下している。ここでは、シリコン層ＳＲにおいては、不純物濃度のグラフのテールがかからないように、絶縁層ＢＯＸ下のシリコン層の比較的深い位置に、不純物濃度のピークが位置している。このように、イオン注入の注入エネルギーを調整することが好ましい。
そして、図３０（Ｂ）に示すように、絶縁層ＢＯＸ下の支持基板Ｓ中、ここでは、不純物領域ＶＴＣＲの不純物濃度のピーク位置の近傍に格子間Ｓｉ（ＩＳ）を形成している。この場合、イオン注入後のグラフＶＴＣＲ１が、熱処理によりグラフＶＴＣＲ２となる。即ち、異常拡散により不純物濃度が高まり、そのピークが、絶縁層ＢＯＸの底部により近づく。このように、シリコン層ＳＲにおいて、不純物濃度のグラフのテールがかからないように、比較的低濃度で深い位置に不純物を注入（グラフＶＴＣＲ１）しても、格子間Ｓｉによる異常拡散により、絶縁層ＢＯＸ直下の不純物濃度をより高濃度とすることができる。また、格子間Ｓｉ（ＩＳ）の注入領域の近傍から絶縁層ＢＯＸの底面までの間において不純物濃度を高濃度化することで、シリコン層ＳＲへのｎ型不純物やｐ型不純物の拡散を低減でき、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）の閾値電圧のばらつきなど、トランジスタ特性のばらつきを低減することができる。
なお、上記実施の形態においては、格子間原子として、シリコン（Ｓｉ）を注入したが、この他、ゲルマニウム（Ｇｅ）や鉄（Ｆｅ）などを注入してもよい。
また、上記の実施の形態においては、ｎＭＩＳ形成領域ＮＡまたはｐＭＩＳ形成領域ＰＡにおいて、不純物領域ＶＴＣＲの形成を行った後、シリコン層ＳＲへのシリコン（Ｓｉ）のイオン注入を行ったが、これらの工程を逆にしてもよい。即ち、シリコン（Ｓｉ）のイオン注入を行った後、不純物領域ＶＴＣＲを形成してもよい。
また、上記実施の形態においては、ｎＭＩＳ形成領域ＮＡに対し、ｐ型の不純物領域ＶＴＣＲ（ｐ）の形成やシリコン（Ｓｉ）のイオン注入を行った後、ｐＭＩＳ形成領域ＰＡに対し、ｎ型の不純物領域ＶＴＣＲ（ｎ）の形成やシリコン（Ｓｉ）のイオン注入を行ったが、これらの工程を逆にしてもよい。即ち、ｐＭＩＳ形成領域ＰＡに対するＳｉやｎ型の不純物の注入を行った後、ｎＭＩＳ形成領域ＮＡに対するＳｉやｐ型の不純物の注入を行ってもよい。
また、次に示す工程により、シリコン（Ｓｉ）のイオン注入や不純物領域ＶＴＣＲの形成を行ってもよい。図３１は、本実施の形態の半導体装置の他の製造工程を示す断面図である。
まず、支持基板Ｓと、この支持基板Ｓ上に形成された絶縁層ＢＯＸと、絶縁層ＢＯＸ上に形成されたシリコン層ＳＲとから構成されるＳＯＩ基板ＳＵＢを準備する。そして、実施の形態１において、図３〜図５を参照しながら説明したように、このＳＯＩ基板ＳＵＢに、素子分離絶縁膜ＳＴＩおよび酸化シリコン膜ＳＯＸを形成し、さらに、ｎ型半導体領域Ｎｉｓｏ、ｐ型ウエル領域ＰＷおよびｎ型ウエル領域ＮＷを形成する。
次いで、ｎＭＩＳ形成領域ＮＡを開口したフォトレジスト膜（図示せず）をマスクとして、絶縁層ＢＯＸの下部の支持基板Ｓ中にｐ型不純物（例えば、ホウ素（Ｂ））をイオン注入する。これにより、閾値調整用のｐ型の不純物領域ＶＴＣＲ（ｐ）を形成する（図１８参照）。この後、アッシング処理などにより、上記フォトレジスト膜を除去する。
次いで、ｐＭＩＳ形成領域ＰＡを開口したフォトレジスト膜（図示せず）をマスクとして、絶縁層ＢＯＸの下部の支持基板Ｓ中にｎ型不純物（例えば、燐（Ｐ））をイオン注入する。これにより、閾値調整用のｎ型の不純物領域ＶＴＣＲ（ｎ）を形成する（図１９参照）。この後、アッシング処理などにより、上記フォトレジスト膜を除去する。
次いで、図３１に示すように、ｎＭＩＳ形成領域ＮＡおよびｐＭＩＳ形成領域ＰＡの支持基板Ｓ（ここでは、ｐ型の不純物領域ＶＴＣＲ（ｐ）およびｎ型の不純物領域ＶＴＣＲ（ｎ））中に、シリコン（Ｓｉ）をイオン注入し、格子間Ｓｉ（ＩＳ）を形成する。
この後、熱処理を施すことにより、ｎ型の不純物領域ＶＴＣＲ（ｎ）中のｎ型不純物（例えば、燐（Ｐ））や、ｐ型の不純物領域ＶＴＣＲ（ｐ）中のｐ型不純物（例えば、ホウ素（Ｂ））を活性化する。
この工程においても、上記熱処理により、ｎ型の不純物領域ＶＴＣＲ（ｎ）中のｎ型不純物（例えば、燐（Ｐ））や、ｐ型の不純物領域ＶＴＣＲ（ｐ）中のｐ型不純物（例えば、ホウ素（Ｂ））が、増速拡散する。即ち、これらの不純物が、格子間Ｓｉ原子とぺアになり、熱処理（アニール）時にＳｉ−ＢクラスタやＳｉ−Ｐクラスタなどの異常拡散クラスタを生成する。よって、格子間Ｓｉ（ＩＳ）の注入領域の近傍から絶縁層ＢＯＸの底面までの間において、異常拡散により不純物濃度が高まる。言い換えれば、絶縁層ＢＯＸ直下の不純物濃度を高濃度化しつつ、シリコン層ＳＲまで拡散しようとするｎ型不純物やｐ型不純物を、上記区間において捕獲することができる。これにより、シリコン層ＳＲへのｎ型不純物やｐ型不純物の拡散を低減でき、ＭＩＳＦＥＴ（ＮＴ、ＰＴ）の閾値電圧のばらつきなど、トランジスタ特性のばらつきを低減することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＯＸ 絶縁層
ＥＰ エピタキシャル層
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＩＦ 絶縁膜
ＩＳ 格子間シリコン
ＮＡ ｎＭＩＳ形成領域
Ｎｉｓｏ ｎ型半導体領域
ＮＭ 低濃度不純物領域
ＮＰ 高濃度不純物領域
ＮＴ ｎチャネル型ＭＩＳＦＥＴ
ＮＷ ｎ型ウエル領域
ＰＡ ｐＭＩＳ形成領域
ＰＭ 低濃度不純物領域
ＰＰ 高濃度不純物領域
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
ＰＴ ｐチャネル型ＭＩＳＦＥＴ
ＰＷ ｐ型ウエル領域
Ｓ 支持基板
ＳＦ 多結晶シリコン膜
ＳＩＬ 金属シリサイド層
ＳＯＸ 酸化シリコン膜
ＳＲ シリコン層
ＳＲ（Ｃ） 炭素を含有するシリコン層
ＳＴＩ 素子分離絶縁膜
ＳＵＢ ＳＯＩ基板
ＳＷ サイドウォール膜
ＶＴＣＲ 不純物領域
ＶＴＣＲ（ｎ） 不純物領域
ＶＴＣＲ（ｐ） 不純物領域

Claims (20)

  1. 半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成され、炭素を含有する半導体層とを有する基板と、
    前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体層中に形成されたソース・ドレイン領域と、を有する電界効果トランジスタと、
    前記ゲート電極の下部において、前記半導体層および前記絶縁層を介して前記半導体基板中に配置された半導体領域と、
    を有する半導体装置。
  2. 請求項１記載の半導体装置において、
    前記ソース・ドレイン領域は前記半導体層上に形成されたエピタキシャル層を含む、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記ソース・ドレイン領域は、ｎ型の半導体領域である、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記ソース・ドレイン領域は、ｐ型の半導体領域である、半導体装置。
  5. （ａ）半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを有する基板を準備する工程と、
    （ｂ）前記半導体基板中に、ｎ型不純物またはｐ型不純物をイオン注入することにより、半導体領域を形成する工程と、
    （ｃ）前記半導体層中に、炭素をイオン注入する工程と、
    （ｄ）前記（ｂ）および前記（ｃ）工程の後、前記半導体層の主表面に電界効果トランジスタを形成する工程と、
    を有する半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記（ｂ）工程の後、前記（ｃ）工程を行う、半導体装置の製造方法。
  7. 請求項５記載の半導体装置の製造方法において、
    前記（ｃ）工程の後、前記（ｂ）工程を行う、半導体装置の製造方法。
  8. 請求項５記載の半導体装置の製造方法において、
    前記（ｃ）工程の後、熱処理を施す工程を有する、半導体装置の製造方法。
  9. 請求項５記載の半導体装置の製造方法において、
    前記電界効果トランジスタは、ｎチャネル型ＭＩＳＦＥＴである、半導体装置の製造方法。
  10. 請求項５記載の半導体装置の製造方法において、
    前記電界効果トランジスタは、ｐチャネル型ＭＩＳＦＥＴである、半導体装置の製造方法。
  11. 半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを有し、前記絶縁層下の前記半導体基板に格子間原子を有する基板と、
    前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の半導体層中に形成されたソース・ドレイン領域と、を有する電界効果トランジスタと、
    前記ゲート電極の下部において、前記半導体層および前記絶縁層を介して前記半導体基板中に配置された半導体領域と、
    を有する半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記格子間原子は、前記半導体領域中に存在する、半導体装置。
  13. 請求項１１記載の半導体装置において、
    前記ソース・ドレイン領域は前記半導体層上に形成されたエピタキシャル層を含む、半導体装置。
  14. 請求項１１記載の半導体装置において、
    前記ソース・ドレイン領域は、ｎ型の半導体領域またはｐ型の半導体領域である、半導体装置。
  15. 請求項１１記載の半導体装置において、
    前記格子間原子は、格子間シリコンである、半導体装置。
  16. （ａ）半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを有する基板を準備する工程と、
    （ｂ）前記半導体基板中に、ｎ型不純物またはｐ型不純物をイオン注入することにより、半導体領域を形成する工程と、
    （ｃ）前記絶縁層下の前記半導体基板に、原子をイオン注入することにより、格子間原子を形成する工程と、
    （ｄ）前記（ｂ）および前記（ｃ）工程の後、前記半導体層の主表面に電界効果トランジスタを形成する工程と、
    を有する半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｂ）工程の後、前記（ｃ）工程を行う、半導体装置の製造方法。
  18. 請求項１６記載の半導体装置の製造方法において、
    前記（ｃ）工程の後、前記（ｂ）工程を行う、半導体装置の製造方法。
  19. 請求項１６記載の半導体装置の製造方法において、
    前記（ｃ）工程の後、熱処理を施す工程を有する、半導体装置の製造方法。
  20. 請求項１６記載の半導体装置の製造方法において、
    前記電界効果トランジスタは、ｎチャネル型ＭＩＳＦＥＴまたはｐチャネル型ＭＩＳＦＥＴである、半導体装置の製造方法。
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