JP2014132600A - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 195
- 239000000758 substrate Substances 0.000 claims description 48
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- 210000000746 body region Anatomy 0.000 claims description 31
- 239000012535 impurity Substances 0.000 claims description 14
- 239000011229 interlayer Substances 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 2
- 239000010408 film Substances 0.000 description 127
- 238000009826 distribution Methods 0.000 description 64
- 238000004519 manufacturing process Methods 0.000 description 27
- 238000000034 method Methods 0.000 description 27
- 230000004048 modification Effects 0.000 description 27
- 238000012986 modification Methods 0.000 description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 26
- 238000010586 diagram Methods 0.000 description 21
- 229910052814 silicon oxide Inorganic materials 0.000 description 21
- 230000008569 process Effects 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 229920005591 polysilicon Polymers 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 13
- 230000009191 jumping Effects 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 239000010410 layer Substances 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 239000006185 dispersion Substances 0.000 description 6
- 238000009499 grossing Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000002513 implantation Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000001687 destabilization Effects 0.000 description 1
- 229940104869 fluorosilicate Drugs 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
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- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Abstract
Description
本発明は、パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)またはMISFET(Metal Insulator Semiconductor Field Effect Transistor)等の半導体装置(または半導体集積回路装置)におけるデバイス構造に適用して有効な技術に関する。 The present invention relates to a semiconductor device (or a semiconductor integrated circuit device effective in a semiconductor integrated circuit device) that is effective in a semiconductor device (or a semiconductor integrated circuit device) such as a power MOSFET (Metal Oxide Field Effect Transistor) or a MISFET (Metal Insulator Semiconductor Field Effect Transistor).
日本特開2003−133557号公報(特許文献1)または、これに対応する米国特許第6806548号公報(特許文献2)には、電源回路のスイッチング等に使用するトレンチゲート(Trench Gate)型の縦チャネル(Vertical Channel)パワーMOSFETにおいて、半導体チップ内に組み込んだSBD(Schottky Barrier Diode)の占有面積を削減する技術が開示されている。 Japanese Patent Application Laid-Open No. 2003-133557 (Patent Document 1) or US Pat. No. 6,806,548 (Patent Document 2) corresponding thereto discloses a trench gate type vertical gate used for power supply circuit switching and the like. In a channel (vertical channel) power MOSFET, a technique for reducing the area occupied by a SBD (Schottky Barrier Diode) incorporated in a semiconductor chip is disclosed.
日本特開2006−24690号公報(特許文献3)または、これに対応する米国特許第6967374号公報(特許文献4)には、電源回路のスイッチング等に使用され、スーパジャンクション(Super−Junction)構造を有するプレーナ(Planar)型のバーティカル(Vertical)パワーMOSFETにおいて、ソフトスイッチング方式に適合した特性を有するSBDを半導体チップ内に組み込む技術が開示されている。 Japanese Patent Application Laid-Open No. 2006-24690 (Patent Document 3) or US Pat. No. 6,967,374 (Patent Document 4) corresponding thereto discloses a super-junction structure used for switching a power supply circuit. A technique of incorporating an SBD having characteristics suitable for a soft switching system into a semiconductor chip in a planar type vertical power MOSFET having the above structure is disclosed.
電源または電力変換機器等に使用されるパワーMOSFET等の絶縁ゲートを有するパワー系能動素子は、スイッチングの際に跳ね上がり電圧が発生する。この跳ね上がり電圧は、ディジタル信号処理回路等の被電源供給回路へのノイズとなり、論理回路等の誤動作の原因になる等の問題がある。この問題は、単体のパワーMOSFET等のみの問題ではなく、同様の構造を適用しているIGBT(Insulated Gate Bipolar Transistor)および、CMOS(Complementary Metal Oxide Semiconductor)等とこれらのパワー能動デバイスを単一のチップ上に集積した集積回路装置に於いても重要な問題である。 A power system active element having an insulated gate such as a power MOSFET used for a power source or a power conversion device generates a jumping voltage during switching. This jumping voltage causes noise to a power supply circuit such as a digital signal processing circuit and causes a malfunction of a logic circuit or the like. This problem is not limited to a single power MOSFET or the like, but an IGBT (Insulated Gate Bipolar Transistor) and CMOS (Complementary Metal Oxide Semiconductor), etc., to which a similar structure is applied, and these power active devices can be combined into a single unit. This is an important problem even in an integrated circuit device integrated on a chip.
本願発明は、これらの課題を解決するためになされたものである。 The present invention has been made to solve these problems.
本発明の目的は、信頼性の高い半導体装置を提供することにある。 An object of the present invention is to provide a highly reliable semiconductor device.
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 The following is a brief description of an outline of typical inventions disclosed in the present application.
すなわち、本願の一つの発明は、パワーMOSFET等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、アクティブセル領域に他の領域よりも閾値電圧が低く、且つ、占有面積が比較的狭い副アクティブセル領域を設けるものである。 That is, according to one aspect of the present invention, in a semiconductor device having a power system active element having an insulated gate such as a power MOSFET, the active cell region has a lower threshold voltage than other regions, and the occupied area is relatively small. A narrow sub-active cell region is provided.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
すなわち、パワーMOSFET等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、アクティブセル領域に他の領域よりも閾値電圧が低く、且つ、占有面積が比較的狭い副アクティブセル領域を設けることにより、オンになる際に副アクティブセル領域が先にオンするため、跳ね上がり電圧の発生を低減することができる。 That is, in a semiconductor device having a power system active element having an insulated gate such as a power MOSFET, a sub-active cell region having a threshold voltage lower than other regions and a relatively small occupation area is provided in the active cell region. As a result, since the sub-active cell region is turned on first when it is turned on, generation of a jumping voltage can be reduced.
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
[Outline of Embodiment]
First, an outline of a typical embodiment of the invention disclosed in the present application will be described.
1.以下を含む半導体装置:
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたアクティブ領域;
(d)平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、
ここで、各単位セル領域は、以下を有する:
(d1)前記ドリフト領域の前記第1の主面側の前記半導体基板内に設けられ、前記第1導電型と反対導電型の第2導電型を有するボディ領域;
(d2)前記ボディ領域に接するように前記第1の主面側の前記半導体基板の表面領域に設けられたゲート絶縁膜;
(d3)前記ゲート絶縁膜を介して前記半導体基板の前記表面領域に設けられたゲート電極;
(d4)前記ゲート電極上に設けられた層間絶縁膜;
(d5)前記半導体基板の前記第1の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第1導電型を有するソース領域;
(d7)前記層間絶縁膜を覆うように、前記半導体基板の前記第1の主面上に設けられたメタルソース電極、
ここで更に、前記アクティブ領域は、以下を有する:
(c1)第1の閾値電圧および第1の占有面積を有する主アクティブ領域;
(c2)前記第1の閾値電圧よりも低い第2の閾値電圧および前記第1の占有面積よりも狭い第2の占有面積を有する副アクティブ領域。
1. Semiconductor devices including:
(A) a semiconductor substrate having a first main surface and a second main surface;
(B) a drift region provided in the semiconductor substrate and having a first conductivity type;
(C) an active region provided on the first main surface;
(D) a plurality of unit cell regions provided in the active region in plan view;
Here, each unit cell region has the following:
(D1) a body region provided in the semiconductor substrate on the first main surface side of the drift region and having a second conductivity type opposite to the first conductivity type;
(D2) a gate insulating film provided in a surface region of the semiconductor substrate on the first main surface side so as to be in contact with the body region;
(D3) a gate electrode provided in the surface region of the semiconductor substrate via the gate insulating film;
(D4) an interlayer insulating film provided on the gate electrode;
(D5) A source region having the first conductivity type provided on the first main surface side surface of the semiconductor substrate so as to be in contact with the gate insulating film;
(D7) a metal source electrode provided on the first main surface of the semiconductor substrate so as to cover the interlayer insulating film,
Here further, the active area comprises:
(C1) a main active region having a first threshold voltage and a first occupied area;
(C2) A sub-active region having a second threshold voltage lower than the first threshold voltage and a second occupied area smaller than the first occupied area.
2.前記1項の半導体装置において、前記第1の占有面積と前記第2の占有面積との和に占める前記第2の占有面積の比率は、1%以上、且つ、20%以下である。
2. In the semiconductor device according to the
3.前記1項の半導体装置において、前記第1の占有面積と前記第2の占有面積との和に占める前記第2の占有面積の比率は、5%以上、且つ、20%以下である。
3. In the semiconductor device according to the
4.前記1から3項のいずれか一つの半導体装置において、前記第1の閾値電圧と前記第2の閾値電圧の差は、前記主アクティブ領域と前記副アクティブ領域における前記ボディ領域の不純物濃度に起因する。
4). 4. In the semiconductor device according to any one of
5.前記1から4項のいずれか一つの半導体装置において、前記第1の閾値電圧と前記第2の閾値電圧の差は、前記主アクティブ領域と前記副アクティブ領域における前記ゲート絶縁膜の厚さの差に起因する。 5. 5. In the semiconductor device according to any one of 1 to 4, the difference between the first threshold voltage and the second threshold voltage is a difference in thickness of the gate insulating film in the main active region and the sub active region. caused by.
6.前記1から5項のいずれか一つの半導体装置において、前記副アクティブ領域の平面形状は、単一又は複数のリング形状である。 6). 6. In the semiconductor device according to any one of 1 to 5, the planar shape of the sub active region is a single or a plurality of ring shapes.
7.前記1から5項のいずれか一つの半導体装置において、前記副アクティブ領域の平面形状は、複数のドット形状である。 7). 6. In the semiconductor device as described above in any one of 1 to 5, the planar shape of the sub active region is a plurality of dot shapes.
8.前記1から5項のいずれか一つの半導体装置において、前記副アクティブ領域は、2次元単連結領域として単一の領域を形成する。 8). 6. In the semiconductor device according to any one of 1 to 5, the sub-active region forms a single region as a two-dimensional single connection region.
9.前記1から5項のいずれか一つの半導体装置において、前記副アクティブ領域は、複数の線状領域である。 9. 6. In the semiconductor device according to any one of 1 to 5, the sub-active region is a plurality of linear regions.
10.前記1から9項のいずれか一つの半導体装置において、前記第2の閾値電圧の値は、前記第1の閾値電圧の値の45%以上、且つ、85%以下である。 10. 10. In the semiconductor device as described above in any one of 1 to 9, the value of the second threshold voltage is 45% or more and 85% or less of the value of the first threshold voltage.
11.前記1から9項のいずれか一つの半導体装置において、前記第2の閾値電圧の値は、前記第1の閾値電圧の値の55%以上、且つ、75%以下である。
11. In the semiconductor device according to any one of
12.前記1から11項のいずれか一つの半導体装置において、更に、以下を含む:
(e)前記半導体基板の前記第1の主面上に設けられたゲートパッド;
(f)前記ゲートパッドと、前記主アクティブ領域内の各ゲート電極間の第1の電流通路;
(g)前記ゲートパッドと、前記副アクティブ領域内の各ゲート電極間の第2の電流通路、
ここで、前記第2の電流通路の抵抗値は、前記第1の電流通路の抵抗値よりも大きい。
12 The semiconductor device according to any one of 1 to 11 further includes the following:
(E) a gate pad provided on the first main surface of the semiconductor substrate;
(F) a first current path between the gate pad and each gate electrode in the main active region;
(G) a second current path between the gate pad and each gate electrode in the sub-active region;
Here, the resistance value of the second current path is larger than the resistance value of the first current path.
〔本願における記載形式、基本的用語、用法の説明〕
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のパートおよびセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
[Description format, basic terms, usage in this application]
1. In the present application, the description of the embodiment may be divided into a plurality of parts and sections for convenience, if necessary. However, unless otherwise specified, they are not independent from each other. Rather, each part of a single example, one of which is a partial detail of the other or a part or all of a modification. Moreover, as a general rule, the same part is not repeated. In addition, each component in the embodiment is not indispensable unless specifically stated otherwise, unless it is theoretically limited to the number, and obviously not in context.
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ(能動素子)単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等(たとえば単結晶シリコン基板)上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)に代表されるMISFET(Metal Insulator Semiconductor Field Effect Transistor)を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーMOSFETやIGBT(Insulated Gate Bipolar Transistor)を例示することができる。なお、本願で説明するパワーMOSFET等のパワー系能動素子は、特に断らない限り、ノーマリオフ(Normally−Off)型である。 Further, in the present application, the term “semiconductor device” mainly refers to various transistors (active elements) alone, or a device in which resistors, capacitors, etc. are integrated on a semiconductor chip or the like (for example, a single crystal silicon substrate). Say. Here, as a representative of various transistors, a MISFET (Metal Insulator Semiconductor Effect Transistor) typified by a MOSFET (Metal Oxide Field Effect Transistor) can be exemplified. At this time, typical examples of various single transistors include power MOSFETs and IGBTs (Insulated Gate Bipolar Transistors). Note that power active elements such as power MOSFETs described in the present application are normally-off type unless otherwise specified.
なお、本願において、「半導体能動素子」とは、トランジスタ、ダイオード等を指す。 In the present application, “semiconductor active element” refers to a transistor, a diode, or the like.
また、「MOS」という表現と「MIS」という表現を使い分けるのは煩雑であり、特にそうでない旨、明示した場合を除き、絶縁膜として酸化物以外を用いたものを含めて、「MOS」という表現を使用するものとする。 Also, it is cumbersome to use the expression “MOS” and the expression “MIS” separately, and unless otherwise specified, the word “MOS” is used, including the case where an insulating film other than an oxide is used. The expression shall be used.
2.同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG(Fluorosilicate Glass)、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ(Nano-Clustering Silica:NCS)等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜(ポーラス系絶縁膜)、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。 2. Similarly, in the description of the embodiment and the like, the material, composition, etc. may be referred to as “X consisting of A”, etc., except when clearly stated otherwise and clearly from the context, except for A It does not exclude what makes an element one of the main components. For example, as for the component, it means “X containing A as a main component”. For example, “silicon member” is not limited to pure silicon, but also includes SiGe alloys, other multi-component alloys containing silicon as a main component, and members containing other additives. Needless to say. Similarly, “silicon oxide film”, “silicon oxide insulating film”, etc. are not only relatively pure undoped silicon oxide (FS), but also FSG (Fluorosilicate Glass), TEOS-based silicon oxide ( Thermal oxide films such as TEOS-based silicon oxide), SiOC (Silicon Oxicarbide) or Carbon-doped Silicon oxide or OSG (Organosilicate glass), PSG (Phosphorus Silicate Glass), BPSG (Borophosphosilicate Glass), CVD Oxide film, SOG (Spin ON Glass), nano-clustering silica (Nano-Clustering Silica: NCS) and other coating-type silicon oxide, silica-based low-k insulating film (porous insulating) Needless to say, a film) and a composite film with other silicon-based insulating films including these as main constituent elements are included.
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、「SiCN」というときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。 In addition to silicon oxide insulating films, silicon nitride insulating films that are commonly used in the semiconductor field include silicon nitride insulating films. Materials belonging to this system include SiN, SiCN, SiNH, SiCNH, and the like. Here, “silicon nitride” includes both SiN and SiNH unless otherwise specified. Similarly, “SiCN” includes both SiCN and SiCNH, unless otherwise specified.
なお、SiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。 Note that SiC has similar properties to SiN, but SiON is often rather classified as a silicon oxide insulating film.
3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。 3. Similarly, suitable examples of graphics, positions, attributes, and the like are given, but it is needless to say that the present invention is not strictly limited to those cases unless explicitly stated otherwise, and unless otherwise apparent from the context.
4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。 4). In addition, when a specific number or quantity is mentioned, a numerical value exceeding that specific number will be used unless specifically stated otherwise, unless theoretically limited to that number, or unless otherwise clearly indicated by the context. There may be a numerical value less than the specific numerical value.
5.「ウエハ」というときは、通常は半導体装置(半導体集積回路装置、電子装置も同じ)をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。 5. “Wafer” usually refers to a single crystal silicon wafer on which a semiconductor device (same as a semiconductor integrated circuit device and an electronic device) is formed, but an insulating substrate such as an epitaxial wafer, an SOI substrate, an LCD glass substrate, and the like. Needless to say, a composite wafer such as a semiconductor layer is also included.
6.IGBTの構造は、通常の縦型パワーMOSFETのドレイン側にドリフト領域と反対導電型の半導体領域を介在させたものとなっている。従って、ゲートおよびソースに関しては、構造的に縦型パワーMOSFETとほぼ同一であるが、実用上は、バイポーラトランジスタとの端子対応の関係で、ソース端子に対応する部分は、エミッタ端子と呼ばれている。しかし、本願では、物理的実態に対応して、特に断らない限り、縦型パワーMOSFETのソースに対応するIGBTの各要素をそのまま「ソース領域」、「ソース電極」、「ソース端子」と呼ぶことにする。 6). The structure of the IGBT is such that a semiconductor region opposite to the drift region is interposed on the drain side of a normal vertical power MOSFET. Therefore, the gate and the source are structurally almost the same as the vertical power MOSFET, but in practice, the portion corresponding to the terminal with the bipolar transistor is called the emitter terminal. Yes. However, in the present application, unless otherwise specified, each element of the IGBT corresponding to the source of the vertical power MOSFET is referred to as a “source region”, “source electrode”, and “source terminal”. To.
7.本願において、「第1の閾値電圧」、「第2の閾値電圧」等というときの「閾値電圧」等の値は、特にそうでない旨、断らないときは、それが対象とする集合における平均値を指すものとする。 7). In the present application, values such as “threshold voltage” when referred to as “first threshold voltage”, “second threshold voltage”, etc. mean that this is not the case, and unless otherwise stated, the average value in the target set Shall be pointed to.
なお、「閾値電圧」等の値について、その「大小」をいうときは、その値そのものではなく、その正負符号が同一であることを前提として、それらの絶対値を比較している。 In addition, when referring to the value of “threshold voltage” or the like, the absolute value is compared on the assumption that the sign is the same, not the value itself.
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
[Details of the embodiment]
The embodiment will be further described in detail. In the drawings, the same or similar parts are denoted by the same or similar symbols or reference numerals, and description thereof will not be repeated in principle.
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。 In the accompanying drawings, hatching or the like may be omitted even in a cross section when it becomes complicated or when the distinction from the gap is clear. In relation to this, when it is clear from the description etc., the contour line of the background may be omitted even if the hole is planarly closed. Furthermore, even if it is not a cross section, it may be hatched to clearly indicate that it is not a void.
なお、コンピュータ電源等に使用されるDC−DCコンバータに関する本願発明者等による先行特許出願としては、たとえば日本特開2009−22106号公報(または、これに対応する米国特許公開2009−15224号公報)、日本特開2010−16035号公報(または、これに対応する米国特許公開2010−1790号公報)等がある。 For example, Japanese Patent Application Laid-Open No. 2009-22106 (or corresponding US Patent Publication No. 2009-15224) discloses a prior patent application by the present inventors regarding a DC-DC converter used for a computer power supply or the like. Japanese Unexamined Patent Publication No. 2010-16035 (or corresponding US Patent Publication No. 2010-1790).
1.本願の各実施の形態の半導体装置の主要な応用分野等の説明(主に図1)
以下の実施の形態で説明するパワーMOSFET等は、主にDC−DCコンバータ等におけるロウサイドスイッチに適合したものを例示するが、これらは、他の用途にも有効であることはいうまでもない。
1. Description of main application fields and the like of the semiconductor device of each embodiment of the present application (mainly FIG. 1)
The power MOSFET and the like described in the following embodiments are exemplified mainly for low-side switches in a DC-DC converter or the like, but it goes without saying that these are also effective for other applications. .
図1は本願の各実施の形態の半導体装置の主要な応用分野であるコンピュータ用のDC−DCコンバータの回路構成を示す模式回路図である。これに基づいて、本願の各実施の形態の半導体装置の主要な応用分野等を説明する。 FIG. 1 is a schematic circuit diagram showing a circuit configuration of a DC-DC converter for a computer, which is a main application field of the semiconductor device of each embodiment of the present application. Based on this, main application fields of the semiconductor device of each embodiment of the present application will be described.
図1に示すように、PC(Personal Computer)等におけるマイクロプロセッサ等への電源供給は、通常、90から300ボルト程度の交流から減圧整流された17ボルト程度の直流を定電圧源(直流電源Vin)として、DC−DCコンバータ50等のVRM(Voltage Regulator MOdule)を用いて、例えば、1ボルト程度の低電圧(電流的には、例えば20アンペア程度)にして行われる。この電流量は、100アンペアを超えることもある。制御回路部53から、たとえば200kHz程度(典型的な範囲としては、300kHz程度から500kHz程度、過去および近い将来に適用される範囲としては、20kHz程度から1MHz程度)のスイッチング信号が送出され、ハイサイドドライバ51およびロウサイドドライバ52を通じて、相補的なパルス信号が、それぞれハイサイドSWパワーMOSFET(Qhh)およびロウサイドSWパワーMOSFET(Qhl)を駆動する。ハイサイドSWパワーMOSFET(Qhh)がオンのときは、ハイサイドSWパワーMOSFET(Qhh)を通して電流が供給され、出力平滑用インダクタ54、出力平滑用コンデンサ55等から構成された平滑回路を経由して、電源出力端子Vddおよび接地端子Vssからマイクロプロセッサ等へ供給される。一方、ハイサイドSWパワーMOSFET(Qhh)がオフと時は、ロウサイドSWパワーMOSFET(Qhl)がオンとなり、ロウサイドSWパワーMOSFET(Qhl)から出力平滑用インダクタ54へ抜ける電流経路を通して電流が供給される。このとき電圧の制御は、ハイサイドSWパワーMOSFET(Qhh)がオンとなる時間の長さにより制御される。従って、ハイサイドSWパワーMOSFET(Qhh)には、大電流供給の観点から、できるだけ低いオン抵抗特性が求められる。
As shown in FIG. 1, a power supply to a microprocessor or the like in a PC (Personal Computer) or the like is normally a constant voltage source (DC power supply Vin ) Using a VRM (Voltage Regulator Module) such as the DC-
一方、ロウサイドSWパワーMOSFET(Qhl)の方は、ハイサイドSWパワーMOSFET(Qhh)がオフの時にのみオンする同期整流スイッチであるため、早いスイッチングスピードが要求される。しかし、急峻なスイッチング動作は、跳ね上がり電圧を強める要素となるという問題がある。 On the other hand, since the low-side SW power MOSFET (Qhl) is a synchronous rectification switch that is turned on only when the high-side SW power MOSFET (Qhh) is off, a fast switching speed is required. However, there is a problem that the steep switching operation becomes a factor that increases the jumping voltage.
そこで、この例では、ロウサイドSWパワーMOSFET(Qhl)を内部的に、大部分を占める標準的閾値電圧の部分Qhlmと、比較的小さな部分を占める相対的に低い閾値電圧の部分Qhlsとに分割することによって、ロウサイドSWパワーMOSFET(Qhl)はオンする場合の急峻な立ち上がりを緩和して、跳ね上がり電圧を抑制している。 Therefore, in this example, the low-side SW power MOSFET (Qhl) is internally divided into a standard threshold voltage portion Qhlm that occupies most and a relatively low threshold voltage portion Qhls that occupies a relatively small portion. Thus, the low-side SW power MOSFET (Qhl) alleviates the steep rise when turning on, and suppresses the jumping voltage.
また、図38に図1に示した回路の実際の半導体装置のパッケージ構成例のチップ配置およびワイヤボンディング配置の一例を示す。このパッケージ構成例はノンリード表面実装パッケージの1つであるQFN(Quad Flat Non−leaded package パッケージを採用した実施例である。 FIG. 38 shows an example of the chip arrangement and wire bonding arrangement of the package configuration example of the actual semiconductor device of the circuit shown in FIG. This package configuration example is an embodiment employing a QFN (Quad Flat Non-leaded package package) which is one of non-lead surface mount packages.
具体的には、ハイサイドSWパワーMOSFET(Qhh)の半導体チップ102、ロウサイドSWパワーMOSFET(Qhl)の半導体チップ103と、そして、ハイサイドドライバ51およびロウサイドドライバ52の機能を備えたドライバIC(106)とをレジンで固めて1個のシステムインパッゲージ101として搭載し、このシステムインパッケージ101外の制御回路部53からのスイッチング信号が端子を介してドライバIC(106)に送られるようになっている。パッケージのタブ(ダイパッド)115,116,117は3つに分かれており、ハイサイドMOSFET(102)には、ソースパッド118及びゲートパッド119が設けられ、ドライバIC(106)の対応するボンディングパッドBPとそれぞれワイヤによる配線107,108を介して接続されている。また、ローサイドMOSFET(103)とは、ワイヤによる配線123及びタブ116を介して接続されている。ローサイドMOSFET(103)には、ソースパッド120,122及びゲートパッド121が設けられ、ドライバIC(106)とそれぞれワイヤによる配線109,110を介して接続されている。また、ワイヤによる配線124を介してパワーグラウンド端子127に接続されている。
また、ドライバIC(106)が搭載されているタブ117の電位はロジックグラウンド端子128を介してロジックグラウンドに接続されている。また、このような構成において、ワイヤ123、124による配線の代わりに金属クリップで接続することも可能である。このように、システムインパッケージの構成を採用することで配線の寄生インダクタンスを低減して、更なる高効率化を実現することが出来る。
Specifically, a
The potential of the
2.本願の各実施の形態の半導体装置の半導体チップの構造の概要説明(主に図2から図8)
このセクションでは、セクション1で説明したロウサイドスイッチ等に特に適合したパワーMOSFETの構造(図1のロウサイドSWパワーMOSFETQhlに対応したのも)の概要を説明する。
2. Outline description of structure of semiconductor chip of semiconductor device of each embodiment of the present application (mainly FIG. 2 to FIG. 8)
In this section, an outline of the structure of the power MOSFET particularly adapted to the low-side switch described in section 1 (also corresponding to the low-side SW power MOSFET Qhl in FIG. 1) will be described.
図2は本願の各実施の形態の半導体装置の一例であるパワーMOSFETの半導体チップ全体上面図である。図3は図2のX−X’断面に対応するチップ模式断面図である。図4は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況(単一リング状分布)を示す半導体チップ全体上面模式図である。図5は図4の主及び副アクティブ領域境界周辺切り出し領域R3のA−A’断面に対応する半導体チップの部分断面図である。図6は図5の主アクティブ領域の単位セル領域20mの詳細断面図である。図7は図5の副アクティブ領域の単位セル領域20sの詳細断面図である。図8は図2のゲート電極引き出し部切り出し領域R1の拡大上面図である。これらに基づいて、本願の各実施の形態の半導体装置の半導体チップの構造の概要を説明する。
FIG. 2 is an overall top view of a semiconductor chip of a power MOSFET which is an example of a semiconductor device according to each embodiment of the present application. FIG. 3 is a chip schematic cross-sectional view corresponding to the X-X ′ cross section of FIG. 2. FIG. 4 is a schematic top view of the entire semiconductor chip showing the distribution of sub-active regions (single ring distribution) inside the active region on the top surface of the semiconductor chip of the power MOSFET that is an example of the semiconductor device according to the embodiment of the present application. is there. FIG. 5 is a partial cross-sectional view of the semiconductor chip corresponding to the A-A ′ cross section of the main and sub active region boundary peripheral cutout region R <b> 3 of FIG. 4. FIG. 6 is a detailed sectional view of the
まず、半導体チップの上面構造を説明する。図2に示すように、半導体チップ2(チップサイズは、たとえば、縦3ミリメートル、横5ミリメートル程度)の周辺端部には、端部を周回するリング状のガードリング27(たとえば、アルミニウム系メタル電極膜30と同一層で構成されている)が設けられており、その内側のほとんど全ての部分は、ゲート配線部24とメタルソース電極15(これらも、たとえば、アルミニウム系メタル電極膜30と同一層で構成されている)が占有している。ゲート配線部24の一部は、ボンディングワイヤ等を取り付けるためのゲートパッド部25となっており、メタルソース電極15の中央付近は、同様にボンディングワイヤ等を取り付けるためのソースパッド部26となっている。また、半導体チップ2の上面主要部のメタルソース電極15下は、主に、たとえば平面的に帯状の単位セル領域20(単位セルの繰返し周期、すなわち、単位セルの幅は、たとえば0.4マイクロメートル程度)を敷き詰めたアクティブ領域12(アクティブセル領域)となっており、たとえば線状のトレンチ5内には、ゲートポリシリコン膜(すなわちゲート電極7)が埋め込まれている。
First, the upper surface structure of the semiconductor chip will be described. As shown in FIG. 2, a ring-shaped guard ring 27 (for example, an aluminum-based metal) that circulates the end is provided at the peripheral end of the semiconductor chip 2 (for example, the chip size is about 3 mm in length and about 5 mm in width). The
次に、図2のX−X’断面を図3に示す。図3に示すように、半導体チップ2の下半部は、たとえば比較的高濃度のN型半導体基板領域1s(たとえばN型単結晶シリコン基板)となっており、N型半導体基板領域1sの表面1a(第1の主面)側すなわち裏面1bの反対側には、要求される耐圧に応じた厚さのN−エピタキシャル領域1eが設けられており、その主要部はN−ドリフト領域3に対応している。半導体チップ2の周辺部は、主にエッジターミネーション領域28となっており、半導体チップ2の内部領域は、ほとんどアクティブ領域12が占有しており、このアクティブ領域12には、平面的に帯状(立体的には直方体)の単位セル領域20(幅すなわち繰返し周期は、たとえば、400nm程度)が敷き詰められている。
Next, FIG. 3 shows an X-X ′ cross section of FIG. 2. As shown in FIG. 3, the lower half of the
次に、アクティブ領域12内の大域的構造を説明するための図2に対応するチップ平面図を図4に示す。図4に示すように、アクティブ領域12内には、他の領域とすなわち主アクティブ領域12mと比較して、閾値電圧が低く設定された副アクティブ領域12sが設けられている。たとえば、その形状は、リング状である。
Next, a chip plan view corresponding to FIG. 2 for explaining the global structure in the
次に、図4の主及び副アクティブ領域境界周辺切り出し領域R3のA−A’断面に対応するチップ局所断面図で図5に示す。図5に示すように、N型半導体基板領域1sの裏面1b(第2の主面)側には、裏面メタル電極4(ドレイン電極)が設けられており、N型半導体基板領域1sの表面1a(第1の主面)側のN−ドリフト領域3の表面領域には、P型ボディ領域9が設けられている。チップ2の半導体表面には、P型ボディ領域9を貫通する多数のトレンチ5が設けられており、各トレンチ5内には、ゲート絶縁膜6を介して、トレンチゲート電極7aが埋め込まれている。トレンチ5間の半導体表面内には、N型ソース領域11が設けられており、ソースコンタクト部29aの下端部の半導体領域には、P型ボディコンタクト領域14が設けられている。チップ2の表面1a(第1の主面)側の半導体表面上には、酸化シリコン系絶縁膜等の層間絶縁膜8が設けられており、その上には、メタルソース電極15等の電極膜が設けられており、ソースコンタクト部29a等を介して、P型ボディコンタクト領域14およびN型ソース領域11と電気的に接続されている。
Next, FIG. 5 shows a chip local cross-sectional view corresponding to the A-A ′ cross section of the main and sub active region boundary peripheral cutout region R <b> 3 in FIG. 4. As shown in FIG. 5, a back surface metal electrode 4 (drain electrode) is provided on the
先に説明したように、アクティブ領域12は、主アクティブ領域12mと副アクティブ領域12sを有し、この例では、主アクティブ領域12mのP型ボディ領域9mと副アクティブ領域12sのP型ボディ領域9sの不純物濃度を異ならせることによって、閾値電圧を異ならせている。すなわち、副アクティブ領域12sのP型ボディ領域9sの不純物濃度が相対的に低く設定されている。従って、単位セル領域20の構造(不純物濃度まで含めたデバイス構造)は、主アクティブ領域12mの単位セル領域20mと副アクティブ領域12sの単位セル領域20sで異なることとなる。
As described above, the
次に、図5の主アクティブ領域12mの単位セル領域20mの詳細断面構造を図6に示す。図6に示すように、半導体チップ2のN型半導体基板領域1sの裏面1b側には、裏面メタル電極4(たとえば、ドレイン電極)が設けられており、N型半導体基板領域1sの表面1a側には、N−ドリフト領域3(第1導電型を有するドリフト領域)が設けられている。N−ドリフト領域3の表面1a側には、(第2導電型を有する)P型ボディ領域9m(9)が設けられており、N−ドリフト領域3の表面1a側の半導体表面領域内には、ソース領域11およびP型ボディコンタクト領域14が設けられている。また、半導体基板2の表面1a(第1の主面)側から、P型ボディ領域9を貫通して、N−ドリフト領域3に達するトレンチ5が設けられており、トレンチ5内には、ゲート絶縁膜6を介して、ポリシリコン等のトレンチゲート電極7aが埋め込まれている。半導体基板2の表面1a上には、層間絶縁膜8が設けられており、その上にはアルミニウム系メタル膜等から構成されたメタルソース電極15が設けられており、ソースコンタクト部29aを介して、ソース領域11およびP型ボディコンタクト領域14と電気的に接続されている。
Next, FIG. 6 shows a detailed cross-sectional structure of the
次に、図5の副アクティブ領域12sの単位セル領域20sの詳細断面構造を図7に示す。図7に示すように、幾何学的構造は、図6と同じであるが、不純物濃度まで含めたデバイス構造が、主アクティブ領域12mの単位セル領域20mと副アクティブ領域12sの単位セル領域20sで異なっている。すなわち、副アクティブ領域12sのP型ボディ領域9sの不純物濃度が、主アクティブ領域12mの単位セル領域20mのP型ボディ領域9mの不純物濃度と比較して低く設定されている。
Next, FIG. 7 shows a detailed cross-sectional structure of the
次に、図8に図2のゲート電極引き出し部切り出し領域R1の詳細平面構造(主アクティブ領域12mおよび副アクティブ領域12sに於いて同じ)を示す。図8に示すように、トレンチゲート電極7aを構成するゲートポリシリコン膜7は、トレンチ5の外部に於いては、ゲート引き出しポリシリコン配線部7bを構成しており、ゲートコンタクト部29bにおいて、メタルゲート配線部24(アルミニウム系メタル電極膜30の一部)と電気的に接続されている。
Next, FIG. 8 shows a detailed plan structure of the gate electrode lead-out region R1 in FIG. 2 (the same applies to the main
3.本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETの製造プロセスの説明(主に図9から図20)
このセクションでは、セクション2の構造に対するデバイスの製造方法の一例を説明する。この例では、閾値電圧を低くすべき部分のP型ボディ領域の同土を相対的に薄くすることによって、閾値電圧を下げている。
3. Description of a manufacturing process of a power MOSFET which is an example of the semiconductor device according to the embodiment of the present application (mainly FIGS. 9 to 20)
In this section, an example of a device manufacturing method for the structure of
図9は図5に対応する部分の製造工程途中(エピタキシャル成長工程)におけるウエハの部分断面図である。図10は図5に対応する部分の製造工程途中(トレンチ形成工程)におけるウエハの部分断面図である。図11は図5に対応する部分の製造工程途中(ゲート絶縁膜形成及びポリシリコン電極埋め込み工程)におけるウエハの部分断面図である。図12は図5に対応する部分の製造工程途中(主アクティブ領域のP型ボディ領域導入工程)におけるウエハの部分断面図である。図13は図5に対応する部分の製造工程途中(副アクティブ領域のP型ボディ領域導入工程)におけるウエハの部分断面図である。図14は図5に対応する部分の製造工程途中(N型ソース領域導入工程)におけるウエハの部分断面図である。図15は図5に対応する部分の製造工程途中(層間絶縁膜成膜およびコンタクトホール形成工程)におけるウエハの部分断面図である。図16は図5に対応する部分の製造工程途中(コンタクトホール延長工程)におけるウエハの部分断面図である。図17は図5に対応する部分の製造工程途中(P型ボディコンタクト領域導入工程)におけるウエハの部分断面図である。図18は図5に対応する部分の製造工程途中(メタル膜成膜およびメタルソース電極等パターニング工程)におけるウエハの部分断面図である。図19は図5に対応する部分の製造工程途中(バックグラインディング工程)におけるウエハの部分断面図である。図20は図5に対応する部分の製造工程途中(裏面メタル電極成膜工程)におけるウエハの部分断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETの製造プロセスを説明する。 FIG. 9 is a partial cross-sectional view of the wafer during the manufacturing process (epitaxial growth process) of the part corresponding to FIG. FIG. 10 is a partial cross-sectional view of the wafer during the manufacturing process (trench formation process) of the part corresponding to FIG. FIG. 11 is a partial cross-sectional view of the wafer in the middle of the manufacturing process of the part corresponding to FIG. 5 (gate insulating film formation and polysilicon electrode embedding process). FIG. 12 is a partial cross-sectional view of the wafer during the manufacturing process of the portion corresponding to FIG. 5 (P-type body region introduction step of the main active region). FIG. 13 is a partial cross-sectional view of the wafer in the middle of the manufacturing process of the portion corresponding to FIG. 5 (P-type body region introduction step of the sub-active region). FIG. 14 is a partial cross-sectional view of the wafer in the middle of the manufacturing process (N-type source region introduction process) of the part corresponding to FIG. FIG. 15 is a partial cross-sectional view of the wafer in the middle of the manufacturing process (interlayer insulating film formation and contact hole formation process) of the part corresponding to FIG. FIG. 16 is a partial cross-sectional view of the wafer during the manufacturing process (contact hole extending process) of the part corresponding to FIG. FIG. 17 is a partial cross-sectional view of the wafer in the middle of the manufacturing process (P-type body contact region introduction process) corresponding to FIG. FIG. 18 is a partial cross-sectional view of the wafer in the middle of the manufacturing process of the part corresponding to FIG. 5 (metal film formation and metal source electrode patterning process). FIG. 19 is a partial cross-sectional view of the wafer in the middle of the manufacturing process (back grinding process) of the part corresponding to FIG. FIG. 20 is a partial cross-sectional view of the wafer in the middle of the manufacturing process (back surface metal electrode film forming step) of the portion corresponding to FIG. Based on these, a manufacturing process of a power MOSFET which is an example of the semiconductor device according to the embodiment of the present application will be described.
まず、たとえば、面方位を(100)とした200φのN型シリコン単結晶ウエハ1s(必要に応じて、300ファイでも、450ファイでも、その他の口径のウエハでもよい。抵抗率は、たとえば、1から2mΩ・cm程度)を用意し、必要な耐圧(ここでは、一例としてソースドレイン耐圧を30ボルト程度とする)に応じて、図9に示すように、たとえば、2マイクロメートル程度(範囲としては、たとえば1.3から3.3マイクロメートル程度)のN型(たとえばリンドープ、抵抗率は、たとえば、0.1から0.3mΩ・cm程度)シリコンエピタキシャル層を堆積することにより、エピタキシャル層付ウエハ1とする。
First, for example, a 200φ N-type silicon
次に、図10に示すように、ウエハ1のデバイス面1aのほぼ全面に、たとえば低圧CVD(Chemical Vapor Deposition)等により、たとえば、450nm程度の厚さの酸化シリコン膜を成膜する。この酸化シリコン膜をたとえば通常のリソグラフィによりパターニングすることにより、トレンチ加工用ハードマスク膜10とする。続いて、トレンチ加工用ハードマスク膜10を用いて、異方性ドライエッチング(エッチング雰囲気は、たとえば、HBr等のハロゲン系ガス雰囲気など)により、たとえば深さ0.8マイクロメートル程度(幅0.15マイクロメートル程度)のトレンチ5を形成する。
Next, as shown in FIG. 10, a silicon oxide film having a thickness of, for example, about 450 nm is formed on almost the
次に、図11に示すように、熱酸化等により、たとえば40nm程度のゲート酸化膜6(ゲート絶縁膜)を形成する。続いて、ゲート酸化膜6上の、半導体ウエハ1の表面1a側のほぼ全体を覆い、トレンチ5内を埋め込むように、たとえばCVD(Chemical Vapor Deposition)等により、ゲートポリシリコン膜7(たとえば、厚さ500nm程度)を成膜する。更に、たとえば、SF6等のエッチングガスを用いたドライエッチングによって、ゲートポリシリコン膜7をエッチバックする。これによって、トレンチゲート電極7aが形成される。なお、ゲート絶縁膜6の構成は、熱酸化膜(熱酸化による酸化シリコン膜)のほか、CVD等による酸化シリコン系絶縁膜等としてもよい。また、全体の一部(シリコン基板に接する部分)を熱酸化膜(たとえば、厚さ15nm程度)とし、残りの部分(シリコン基板に接しない部分)をCVD等による酸化シリコン系絶縁膜等(たとえば、厚さ25nm程度)とした積層膜としても良い。
Next, as shown in FIG. 11, a gate oxide film 6 (gate insulating film) of, eg, about 40 nm is formed by thermal oxidation or the like. Subsequently, the gate polysilicon film 7 (for example, the thickness is formed by CVD (Chemical Vapor Deposition), for example, so as to cover almost the entire surface of the
次に、図12に示すように、主アクティブ領域12mのP型ボディ領域9mを導入する。すなわち、たとえば、副アクティブ領域12s等をレジスト膜等で被覆した状態で、ウエハ1のデバイス面1a側からイオン注入することにより、P型ボディ領域9m(P型ウエル領域又はチャネル領域)を導入する。このイオン注入条件としては、たとえば、イオン種:ボロン、打ち込みエネルギ:200keV程度,濃度:7x1012/cm2程度を好適なものとして例示することができる。その後、不要になったレジスト膜をアッシング等により除去する。
Next, as shown in FIG. 12, a P-
次に、図13に示すように、副アクティブ領域12sのP型ボディ領域9sを導入する。すなわち、たとえば、主アクティブ領域12m等をレジスト膜等で被覆した状態で、ウエハ1のデバイス面1a側からイオン注入することにより、P型ボディ領域9s(P型ウエル領域又はチャネル領域)を導入する。このイオン注入条件としては、たとえば、イオン種:ボロン、打ち込みエネルギ:200keV程度,濃度:2x1012/cm2程度を好適なものとして例示することができる。その後、不要になったレジスト膜をアッシング等により除去する。
Next, as shown in FIG. 13, a P-
次に、図14に示すように、たとえば、ウエハ1のデバイス面1a側からイオン注入することにより、N型ソース領域11を導入する。このイオン注入条件としては、たとえば、イオン種:砒素、打ち込みエネルギ:45keV程度,濃度:3x1015/cm2程度を好適なものとして例示することができる。
Next, as shown in FIG. 14, for example, the N-
次に、図15に示すように、たとえばCVD等によって、ウエハ1のデバイス面1aのほぼ全面に、層間絶縁膜8を形成する。層間絶縁膜8としては、たとえば、PSG(Phospho−Silicate Glass)膜(たとえば、厚さ300nm程度)からなる絶縁膜を好適なものとして例示することができる。次に通常のリソグラフィによって、ウエハ1のデバイス面1a上に、レジスト膜等の対エッチングマスクパターンを形成し、それをマスクとして、異方性ドライエッチングを実行することによって、ソースコンタクト部29a(コンタクトホールすなわちコンタクト溝)を開口する。続いて、異方性ドライエッチングにより、コンタクト溝29aをソース領域11より深いところまで延長する(エッチング量は、たとえば200nm程度)。
Next, as shown in FIG. 15, an
次に、図17に示すように、半導体ウエハ1の表面1a側からほぼ全面に対して、たとえば、P型不純物をイオン注入することにより、自己整合的に、半導体基板の表面領域にP型ボディコンタクト領域14(P型高濃度コンタクト用不純物領域)を導入する。このイオン注入条件としては、たとえば、イオン種:BF2、打ち込みエネルギ:30keV程度,濃度:1x1015/cm2程度を好適なものとして例示することができる。
Next, as shown in FIG. 17, a P-type body is formed in the surface region of the semiconductor substrate in a self-aligned manner by, for example, ion-implanting P-type impurities into almost the entire surface from the
次に、図18に示すように、半導体ウエハ1の表面1a側のほぼ全面に、たとえば、スパッタリング成膜により、たとえば300nm程度の厚さのTiW膜(TiW膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない)を形成し、更にその上に、先と同様に、TiW膜上の半導体ウエハ1の表面1a側のほぼ全面に、たとえば、スパッタリング成膜により、たとえば3マイクロメートルから5マイクロメートル程度の厚さのアルミニウム系メタル膜(数%程度のシリコン等を添加したアルミニウム)を形成する。このTiW膜とアルミニウム系メタル膜でアルミニウム系メタル電極膜30を構成する。その後、通常のリソグラフィにより、アルミニウム系メタル電極膜30をパターニングすることにより、図2に示すように、メタルソース電極15、ゲート配線部24、ガードリング27等を形成する。必要であれば、続いて、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜(たとえば、厚さ2.5マイクロメートル程度)等をウエハ1のデバイス面1aのほぼ全面に塗布する。更に、通常のリソグラフィによって、図2のソースパッド開口26、ゲートパッド開口25等の部分のファイナルパッシベーション膜を除去する。
Next, as shown in FIG. 18, a TiW film having a thickness of, for example, about 300 nm (a large portion of titanium in the TiW film is formed by sputtering film formation, for example, on almost the entire surface of the
次に、図19に示すように、ウエハ1の裏面1bに対して、バックグラインディング処理を施すことによって、たとえば、500から900マイクロメータ程度のウエハ厚を必要により、たとえば30から300マイクロメータ程度に薄膜化する。
Next, as shown in FIG. 19, by performing a back grinding process on the
次に、図20に示すように、その後、裏面電極4(たとえばウエハに近い方から、チタン膜/ニッケル膜/金膜)をたとえばスパッタリング成膜により、形成する。更に、ダイシング等により、ウエハ1を個々のチップ2(図2)に分割する。
Next, as shown in FIG. 20, a back electrode 4 (for example, a titanium film / nickel film / gold film from the side closer to the wafer) is formed by, for example, sputtering film formation. Further, the
4.本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブセル構造の変形例1(副アクティブ領域においてゲート絶縁膜を相対的に薄くした構造)の説明(主に図21)
このセクションでは、図5の副アクティブ領域12sの単位セル領域20sの構造の変形例を説明する。この例では、閾値電圧を下げるべき部分のゲート絶縁膜の膜厚を通常部分の半分程度にすることによって、相対的に低い閾値電圧としている。
4). Description of
In this section, a modification of the structure of the
図21は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブセル構造の変形例1(副アクティブ領域においてゲート絶縁膜を相対的に薄くした構造)に関する図7に対応する副アクティブ領域の単位セル領域20sの詳細断面図である。これに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブセル構造の変形例1(副アクティブ領域においてゲート絶縁膜を相対的に薄くした構造)を説明する。
FIG. 21 shows a sub-corresponding to FIG. 7 relating to Modification 1 (a structure in which the gate insulating film is relatively thin in the sub-active region) of the active cell structure of the power MOSFET which is an example of the semiconductor device according to the embodiment of the present application. It is a detailed sectional view of a
図7の例では、幾何学的構造は同一で、P型ボディ領域9の不純物濃度を主アクティブ領域12mと副アクティブ領域12sの間で異ならせることにより、副アクティブ領域12sの閾値電圧を主アクティブ領域12mの閾値電圧と比較して低く設定しているが、この例では、P型ボディ領域9m、9sの不純物濃度は同じにして、副アクティブ領域12sのゲート絶縁膜6の厚さを相対的に薄くする(たとえば、厚さ20nm程度の熱酸化膜)ことによって(副アクティブ領域12sのゲート絶縁膜6を相対的に薄いゲート絶縁膜6tとしている)閾値電圧を低く設定している。ここで、ゲート絶縁膜6tの構成は、熱酸化膜(熱酸化による酸化シリコン膜)のほか、CVD等による酸化シリコン系絶縁膜等としてもよい。また、全体の一部(シリコン基板に接する部分)を熱酸化膜(たとえば、厚さ10nm程度)とし、残りの部分(シリコン基板に接しない部分)をCVD等による酸化シリコン系絶縁膜等(たとえば、厚さ10nm程度)とした積層膜としても良い。
In the example of FIG. 7, the geometric structure is the same, and the threshold voltage of the
なお、P型ボディ領域9の不純物濃度とゲート絶縁膜6の厚さの両方を異ならせることも可能である。ただし、その分、工程は複雑となる。また、ゲート絶縁膜の厚さを異ならせることは、熱酸化膜(酸化シリコン膜)を基準とした酸化シリコン膜換算厚さを異ならせるようにしてもよい。すなわち、主アクティブ領域12mと副アクティブ領域12sの間でゲート絶縁膜6の材質又はその一部を異ならせることによって、閾値電圧を異ならせるようにしてもよい。
It is possible to make both the impurity concentration of the P-
5.本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブ領域における副アクティブ領域の分布に関する各種の変形例の説明(主に図22から図28)
このセクションでは、図4で説明したアクティブ領域12m内における副アクティブ領域12s(閾値電圧が相対的に低く設定された領域)の分布又はレイアウトの変形例を説明する。
5. Description of various modifications relating to the distribution of the sub-active region in the active region of the power MOSFET which is an example of the semiconductor device according to the embodiment of the present application (mainly FIGS. 22 to 28)
In this section, a modified example of the distribution or layout of the
図22は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブ領域における副アクティブ領域の分布に関する変形例1(複数リング状分布)に関する図4に対応するパワーMOSFETの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。図23は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブ領域における副アクティブ領域の分布に関する変形例2(ドット状分散分布)に関する図4に対応するパワーMOSFETの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。図24は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブ領域における副アクティブ領域の分布に関する変形例3(2次元単連結集中分布)に関する図4に対応するパワーMOSFETの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。図25は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブ領域における副アクティブ領域の分布に関する変形例4(複数単連結分布)に関する図4に対応するパワーMOSFETの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。図26は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブ領域における副アクティブ領域の分布に関する変形例5(2次元単連結端部集中分布)に関する図4に対応するパワーMOSFETの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。図27は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブ領域における副アクティブ領域の分布に関する変形例6(ゲート延在方向線状分散分布)に関する図4に対応するパワーMOSFETの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。図28は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブ領域における副アクティブ領域の分布に関する変形例6(ゲート直交方向線状分散分布)に関する図4に対応するパワーMOSFETの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況を示す半導体チップ全体上面模式図である。これらに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのアクティブ領域における副アクティブ領域の分布に関する各種の変形例を説明する。 FIG. 22 is a top view of a semiconductor chip of a power MOSFET corresponding to FIG. 4 relating to Modification 1 (multiple ring-shaped distribution) relating to the distribution of sub-active regions in the active region of the power MOSFET which is an example of the semiconductor device according to the embodiment of the present application. FIG. 2 is a schematic top view of the entire semiconductor chip showing the distribution of sub-active areas inside the active area in FIG. FIG. 23 is a top view of the semiconductor chip of the power MOSFET corresponding to FIG. 4 relating to Modification 2 (dot dispersion distribution) relating to the distribution of the sub-active region in the active region of the power MOSFET which is an example of the semiconductor device according to the embodiment of the present application. FIG. 2 is a schematic top view of the entire semiconductor chip showing the distribution of sub-active areas inside the active area in FIG. FIG. 24 is a power MOSFET semiconductor corresponding to FIG. 4 relating to the modification 3 (two-dimensional single-connection concentrated distribution) regarding the distribution of the sub-active region in the active region of the power MOSFET which is an example of the semiconductor device according to the embodiment of the present application. It is a semiconductor chip whole upper surface schematic diagram which shows the distribution condition of the subactive area | region inside the active area | region in a chip | tip upper surface. FIG. 25 is a top view of the semiconductor chip of the power MOSFET corresponding to FIG. 4 relating to Modification 4 (multiple single connection distribution) relating to the distribution of the sub-active regions in the active region of the power MOSFET which is an example of the semiconductor device according to the embodiment of the present application. FIG. 2 is a schematic top view of the entire semiconductor chip showing the distribution of sub-active areas inside the active area in FIG. FIG. 26 is a power MOSFET corresponding to FIG. 4 relating to the modification 5 (two-dimensional single connection end concentration distribution) regarding the distribution of the sub-active region in the active region of the power MOSFET which is an example of the semiconductor device according to the embodiment of the present application. It is a semiconductor chip whole upper surface schematic diagram which shows the distribution condition of the subactive area | region inside the active area | region in the semiconductor chip upper surface. FIG. 27 is a power MOSFET corresponding to FIG. 4 relating to the modification 6 (linear extension distribution in the gate extending direction) regarding the distribution of the sub-active region in the active region of the power MOSFET which is an example of the semiconductor device according to the embodiment of the present application. It is a semiconductor chip whole upper surface schematic diagram which shows the distribution condition of the subactive area | region inside the active area | region in the semiconductor chip upper surface. FIG. 28 is a diagram of a power MOSFET corresponding to FIG. 4 relating to Modification 6 (linear distribution distribution in the direction perpendicular to the gate) regarding the distribution of the sub-active region in the active region of the power MOSFET which is an example of the semiconductor device according to the embodiment of the present application. It is a semiconductor chip whole upper surface schematic diagram which shows the distribution condition of the subactive area | region inside the active area | region in a semiconductor chip upper surface. Based on these, various modifications relating to the distribution of the sub-active regions in the active region of the power MOSFET which is an example of the semiconductor device according to the embodiment of the present application will be described.
(1)複数リング分布(主に図22):
図22に示すレイアウトは、図4のリング状副アクティブ領域12sを複数のリング状領域に分割したものである。これは、単一リング状副アクティブ領域12sと同様に、アクティブ領域12全体の温度分布を比較的均一にできるメリットがある。すなわち、副アクティブ領域12sに対応する部分は、オンしている時間が長いので、他の部分よりも発熱量が大きいからである。
(1) Multiple ring distribution (mainly FIG. 22):
The layout shown in FIG. 22 is obtained by dividing the ring-shaped
リングの数は、2個に限らず、3個でも、それ以上の複数個でも良い。 The number of rings is not limited to two, but may be three or more.
(2)ドット分散分布(主に図23):
図23に示すレイアウトは、比較的面積の狭いドット状副アクティブ領域12sを多数分散してレイアウトしたものである。このレイアウトに於いては、アクティブ領域12全体の温度分布を更に均一にできるメリットがある。
(2) Dot distribution (mainly FIG. 23):
The layout shown in FIG. 23 is a layout in which a large number of dot-like
(3)単連結集中分布(主に図24):
図24に示すレイアウトは、副アクティブ領域12sをアクティブ領域12の中央部に設けられた単一の2次元単連結領域としたものでる。このような集中配置は、レイアウトが比較的簡単に行えるメリットがある。
(3) Single connection concentration distribution (mainly Figure 24):
In the layout shown in FIG. 24, the
(4)複数単連結分布(主に図25):
図25に示すレイアウトは、図24の例で、2次元単連結領域とした副アクティブ領域12sを2分割したものである。2次元単連結領域の数は、2個に限らず、3個でも、それ以上の複数個でも良い。
(4) Multiple single connected distribution (mainly FIG. 25):
The layout shown in FIG. 25 is obtained by dividing the
(5)単連結一端集中分布(主に図26):
図26に示すレイアウトは、図24のものと類似するが、配置する場所が、アクティブ領域12の中央部ではなく、ゲートパッド部25と反対側のアクティブ領域12の端部になっている点が特徴となっている。このような集中レイアウトは、アクティブ領域12外部との関係で、副アクティブ領域12sを主アクティブ領域12mと異なる扱いをしたいときに有利である(例えば、セクション6参照)。
(5) Single connection one end concentration distribution (mainly FIG. 26):
The layout shown in FIG. 26 is similar to that shown in FIG. 24, except that the location is not the center of the
また、主アクティブ領域12mと副アクティブ領域12sとの間の相互作用をできるだけ少なくできるメリットが在る。
Further, there is a merit that the interaction between the main
更に、このレイアウトのメリットは、実質的に、両領域の境界をトレンチゲート電極7上に配置できることである。すなわち、両領域の境界線がチャネル領域やソース領域を通過しないメリットがある。
Further, the advantage of this layout is that the boundary between both regions can be arranged on the
(6)ゲート方向線状分散分布(主に図27):
図27に示すレイアウトは、トレンチゲート7の延在方向と平行な線状領域を多数分散して、副アクティブ領域12sとしたものである。このレイアウトのメリットは、温度の均一化のほか、実質的に、両領域の境界をトレンチゲート電極7上に配置できることである。すなわち、両領域の境界線がチャネル領域やソース領域を通過しないメリットがある。
(6) Gate-direction linear dispersion distribution (mainly FIG. 27):
In the layout shown in FIG. 27, a large number of linear regions parallel to the extending direction of the
通常、単一のチップのトレンチの数、すなわち、セルの数は、1万本前後(好適な範囲としては、数千本から数万本程度)であるから、ここでの副アクティブ領域12sの単一要素は、たとえば、100本程度(好適な範囲としては、数十本から数百本程度)の隣接するセルを束ねたものとなる。 Usually, the number of trenches of a single chip, that is, the number of cells is around 10,000 (preferably, about several thousand to several tens of thousands). The single element is, for example, a bundle of adjacent cells of about 100 (preferably about several tens to several hundreds).
(7)ゲート直交方向線状分散分布(主に図28):
図28に示すレイアウトは、図27のレイアウトを90度回転させたものである。このレイアウトに於いては、比較的単純なレイアウトであり、且つ、アクティブ領域12全体の温度分布を均一にできるメリットがある。
(7) Linear dispersion distribution in the gate orthogonal direction (mainly FIG. 28):
The layout shown in FIG. 28 is obtained by rotating the layout of FIG. 27 by 90 degrees. This layout has a merit that it is a relatively simple layout and that the temperature distribution of the entire
6.本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのチップ全体構造の変形例の説明(主に図29から図32)
このセクションの例は、図1に示すDC−DCコンバータの変形例であり、また、そのロウサイドSWパワーMOSFET(Qhl)に対応するパワー系能動素子の変形例である。また、このセクションの例は、図26の副アクティブ領域12sのレイアウトの応用例でもある。
6). Description of Modification of Whole Chip Structure of Power MOSFET as an Example of Semiconductor Device of One Embodiment of the Present Application (Mainly FIGS. 29 to 32)
The example of this section is a modification of the DC-DC converter shown in FIG. 1 and a modification of the power system active element corresponding to the low-side SW power MOSFET (Qhl). The example in this section is also an application example of the layout of the
図29は本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのチップ全体構造の変形例を説明するための図1に対応するコンピュータ用のDC−DCコンバータの回路構成を示す模式回路図である。図30は図29のロウサイドSWパワーMOSFET(Qhl)に関する図2に対応するパワーMOSFETの半導体チップ全体上面図である。図31は図30に対応するパワーMOSFETの半導体チップ上面におけるアクティブ領域内部の副アクティブ領域の分布状況(図26に対応する2次元単連結端部集中分布)を示す半導体チップ全体上面模式図である。図32は図30及び図31のゲート電極引き出し部切り出し領域R1に対応するチップ局所拡大上面図である。これに基づいて、本願の前記一実施の形態の半導体装置の一例であるパワーMOSFETのチップ全体構造の変形例を説明する。 FIG. 29 is a schematic circuit diagram showing a circuit configuration of a DC-DC converter for a computer corresponding to FIG. 1 for explaining a modification of the whole chip structure of a power MOSFET which is an example of the semiconductor device according to the embodiment of the present application. FIG. 30 is a top view of the entire semiconductor chip of the power MOSFET corresponding to FIG. 2 relating to the low-side SW power MOSFET (Qhl) of FIG. 31 is a schematic top view of the entire semiconductor chip showing the distribution of sub-active regions inside the active region on the top surface of the semiconductor chip of the power MOSFET corresponding to FIG. 30 (two-dimensional single connection end concentration distribution corresponding to FIG. 26). . 32 is a locally enlarged top view of the chip corresponding to the gate electrode lead-out region cutout region R1 in FIGS. 30 and 31. FIG. Based on this, a modification of the whole chip structure of the power MOSFET which is an example of the semiconductor device according to the embodiment of the present application will be described.
図29に示すように、DC−DCコンバータにおいては、ロウサイドSWパワーMOSFET(Qhl)は、回路的には、主アクティブ領域12mに対応する部分Qhlmと副アクティブ領域12sに対応する部分Qhlsに分割されている。そして、副アクティブ領域12sに対応する部分Qhlsのゲート電極(ゲート端子)には、付加的な抵抗PRが挿入されている(なお、その他の回路構成は、図1のものと全く同一である)。すなわち、ゲートパッド25と主アクティブ領域12mの各ゲート電極(主アクティブ領域に対応する部分Qhlmのゲート電極)間の第1の電流通路P1と比較して、ゲートパッド25と副アクティブ領域12sの各ゲート電極(副アクティブ領域に対応する部分Qhlsのゲート電極)間の第2の電流通路P2には、付加的な抵抗成分PRが挿入されているので、第2の電流通路P2の抵抗値(たとえば、5から20Ω程度)は、第1の電流通路P1の抵抗値(たとえば、1から2Ω程度)と比較して大きい。言い換えると、主アクティブ領域に対応する部分Qhlmのゲート抵抗と比較して、副アクティブ領域に対応する部分Qhlsのゲート抵抗は、高くされている。
As shown in FIG. 29, in the DC-DC converter, the low-side SW power MOSFET (Qhl) is divided into a part Qhlm corresponding to the main
この付加的な抵抗PRの挿入によって、ロウサイドSWパワーMOSFET(Qhl)の内、副アクティブ領域12sに対応する部分Qhlsのゲートは、もともとの低閾値電圧化とあいまって不安定化する。すなわち、ハイサイドSWパワーMOSFET(Qhh)がオンしたときに、ロウサイドSWパワーMOSFET(Qhl)の内、副アクティブ領域12sに対応する部分Qhlsがセルフターンオンするため、ロウサイドSWパワーMOSFET(Qhl)が部分的にオン状態となるため、ロウサイドSWパワーMOSFET(Qhl)が全体として、オンしたときのドレイン電圧の跳ね上がりを抑制することができる。
By the insertion of this additional resistor PR, the gate of the portion Qhls corresponding to the
ここで、この例の場合は、ロウサイドSWパワーMOSFET(Qhl)の外部端子としてのゲート端子は単一であり、その内部でゲートが分岐する構成をとっている。これは、外部からは通常のパワーMOSFETとして取り扱える点で有利である。しかし、実際に外部ゲート端子を2分割することも可能である。その場合は、外部に付加的な抵抗PRを設置することができる。 Here, in the case of this example, the low-side SW power MOSFET (Qhl) has a single gate terminal as an external terminal, and the gate branches in the inside. This is advantageous in that it can be handled as a normal power MOSFET from the outside. However, the external gate terminal can actually be divided into two. In that case, an additional resistor PR can be installed outside.
次に、このような付加的な抵抗PRが挿入されたMOSFET(Qhl)のデバイス構造を、図30から図32を用いて説明する。図30に図2に対応するチップ上面全体図を示す。図2との違いは、アクティブ領域12の内部分割構造が表示されている点である。すなわち、アクティブ領域12の副アクティブ領域12sのレイアウトが、図26のレイアウトに対応している。
Next, the device structure of the MOSFET (Qhl) in which such an additional resistor PR is inserted will be described with reference to FIGS. FIG. 30 shows an overall top view of the chip corresponding to FIG. The difference from FIG. 2 is that the internal division structure of the
次に、図4に対応するチップ上面の主アクティブ領域12m、副アクティブ領域12s等のチップ上面の主要要素のレイアウトを図31に示す。図31に示すように、この例では、図26と同様に、アクティブ領域12は、主アクティブ領域12mと副アクティブ領域12sに分かれており、副アクティブ領域12sがゲートパッド部25と反対側のアクティブ領域12を占有する2次元単連結領域(矩形領域)をなしており、残余の2次元単連結領域が主アクティブ領域12mとなっている。また、メタルゲート配線部24は、アクティブ領域12の3辺に沿うUの字型をしており、その下層には、同様の形状を呈するゲート引き出しポリシリコン配線部7b(ここに表示したものは、その主幹部である)が配置されており、メタルゲート配線部24とゲート引き出しポリシリコン配線部7bは、主アクティブ領域12mに近接する部分に於いては、相互に、多数のゲートコンタクト部29bを介して相互接続されているが、副アクティブ領域12sに近接した部分に於いては、相互接続されていない。
Next, FIG. 31 shows a layout of main elements on the top surface of the chip such as the main
次に、図30及び図31のゲート電極引き出し部切り出し領域R1の拡大平面図を図32に示す。図32に示すように、付加的抵抗部34が、図29の付加的な抵抗成分PRにほぼ対応する(又は、その一部をなす)。なお、付加的抵抗部34については、たとえば、この例のようにドープトポリシリコン膜の幅を狭くして引き回すことにより、所望の抵抗値を得ても良いが、この部分のみに、逆導電型の不純物をイオン注入して、高抵抗を形成してもよい。その場合には、付加的抵抗部34の占有面積を小さくすることができる。また、ドープトポリシリコン膜ではなく、ノンドープポリシリコン膜でゲートポリシリコン膜7を構成し、後にイオン注入で抵抗値を制御する場合は、付加的抵抗部34のみ、打ち込み濃度を下げればよい。
Next, an enlarged plan view of the gate electrode lead-out region R1 in FIGS. 30 and 31 is shown in FIG. As shown in FIG. 32, the
なお、この例では、低閾値電圧領域とゲート分割による一部ゲートの不安定化を併用したが、副アクティブ領域12sの閾値電圧を主アクティブ領域12mと同じにしてもよい。その場合には、プロセスを簡略化できるメリットがある。
In this example, the low threshold voltage region and the destabilization of a part of the gates by gate division are used together, but the threshold voltage of the sub
7.本願に於いて説明する各実施の形態等の他の能動デバイスへの適用等の説明(主に図33から図36)
ここまでに説明した例は、主にパワーMOSFETを例に取り具体的に説明したが、各実施の形態の考え方は、絶縁ゲート型パワー系能動素子全般に適用できることは言うまでもない。この絶縁ゲート型パワー系能動素子には、パワーMOSFET以外に、たとえば、IGBT(Insulated gate Bipolar Transistor)や、絶縁ゲート型パワー系能動素子とCMOS(Complementary Metal Oxide Semiconductor)またはCMIS(Complementary Metal Insulator Semiconductor)集積回路等と単一チップ上に集積した集積型パワー系デバイス等がある。以下これらについて簡単に説明する。
7). Description of application to other active devices such as each embodiment described in the present application (mainly FIGS. 33 to 36)
The examples described so far have been specifically described mainly using power MOSFETs as an example, but it is needless to say that the concept of each embodiment can be applied to all insulated gate power system active elements. In addition to the power MOSFET, the insulated gate power system active element includes, for example, an IGBT (Insulated gate Bipolar Transistor), an insulated gate power system active element, a CMOS (Complementary Metal Oxide Semiconductor), or a CMIS (Complementary Semiconductor Metal). There are an integrated circuit and the like and an integrated power device integrated on a single chip. These will be briefly described below.
図33は本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるIGBTの端子配置図である。図34は図6に対応する本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるIGBTの単位セル断面図である。図35は図1における回路要素の主要部を単一チップ上に集積した集積化電源素子のチップ上面レイアウト図である。図36は図35のY−Y’断面に対応するチップ部分模式断面図である。これらに基づいて、本願に於いて説明する各実施の形態等の他の能動デバイスへの適用等を説明する。 FIG. 33 is a terminal layout diagram of an IGBT which is an example of another active device to which the embodiments and the like described in the present application are applied. FIG. 34 is a unit cell cross-sectional view of an IGBT which is an example of another active device to which the embodiments and the like described in the present application corresponding to FIG. 6 are applied. FIG. 35 is a chip top surface layout diagram of an integrated power supply element in which main parts of the circuit elements in FIG. 1 are integrated on a single chip. 36 is a chip partial schematic cross-sectional view corresponding to the Y-Y ′ cross section of FIG. 35. Based on these, application to other active devices such as each embodiment described in the present application will be described.
(1)IGBTへの適用について(主に図33及び図34):
図33に示すように、IGBTの各端子は、通常、バイポーラトランジスタとのピン対応の関係で回路的呼称として、ベースに対応する端子をゲート端子G、エミッタに対応する端子をエミッタ端子E、コレクタに対応する端子をコレクタ端子Cとしているが、構造的および動作的観点からは、エミッタ端子Eは、構造的呼称としてはソース端子と呼ぶ方が自然である。
(1) Application to IGBT (mainly FIG. 33 and FIG. 34):
As shown in FIG. 33, each terminal of the IGBT is normally referred to as a circuit name in a pin-corresponding relationship with the bipolar transistor. The terminal corresponding to the base is the gate terminal G, the terminal corresponding to the emitter is the emitter terminal E, and the collector. The terminal corresponding to is the collector terminal C. From the structural and operational viewpoint, it is natural that the emitter terminal E is called the source terminal as a structural name.
すなわち、図34に示すように、IGBTは、図6に説明したパワーMOSFETと構造的に同一部分R2のN型半導体基板領域1sの裏面1b側と裏面メタル電極4(コレクタ電極)の間に、P型コレクタ領域18を挿入した構造となっている。従って、構造的呼称では、ソース系の部分、すなわち、ソース領域11、N型基板内ソース領域11a、ポリSiソース領域11b、メタルソース電極15、ソースパッド部26、ソースコンタクト部29a等は、そのまま用いることができる。なお、ゲート系の部分は、そのまま対応しているので、当然、そのまま用いることができる。
That is, as shown in FIG. 34, the IGBT is between the
(2)パワー系能動素子等を集積化したデバイスへの適用について(主に図35及び図36):
図35に集積型パワー系デバイスの一例であるパーソナルコンピュータ用ワンチップ型DC−DCコンバータ(図1に対応)のチップ2の上面レイアウトの一例を示す。図35に示すように、チップ2のデバイス面1aには、ハイサイドSWパワーMOSFET(Qhh)、ロウサイドSWパワーMOSFET(Qhl)、ハイサイドSWパワーMOSFET(Qhh)を駆動するハイサイドドライバ51、ロウサイドSWパワーMOSFET(Qhl)を駆動するロウサイドドライバ52、およびハイサイドドライバ51とロウサイドドライバ52を制御する制御回路部53(たとえば、回路はCMOS回路構成となっている)等がレイアウトされている。ここで、ハイサイドSWパワーMOSFET(Qhh)は、具体的には、図6、図7、図21、図34等で説明したパワー系能動素子(絶縁ゲート型パワー系能動素子)のいずれかである。なお、ロウサイドSWパワーMOSFET(Qhl)も、これらのいずれかで構成することができる。
(2) Application to devices in which power system active elements and the like are integrated (mainly FIGS. 35 and 36):
FIG. 35 shows an example of the top surface layout of the
次に、ハイサイドSWパワーMOSFET(Qhh)のアクティブ領域12とCMOS制御回路部53の部分断面(Y−Y’断面)を図36に基づいて説明する。
Next, a partial cross section (Y-Y 'cross section) of the
図36に示すように、ワンチップ型DC−DCコンバータは、たとえば、P型半導体基板1p上に作られる。すなわち、P型半導体基板1p(P型半導体基板領域)の表面1a(第1の主面またはデバイス面)側には、エピタキシャル成長等により、たとえばN−エピタキシャル領域1eが設けられており、このN−エピタキシャル領域1eとP型半導体基板領域1pの境界付近には、N+埋め込み領域19が設けられている。CMOS領域RcとパワーMOS領域Rhの間等のN−エピタキシャル領域1eには、P+素子分離領域22が設けられており、その上部のチップ2の上面1aには、フィールド絶縁膜23(LOCOS型またはSTI型の絶縁膜)が設けられている。
As shown in FIG. 36, the one-chip type DC-DC converter is made on, for example, a P-
次に、各デバイス領域を説明する。パワーMOS領域RhすなわちパワーMOSFET(Qh)が作られた領域に於いては、ドレイン等をチップ2の上面1aに引き出すためのN+ドレイン引き出し領域21が設けられており、チップ2の上面1aの半導体表面領域には、トレンチ5、ゲート絶縁膜6、P型ボディ領域9、ソース領域11、P型ボディコンタクト領域14等が設けられている。
Next, each device area will be described. In the region where the power MOS region Rh, that is, the power MOSFET (Qh) is formed, an N +
一方、CMOS領域Rcに於いては、N−エピタキシャル領域1eのチップ2の上面1a側表面下に、Pウエル領域31pおよびNウエル領域31nが設けられており、これらの表面領域にそれぞれN型およびP型のソースドレイン領域32が設けられている。更に、チップ2の上面1aには、これらのN型およびP型のソースドレイン領域32とともに、Nチャネル型のMOSFET(Qn)およびPチャネル型のMOSFET(Qp)を構成するゲート電極33が設けられている。
On the other hand, in the CMOS region Rc, a P-
8.本願の全般に関する考察並びに各実施の形態に関する補足的説明(主に図1、図4、図29及び図37)
図37は本願の各実施の形態の半導体装置の有効性を説明するための跳ね上がり電圧及び電力損失の副アクティブ領域の占有率依存性を示す効果説明図である。これに基づいて、本願の全般に関する考察並びに各実施の形態に関する補足的説明を行う。
8). General consideration of the present application and supplementary explanation regarding each embodiment (mainly FIG. 1, FIG. 4, FIG. 29 and FIG. 37)
FIG. 37 is an effect explanatory diagram showing the occupancy ratio dependency of the jumping voltage and the power loss for explaining the effectiveness of the semiconductor device of each embodiment of the present application in the sub-active region. Based on this, a general consideration of the present application and a supplementary explanation regarding each embodiment will be given.
ここまでに説明した各実施の形態の基本的考え方は、図37に示すような考察を背景としている。すなわち、一般に、DC−DCコンバータ等におけるパワーMOSFETのようなパワー系能動素子(ロウサイドSWパワーMOSFET)の電力損失と跳ね上がり電圧の関係は、トレードオフの関係にある。しかし、図37に示すように、たとえば、パワーMOSFETの一部(全体に比較して、比較的狭い領域)に、閾値電圧の低い部分を設けると、あまり電力損失が増えないにもかかわらず、跳ね上がり電圧に関して比較的大きな改善が得られる部分があることがわかる。すなわち、何らかの方法で、パワーMOSFETの一部を(一部のセルの全体、または、少なくとも一部のセルの一部分)を他の部分に比較して、オンしやすい状態にすることで、少しの電力損失と交換に、急峻な立ち上がりに起因する跳ね上がり電圧を低減するという考え方である。 The basic concept of each embodiment described so far is based on the consideration as shown in FIG. That is, generally, the relationship between the power loss and the jumping voltage of a power system active element (low-side SW power MOSFET) such as a power MOSFET in a DC-DC converter or the like is a trade-off relationship. However, as shown in FIG. 37, for example, if a portion having a low threshold voltage is provided in a part of the power MOSFET (relatively narrow region compared to the whole), the power loss does not increase so much. It can be seen that there is a portion where a relatively large improvement can be obtained with respect to the jumping voltage. In other words, in some way, a part of the power MOSFET (a part of the whole cell, or at least a part of the part of the cell) is compared with the other part to make it easy to turn on. The idea is to reduce the jumping voltage caused by a steep rise in exchange for power loss.
これを実現する方として、一つは、セクション2から5に説明したように、ロウサイドSWパワーMOSFET(Qhl)の一部に閾値電圧が低い部分を作ることである。このようにすると、ロウサイドSWパワーMOSFET(Qhl)がオンする際に、まず、閾値電圧が低い部分が先にオンして、その後に、主要部がオンするので、立ち上がりが緩やかになり、跳ね上がり電圧を低減される。 One way to achieve this is to create a low threshold voltage in part of the low-side SW power MOSFET (Qhl) as described in sections 2-5. In this way, when the low-side SW power MOSFET (Qhl) is turned on, first, the portion with the lower threshold voltage is turned on first, and then the main portion is turned on. Is reduced.
ここで、ロウサイドSWパワーMOSFET(Qhl)の主アクティブ領域に対応する部分Qhlmの閾値電圧(第1の閾値電圧)を基準とする副アクティブ領域に対応する部分Qhlsの閾値電圧(第2の閾値電圧)の好適な範囲は、一般に基準値の45%以上、且つ、85%以下である。また、更に損失を低減する必要がるときは、閾値電圧の好適な範囲は、基準値の55%以上、且つ、75%以下である。 Here, the threshold voltage (second threshold voltage) of the portion Qhls corresponding to the sub-active region based on the threshold voltage (first threshold voltage) of the portion Qhlm corresponding to the main active region of the low-side SW power MOSFET (Qhl). ) Is generally 45% or more and 85% or less of the reference value. Further, when it is necessary to further reduce the loss, the preferable range of the threshold voltage is 55% or more and 75% or less of the reference value.
また、アクティブ領域12全体の面積を基準とする副アクティブ領域12sの面積の割合の好適な範囲(面積割合)は、1%以上、且つ、20%以下である。これは、面積割合が20%を超えると、急速に電力損失が増加するからである。
Further, a suitable range (area ratio) of the area ratio of the
また、更に確実に跳ね上がり電圧を抑制する必要があるときは、この割合の好適な範囲は、5%以上、且つ、20%以下である。たとえば、この面積割合が、5%から10%程度の場合の電力損失率は1から3%程度と推定される。 Further, when it is necessary to more reliably suppress the jumping voltage, the preferable range of this ratio is 5% or more and 20% or less. For example, when the area ratio is about 5% to 10%, the power loss rate is estimated to be about 1 to 3%.
一方、もう一つの考え方は、ロウサイドSWパワーMOSFET(Qhl)の一部のゲートを他のゲートから分離して、そこに付加的な抵抗を付加して、容量結合に対して不安定化することにより、あえてセルフターンオンを誘起させることである。セルフターンオンは、ロウサイドSWパワーMOSFET(Qhl)全体で起こるときは、非常に有害な現象であるが、限定された比較的小さな部分で発生しても、それ自体は問題とならない。 On the other hand, another idea is that some gates of the low-side SW power MOSFET (Qhl) are separated from other gates, and an additional resistor is added thereto to destabilize the capacitive coupling. This is to induce self-turn-on. Self-turn-on is a very harmful phenomenon when it occurs in the entire low-side SW power MOSFET (Qhl), but even if it occurs in a limited relatively small part, it does not pose a problem in itself.
なお、跳ね上がり電圧を低減する方法として、ロウサイドSWパワーMOSFET(Qhl)のチップ内にSBDを内蔵させる方法(SBD内蔵方式)が知られているが、SBD内蔵方式は、セルフターンオンおよび跳ね上がり電圧を抑制する効果がある反面、チップ面積を大幅に増加させるデメリットがある。 As a method for reducing the jump voltage, a method of incorporating an SBD in the chip of the low-side SW power MOSFET (Qhl) (SBD built-in method) is known, but the SBD built-in method suppresses self-turn-on and the jump voltage. However, there is a demerit that greatly increases the chip area.
しかしながら、本願発明は、本願発明の各実施の形態とSBD内蔵方式を併用することを排除するものではない。 However, the present invention does not exclude the combined use of each embodiment of the present invention and the SBD built-in method.
9.サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
9. Summary The invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited thereto, and it goes without saying that various changes can be made without departing from the scope of the invention.
例えば、前記実施の形態では、N+シリコン単結晶基板上のNエピタキシャル層上面に主にNチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、P+シリコン単結晶基板上のNエピタキシャル層上面にPチャネルデバイスを形成するものでもよい。 For example, in the above-described embodiment, the N channel device is mainly formed on the upper surface of the N epitaxial layer on the N + silicon single crystal substrate. However, the present invention is not limited thereto, and P + silicon A P channel device may be formed on the upper surface of the N epitaxial layer on the single crystal substrate.
また、前記実施の形態では、パワーMOSFETを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、バイポーラトランジスタ(IGBTを含む)等にも適用できることは言うまでもない。なお、これらのパワーMOSFET、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。 In the above-described embodiment, the power MOSFET has been specifically described as an example. However, the present invention is not limited thereto, and it is needless to say that the present invention can be applied to a bipolar transistor (including IGBT). Needless to say, the present invention can also be applied to a semiconductor integrated circuit device incorporating such power MOSFETs, bipolar transistors, and the like.
また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、GaAs系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。 In the above-described embodiments, devices mainly made on a silicon-based semiconductor substrate have been specifically described. However, the present invention is not limited thereto, and a GaAs-based semiconductor substrate, a silicon carbide-based semiconductor substrate, and a silicon nitride. Needless to say, the present invention can be applied almost as it is to a device made on a ride-type semiconductor substrate.
なお、前記実施の形態では、主にゲート電極等として、ポリシリコン膜を使用したものを具体的に説明したが、本発明はそれに限定されるものではなく、ポリサイド膜やシリサイド膜等でもよいことはいうまでもない。 In the above-described embodiment, the gate electrode or the like that uses a polysilicon film has been specifically described. However, the present invention is not limited thereto, and may be a polycide film, a silicide film, or the like. Needless to say.
また、前記実施の形態では、主にメタル電極として、アルミニウム系メタル膜を主要構成膜として使用したものを具体的に説明したが、本発明はそれに限定されるものではなく、チタンやタングステン等の高融点金属膜や金膜をメタル電極の主要構成膜として使用したものにも適用できることは言うまでもない。 Further, in the above-described embodiment, the metal electrode and the aluminum-based metal film as the main constituent film have been specifically described. However, the present invention is not limited thereto, and titanium, tungsten, and the like are used. Needless to say, the present invention can also be applied to a film using a refractory metal film or a gold film as a main component film of a metal electrode.
更に、前記実施の形態では、ドリフト領域として単一の導電型領域から構成されたものを具体的に説明したが、本発明はそれに限定されるものではなく、反対導電型領域が交互に入れ替わるスーパジャンクション(Super−Junction)型のドリフト領域を有するものにも適用できることは言うまでもない。 Further, in the above-described embodiment, the drift region constituted by a single conductivity type region has been specifically described. However, the present invention is not limited to this, and a superconducting region in which the opposite conductivity type regions are alternately replaced is described. Needless to say, the present invention can also be applied to one having a super-junction type drift region.
1 ウエハ
1a ウエハ又は半導体チップの表面(第1の主面またはデバイス面)
1b ウエハ又は半導体チップの表面(第2の主面)
1e N−エピタキシャル領域
1p P型半導体基板領域
1s N型半導体基板領域
2 半導体チップ
3 N−ドリフト領域
4 裏面メタル電極
5 トレンチ
6 ゲート絶縁膜
6t 相対的に薄いゲート絶縁膜
7 ゲートポリシリコン膜(ゲート電極)
7a トレンチゲート電極
7b ゲート引き出しポリシリコン配線部
8 層間絶縁膜
9 P型ボディ領域
9m 主アクティブ領域のP型ボディ領域
9s 副アクティブ領域のP型ボディ領域
10 トレンチ形成用ハードマスク膜
11 N型ソース領域
12 アクティブ領域
12m 主アクティブ領域
12s 副アクティブ領域
14 P型ボディコンタクト領域
15 メタルソース電極
18 P型コレクタ領域
19 N+埋め込み領域
20 単位セル領域
20m 主アクティブ領域の単位セル領域
20s 副アクティブ領域の単位セル領域
21 N+ドレイン引き出し領域
22 P+素子分離領域
23 フィールド絶縁膜
24 メタルゲート配線部
25 ゲートパッド部
26 ソースパッド部
27 ガードリング
28 エッジターミネーション領域
29a ソースコンタクト部
29b ゲートコンタクト部
30 アルミニウム系メタル電極膜
31p CMOS領域のPウエル領域
31n CMOS領域のNウエル領域
32 CMOS領域のソースドレイン領域
33 CMOS領域のゲート電極等
34 付加的抵抗部
50 DC−DCコンバータ
51 ハイサイドドライバ
52 ロウサイドドライバ
53 制御回路部
54 出力平滑用インダクタ
55 出力平滑用コンデンサ
101 システムインパッケージ
102 ハイサイドMOSFET半導体チップ
103 ロウサイドMOSFET半導体チップ
106 ドライバチップ
107,108,109,110 ボンディングワイヤ(接続配線)
115,116,117 ダイパッド(タブ)
118 ソースパッド
119 ゲートパッド
120 ソースパッド
121 ゲートパッド
122 相互接続用ソースパッド
123,124 ボンディングワイヤ(接続配線)
127 パワーグラウンド端子
128 ロジックグラウンド端子
BP ドライバチップのボンディングパッド
C コレクタ端子
E エミッタ端子
G ゲート端子
P1 第1の電流通路
P2 第2の電流通路
PR 付加的な抵抗成分
Qh パワーMOSFET
Qhh ハイサイドSWパワーMOSFET
Qhl ロウサイドSWパワーMOSFET
Qhlm ロウサイドSWパワーMOSFETの主アクティブ領域に対応する部分(標準的閾値電圧の部分)
Qhls ロウサイドSWパワーMOSFETの副アクティブ領域に対応する部分(相対的に低い閾値電圧の部分)
Qn CMOS領域のNチャネル型MOSFET
Qp CMOS領域のPチャネル型MOSFET
R1 ゲート電極引き出し部切り出し領域
R2 パワーMOSFETと構造的に同一部分
R3 主及び副アクティブ領域境界周辺切り出し領域
Rc CMOS領域
Rh パワーMOS領域
S ソース端子
Vdd 電源出力端子
Vin 直流電源
Vss 接地端子
1
1b Wafer or semiconductor chip surface (second main surface)
1e N-
7a
115, 116, 117 Die pad (tab)
118
127
Qhh High-side SW power MOSFET
Qhl Low-side SW power MOSFET
Part corresponding to the main active area of the Qhlm low-side SW power MOSFET (standard threshold voltage part)
Qhls Low-side SW power MOSFET corresponding to the sub-active region (relatively low threshold voltage)
N-channel MOSFET in Qn CMOS region
P-channel MOSFET in Qp CMOS region
R1 Gate electrode lead-out region R2 Structurally the same as the power MOSFET R3 Main and sub active region boundary peripheral region Rc CMOS region Rh Power MOS region S Source terminal Vdd Power supply output terminal Vin DC power supply Vss Ground terminal
Claims (12)
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたアクティブ領域;
(d)平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、
ここで、各単位セル領域は、以下を有する:
(d1)前記ドリフト領域の前記第1の主面側の前記半導体基板内に設けられ、前記第1導電型と反対導電型の第2導電型を有するボディ領域;
(d2)前記ボディ領域に接するように前記第1の主面側の前記半導体基板の表面領域に設けられたゲート絶縁膜;
(d3)前記ゲート絶縁膜を介して前記半導体基板の前記表面領域に設けられたゲート電極;
(d4)前記ゲート電極上に設けられた層間絶縁膜;
(d5)前記半導体基板の前記第1の主面側表面に、前記ゲート絶縁膜に接するように設けられ、前記第1導電型を有するソース領域;
(d7)前記層間絶縁膜を覆うように、前記半導体基板の前記第1の主面上に設けられたメタルソース電極、
ここで更に、前記アクティブ領域は、以下を有する:
(c1)第1の閾値電圧および第1の占有面積を有する主アクティブ領域;
(c2)前記第1の閾値電圧よりも低い第2の閾値電圧および前記第1の占有面積よりも狭い第2の占有面積を有する副アクティブ領域。 Semiconductor devices including:
(A) a semiconductor substrate having a first main surface and a second main surface;
(B) a drift region provided in the semiconductor substrate and having a first conductivity type;
(C) an active region provided on the first main surface;
(D) a plurality of unit cell regions provided in the active region in plan view;
Here, each unit cell region has the following:
(D1) a body region provided in the semiconductor substrate on the first main surface side of the drift region and having a second conductivity type opposite to the first conductivity type;
(D2) a gate insulating film provided in a surface region of the semiconductor substrate on the first main surface side so as to be in contact with the body region;
(D3) a gate electrode provided in the surface region of the semiconductor substrate via the gate insulating film;
(D4) an interlayer insulating film provided on the gate electrode;
(D5) A source region having the first conductivity type provided on the first main surface side surface of the semiconductor substrate so as to be in contact with the gate insulating film;
(D7) a metal source electrode provided on the first main surface of the semiconductor substrate so as to cover the interlayer insulating film,
Here further, the active area comprises:
(C1) a main active region having a first threshold voltage and a first occupied area;
(C2) A sub-active region having a second threshold voltage lower than the first threshold voltage and a second occupied area smaller than the first occupied area.
(e)前記半導体基板の前記第1の主面上に設けられたゲートパッド;
(f)前記ゲートパッドと、前記主アクティブ領域内の各ゲート電極間の第1の電流通路;
(g)前記ゲートパッドと、前記副アクティブ領域内の各ゲート電極間の第2の電流通路、
ここで、前記第2の電流通路の抵抗値は、前記第1の電流通路の抵抗値よりも大きい。 The semiconductor device according to the item 1, further includes the following:
(E) a gate pad provided on the first main surface of the semiconductor substrate;
(F) a first current path between the gate pad and each gate electrode in the main active region;
(G) a second current path between the gate pad and each gate electrode in the sub-active region;
Here, the resistance value of the second current path is larger than the resistance value of the first current path.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011088071A JP2014132600A (en) | 2011-04-12 | 2011-04-12 | Semiconductor device |
PCT/JP2012/059641 WO2012141121A1 (en) | 2011-04-12 | 2012-04-09 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011088071A JP2014132600A (en) | 2011-04-12 | 2011-04-12 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014132600A true JP2014132600A (en) | 2014-07-17 |
Family
ID=47009294
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011088071A Withdrawn JP2014132600A (en) | 2011-04-12 | 2011-04-12 | Semiconductor device |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2014132600A (en) |
WO (1) | WO2012141121A1 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2018198663A1 (en) * | 2017-04-25 | 2018-11-01 | 株式会社Sumco | n-TYPE SILICON SINGLE CRYSTAL PRODUCTION METHOD, n-TYPE SILICON SINGLE CRYSTAL INGOT, SILICON WAFER, AND EPITAXIAL SILICON WAFER |
US10734483B2 (en) | 2018-09-14 | 2020-08-04 | Kabushiki Kaisha Toshiba | Semiconductor device |
US10872974B2 (en) | 2018-09-15 | 2020-12-22 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2021040062A (en) * | 2019-09-04 | 2021-03-11 | 株式会社東芝 | Semiconductor device |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6440989B2 (en) | 2013-08-28 | 2018-12-19 | ローム株式会社 | Semiconductor device |
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-
2011
- 2011-04-12 JP JP2011088071A patent/JP2014132600A/en not_active Withdrawn
-
2012
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Also Published As
Publication number | Publication date |
---|---|
WO2012141121A1 (en) | 2012-10-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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