JP2012209330A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、パワー(Power)MOSFET(Metal Oxide Semiconductor Field Effect Transistor)またはMISFET(Metal Insulator Semiconductor Field Effect Transistor)等の半導体装置(または半導体集積回路装置)におけるデバイス構造等に適用して有効な技術に関する。 The present invention is applied to a semiconductor device (or a semiconductor device related to an integrated circuit structure, such as a power MOSFET (Metal Oxide Field Effect Transistor)) or a MISFET (Metal Insulator Semiconductor Field Effect Transistor), etc. .
日本特開平1−291468号公報(特許文献1)には、スプリットゲート(Split Gate)を有し、オン抵抗を下げ、且つ、短チャネル効果を抑制するために、N−ドリフト領域の上端部にN−ドリフト領域よりも高濃度のN型領域が設けられたプレーナ−バーティカル(Planar−Vertical)型パワーMOSFET等が開示されている。 Japanese Patent Laid-Open No. 1-291468 (Patent Document 1) has a split gate (Split Gate), in order to lower the on-resistance and suppress the short channel effect, at the upper end of the N-drift region. A planar-vertical power MOSFET or the like in which an N-type region having a higher concentration than the N-drift region is provided is disclosed.
日本特開2006−54483号公報(特許文献2)には、スプリットゲートを有し、パンチスルー耐圧を向上させるために、N−ドリフト領域の上端部にN−ドリフト領域よりも高濃度のN型領域が設けられたプレーナ−バーティカル型パワーMOSFET等において、前記N型領域をゲート電極を不純物導入のマスクとして用いて、イオン注入により自己整合的に導入する技術が開示されている。 Japanese Patent Application Laid-Open Publication No. 2006-54483 (Patent Document 2) discloses a split gate having an N-type higher concentration than the N-drift region at the upper end of the N-drift region in order to improve the punch-through breakdown voltage. In a planar-vertical power MOSFET provided with a region, a technique is disclosed in which the N-type region is introduced in a self-aligned manner by ion implantation using a gate electrode as a mask for impurity introduction.
日本特開2001−156294号公報(特許文献3)には、スプリットゲートおよび、その間にソースに接続された中間ゲートを有するプレーナ−バーティカル型パワーMOSFET等が開示されている。 Japanese Unexamined Patent Publication No. 2001-156294 (Patent Document 3) discloses a planar-vertical power MOSFET having a split gate and an intermediate gate connected to the source therebetween.
たとえばDC−DCコンバータ等の電源または電力変換機器のスイッチング等に使用されるパワーMOSFET等の絶縁ゲートを有するパワー系能動素子は、スイッチングの高速化に伴い、ゲート容量(主にゲート−ドレイン間容量)を極力小さくする必要がある。このためには、チャネルとならない部分のゲート電極を取り去り、スプリットゲートとする手法が有効とされている。しかし、Nチャネル型パワーMOSFETを例に取り説明すると、その反作用として、チャネルを形成するP型ボディ領域の端部に電界が集中するため、パンチスルー耐圧が低下する等の問題が発生する。 For example, a power system active element having an insulated gate such as a power MOSFET used for a power source such as a DC-DC converter or switching of a power conversion device has a gate capacitance (mainly a gate-drain capacitance) as the switching speed increases. ) Must be made as small as possible. For this purpose, it is effective to remove the portion of the gate electrode that does not become a channel and use it as a split gate. However, taking an N-channel power MOSFET as an example, as a reaction, the electric field concentrates at the end of the P-type body region that forms the channel, which causes problems such as a decrease in punch-through breakdown voltage.
本願発明は、これらの課題を解決するためになされたものである。 The present invention has been made to solve these problems.
本発明の目的は、高速のスイッチングが可能な半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device capable of high-speed switching.
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 The following is a brief description of an outline of typical inventions disclosed in the present application.
すなわち、本願の一つの発明は、プレーナ−バーティカル型パワーMOSFET等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、各アクティブセル内のスプリットゲート間にトレンチ(Trench)内に延在するフィールドプレート(Field Plate)、すなわち、トレンチフィールドプレートを設けたものである。 That is, one invention of the present application is a semiconductor device having a power system active element having an insulated gate such as a planar-vertical power MOSFET, and extends in a trench between split gates in each active cell. A field plate, that is, a trench field plate is provided.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
すなわち、プレーナ−バーティカル型パワーMOSFET等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、各アクティブセル内にトレンチフィールドプレートを設けたので、パンチスルー耐圧の低下を抑制することができる。 That is, in a semiconductor device having a power system active element having an insulated gate such as a planar-vertical power MOSFET, a trench field plate is provided in each active cell, so that a decrease in punch-through breakdown voltage can be suppressed. .
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
[Outline of Embodiment]
First, an outline of a typical embodiment of the invention disclosed in the present application will be described.
1.以下を含む半導体装置:
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたアクティブ領域;
(d)平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、
ここで、各単位セル領域は、前記第1の主面上から前記ドリフト領域を貫通し、以下を有する:
(d1)前記ドリフト領域の前記第1の主面側の前記半導体基板内に平面的に間隔を置いて設けられ、前記第1導電型と反対導電型の第2導電型を有する第1のボディ領域および第2のボディ領域;
(d2)前記半導体基板の前記第1の主面上にゲート絶縁膜を介して平面的に間隔を置いて設けられた第1ゲート電極および第2のゲート電極;
(d3)前記半導体基板の前記第1の主面に側から、前記第1のボディ領域および前記第2のボディ領域間の前記ドリフト領域に設けられたトレンチ;
(d4)前記トレンチ内にフィールドプレート周辺絶縁膜を介して設けられたフィールドプレート電極;
(d5)前記ゲート電極および前記フィールドプレート電極上に設けられた層間絶縁膜;
(d6)前記半導体基板の前記第1の主面側表面であって前記第1のボディ領域および前記第2のボディ領域内にそれぞれ設けられ、前記第1導電型を有する第1のソース領域および第2のソース領域;
(d7)前記層間絶縁膜上を覆うように、前記半導体基板の前記第1の主面上に設けられたメタルソース電極。
1. Semiconductor devices including:
(A) a semiconductor substrate having a first main surface and a second main surface;
(B) a drift region provided in the semiconductor substrate and having a first conductivity type;
(C) an active region provided on the first main surface;
(D) a plurality of unit cell regions provided in the active region in plan view;
Here, each unit cell region penetrates the drift region from above the first main surface and has the following:
(D1) A first body having a second conductivity type opposite to the first conductivity type provided in the semiconductor substrate on the first main surface side of the drift region at a planar interval. A region and a second body region;
(D2) a first gate electrode and a second gate electrode provided on the first main surface of the semiconductor substrate with a space therebetween in a plane via a gate insulating film;
(D3) a trench provided in the drift region between the first body region and the second body region from the side of the first main surface of the semiconductor substrate;
(D4) a field plate electrode provided in the trench via a field plate peripheral insulating film;
(D5) an interlayer insulating film provided on the gate electrode and the field plate electrode;
(D6) a first source region having the first conductivity type provided on the first main surface side surface of the semiconductor substrate and in each of the first body region and the second body region; A second source region;
(D7) A metal source electrode provided on the first main surface of the semiconductor substrate so as to cover the interlayer insulating film.
2.前記1項の半導体装置において、各単位セル領域は、更に以下を有する:
(d8)前記半導体基板の前記第1の主面側表面内であって、前記第1のボディ領域および前記第2のボディ領域間の前記ドリフト領域に設けられた前記ドリフト領域よりも不純物濃度が高く、前記第1導電型を有する低抵抗領域。
2. In the semiconductor device according to the
(D8) Impurity concentration is higher than that of the drift region provided in the drift region between the first body region and the second body region in the first main surface side surface of the semiconductor substrate. A low resistance region having a high first conductivity type.
3.前記1または2項の半導体装置において、前記低抵抗領域の深さは、前記第1のボディ領域および前記第2のボディ領域のいずれよりも浅く、前記トレンチの深さは、前記低抵抗領域よりも浅い。
3. In the semiconductor device according to the
4.前記1または2項の半導体装置において、前記低抵抗領域の深さは、前記第1のボディ領域および前記第2のボディ領域のいずれよりも浅く、前記トレンチの深さは、前記第1のボディ領域および前記第2のボディ領域のいずれよりも深い。
4). 3. In the semiconductor device according to the
5.前記1から4項のいずれか一つの半導体装置において、前記フィールドプレート周辺絶縁膜の内、トレンチの底部の厚さは、前記ゲート絶縁膜よりも厚い。 5). 5. In the semiconductor device according to any one of 1 to 4, the thickness of the bottom of the trench in the field plate peripheral insulating film is thicker than the gate insulating film.
6.前記1から5項のいずれか一つの半導体装置において、前記フィールドプレート電極、前記第1のゲート電極および前記第2のゲート電極は、ポリシリコン部材で構成されている。 6). 6. In the semiconductor device as described above in any one of 1 to 5, the field plate electrode, the first gate electrode, and the second gate electrode are made of a polysilicon member.
7.前記1から5項のいずれか一つの半導体装置において、前記フィールドプレート電極、前記第1のゲート電極および前記第2のゲート電極は、ポリサイド構造を有する。 7). 6. In the semiconductor device as described above in any one of 1 to 5, the field plate electrode, the first gate electrode, and the second gate electrode have a polycide structure.
8.前記1から7項のいずれか一つの半導体装置において、前記フィールドプレート電極は、電気的に前記メタルソース電極に接続されている。 8). 8. In the semiconductor device as described above in any one of 1 to 7, the field plate electrode is electrically connected to the metal source electrode.
9.前記1から8項のいずれか一つの半導体装置において、更に以下を有する:
(e)前記層間絶縁膜上に設けられ、各単位セル領域の前記第1のゲート電極および前記第2のゲート電極と電気的に接続されたメタルゲート電極;
(f)前記メタルゲート電極と各単位セル領域の前記第1のゲート電極および前記第2のゲート電極とを電気的に接続するポリシリコンゲート配線;
(g)前記フィールドプレート電極と前記メタルソース電極とを電気的に接続するポリシリコンフィールドプレート配線、
ここで、前記ポリシリコンフィールドプレート配線は、前記ポリシリコンゲート配線と比較して、電気抵抗が高い。
9. The semiconductor device according to any one of 1 to 8 further includes the following:
(E) a metal gate electrode provided on the interlayer insulating film and electrically connected to the first gate electrode and the second gate electrode in each unit cell region;
(F) a polysilicon gate wiring that electrically connects the metal gate electrode and the first gate electrode and the second gate electrode of each unit cell region;
(G) polysilicon field plate wiring for electrically connecting the field plate electrode and the metal source electrode;
Here, the polysilicon field plate wiring has a higher electric resistance than the polysilicon gate wiring.
10.前記1から9項のいずれか一つの半導体装置において、前記半導体装置はパワーMOSFETである。 10. 10. The semiconductor device according to any one of 1 to 9, wherein the semiconductor device is a power MOSFET.
〔本願における記載形式、基本的用語、用法の説明〕
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のパートおよびセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
[Description format, basic terms, usage in this application]
1. In the present application, the description of the embodiment may be divided into a plurality of parts and sections for convenience, if necessary. However, unless otherwise specified, they are not independent from each other. Rather, each part of a single example, one of which is a partial detail of the other or a part or all of a modification. Moreover, as a general rule, the same part is not repeated. In addition, each component in the embodiment is not indispensable unless specifically stated otherwise, unless it is theoretically limited to the number, and obviously not in context.
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ(能動素子)単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等(たとえば単結晶シリコン基板等)上に集積したものをいう(マルチチップモジュール等を含む)。ここで、各種トランジスタの代表的なものとしては、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)に代表されるMISFET(Metal Insulator Semiconductor Field Effect Transistor)を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーMOSFETやIGBT(Insulated Gate Bipolar Transistor)を例示することができる。なお、本願で説明するパワーMOSFET等のパワー系能動素子は、特に断らない限り、ノーマリオフ(Normally−Off)型である。 Furthermore, in the present application, the term “semiconductor device” mainly refers to various transistors (active elements) alone, or mainly a resistor, a capacitor, etc. integrated on a semiconductor chip or the like (for example, a single crystal silicon substrate). Things (including multi-chip modules). Here, as a representative of various transistors, a MISFET (Metal Insulator Semiconductor Effect Transistor) typified by a MOSFET (Metal Oxide Field Effect Transistor) can be exemplified. At this time, typical examples of various single transistors include power MOSFETs and IGBTs (Insulated Gate Bipolar Transistors). Note that power active elements such as power MOSFETs described in the present application are normally-off type unless otherwise specified.
なお、本願において、「半導体能動素子」とは、トランジスタ、ダイオード等を指す。 In the present application, “semiconductor active element” refers to a transistor, a diode, or the like.
また、「MOS」という表現と「MIS」という表現を使い分けるのは煩雑であり、特にそうでない旨、明示した場合を除き、絶縁膜として酸化物以外を用いたものを含めて、「MOS」という表現を使用するものとする。 Also, it is cumbersome to use the expression “MOS” and the expression “MIS” separately, and unless otherwise specified, the word “MOS” is used, including the case where an insulating film other than an oxide is used. The expression shall be used.
パワーMOSFETは、通常、横型(Lateral)パワーMOSFETと縦型(Vertical)パワーMOSFETに大別される。また、縦型パワーMOSFETは、トレンチゲート(Trench Gate)の有無によって、トレンチゲート−バーティカル型パワーMOSFETとプレーナ−バーティカル型パワーMOSFETに分類される。更に、プレーナ−バーティカル型パワーMOSFETの内、スプリットゲートを有するものをスプリットゲート−プレーナ−バーティカル(Split Gate Planar Vertical)型パワーMOSFETと呼ぶ。本願で主に取り扱うデバイスは、スプリットゲート−プレーナ−バーティカル型パワーMOSFET等の絶縁ゲートを有するパワー系能動素子を有する半導体装置であって、トレンチ内に延在するフィールドプレート、すなわちトレンチフィールドプレートを有するものである。なお、トレンチゲート型に比較して、プレーナ型は、ゲートの寄生容量が小さいと考えられている。 The power MOSFETs are generally roughly classified into a lateral power MOSFET and a vertical power MOSFET. The vertical power MOSFET is classified into a trench gate-vertical power MOSFET and a planar-vertical power MOSFET depending on the presence / absence of a trench gate. Further, a planar-vertical power MOSFET having a split gate is referred to as a split gate planar vertical power MOSFET. A device mainly dealt with in the present application is a semiconductor device having a power system active element having an insulated gate such as a split gate-planar-vertical power MOSFET, and has a field plate extending in a trench, that is, a trench field plate. Is. Note that the planar type is considered to have a smaller gate parasitic capacitance than the trench gate type.
2.同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG(Fluorosilicate Glass)、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ(Nano-Clustering Silica:NCS)等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜(ポーラス系絶縁膜)、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。 2. Similarly, in the description of the embodiment and the like, the material, composition, etc. may be referred to as “X consisting of A”, etc., except when clearly stated otherwise and clearly from the context, except for A It does not exclude what makes an element one of the main components. For example, as for the component, it means “X containing A as a main component”. For example, “silicon member” is not limited to pure silicon, but also includes SiGe alloys, other multi-component alloys containing silicon as a main component, and members containing other additives. Needless to say. Similarly, “silicon oxide film”, “silicon oxide insulating film”, etc. are not only relatively pure undoped silicon oxide (FS), but also FSG (Fluorosilicate Glass), TEOS-based silicon oxide ( Thermal oxide films such as TEOS-based silicon oxide), SiOC (Silicon Oxicarbide) or Carbon-doped Silicon oxide or OSG (Organosilicate glass), PSG (Phosphorus Silicate Glass), BPSG (Borophosphosilicate Glass), CVD Oxide film, SOG (Spin ON Glass), nano-clustering silica (Nano-Clustering Silica: NCS) and other coating-type silicon oxide, silica-based low-k insulating film (porous insulating) Needless to say, a film) and a composite film with other silicon-based insulating films including these as main constituent elements are included.
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、「SiCN」というときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。 In addition to silicon oxide insulating films, silicon nitride insulating films that are commonly used in the semiconductor field include silicon nitride insulating films. Materials belonging to this system include SiN, SiCN, SiNH, SiCNH, and the like. Here, “silicon nitride” includes both SiN and SiNH unless otherwise specified. Similarly, “SiCN” includes both SiCN and SiCNH, unless otherwise specified.
なお、SiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。 Note that SiC has similar properties to SiN, but SiON is often rather classified as a silicon oxide insulating film.
3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。 3. Similarly, suitable examples of graphics, positions, attributes, and the like are given, but it is needless to say that the present invention is not strictly limited to those cases unless explicitly stated otherwise, and unless otherwise apparent from the context.
4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。 4). In addition, when a specific number or quantity is mentioned, a numerical value exceeding that specific number will be used unless specifically stated otherwise, unless theoretically limited to that number, or unless otherwise clearly indicated by the context. There may be a numerical value less than the specific numerical value.
5.「ウエハ」というときは、通常は半導体装置(半導体集積回路装置、電子装置も同じ)をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。 5). “Wafer” usually refers to a single crystal silicon wafer on which a semiconductor device (same as a semiconductor integrated circuit device and an electronic device) is formed, but an insulating substrate such as an epitaxial wafer, an SOI substrate, an LCD glass substrate, and the like. Needless to say, a composite wafer such as a semiconductor layer is also included.
6.IGBTの構造は、通常の縦型(Vertical)パワーMOSFETのドレイン側にドリフト領域と反対導電型の半導体領域を介在させたものとなっている。従って、ゲートおよびソースに関しては、構造的に縦型パワーMOSFETとほぼ同一であるが、実用上は、バイポーラトランジスタとの端子対応の関係で、ソース端子に対応する部分は、エミッタ端子と呼ばれている。しかし、本願では、物理的実態に対応して、特に断らない限り、縦型パワーMOSFETのソースに対応するIGBTの各要素をそのまま「ソース領域」、「ソース電極」、「ソース端子」と呼ぶことにする。 6). The structure of the IGBT is such that a semiconductor region having a conductivity type opposite to the drift region is interposed on the drain side of a normal vertical power MOSFET. Therefore, the gate and the source are structurally almost the same as the vertical power MOSFET, but in practice, the portion corresponding to the terminal with the bipolar transistor is called the emitter terminal. Yes. However, in the present application, unless otherwise specified, each element of the IGBT corresponding to the source of the vertical power MOSFET is referred to as a “source region”, “source electrode”, and “source terminal”. To.
7.パワーMOSFET等のパワー系能動素子は、一般に多数の単位セルが広範囲に分布した構造を有しているため、ある要素と他の要素間の電気抵抗といっても、その要素のどの部分かを特定しない限り、その値または関係を正確に言うことはできない。従って、本願に於いては、特にそうでない旨、明示した場合を除き、問題としている当該要素の中心位置(幾何学的重心)を当該要素の位置とする。 7). Since a power system active element such as a power MOSFET generally has a structure in which a large number of unit cells are distributed over a wide range, even if it is referred to as an electrical resistance between one element and another element, which part of the element is determined. Unless specified, the value or relationship cannot be said accurately. Therefore, in the present application, the center position (geometric centroid) of the element in question is set as the position of the element, unless otherwise specified.
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
[Details of the embodiment]
The embodiment will be further described in detail. In the drawings, the same or similar parts are denoted by the same or similar symbols or reference numerals, and description thereof will not be repeated in principle.
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。 In the accompanying drawings, hatching or the like may be omitted even in a cross section when it becomes complicated or when the distinction from the gap is clear. In relation to this, when it is clear from the description etc., the contour line of the background may be omitted even if the hole is planarly closed. Furthermore, even if it is not a cross section, it may be hatched to clearly indicate that it is not a void.
なお、コンピュータ電源等に使用されるDC−DCコンバータに関する本願発明者等による先行特許出願としては、たとえば日本特開2007−228711号公報(または、これに対応する米国特許公開2010−253306号公報)、日本特開2009−22106号公報(または、これに対応する米国特許公開2009−15224号公報)、日本特開2010−16035号公報(または、これに対応する米国特許公開2010−1790号公報)等がある。 For example, Japanese Patent Application Laid-Open No. 2007-228711 (or corresponding US Patent Publication No. 2010-253306) discloses a prior patent application by the present inventors regarding a DC-DC converter used for a computer power supply or the like. Japanese Unexamined Patent Publication No. 2009-22106 (or corresponding US Patent Publication No. 2009-15224), Japanese Unexamined Patent Publication No. 2010-16035 (or corresponding US Patent Publication No. 2010-1790) Etc.
1.本願の各実施の形態の半導体装置の主要な応用分野等の説明(主に図1)
以下の実施の形態で説明するパワーMOSFET等は、主にDC−DCコンバータ等におけるロウサイドスイッチに適合したものを例示するが、これらは、他の用途(たとえば、同様の回路のハイサイドスイッチ)にも有効であることはいうまでもない。
1. Description of main application fields and the like of the semiconductor device of each embodiment of the present application (mainly FIG. 1)
The power MOSFETs and the like described in the following embodiments are exemplified mainly for a low-side switch in a DC-DC converter or the like, but these are used for other purposes (for example, a high-side switch of a similar circuit). Needless to say, it is also effective.
図1は本願の各実施の形態の半導体装置の主要な応用分野であるコンピュータ用のDC−DCコンバータの回路構成を示す模式回路図である。これに基づいて、本願の各実施の形態の半導体装置の主要な応用分野等を説明する。 FIG. 1 is a schematic circuit diagram showing a circuit configuration of a DC-DC converter for a computer, which is a main application field of the semiconductor device of each embodiment of the present application. Based on this, main application fields of the semiconductor device of each embodiment of the present application will be described.
図1に示すように、PC(Personal Computer)等におけるマイクロプロセッサ等への電源供給は、通常、90から300ボルト程度の交流から減圧整流された17ボルト程度の直流を定電圧源(直流電源Vin)として、DC−DCコンバータ50等のVRM(Voltage Regulator MOdule)を用いて、例えば、1ボルト程度の低電圧(電流的には、例えば20アンペア程度)にして行われる。この電流量は、100アンペアを超えることもある。制御回路部53から、たとえば200kHz程度(典型的な範囲としては、300kHz程度から500kHz程度、過去および近い将来に適用される範囲としては、20kHz程度から1MHz程度)のスイッチング信号が送出され、ハイサイドドライバ51およびロウサイドドライバ52を通じて、相補的なパルス信号が、それぞれハイサイドSWパワーMOSFET(Qhh)およびロウサイドSWパワーMOSFET(Qhl)を駆動する。ハイサイドSWパワーMOSFET(Qhh)がオンのときは、ハイサイドSWパワーMOSFET(Qhh)を通して電流が供給され、出力平滑用インダクタ54、出力平滑用コンデンサ55等から構成された平滑回路を経由して、電源出力端子Vddおよび接地端子Vssからマイクロプロセッサ等へ供給される。一方、ハイサイドSWパワーMOSFET(Qhh)がオフと時は、ロウサイドSWパワーMOSFET(Qhl)がオンとなり、ロウサイドSWパワーMOSFET(Qhl)から出力平滑用インダクタ54へ抜ける電流経路を通して電流が供給される。このとき電圧の制御は、ハイサイドSWパワーMOSFET(Qhh)がオンとなる時間の長さにより制御される。従って、ハイサイドSWパワーMOSFET(Qhh)には、大電流供給の観点から、できるだけ低いオン抵抗特性が求められる。
As shown in FIG. 1, a power supply to a microprocessor or the like in a PC (Personal Computer) or the like is normally a constant voltage source (DC power supply Vin ) Using a VRM (Voltage Regulator Module) such as the DC-
一方、ロウサイドSWパワーMOSFET(Qhl)の方は、ハイサイドSWパワーMOSFET(Qhh)がオフの時にのみオンする同期整流スイッチであるため、早いスイッチングスピードが要求される。このスイッチングスピードを上げるには、ゲート電極を分割して、中間の部分を除去するスプリットゲート(Split Gate)構造が有効である。しかし、その反作用として、中間の部分でフィールドプレート効果が消失した分、P型ボディ領域の端部に電界が集中して、パンチスルー耐圧が劣化するという問題がある。本願に各実施の形態では、これに対して、トレンチ型のフィールドプレートで対応している。 On the other hand, since the low-side SW power MOSFET (Qhl) is a synchronous rectification switch that is turned on only when the high-side SW power MOSFET (Qhh) is off, a fast switching speed is required. In order to increase the switching speed, a split gate structure in which the gate electrode is divided and an intermediate portion is removed is effective. However, as a counter-action, there is a problem that the punch-through breakdown voltage deteriorates due to the concentration of the electric field at the end of the P-type body region as much as the field plate effect disappears in the middle part. In the embodiments of the present application, this is dealt with by a trench-type field plate.
2.本願の一実施の形態の半導体装置の一例であるパワーMOSFETの構造(深いN型低抵抗領域を有するセル構造)の説明(主に図2から図7)
このセクションでは、セクション1で説明したロウサイドスイッチ等に特に適合したパワーMOSFETの構造(図1のロウサイドSWパワーMOSFETQhlに対応したのも)の概要を説明する。
2. Description of a power MOSFET structure (cell structure having a deep N-type low resistance region) which is an example of a semiconductor device according to an embodiment of the present application (mainly FIGS. 2 to 7)
In this section, an outline of the structure of the power MOSFET particularly adapted to the low-side switch described in section 1 (also corresponding to the low-side SW power MOSFET Qhl in FIG. 1) will be described.
図2は本願の一実施の形態の半導体装置の一例であるパワーMOSFETの半導体チップ全体上面図である(単位セルは、アクティブセル領域全体に敷き詰められているが、図面を見やすくするために、中央部のみに表示した)。図3は図2のX−X’断面に対応するチップ模式断面図である。図4は図2の単位アクティブセル領域20の簡略化した拡大平面図である。図5は図4の単位アクティブセル領域部分切り出し部R3の拡大詳細平面図である。図6は図5のA−A’断面に対応する半導体チップの部分断面図(単位アクティブセル領域)である。図7は図2のゲート電極引き出し部切り出し領域R1の拡大上面図である。これらに基づいて、本願の一実施の形態の半導体装置の一例であるパワーMOSFETの構造を説明する。
FIG. 2 is an overall top view of a semiconductor chip of a power MOSFET that is an example of a semiconductor device according to an embodiment of the present application (unit cells are spread over the entire active cell region. Only in the department). FIG. 3 is a chip schematic cross-sectional view corresponding to the X-X ′ cross section of FIG. 2. FIG. 4 is a simplified enlarged plan view of the unit
まず、半導体チップの上面構造を説明する。図2に示すように、半導体チップ2(チップサイズは、たとえば、縦2ミリメートル程度、横3ミリメートル程度、厚さ0.1ミリメートル程度)の周辺端部には、端部を周回するリング状のガードリング27(たとえば、アルミニウム系メタル電極膜30と同一層で構成されている)が設けられており、その内側のほとんど全ての部分は、ゲート配線部24とメタルソース電極15(これらも、たとえば、アルミニウム系メタル電極膜30と同一層で構成されている)が占有している。ゲート配線部24の一部は、ボンディングワイヤ等を取り付けるためのゲートパッド部25となっており、メタルソース電極15の中央付近は、同様にボンディングワイヤ等を取り付けるためのソースパッド部26となっている。また、半導体チップ2の上面主要部のメタルソース電極15下は、図4に示すように、主に、たとえば平面的に帯状の多数の単位セル領域20(単位セルの繰返し周期、すなわち、単位セルの幅は、たとえば3マイクロメートル程度)を敷き詰めたアクティブ領域12(アクティブセル領域)となっており、その中央部には、たとえば線状のトレンチ5が形成されている。
First, the upper surface structure of the semiconductor chip will be described. As shown in FIG. 2, the peripheral end of the semiconductor chip 2 (for example, the chip size is about 2 mm in length, about 3 mm in width, and about 0.1 mm in thickness) has a ring shape around the end. A guard ring 27 (for example, composed of the same layer as the aluminum-based metal electrode film 30) is provided, and almost all of the inside thereof includes a
次に、図2のX−X’断面を図3に示す。図3に示すように、半導体チップ2の下半部は、たとえば比較的高濃度の第1導電型すなわちN型半導体基板領域1s(たとえばN型単結晶シリコン基板、すなわち、N型ドレイン領域)となっており、N型半導体基板領域1sの表面1a(第1の主面)側すなわち裏面1bの反対側には、要求される耐圧に応じた厚さのN−エピタキシャル領域1e(たとえば耐圧を30ボルト程度とすると、厚さは、2.5マイクロメートル程度、添加不純物は、たとえばリンで、濃度は、たとえば4x1016/cm3程度)が設けられており、その主要部はN−ドリフト領域3に対応している。半導体チップ2の周辺部は、主にエッジターミネーション領域28となっており、半導体チップ2の内部領域は、ほとんどアクティブ領域12が占有しており、このアクティブ領域12には、平面的に帯状(立体的には直方体)の単位セル領域20が敷き詰められている。
Next, FIG. 3 shows a cross section taken along line XX ′ of FIG. As shown in FIG. 3, the lower half of the
次に、図4の単位アクティブセル領域部分切り出し部R3を図5に、そのA−A’断面を図6に示す。図5および図6に示すように、単位アクティブセル20(平面的には線状ゲート構造)は、ほぼ左右対称になっており、半導体チップ2のN型半導体基板領域1s(N型ドレイン領域)の裏面1b側には、裏面メタル電極4(たとえば、ドレイン電極)が設けられており、N型半導体基板領域1sの表面1a側には、N−ドリフト領域3が設けられている。N−ドリフト領域3の表面1a側には、一定の間隔を隔てて、一対のP型ボディ領域9(第2導電型の第1および第2のボディ領域)が設けられており、各P型ボディ領域9内であって、N−ドリフト領域3の表面1a側の半導体表面領域内には、ソース領域11(第1および第2のソース領域)およびP型ボディコンタクト領域14が設けられている。また、半導体基板2の表面1a(第1の主面)側から、N−ドリフト領域3の内部に向かって、P型ボディ領域9(たとえば深さ0.65マイクロメートル程度)よりも浅いトレンチ5(たとえば深さ0.45マイクロメートル程度、幅0.3マイクロメートル程度)が設けられており、トレンチ5内には、ゲート絶縁膜6(たとえば、厚さ30nm程度)を介して、フィールドプレートポリシリコン電極7cが設けられている。なお、フィールドプレートポリシリコン電極7cは、トレンチ5の内部(フィールドプレート電極のトレンチ部分7ct)だけでなくトレンチ5の上部外の半導体基板2の表面1a(第1の主面)上へもゲート絶縁膜6を介して延在している。このフィールドプレートポリシリコン電極7cの両側の半導体基板2の表面1a(第1の主面)上には、ゲート絶縁膜6を介して、ゲート長がたとえば0.4マイクロメートル程度の一対のゲートポリシリコン電極7a(第1および第2のゲート電極)が設けられている。なお、この例では、ゲートポリシリコン電極7aおよびフィールドプレートポリシリコン電極7cは、一体のゲートポリシリコン膜7(ポリシリコン部材)からパターニングされたものである。一対のP型ボディ領域9の間のN−ドリフト領域3の表面1a側には、たとえば0.55マイクロメートル程度の深さのN型低抵抗領域40(N型ウエル領域)が設けられており、その不純物濃度は、N−ドリフト領域3よりも高く、ソース領域11よりも低くされている。また、N型低抵抗領域40の深さDは、この例では、一対のP型ボディ領域9のいずれの深さよりも浅く、トレンチ5の深さよりも深い。
Next, FIG. 5 shows the unit active cell region partial cutout portion R3 of FIG. 4, and FIG. 6 shows the A-A 'cross section thereof. As shown in FIGS. 5 and 6, the unit active cell 20 (in the plan view, a linear gate structure) is substantially symmetric, and the N-type
更に、半導体基板2の表面1a側には、ゲートポリシリコン電極7aおよびフィールドプレートポリシリコン電極7cを覆うように、層間絶縁膜8が設けられており、その上には、アクティブ領域12の全体を覆うように、メタルソース電極15(アルミニウム系メタル電極膜30等からパターニングされている)が形成されている。このメタルソース電極15は、ソースコンタクト部29a(コンタクトホール)を介して、ソース領域11およびP型ボディコンタクト領域14と電気的に接続されている。
Further, an
次に、図7に図2のゲート電極引き出し部切り出し領域R1の詳細平面構造を示す。図7に示すように、トレンチゲート電極7aを構成するゲートポリシリコン膜7は、トレンチ5の外部に於いては、ゲート引き出しポリシリコン配線部7bを構成しており、ゲートコンタクト部29bにおいて、メタルゲート配線部24(アルミニウム系メタル電極膜30の一部)と電気的に接続されている。一方、この例では、各フィールドプレートポリシリコン電極7cは、フィールドプレートコンタクト部29cを介して、メタルソース電極15と接続されている。
FIG. 7 shows a detailed plan structure of the gate electrode lead-out region R1 in FIG. As shown in FIG. 7, the
このような構造によると、単位セル領域20内で見ると、N−ドリフト領域3における等ポテンシャル面が、フィールドプレートの効果により、押し下げられて比較的平坦になる結果、P型ボディ領域9の端部への電界集中が緩和される結果、パンチスルー耐圧が向上する。一方、このような構造に於いては、電界が最大になる点は、P型ボディ領域9の端部からフィールドプレート7cのトレンチ部分7ctすなわちトレンチフィールドプレートの下端部へ移動するが、トレンチフィールドプレート7ctの深さが、P型ボディ領域9の深さよりも浅いので、過度な電界集中が起きる可能性は比較的低い。
According to such a structure, when viewed in the
このようにパンチスルー耐圧が向上するので、N型低抵抗領域40を導入することが容易になり、そのことによって、オン抵抗を低減することができる。ここで、N型低抵抗領域40の深さをP型ボディ領域9の深さよりも浅くするのは、P型ボディ領域9の端部への不所望な電界集中を回避するためである。
As described above, since the punch-through breakdown voltage is improved, it becomes easy to introduce the N-type
3.本願の前記一実施の形態の半導体装置に対する製造方法の一例の説明(主に図8から図16)
このセクションでは、図2から図7に説明したデバイスの製造工程の一例を説明する。
3. Description of an example of a manufacturing method for the semiconductor device according to the embodiment of the present application (mainly FIGS. 8 to 16)
In this section, an example of the manufacturing process of the device described in FIGS. 2 to 7 will be described.
図8は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中(N型低抵抗領域導入工程)における図2のB−B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図9は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中(トレンチ形成工程)における図2のB−B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図10は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中(ゲート酸化およびポリシリコン膜等成膜工程)における図2のB−B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図11は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中(ゲート電極等パターニング工程)における図2のB−B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図12は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中(P型ボディ領域導入工程)における図2のB−B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図13は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中(層間絶縁膜成膜工程)における図2のB−B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図14は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中(ソースコンタクトホール形成工程)における図2のB−B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図15は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中(P型ボディコンタクト領域導入工程)における図2のB−B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図16は本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明するための製造工程途中(メタル電極膜成膜工程)における図2のB−B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置に対する製造方法の一例を説明する。 FIG. 8 shows a semiconductor wafer corresponding to the BB ′ cross section of FIG. 2 in the middle of the manufacturing process (N-type low resistance region introducing process) for explaining an example of the manufacturing method for the semiconductor device of the one embodiment of the present application. It is a fragmentary sectional view of an active cell area. FIG. 9 shows an active cell region of the semiconductor wafer corresponding to the BB ′ cross section of FIG. 2 in the middle of the manufacturing process (trench forming process) for explaining an example of the manufacturing method for the semiconductor device of the one embodiment of the present application. It is a fragmentary sectional view. FIG. 10 corresponds to the BB ′ cross section of FIG. 2 in the middle of the manufacturing process (gate oxidation and polysilicon film deposition process) for explaining an example of the manufacturing method for the semiconductor device of the one embodiment of the present application. It is a fragmentary sectional view of an active cell field of a semiconductor wafer. FIG. 11 is an active cell of a semiconductor wafer corresponding to the BB ′ cross section of FIG. 2 in the middle of the manufacturing process (patterning process such as gate electrode) for explaining an example of the manufacturing method for the semiconductor device of the one embodiment of the present application. It is a fragmentary sectional view of a field. FIG. 12 shows an active semiconductor wafer corresponding to the BB ′ cross section of FIG. 2 during the manufacturing process (P-type body region introducing process) for explaining an example of the manufacturing method for the semiconductor device of the one embodiment of the present application. It is a fragmentary sectional view of a cell area. FIG. 13 shows an active semiconductor wafer corresponding to the BB ′ cross section of FIG. 2 during the manufacturing process (interlayer insulating film forming process) for explaining an example of the manufacturing method for the semiconductor device according to the embodiment of the present application. It is a fragmentary sectional view of a cell area. FIG. 14 is an active cell of a semiconductor wafer corresponding to the BB ′ cross section of FIG. 2 during the manufacturing process (source contact hole forming process) for explaining an example of the manufacturing method for the semiconductor device of the one embodiment of the present application. It is a fragmentary sectional view of a field. 15 shows a semiconductor wafer corresponding to the BB ′ cross section of FIG. 2 in the middle of the manufacturing process (P-type body contact region introduction process) for explaining an example of the manufacturing method for the semiconductor device of the one embodiment of the present application. It is a fragmentary sectional view of an active cell area. FIG. 16 shows an active semiconductor wafer corresponding to the BB ′ cross section of FIG. 2 during the manufacturing process (metal electrode film forming process) for explaining an example of the manufacturing method for the semiconductor device according to the embodiment of the present application. It is a fragmentary sectional view of a cell area. Based on these, an example of a manufacturing method for the semiconductor device according to the embodiment of the present application will be described.
まず、図8に示すように、たとえば、面方位を(100)とした200φのN型シリコン単結晶ウエハ1s(必要に応じて、300ファイでも、450ファイでも、その他の口径のウエハでもよい。抵抗率は、たとえば、1から2mΩ・cm程度、厚さは、たとえば500マイクロメートル程度)を用意し、必要な耐圧(ここでは、一例としてソースドレイン耐圧を30ボルト程度とする)に応じて、たとえば、2マイクロメートル程度(範囲としては、たとえば1.3から3.3マイクロメートル程度)のN型(たとえばリンドープ、抵抗率は、たとえば、0.1から0.3mΩ・cm程度)シリコンエピタキシャル層1e(N−ドリフト領域3となる部分である)を堆積することにより、エピタキシャル層付ウエハ1とする。
First, as shown in FIG. 8, for example, a 200φ N-type silicon
次に、たとえばイオン注入等(イオン注入およびその後の活性化アニール等を含む)により、ウエハ1の表面1a(第1の主面またはデバイス面、すなわち、裏面1b又は第2の主面と反対の面)側のほぼ全面に、N型不純物を導入することにより、N型低抵抗領域40(N型ウエル領域)を形成する。この時のイオン注入条件としては、たとえば、イオン種:リン、打ち込みエネルギ:200keV程度,ドーズ量:1x1013/cm2程度、打ち込み方法:垂直打ち込み(垂直といっても、10度程度以内の微小傾きを含む、以下同じ)を好適なものとして例示することができる。なお、N型低抵抗領域40は、エピタキシャル成長によって、形成することもできる。その場合の不純物濃度は、たとえば、2x1017/cm3程度を好適なものとして例示することができる。
Next, for example, by ion implantation (including ion implantation and subsequent activation annealing), the
次に、ウエハ1のデバイス面1aのほぼ全面に、たとえば低圧CVD(Chemical Vapor Deposition)等により、たとえば、450nm程度の厚さの酸化シリコン膜を成膜する。この酸化シリコン膜をたとえば通常のリソグラフィによりパターニングすることにより、トレンチ加工用ハードマスク膜とする。
Next, a silicon oxide film having a thickness of, for example, about 450 nm is formed on substantially the
次に、図9に示すように、トレンチ加工用ハードマスク膜を用いて、異方性ドライエッチング(エッチング雰囲気は、たとえば、HBr等のハロゲン系ガス雰囲気など)により、たとえば深さ0.45マイクロメートル程度(幅0.3マイクロメートル程度)のトレンチ5を形成する。その後、不要になったトレンチ加工用ハードマスク膜をたとえば弗酸系のエッチング液を用いて全面除去する。
Next, as shown in FIG. 9, using a trench processing hard mask film, anisotropic dry etching (the etching atmosphere is, for example, a halogen-based gas atmosphere such as HBr) has a depth of 0.45 μm, for example. A
次に、図10に示すように、ウエハ1のデバイス面1aのほぼ全面およびトレンチ5の内面に、熱酸化等により、たとえば30nm程度のゲート酸化膜6(ゲート絶縁膜)を形成する。続いて、ゲート酸化膜6上の半導体ウエハ1の表面1a側のほぼ全体を覆い、トレンチ5内を埋め込むように、たとえばCVD(Chemical Vapor Deposition)等により、ゲートポリシリコン膜7(たとえば、厚さ500nm程度、たとえばリンドープポリシリコン膜、リン濃度は、たとえば、4x1020/cm3程度)を成膜する。更に、ゲートポリシリコン膜7上の半導体ウエハ1の表面1a側のほぼ全体に、たとえばCVD等により、キャップ絶縁膜35(たとえば、厚さ200nm程度の酸化シリコン系絶縁膜)を成膜する。
Next, as shown in FIG. 10, a gate oxide film 6 (gate insulating film) of about 30 nm, for example, is formed on almost the
次に、図11に示すように、通常のリソグラフィにより、ゲートポリシリコン膜7(キャップ絶縁膜35を含む)をパターニングすることにより、ゲートポリシリコン電極7aおよびフィールドプレートポリシリコン電極7cを形成する。
Next, as shown in FIG. 11, by patterning the gate polysilicon film 7 (including the cap insulating film 35) by normal lithography, a
次に、図12に示すように、通常のリソグラフィにより、P型ボディ領域導入用レジスト膜36をパターニングし、これをイオン注入用マスクとして、半導体ウエハ1の表面1a側に対して、イオン注入等を実行することによりP型ボディ領域9を導入する。この時のイオン注入条件としては、たとえば、イオン種:ボロン、打ち込みエネルギ:150keV程度,ドーズ量:1x1013/cm2程度、注入方法:傾斜注入(傾斜した4方向から4回に分けて注入する)を好適なものとして例示することができる。
Next, as shown in FIG. 12, the P-type body region introduction resist
次に、図13に示すように、P型ボディ領域導入用レジスト膜36をパターニングし、これをイオン注入用マスクとして、半導体ウエハ1の表面1a側に対して、イオン注入等を実行することによりN型ソース領域11を導入する。この時のイオン注入条件としては、たとえば、イオン種:砒素、打ち込みエネルギ:70keV程度,ドーズ量:3x1015/cm2程度、打ち込み方法:垂直打ち込みを好適なものとして例示することができる。その後、P型ボディ領域導入用レジスト膜36をアッシング等により全面除去する。続いて、たとえばCVD等によって、ウエハ1のデバイス面1aのほぼ全面に、層間絶縁膜8を形成する。層間絶縁膜8としては、たとえば、PSG(Phospho−Silicate Glass)膜(たとえば、厚さ500nm程度)からなる絶縁膜を好適なものとして例示することができる。
Next, as shown in FIG. 13, the P-type body region introducing resist
次に、図14に示すように、通常のリソグラフィにより、コンタクト開口用レジスト膜37をパターニングし、それをマスクとして、異方性ドライエッチングを実行することによって、ソースコンタクト部29a(コンタクトホールすなわちコンタクト溝)を開口する。続いて、異方性ドライエッチングにより、コンタクト溝29aをソース領域11より深いところまで延長する(エッチング量は、たとえば200nm程度)。その後、コンタクト開口用レジスト膜37をアッシング等により全面除去する。
Next, as shown in FIG. 14, the contact opening resist
次に、図15に示すように、半導体ウエハ1の表面1a側からほぼ全面に対して、たとえば、P型不純物をイオン注入することにより、自己整合的に、半導体基板の表面領域にP型ボディコンタクト領域14(P型高濃度コンタクト用不純物領域)を導入する。このイオン注入条件としては、たとえば、イオン種:BF2、打ち込みエネルギ:30keV程度,ドーズ量:1x1015/cm2程度を好適なものとして例示することができる。
Next, as shown in FIG. 15, a P-type body is formed in the surface region of the semiconductor substrate in a self-aligned manner by, for example, ion implantation of P-type impurities from the
次に、図16に示すように、半導体ウエハ1の表面1a側のほぼ全面に、たとえば、スパッタリング成膜により、たとえば300nm程度の厚さのTiW膜(TiW膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない)を形成し、更にその上に、先と同様に、TiW膜上の半導体ウエハ1の表面1a側のほぼ全面に、たとえば、スパッタリング成膜により、たとえば3マイクロメートルから5マイクロメートル程度の厚さのアルミニウム系メタル膜(数%程度のシリコン等を添加したアルミニウム)を形成する。このTiW膜とアルミニウム系メタル膜でアルミニウム系メタル電極膜30を構成する。その後、通常のリソグラフィにより、アルミニウム系メタル電極膜30をパターニングすることにより、図2に示すように、メタルソース電極15、ゲート配線部24、ガードリング27等を形成する。必要であれば、続いて、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜(たとえば、厚さ2.5マイクロメートル程度)等をウエハ1のデバイス面1aのほぼ全面に塗布する。更に、通常のリソグラフィによって、図2のソースパッド開口26、ゲートパッド開口25等の部分のファイナルパッシベーション膜を除去する。次に、ウエハ1の裏面1bに対して、バックグラインディング処理を施すことによって、たとえば、500マイクロメータ程度のウエハ厚を必要により、たとえば100マイクロメータ程度(通常の範囲としては30から300マイクロメータ程度)に薄膜化する。その後、裏面電極4(たとえばウエハに近い方から、チタン膜/ニッケル膜/金膜)をたとえばスパッタリング成膜により、形成する。更に、ダイシング等により、ウエハ1を個々のチップ2(図2)に分割する。
Next, as shown in FIG. 16, a TiW film having a thickness of, for example, about 300 nm (a large part of titanium in the TiW film is formed by sputtering film formation, for example, on almost the entire surface on the
4.本願の前記一実施の形態の半導体装置のゲート引き出し部に対する変形例(変形例1:フィールドプレートゲート接続)の構造説明(主に図17)
このセクションでは、フィールドプレート電極7cの接続先に関する変形例を説明する。なお、このセクションのゲート(ダミーゲート)引き出し構造は、図6の構造に適用できるほか、図18、図19、図21、図26、又は図29等の構造にも適用できることはいうまでもない。
4). Structural description of a modified example (modified example 1: field plate gate connection) of the gate lead portion of the semiconductor device according to the embodiment of the present application (mainly FIG. 17)
In this section, a modification regarding the connection destination of the
図17は本願の前記一実施の形態の半導体装置のゲート引き出し部に対する変形例(変形例1:フィールドプレートゲート接続)の構造を説明するための図2のゲート電極引き出し部切り出し領域R1の拡大上面図である。これに基づいて、本願の前記一実施の形態の半導体装置のゲート引き出し部に対する変形例(変形例1:フィールドプレートゲート接続)の構造を説明する。 17 is an enlarged top view of the gate electrode lead-out region cutout region R1 in FIG. 2 for explaining the structure of a modification (Modification 1: field plate gate connection) of the gate lead-out portion of the semiconductor device according to the embodiment of the present application. FIG. Based on this, the structure of a modified example (modified example 1: field plate gate connection) of the gate lead portion of the semiconductor device according to the embodiment of the present application will be described.
この例では、図7と比較して、フィールドプレート電極7cの接続先がメタルゲート配線部24となっている点が異なっている。すなわち、具体的には図17に示すように、ここのセルに於いて、ゲートポリシリコン電極7aとフィールドプレートポリシリコン電極7cがゲート引き出しポリシリコン配線部7bに合流する形になっている。従って、構造的には、図7のものより単純なものとなっている。しかし、特性面では、フィールドプレートとしての効果が、ソース接続のもの(図7)と比較して弱く、ゲート寄生容量も増加する等のデメリットがある。
This example is different from FIG. 7 in that the connection destination of the
5.本願の前記一実施の形態の半導体装置の断面構造に対する変形例(変形例2:N型低抵抗領域のないセル構造)の構造説明(主に図18)
このセクションの例は、図6(および図5)に説明したセル構造に対する変形例である。
5. Structural description of a modification of the cross-sectional structure of the semiconductor device according to the embodiment of the present application (modification 2: a cell structure without an N-type low resistance region) (mainly FIG. 18)
The example in this section is a variation on the cell structure described in FIG. 6 (and FIG. 5).
図18は本願の前記一実施の形態の半導体装置の断面構造に対する変形例(変形例2:N型低抵抗領域のないセル構造)の構造を説明するための図5のA−A’断面に対応する半導体チップの部分断面図(単位アクティブセル領域)である。これに基づいて、本願の前記一実施の形態の半導体装置の断面構造に対する変形例(変形例2:N型低抵抗領域のないセル構造)の構造を説明する。 18 is a cross-sectional view taken along the line AA ′ of FIG. 5 for explaining the structure of a modification of the cross-sectional structure of the semiconductor device according to the embodiment of the present application (modification 2: a cell structure without an N-type low resistance region). It is a fragmentary sectional view (unit active cell area) of a corresponding semiconductor chip. Based on this, the structure of a modification (Modification 2: cell structure without an N-type low resistance region) of the cross-sectional structure of the semiconductor device of the one embodiment of the present application will be described.
図18に示すように、図6で説明したものと比較して、N型低抵抗領域40がない構造となっている。これは、もともと、トレンチフィールドプレート7ctを導入することによって、N型低抵抗領域40のようなパンチスルーの観点からすると不利な要素を導入して、別のパラメータであるオン抵抗の低減がなされたものであるから、これ以上のオン抵抗の低減が不要な場合は、N型低抵抗領域40を省略することができる。このことによって、工程が簡単になるほか、N型低抵抗領域40を導入することによるパンチスルー耐圧の劣化の可能性を排除できるメリットがある。
As shown in FIG. 18, the structure has no N-type
なお、製造プロセスに関しては、セクション3に於いて、N型低抵抗領域40導入工程をスキップしたものとなるので、個々では、上記説明を繰り返さない。
Regarding the manufacturing process, since the step of introducing the N-type
6.本願の前記一実施の形態の半導体装置の断面構造に対する変形例(変形例3:ポリサイド構造)の構造説明(主に図19)
このセクションの例は、図6の例のセル構造の変形例である。なお、このセクションでは、図6に対応する構造についてのみ説明するが、図18、図19、図21、図26、又は図29等の構造にも適用できることは言うまでもない。
6). Structural description of a modification (modification 3: polycide structure) to the cross-sectional structure of the semiconductor device according to the embodiment of the present application (mainly FIG. 19)
The example of this section is a modification of the cell structure of the example of FIG. In this section, only the structure corresponding to FIG. 6 will be described, but it goes without saying that the present invention can also be applied to the structure of FIG. 18, FIG. 19, FIG. 21, FIG.
図19は本願の前記一実施の形態の半導体装置の断面構造に対する変形例(変形例3:ポリサイド構造)の構造を説明するための図5のA−A’断面に対応する半導体チップの部分断面図(単位アクティブセル領域)である。これに基づいて、本願の前記一実施の形態の半導体装置の断面構造に対する変形例(変形例3:ポリサイド構造)の構造を説明する。 FIG. 19 is a partial cross-sectional view of a semiconductor chip corresponding to the AA ′ cross-section of FIG. 5 for explaining the structure of a modification (Modification 3: polycide structure) of the cross-sectional structure of the semiconductor device according to the embodiment of the present application. It is a figure (unit active cell area | region). Based on this, the structure of a modified example (modified example 3: polycide structure) of the cross-sectional structure of the semiconductor device according to the embodiment of the present application will be described.
図19に示すように、この例ではゲートポリシリコン電極7a、ゲート引き出しポリシリコン配線部7b、およびフィールドプレートポリシリコン電極7c上に、たとえばタングステンシリサイド膜等のシリサイド膜38が設けられている。すなわち、ゲートポリシリコン電極7a、ゲート引き出しポリシリコン配線部7b、フィールドプレートポリシリコン電極7c等の電極構造層がポリサイド膜39で形成されているので、当該電極に至るアクセス抵抗を低減できるメリットを有する。
As shown in FIG. 19, in this example, a
7.前記変形例3の半導体装置に対する製造方法の一例の説明(主に図20)
このセクションでは、図19で説明したデバイスの製造方法を説明する。しかし、製造プロセスのほとんどは、セクション3で説明したところと同一(図8、図9、および図11から図16)であり、以下では異なる部分(図10に対応する部分)のみを説明する。
7). Description of an example of a manufacturing method for the semiconductor device of Modification 3 (mainly FIG. 20)
In this section, a method for manufacturing the device described in FIG. 19 will be described. However, most of the manufacturing process is the same as that described in Section 3 (FIGS. 8, 9, and 11 to 16), and only different parts (parts corresponding to FIG. 10) will be described below.
図20は本願の前記一実施の形態の半導体装置の断面構造に対する変形例(変形例3:ポリサイド構造)に対応する製造方法の一例を説明するための製造工程途中(ゲート酸化およびポリシリコン膜等成膜工程)における図2のB−B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。これに基づいて、前記変形例3の半導体装置に対する製造方法の一例を説明する。
FIG. 20 shows a manufacturing process (gate oxidation, polysilicon film, etc.) for explaining an example of a manufacturing method corresponding to a modified example (modified example 3: polycide structure) of the cross-sectional structure of the semiconductor device according to the embodiment of the present application. It is a fragmentary sectional view of the active cell area | region of the semiconductor wafer corresponding to the BB 'cross section of FIG. 2 in a film-forming process. Based on this, an example of a manufacturing method for the semiconductor device of
図9に続いて、図20に示すように、ウエハ1のデバイス面1aのほぼ全面およびトレンチ5の内面に、熱酸化等により、たとえば30nm程度のゲート酸化膜6(ゲート絶縁膜)を形成する。続いて、ゲート酸化膜6上の半導体ウエハ1の表面1a側のほぼ全体を覆い、トレンチ5内を埋め込むように、たとえばCVD(Chemical Vapor Deposition)等により、ゲートポリシリコン膜7(たとえば、厚さ300nm程度、たとえばリンドープポリシリコン膜、リン濃度は、たとえば、4x1020/cm3程度)を成膜する。ゲートポリシリコン膜7上の半導体ウエハ1の表面1a側のほぼ全体に、たとえばWSi膜等のシリサイド膜38(たとえば、厚さ200nm程度)を形成する。更に、シリサイド膜38上の半導体ウエハ1の表面1a側のほぼ全体に、たとえばCVD等により、キャップ絶縁膜35(たとえば、厚さ200nm程度の酸化シリコン系絶縁膜)を成膜する。
Following FIG. 9, as shown in FIG. 20, a gate oxide film 6 (gate insulating film) of, eg, about 30 nm is formed on almost the
次に、図11のゲートポリシリコン膜7(シリサイド膜38およびキャップ絶縁膜35を含む)のパターニングプロセスに移る。
Next, the process proceeds to the patterning process of the gate polysilicon film 7 (including the
8.本願の前記一実施の形態の半導体装置の断面構造に対する変形例(変形例4:深いトレンチ)の構造説明(主に図21)
このセクションでは、図6で説明したセル構造に対する変形例を説明する。
8). Structural Description of Modification Example (Modification Example 4: Deep Trench) to the Cross-Sectional Structure of the Semiconductor Device of the One Embodiment of the Present Application (Mainly FIG. 21)
In this section, a modification to the cell structure described in FIG. 6 will be described.
図21は本願の前記一実施の形態の半導体装置の断面構造に対する変形例(変形例4:深いトレンチ)の構造を説明するための図5のA−A’断面に対応する半導体チップの部分断面図(単位アクティブセル領域)である。これに基づいて、本願の前記一実施の形態の半導体装置の断面構造に対する変形例(変形例4:深いトレンチ)の構造を説明する。 FIG. 21 is a partial cross-sectional view of a semiconductor chip corresponding to the AA ′ cross-section of FIG. 5 for explaining the structure of a modification (Modification 4: deep trench) to the cross-sectional structure of the semiconductor device of the embodiment of the present application. It is a figure (unit active cell area | region). Based on this, the structure of a modified example (modified example 4: deep trench) of the cross-sectional structure of the semiconductor device according to the embodiment of the present application will be described.
図21に示すように、図6のものと比較して、N型低抵抗領域40の深さD(たとえば0.55マイクロメートル程度)がP型ボディ領域9の深さよりも浅い点は同じであるが、トレンチ5の深さ(たとえば0.7マイクロメートル程度)が、P型ボディ領域9の深さ(たとえば0.65マイクロメートル程度)よりも深くなっている点が特徴となっている。更に、トレンチ底部の絶縁膜43の厚さが、チャネル部分のゲート絶縁膜6(30nm程度)と比較して厚くなっている。トレンチ底部の絶縁膜43の厚さの好適な範囲は、たとえば、60nmから120nm程度である。
As shown in FIG. 21, the depth D (for example, about 0.55 μm) of the N-type
ここで、トレンチ5の深さをP型ボディ領域9の深さよりも深くするのは、電界集中の場所を完全にトレンチ5の下端部に移すためである。このため、高い電界に耐えるため、トレンチ底部の絶縁膜43の厚さを厚くしている。
Here, the reason why the depth of the
9.前記変形例4の半導体装置に対する製造方法の一例の説明(主に図22から図25)
このセクションでは、図21に説明したデバイスの製造プロセスを説明する。しかし、製造プロセスのほとんどは、セクション3で説明したところと同一(図8、図10の一部、および図11から図16)であり、以下では異なる部分(図10の一部および図9に対応する部分)のみを説明する。
9. Description of an example of a manufacturing method for the semiconductor device of Modification 4 (mainly FIGS. 22 to 25)
In this section, the manufacturing process of the device described in FIG. 21 will be described. However, most of the manufacturing process is the same as described in Section 3 (FIGS. 8 and 10 and a part of FIGS. 11 to 16). Only the corresponding part) will be described.
図22は本願の前記一実施の形態の半導体装置の断面構造に対する変形例(変形例4:深いトレンチ)に対応する製造方法の一例を説明するための製造工程途中(トレンチ形成工程)における図2のB−B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図23は本願の前記一実施の形態の半導体装置の断面構造に対する変形例(変形例4:深いトレンチ)に対応する製造方法の一例を説明するための製造工程途中(犠牲酸化および犠牲ポリシリコン膜成膜工程)における図2のB−B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図24は本願の前記一実施の形態の半導体装置の断面構造に対する変形例(変形例4:深いトレンチ)に対応する製造方法の一例を説明するための製造工程途中(犠牲酸化および犠牲ポリシリコン膜エッチバック工程)における図2のB−B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。図25は本願の前記一実施の形態の半導体装置の断面構造に対する変形例(変形例4:深いトレンチ)に対応する製造方法の一例を説明するための製造工程途中(ゲート酸化工程)における図2のB−B’断面に対応する半導体ウエハのアクティブセル領域の部分断面図である。これらに基づいて、前記変形例4の半導体装置に対する製造方法の一例を説明する。
FIG. 22 is a diagram in the middle of a manufacturing process (trench forming process) for explaining an example of a manufacturing method corresponding to a modified example (modified example 4: deep trench) with respect to the cross-sectional structure of the semiconductor device of the one embodiment of the present application. It is a fragmentary sectional view of the active cell area | region of the semiconductor wafer corresponding to a BB 'cross section. FIG. 23 is an illustration of a manufacturing method (sacrificial oxidation and sacrificial polysilicon film) for explaining an example of a manufacturing method corresponding to a modified example (modified example 4: deep trench) of the cross-sectional structure of the semiconductor device of the one embodiment of the present application. It is a fragmentary sectional view of the active cell area | region of the semiconductor wafer corresponding to the BB 'cross section of FIG. 2 in a film-forming process. FIG. 24 is a diagram illustrating a manufacturing method (sacrificial oxidation and sacrificial polysilicon film) for explaining an example of a manufacturing method corresponding to a modified example (modified example 4: deep trench) of the cross-sectional structure of the semiconductor device according to the embodiment of the present application. It is a fragmentary sectional view of the active cell area | region of the semiconductor wafer corresponding to the BB 'cross section of FIG. 2 in an etch back process. FIG. 25 is a diagram in the middle of a manufacturing process (gate oxidation process) for explaining an example of a manufacturing method corresponding to a modified example (modified example 4: deep trench) with respect to the cross-sectional structure of the semiconductor device of the one embodiment of the present application. It is a fragmentary sectional view of the active cell area | region of the semiconductor wafer corresponding to a BB 'cross section. Based on these, an example of a manufacturing method for the semiconductor device of
図8に続いて、図22に示すように、トレンチ加工用ハードマスク膜を用いて、異方性ドライエッチング(エッチング雰囲気は、たとえば、HBr等のハロゲン系ガス雰囲気など)により、N型低抵抗領域40を貫通するように、たとえば深さ0.7マイクロメートル程度(幅0.3マイクロメートル程度)のトレンチ5を形成する。その後、不要になったトレンチ加工用ハードマスク膜をたとえば弗酸系のエッチング液を用いて全面除去する。
Continuing to FIG. 8, as shown in FIG. 22, N-type low resistance is obtained by anisotropic dry etching (etching atmosphere is, for example, a halogen-based gas atmosphere such as HBr) using a trench processing hard mask film. For example,
次に、図23に示すように、ウエハ1のデバイス面1aのほぼ全面およびトレンチ5の内面に、熱酸化等により、たとえば30nm程度の犠牲酸化シリコン膜41を形成する。続いて、犠牲酸化シリコン膜41上の半導体ウエハ1の表面1a側のほぼ全体を覆い、トレンチ5内を埋め込むように、たとえばCVD等により、犠牲ポリシリコン膜42(たとえば、厚さ500nm程度、たとえばノンドープポリシリコン膜)を成膜する。
Next, as shown in FIG. 23, a sacrificial
次に、図24に示すように、犠牲酸化シリコン膜41をエッチングストップ膜として、犠牲ポリシリコン膜42をたとえばウエットエッチング等により、犠牲ポリシリコン膜の残存部分42rの厚さが、たとえば100nm程度になるようにエッチバックする。続いて、犠牲酸化シリコン膜41が犠牲ポリシリコン膜の残存部分42rの周辺のみに(犠牲酸化シリコン膜の残存部分41r)残るように、たとえば弗酸系エチング液を用いて、エッチバックする。
Next, as shown in FIG. 24, the
次に、図25に示すように、ウエハ1のデバイス面1a側に対して、熱酸化処理を施すことにより、犠牲ポリシリコン膜の残存部分42rを完全に酸化するとともに、ウエハ1のデバイス面1aのほぼ全面およびトレンチ5の内面に、熱酸化等により、たとえば30nm程度のゲート酸化膜6(ゲート絶縁膜)を形成する。なお、このとき、トレンチ底部の絶縁膜43は更に厚いものとなっている。
Next, as shown in FIG. 25, the remaining
その後、図10のゲートポリシリコン膜7の成膜プロセスに移る。
Thereafter, the process proceeds to the film forming process of the
10.本願の前記一実施の形態の半導体装置の平面構造等に対する変形例(変形例5:高抵抗フィールドプレート)の構造説明(主に図26および図27)
このセクションでは、セクション2で説明したデバイスのフィールドプレート電極7cに関する変形例を説明する。このセクションで説明する例は、図6の構造に適用できるほか、図18、図19、図21、又は図29等の構造にも適用できることはいうまでもない。
10. Structural description of a modification example (modification example 5: high resistance field plate) to the planar structure of the semiconductor device of the one embodiment of the present application (mainly FIGS. 26 and 27)
In this section, a modification regarding the
図26は本願の前記一実施の形態の半導体装置の平面構造等に対する変形例(変形例5:高抵抗フィールドプレート)の構造を説明するための模式回路図である。図27は本願の前記一実施の形態の半導体装置の平面構造等に対する変形例(変形例5:高抵抗フィールドプレート)の構造を説明するための図2のゲート電極引き出し部切り出し領域R1の拡大上面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の平面構造等に対する変形例(変形例5:高抵抗フィールドプレート)の構造を説明する。 FIG. 26 is a schematic circuit diagram for explaining the structure of a modified example (modified example 5: high resistance field plate) with respect to the planar structure and the like of the semiconductor device according to the embodiment of the present application. FIG. 27 is an enlarged top view of the gate electrode lead-out region cutout region R1 in FIG. 2 for explaining the structure of a modification example (modification example 5: high resistance field plate) to the planar structure and the like of the semiconductor device according to the embodiment of the present application. FIG. Based on these, the structure of a modified example (modified example 5: high resistance field plate) of the planar structure of the semiconductor device of the one embodiment of the present application will be described.
図26に示すように、この例では、ゲートポリシリコン膜7の内、フィールドプレートポリシリコン電極7c(フィールドプレート電極)のみを高抵抗とし、当該部分が実質的にスナバ回路(Snubber Circuit)を構成する付加的抵抗部34(スナバ抵抗)およびフィールドプレート−ドレイン間容量CFD(スナバ容量)として作用するようにしたものである。このような構成とすることにより、ハイサイドスイッチ(ハイサイドSWパワーMOSFET)がオフしたときに、ロウサイドSWパワーMOSFET(Qhl)に印加されるサージ電圧の低減が図られる。
As shown in FIG. 26, in this example, only the field
この付加的抵抗部34は、図27に示すように、たとえば、フィールドプレートポリシリコン電極7cを他のゲートポリシリコン膜7部分、すなわち、ゲートポリシリコン電極7aおよびゲート引き出しポリシリコン配線部7bと比較して、高抵抗にすることによって実現することができる。
As shown in FIG. 27, for example, the
一例を挙げれば、たとえば、図10のプロセスに於いて、ドープトポリシリコン膜の代わりに、ノンドープポリシリコンを用いて、図27に示すように、イオン注入マスク膜で被覆する部分44(フィールドプレートポリシリコン電極7c)とそれ以外の部分のイオン注入のドーズ量に差を持たせることで、フィールドプレートポリシリコン電極7cのリン濃度をたとえば4x1018/cm3程度とし、それ以外の部分のリン濃度をたとえば4x1020/cm3程度とすればよい。
As an example, for example, in the process of FIG. 10, a portion 44 (field plate) covered with an ion implantation mask film using non-doped polysilicon instead of a doped polysilicon film as shown in FIG. By making a difference in the dose amount of the ion implantation between the
なお、付加的抵抗部34を実現する方法は、種々考えられ、たとえば、図27に於いて、フィールドプレートコンタクト部29cの近傍部のフィールドプレートポリシリコン電極7cのみを高抵抗にすることによっても実現できる。
Various methods for realizing the
また、セクション6および7の例(ポリサイド構造)に於いて、フィールドプレートポリシリコン電極7cの全部又は一部のみにシリサイド膜38を作らないようにすることによっても実現できる。
Further, in the examples of
11.本願の各種実施の形態のIGBTへの適用の説明(主に図28および図29)
ここまでに説明した例は、主にパワーMOSFETを例に取り具体的に説明したが、各実施の形態の考え方は、絶縁ゲート型パワー系能動素子全般に適用できることは言うまでもない。この絶縁ゲート型パワー系能動素子には、パワーMOSFET以外に、たとえば、IGBT(Insulated gate Bipolar Transistor)や、絶縁ゲート型パワー系能動素子とCMOS(Complementary Metal Oxide Semiconductor)またはCMIS(Complementary Metal Insulator Semiconductor)集積回路等と単一チップ上に集積した集積型パワー系デバイス等(次セクションまたは次次セクション)がある。以下これらについて簡単に説明する。
11. Description of application of various embodiments of the present application to IGBT (mainly FIG. 28 and FIG. 29)
The examples described so far have been specifically described mainly using power MOSFETs as an example, but it is needless to say that the concept of each embodiment can be applied to all insulated gate power system active elements. In addition to the power MOSFET, the insulated gate power system active element includes, for example, an IGBT (Insulated gate Bipolar Transistor), an insulated gate power system active element, a CMOS (Complementary Metal Oxide Semiconductor), or a CMIS (Complementary Semiconductor Metal). There is an integrated circuit or the like and an integrated power system device (next section or next section) integrated on a single chip. These will be briefly described below.
図28は本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるIGBT(Insulated gate Bipolar Transistor)の端子配置図である。図29は図18に対応する本願に於いて説明する各実施の形態等の適用対象である他の能動デバイスの一例であるIGBTの単位セル断面図である。これらに基づいて、本願の各種実施の形態のIGBTへの適用を説明する。 FIG. 28 is a terminal layout diagram of an IGBT (Insulated gate Bipolar Transistor) which is an example of another active device to which the embodiments and the like described in the present application are applied. FIG. 29 is a unit cell cross-sectional view of an IGBT which is an example of another active device to which the embodiments and the like described in the present application corresponding to FIG. 18 are applied. Based on these, application of the various embodiments of the present application to the IGBT will be described.
図28に示すように、IGBTの各端子は、通常、バイポーラトランジスタとのピン対応の関係で回路的呼称として、ベースに対応する端子をゲート端子G、エミッタに対応する端子をエミッタ端子E、コレクタに対応する端子をコレクタ端子Cとしているが、構造的および動作的観点からは、エミッタ端子Eは、構造的呼称としてはソース端子と呼ぶ方が自然である。 As shown in FIG. 28, each terminal of the IGBT is normally referred to as a circuit name in a pin-corresponding relationship with the bipolar transistor. The terminal corresponding to the base is the gate terminal G, the terminal corresponding to the emitter is the emitter terminal E, and the collector. The terminal corresponding to is the collector terminal C. From the structural and operational viewpoint, it is natural that the emitter terminal E is called the source terminal as a structural name.
すなわち、図29に示すように、IGBTは、図18(セル構造は、このほか、図6、図19又は図21等でも良い)に説明したパワーMOSFETと構造的に同一部分R2のN型半導体基板領域1sの裏面1b側と裏面メタル電極4(コレクタ電極)の間に、P型コレクタ領域18を挿入した構造となっている。従って、構造的呼称では、ソース系の部分、すなわち、ソース領域11、N型基板内ソース領域11a、ポリSiソース領域11b、メタルソース電極15、ソースパッド部26、ソースコンタクト部29a等は、そのまま用いることができる。なお、ゲート系の部分は、そのまま対応しているので、当然、そのまま用いることができる。
That is, as shown in FIG. 29, the IGBT is an N-type semiconductor having the same part R2 as the power MOSFET described in FIG. 18 (the cell structure may be FIG. 6, FIG. 19, or FIG. 21). A P-
このセクションで説明した例は、図6の構造に適用できるほか、図18、図19、図21、または図26等の構造にも適用できることはいうまでもない。 Needless to say, the example described in this section can be applied to the structure of FIG. 6 as well as the structure of FIG. 18, FIG. 19, FIG. 21, or FIG.
12.本願の各種実施の形態のワンチップへの集積例の説明(主に図30から図32)
パワー系スイッチング回路においては、スイッチング周波数の上昇に伴って、寄生インダクタンス等の低減が重要となっており、スイッチデバイスおよびそのドライバのワンチップへの集積(あるいは、ワンパッケージへの集積、すなわちモジュール化)、または、これに制御回路を加えたワンチップへの集積等が重要である。以下これらについて説明する。
12 Description of examples of integration of various embodiments of the present application on one chip (mainly FIGS. 30 to 32)
In power system switching circuits, it is important to reduce parasitic inductance as the switching frequency increases. Integration of switch devices and their drivers on one chip (or integration into one package, that is, modularization) ) Or integration on a single chip by adding a control circuit to this is important. These will be described below.
図30は本願の各種実施の形態のワンチップへの集積例を説明するための図1に対応し、更に回路の細部を示したコンピュータ用のDC−DCコンバータの回路構成を示す模式回路図である(回路構成としては、基本的に図1のものと同一である)。図31は図1における回路要素の主要部を単一チップ上に集積した集積化電源素子のチップ上面レイアウト図である。図32は図31のY−Y’断面に対応するチップ部分模式断面図である。これらに基づいて、本願の各種実施の形態のワンチップへの集積例への適用を説明する。 FIG. 30 is a schematic circuit diagram showing a circuit configuration of a DC-DC converter for a computer corresponding to FIG. 1 for explaining an example of integration in one chip of various embodiments of the present application and showing details of the circuit. There is (the circuit configuration is basically the same as that of FIG. 1). FIG. 31 is a chip top surface layout diagram of an integrated power supply element in which main parts of the circuit elements in FIG. 1 are integrated on a single chip. 32 is a schematic cross-sectional view of a chip portion corresponding to the Y-Y ′ cross section of FIG. 31. Based on these, application of various embodiments of the present application to an example of integration on one chip will be described.
図31に集積型パワー系デバイスの一例であるパーソナルコンピュータ用ワンチップ型DC−DCコンバータ(図1に対応)のチップ2の上面レイアウトの一例を示す。図31に示すように、チップ2のデバイス面1aには、ハイサイドSWパワーMOSFET(Qhh)、ロウサイドSWパワーMOSFET(Qhl)、ハイサイドSWパワーMOSFET(Qhh)を駆動するハイサイドドライバ51(出力電圧Voutを基準電圧とし、高圧電源Vhによって駆動される)、ロウサイドSWパワーMOSFET(Qhl)を駆動するロウサイドドライバ52(接地電圧Vssを基準電圧とし、低圧電源Vlによって駆動される)、およびハイサイドドライバ51とロウサイドドライバ52を制御する制御回路部53(たとえば、回路はCMOS回路構成となっている)等がレイアウトされている。ここで、ロウサイドSWパワーMOSFET(Qhl)は、具体的には、図6、図18、図19、図21、図26等で説明したパワー系能動素子(絶縁ゲート型パワー系能動素子)のいずれかである。なお、ハイサイドSWパワーMOSFET(Qhh)も、これらのいずれかで構成することができる。
FIG. 31 shows an example of the top surface layout of the
次に、ロウサイドSWパワーMOSFET(Qhl)のアクティブ領域12とCMOS制御回路部53の部分断面(Y−Y’断面)を図32に基づいて説明する。
Next, a partial cross section (Y-Y 'cross section) of the
図32に示すように、ワンチップ型DC−DCコンバータは、たとえば、P型半導体基板1p上に作られる。すなわち、P型半導体基板1p(P型半導体基板領域)の表面1a(第1の主面またはデバイス面)側には、エピタキシャル成長等により、たとえばN−エピタキシャル領域1eが設けられており、このN−エピタキシャル領域1eとP型半導体基板領域1pの境界付近には、N+埋め込み領域19が設けられている。CMOS領域RcとパワーMOS領域Rhの間等のN−エピタキシャル領域1eには、P+素子分離領域22が設けられており、その上部のチップ2の上面1aには、フィールド絶縁膜23(LOCOS型またはSTI型の絶縁膜)が設けられている。
As shown in FIG. 32, the one-chip type DC-DC converter is made, for example, on a P-
次に、各デバイス領域を説明する。パワーMOS領域RhすなわちパワーMOSFET(Qh)が作られた領域に於いては、ドレイン等をチップ2の上面1aに引き出すためのN+ドレイン引き出し領域21が設けられており、チップ2の上面1aの半導体表面領域には、トレンチ5、ゲート絶縁膜6、ゲートポリシリコン電極7a、フィールドプレートポリシリコン電極7c、P型ボディ領域9、ソース領域11、P型ボディコンタクト領域14等が設けられている。
Next, each device area will be described. In the region where the power MOS region Rh, that is, the power MOSFET (Qh) is formed, an N +
一方、CMOS領域Rcに於いては、N−エピタキシャル領域1eのチップ2の上面1a側表面下に、Pウエル領域31pおよびNウエル領域31nが設けられており、これらの表面領域にそれぞれN型およびP型のソースドレイン領域32が設けられている。更に、チップ2の上面1aには、これらのN型およびP型のソースドレイン領域32とともに、Nチャネル型のMOSFET(Qn)およびPチャネル型のMOSFET(Qp)を構成するゲート電極33が設けられている。
On the other hand, in the CMOS region Rc, a P-
図30に示すように、この例(スイッチ−ドライバ−コントローラ集積回路57)では、ハイサイドSWパワーMOSFET(Qhh)、ロウサイドSWパワーMOSFET(Qhl)、ハイサイドドライバ51、ロウサイドドライバ52および制御回路部53がワンチップ上に集積されているので、各部間の接続に伴う寄生インダクタンスが大幅に低減されるメリットがある。なお、集積の範囲としては、たとえば、図30(スイッチ−ドライバ集積回路56)に示すように、ハイサイドSWパワーMOSFET(Qhh)、ロウサイドSWパワーMOSFET(Qhl)、ハイサイドドライバ51およびロウサイドドライバ52であっても良い。
As shown in FIG. 30, in this example (switch-driver-controller integrated circuit 57), a high-side SW power MOSFET (Qhh), a low-side SW power MOSFET (Qhl), a high-
このセクションで説明した例は、図6の構造に適用できるほか、図18、図19、図21、図26、又は図29等の構造にも適用できることはいうまでもない。 Needless to say, the example described in this section can be applied to the structure of FIG. 6 as well as the structure of FIG. 18, FIG. 19, FIG. 21, FIG.
13.本願の各種実施の形態のマルチチップモジュール等への集積例の説明(主に図33)
セクション12では、ワンチップへの集積の例を示したが、単一モジュールへの集積によっても、程度の差はあるものの、個別のパッケージの配線基板への実装と比較すると、同様の効果を得ることができる。従って、このセクションでは、単一モジュールへの集積の例を説明する。
13. Description of examples of integration in multi-chip modules and the like according to various embodiments of the present application (mainly FIG. 33)
In
図33は本願の各種実施の形態のマルチチップモジュール等への集積例を説明するためのパッケージ上面模式図(見やすいように上面の封止樹脂は取り除いている)である。これに基づいて、本願の各種実施の形態のマルチチップモジュール等への集積例を説明する。 FIG. 33 is a schematic top view of a package for explaining an example of integration in a multi-chip module or the like according to various embodiments of the present application (the sealing resin on the top surface is removed for easy viewing). Based on this, an example of integration in a multichip module or the like according to various embodiments of the present application will be described.
図33に示すように、スイッチ−ドライバ集積回路56に対応するモジュール(マルチチップパッケージ)のメタル配線又はリード(外部端子)59等の上には、ハイサイドSWパワーMOSFET半導体チップ(Qhh)、ロウサイドSWパワーMOSFET半導体チップ(Qhl)、ハイサイドドライバ51およびロウサイドドライバ52を集積したドライバチップ58が搭載されており、金ワイヤ等のボンディングワイヤBWによって、制御回路部のボンディングパッドBP(または各ソースパッド26、ゲートパッド25)とメタル配線又はリード59等との間、または相互間の電気的接続がとられている。なお、このモジュールの外部端子としては、たとえば、スイッチング信号入力端子PWM、直流電源端子Vin、高圧電源端子Vh、低圧電源Vl、電源出力端子Vout、接地端子Vss等が設けられている。
As shown in FIG. 33, a high-side SW power MOSFET semiconductor chip (Qhh), a low side is placed on the metal wiring or leads (external terminals) 59 of a module (multi-chip package) corresponding to the switch-driver integrated
なお、なお、集積の範囲としては、たとえば、図30(スイッチ−ドライバ−コントローラ集積回路57)に示すように、ハイサイドSWパワーMOSFET半導体チップ(Qhh)、ロウサイドSWパワーMOSFET半導体チップ(Qhl)、ハイサイドドライバ51、ロウサイドドライバ52および制御回路部53を集積したドライバチップ58および制御回路部半導体チップ53としてもよい。
Note that, as an integration range, for example, as shown in FIG. 30 (switch-driver-controller integrated circuit 57), a high-side SW power MOSFET semiconductor chip (Qhh), a low-side SW power MOSFET semiconductor chip (Qhl), A
このセクションで説明した例は、図6の構造に適用できるほか、図18、図19、図21、図26、又は図29等の構造にも適用できることはいうまでもない。 Needless to say, the example described in this section can be applied to the structure of FIG. 6 as well as the structure of FIG. 18, FIG. 19, FIG. 21, FIG.
14.本願の全般に関する考察並びに各実施の形態に関する補足的説明(主に図34から図35)
図34は比較例(N型低抵抗領域およびプレーナ型のフィールドプレートを有するスプリットゲート型バーティカルパワーMOSFET)に関する図5のA−A’断面に対応する半導体チップの部分断面図(単位アクティブセル領域)である。図35は図34に対応する比較例と、本願の実施の形態(図6および図18)における耐圧とN型低抵抗領域の深さDとの関係を示すデータプロット図である。これらに基づいて、本願の全般に関する考察並びに各実施の形態に関する補足的説明を行う。
14 General consideration of the present application and supplementary explanation regarding each embodiment (mainly FIGS. 34 to 35)
FIG. 34 is a partial cross-sectional view of a semiconductor chip (unit active cell region) corresponding to the AA ′ cross-section of FIG. 5 relating to a comparative example (split-gate vertical power MOSFET having an N-type low-resistance region and a planar-type field plate). It is. FIG. 35 is a data plot diagram showing the relationship between the breakdown voltage and the depth D of the N-type low resistance region in the comparative example corresponding to FIG. 34 and the embodiment (FIGS. 6 and 18) of the present application. Based on these, a general consideration of the present application and a supplementary explanation regarding each embodiment will be given.
図34にデバイス特性を比較するための比較例(N型低抵抗領域およびプレーナ型フィールドプレートを有するスプリットゲート−プレーナ−バーティカル型パワーMOSFET)のアクティブセル構造を示す。図34に示すように、図6の構造(N型低抵抗領域およびトレンチ型フィールドプレートを有するスプリットゲート−プレーナ−バーティカル型パワーMOSFET)と類似しているが、フィールドプレートがプレーナ型となっている点のみが異なる。この比較例と図6の構造(実施の形態)について、N型低抵抗領域40の深さD(これが0の場合は、図18に対応する)を代えたときのパンチスルー耐圧の推移を図35に示す。図35に示すように、比較例では、オン抵抗を下げるために、N型低抵抗領域40の深さDをましてゆくと、急速に耐圧が劣化するのに対して、実施の形態では、0.6マイクロメートル以下では、耐圧の劣化は、ほとんど見られない。すなわち、N型低抵抗領域40の深さDがP型ボディ領域9の深さ(ここでは、0.65マイクロメートル程度)よりも浅い範囲では、耐圧の劣化は、ほとんど見られない。
FIG. 34 shows an active cell structure of a comparative example (split gate-planar-vertical power MOSFET having an N-type low resistance region and a planar field plate) for comparing device characteristics. As shown in FIG. 34, the structure is similar to the structure of FIG. 6 (split gate-planar-vertical power MOSFET having an N-type low-resistance region and a trench-type field plate), but the field plate is a planar type. Only the point is different. 6 shows the transition of the punch-through breakdown voltage when the depth D of the N-type low-resistance region 40 (corresponding to FIG. 18 when this is 0) is changed for this comparative example and the structure (embodiment) of FIG. 35. As shown in FIG. 35, in the comparative example, when the depth D of the N-type
15.サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
15. Summary The invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited thereto, and it goes without saying that various changes can be made without departing from the scope of the invention.
例えば、前記実施の形態では、N+シリコン単結晶基板上のNエピタキシャル層上面に主にNチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、P+シリコン単結晶基板上のNエピタキシャル層上面にPチャネルデバイスを形成するものでもよい。 For example, in the above-described embodiment, the N channel device is mainly formed on the upper surface of the N epitaxial layer on the N + silicon single crystal substrate. However, the present invention is not limited thereto, and P + silicon A P channel device may be formed on the upper surface of the N epitaxial layer on the single crystal substrate.
また、前記実施の形態では、パワーMOSFETを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、バイポーラトランジスタ(IGBTを含む)等にも適用できることは言うまでもない。なお、これらのパワーMOSFET、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。 In the above-described embodiment, the power MOSFET has been specifically described as an example. However, the present invention is not limited thereto, and it is needless to say that the present invention can be applied to a bipolar transistor (including IGBT). Needless to say, the present invention can also be applied to a semiconductor integrated circuit device incorporating such power MOSFETs, bipolar transistors, and the like.
また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、GaAs系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。 In the above-described embodiments, devices mainly made on a silicon-based semiconductor substrate have been specifically described. However, the present invention is not limited thereto, and a GaAs-based semiconductor substrate, a silicon carbide-based semiconductor substrate, and a silicon nitride. Needless to say, the present invention can be applied almost as it is to a device made on a ride-type semiconductor substrate.
なお、前記実施の形態では、主にゲート電極等として、ポリシリコン膜を使用したものを具体的に説明したが、本発明はそれに限定されるものではなく、ポリサイド膜やシリサイド膜等でもよいことはいうまでもない。 In the above-described embodiment, the gate electrode or the like that uses a polysilicon film has been specifically described. However, the present invention is not limited thereto, and may be a polycide film, a silicide film, or the like. Needless to say.
また、前記実施の形態では、主にメタル電極として、アルミニウム系メタル膜を主要構成膜として使用したものを具体的に説明したが、本発明はそれに限定されるものではなく、チタンやタングステン等の高融点金属膜や金膜をメタル電極の主要構成膜として使用したものにも適用できることは言うまでもない。 Further, in the above-described embodiment, the metal electrode and the aluminum-based metal film as the main constituent film have been specifically described. However, the present invention is not limited thereto, and titanium, tungsten, and the like are used. Needless to say, the present invention can also be applied to a film using a refractory metal film or a gold film as a main component film of a metal electrode.
更に、前記実施の形態では、ドリフト領域として単一の導電型領域から構成されたものを具体的に説明したが、本発明はそれに限定されるものではなく、反対導電型領域が交互に入れ替わるスーパジャンクション(Super−Junction)型のドリフト領域を有するものにも適用できることは言うまでもない。 Further, in the above-described embodiment, the drift region constituted by a single conductivity type region has been specifically described. However, the present invention is not limited to this, and a superconducting region in which the opposite conductivity type regions are alternately replaced is described. Needless to say, the present invention can also be applied to one having a super-junction type drift region.
1 ウエハ
1a ウエハ又は半導体チップの表面(第1の主面またはデバイス面)
1b ウエハ又は半導体チップの裏面(第2の主面)
1e N−エピタキシャル領域
1p P型半導体基板領域
1s N型半導体基板領域(第1導電型の半導体基板領域)
2 半導体チップ
3 N−ドリフト領域
4 裏面メタル電極
5 トレンチ
6 ゲート絶縁膜
7 ゲートポリシリコン膜(ゲート電極)
7a ゲートポリシリコン電極(第1および第2のゲート電極)
7b ゲート引き出しポリシリコン配線部
7c フィールドプレートポリシリコン電極(フィールドプレート電極またはダミーゲート)
7ct フィールドプレート電極のトレンチ部分(またはトレンチフィールドプレート)
8 層間絶縁膜
9 P型ボディ領域(第2導電型の第1および第2のボディ領域)
11 N型ソース領域(第1および第2のソース領域)
12 アクティブ領域
14 P型ボディコンタクト領域
15 メタルソース電極
18 P型コレクタ領域
19 N+埋め込み領域
20 単位セル領域
21 N+ドレイン引き出し領域
22 P+素子分離領域
23 フィールド絶縁膜
24 メタルゲート配線部
25 ゲートパッド部
26 ソースパッド部
27 ガードリング
28 エッジターミネーション領域
29a ソースコンタクト部(コンタクトホール)
29b ゲートコンタクト部
29c フィールドプレートコンタクト部
30 アルミニウム系メタル電極膜
31p CMOS領域のPウエル領域
31n CMOS領域のNウエル領域
32 CMOS領域のソースドレイン領域
33 CMOS領域のゲート電極等
34 付加的抵抗部
35 キャップ絶縁膜
36 P型ボディ領域導入用レジスト膜
37 コンタクト開口用レジスト膜
38 シリサイド膜
39 ポリサイド膜
40 N型低抵抗領域(N型ウエル領域)
41 犠牲酸化シリコン膜
41r 犠牲酸化シリコン膜の残存部分
42 犠牲ポリシリコン膜
42r 犠牲ポリシリコン膜の残存部分
43 トレンチ底部の絶縁膜
44 イオン注入マスク膜で被覆する部分
50 DC−DCコンバータ
51 ハイサイドドライバ
52 ロウサイドドライバ
53 制御回路部
54 出力平滑用インダクタ
55 出力平滑用コンデンサ
56 スイッチ−ドライバ集積回路
57 スイッチ−ドライバ−コントローラ集積回路
58 ドライバチップ
59 パッケージ上のメタル配線又はリード
BP 制御回路部のボンディングパッド
BW ボンディングワイヤ
C コレクタ端子
CFD フィールドプレート−ドレイン間容量
D N型低抵抗領域の深さ
E エミッタ端子
G ゲート端子
PWM スイッチング信号入力端子
Qh パワーMOSFET
Qhh ハイサイドSWパワーMOSFET
Qhl ロウサイドSWパワーMOSFET
Qn CMOS領域のNチャネル型MOSFET
Qp CMOS領域のPチャネル型MOSFET
R1 ゲート電極引き出し部切り出し部
R2 パワーMOSFETと構造的に同一部分
R3 単位アクティブセル領域部分切り出し部
Rc CMOS領域
Rh パワーMOS領域
S ソース端子
Vdd 電源出力端子
Vh ハイサイドドライバの電源(または高圧電源)
Vin 直流電源(または入力電圧)
Vl ロウサイドドライバの電源(または低圧電源)
Vout 電源出力端子(または出力電圧)
Vss 接地端子(または接地電圧)
1
1b Back surface of wafer or semiconductor chip (second main surface)
1e N-
2 Semiconductor chip 3 N-
7a Gate polysilicon electrode (first and second gate electrodes)
7b Gate lead
7ct trench portion of field plate electrode (or trench field plate)
8 Interlayer insulating film 9 P-type body region (second conductivity type first and second body regions)
11 N-type source region (first and second source regions)
DESCRIPTION OF
29b
41 Sacrificial silicon oxide film 41r Residual portion of sacrificial
Qhh High-side SW power MOSFET
Qhl Low-side SW power MOSFET
N-channel MOSFET in Qn CMOS region
P-channel MOSFET in Qp CMOS region
R1 Gate electrode lead-out part R2 Structurally the same part as the power MOSFET R3 Unit active cell area part cut-out part Rc CMOS region Rh Power MOS region S Source terminal Vdd Power supply output terminal Vh Power supply of high side driver (or high voltage power supply)
Vin DC power supply (or input voltage)
Vl Low-side power supply (or low-voltage power supply)
Vout Power supply output terminal (or output voltage)
Vss ground terminal (or ground voltage)
Claims (10)
(a)第1の主面及び第2の主面を有する半導体基板;
(b)前記半導体基板内に設けられ、第1導電型を有するドリフト領域;
(c)前記第1の主面上に設けられたアクティブ領域;
(d)平面的に見て、前記アクティブ領域内に設けられた多数の単位セル領域、
ここで、各単位セル領域は、前記第1の主面上から前記ドリフト領域を貫通し、以下を有する:
(d1)前記ドリフト領域の前記第1の主面側の前記半導体基板内に平面的に間隔を置いて設けられ、前記第1導電型と反対導電型の第2導電型を有する第1のボディ領域および第2のボディ領域;
(d2)前記半導体基板の前記第1の主面上にゲート絶縁膜を介して平面的に間隔を置いて設けられた第1ゲート電極および第2のゲート電極;
(d3)前記半導体基板の前記第1の主面に側から、前記第1のボディ領域および前記第2のボディ領域間の前記ドリフト領域に設けられたトレンチ;
(d4)前記トレンチ内にフィールドプレート周辺絶縁膜を介して設けられたフィールドプレート電極;
(d5)前記ゲート電極および前記フィールドプレート電極上に設けられた層間絶縁膜;
(d6)前記半導体基板の前記第1の主面側表面であって前記第1のボディ領域および前記第2のボディ領域内にそれぞれ設けられ、前記第1導電型を有する第1のソース領域および第2のソース領域;
(d7)前記層間絶縁膜上を覆うように、前記半導体基板の前記第1の主面上に設けられたメタルソース電極。 Semiconductor devices including:
(A) a semiconductor substrate having a first main surface and a second main surface;
(B) a drift region provided in the semiconductor substrate and having a first conductivity type;
(C) an active region provided on the first main surface;
(D) a plurality of unit cell regions provided in the active region in plan view;
Here, each unit cell region penetrates the drift region from above the first main surface and has the following:
(D1) A first body having a second conductivity type opposite to the first conductivity type provided in the semiconductor substrate on the first main surface side of the drift region at a planar interval. A region and a second body region;
(D2) a first gate electrode and a second gate electrode provided on the first main surface of the semiconductor substrate with a space therebetween in a plane via a gate insulating film;
(D3) a trench provided in the drift region between the first body region and the second body region from the side of the first main surface of the semiconductor substrate;
(D4) a field plate electrode provided in the trench via a field plate peripheral insulating film;
(D5) an interlayer insulating film provided on the gate electrode and the field plate electrode;
(D6) a first source region having the first conductivity type provided on the first main surface side surface of the semiconductor substrate and in each of the first body region and the second body region; A second source region;
(D7) A metal source electrode provided on the first main surface of the semiconductor substrate so as to cover the interlayer insulating film.
(d8)前記半導体基板の前記第1の主面側表面内であって、前記第1のボディ領域および前記第2のボディ領域間の前記ドリフト領域に設けられた前記ドリフト領域よりも不純物濃度が高く、前記第1導電型を有する低抵抗領域。 In the semiconductor device according to the item 1, each unit cell region further includes:
(D8) Impurity concentration is higher than that of the drift region provided in the drift region between the first body region and the second body region in the first main surface side surface of the semiconductor substrate. A low resistance region having a high first conductivity type.
(e)前記層間絶縁膜上に設けられ、各単位セル領域の前記第1のゲート電極および前記第2のゲート電極と電気的に接続されたメタルゲート電極;
(f)前記メタルゲート電極と各単位セル領域の前記第1のゲート電極および前記第2のゲート電極とを電気的に接続するポリシリコンゲート配線;
(g)前記フィールドプレート電極と前記メタルソース電極とを電気的に接続するポリシリコンフィールドプレート配線、
ここで、前記ポリシリコンフィールドプレート配線は、前記ポリシリコンゲート配線と比較して、電気抵抗が高い。 The semiconductor device according to the item 1, further comprising:
(E) a metal gate electrode provided on the interlayer insulating film and electrically connected to the first gate electrode and the second gate electrode in each unit cell region;
(F) a polysilicon gate wiring that electrically connects the metal gate electrode and the first gate electrode and the second gate electrode of each unit cell region;
(G) polysilicon field plate wiring for electrically connecting the field plate electrode and the metal source electrode;
Here, the polysilicon field plate wiring has a higher electric resistance than the polysilicon gate wiring.
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