JP2014131443A - 昇降圧回路 - Google Patents

Abstract

【課題】構成が簡単である小型で安価な昇降圧回路の提供。
【解決手段】制御部１７がスイッチとして機能するＦＥＴ１１，１２，１３，１４をオン／オフすることによって、入力端子Ｔ１，Ｔ２間に印加された印加電圧を昇圧する昇圧動作と、該印加電圧を降圧する降圧動作とを行う。制御部１７は、印加電圧が基準電圧未満である場合に、昇圧動作と、印加電圧の下降幅が昇圧動作による印加電圧の上昇幅よりも小さい降圧動作とを反復する。また、制御部１７は、印加電圧が基準電圧以上である場合に、昇圧動作と、印加電圧の下降幅が昇圧動作による印加電圧の上昇幅よりも大きい降圧動作とを反復する。
【選択図】図１

Description

本発明は、端子対間に印加された印加電圧を昇圧する昇圧動作と、該印加電圧を降圧する降圧動作とを行う昇降圧回路に関する。

現在、バッテリから負荷への給電経路に設けられ、バッテリによって自身の端子対間に印加された印加電圧が所定電圧未満である場合に印加電圧を昇圧し、印加電圧が所定電圧以上である場合に印加電圧を降圧する昇降圧回路が提案されている（例えば、特許文献１，２）。

特許文献１，２夫々に記載の昇降圧回路は、コイルと、夫々の一方の端子がコイルに接続してある複数のスイッチと、制御部とを備えている。制御部は、複数のスイッチ夫々をオン／オフしてコイルに流れる電流の経路を制御することによって、コイルに流れる電流の量を調整し、コイルへのエネルギーの蓄積及び放電を行う。これにより、制御部は、端子対間に印加された印加電圧の昇圧及び降圧を行っている。

特開２００５−１９２３１２号公報 特開２０１０−９８８３６号公報

しかしながら、特許文献１，２夫々に記載の昇降圧回路では、制御部は、一定期間、端子対間に印加された印加電圧の昇圧又は降圧を繰り返す。従って、複数のスイッチ夫々のオン／オフパターンとして、少なくとも、印加電圧の昇圧を繰り返すためのオン／オフパターンと、印加電圧の降圧を繰り返すためのオン／オフパターンとがある。
従って、制御部は、複数のスイッチ夫々のオン／オフパターンを切替える切替え制御を行う必要がある。

また、特許文献１，２夫々に記載の昇降圧回路では、昇圧又は降圧のみを長期間繰り返す可能性がある。この場合、複数のスイッチの中には、昇圧期間中又は降圧期間中、常時オンとなっているスイッチが含まれる。

複数のスイッチ夫々が半導体スイッチ、例えばＮチャネル型のＦＥＴ（Field Effect Transistor）である場合、スイッチを長期間オンにし続けるためには、制御部は、ゲートに所定電圧以上の電圧を印加し続けなければならない。

通常、複数のスイッチ夫々のゲートには、コンデンサの一方の端子が接続され、コンデンサの一方の端子が接続されたスイッチがオフである間、ドレイン及びソース間の電圧によってコンデンサの一方の端子側に電荷が蓄積される。制御部はコンデンサの他方の端子に電圧を印加することによって、コンデンサの一方の端子が接続されたスイッチをオンにする。

コンデンサは、その他方の端子に電圧が印加されている間、放電し、ゲートに印加される電圧が徐々に低下する。従って、特許文献１，２夫々に記載の昇降圧回路は、複数のスイッチ夫々について長期間オンにするため、コンデンサに電荷を蓄積するチャージポンプ回路を備える必要がある。

このため、特許文献１，２夫々に記載の昇降圧回路では、切替え制御を行う必要があり、かつ、チャージポンプ回路を備える必要があるため、構成が複雑であり大型で製造費用がかかるという問題点がある。

本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、構成が簡単である小型で安価な昇降圧回路を提供することにある。

本発明に係る昇降圧回路は、端子対間に印加された印加電圧を昇圧する昇圧動作と該印加電圧を降圧する降圧動作とを行う昇降圧回路において、前記印加電圧が所定電圧未満である場合に前記昇圧動作と、前記印加電圧の下降幅が前記昇圧動作による前記印加電圧の上昇幅よりも小さい前記降圧動作とを反復する第１反復手段と、前記印加電圧が前記所定電圧以上である場合に前記昇圧動作と、前記印加電圧の下降幅が前記昇圧動作による前記印加電圧の上昇幅よりも大きい前記降圧動作とを反復する第２反復手段とを備えることを特徴とする。

本発明にあっては、端子対間に印加された印加電圧を昇圧する昇圧動作と、該印加電圧を降圧する降圧動作とを常に反復する。
印加電圧が所定電圧未満である場合、降圧動作による印加電圧の下降幅は、昇圧動作による印加電圧の上昇幅よりも大きい。これにより、昇圧動作と降圧動作とを反復したことによって得られた電圧を平滑化、即ち、時間で平均した平均電圧は印加電圧よりも高くなる。

また、印加電圧が所定電圧以上である場合、降圧動作による印加電圧の下降幅は、昇圧動作による印加電圧の上昇幅よりも小さい。これにより、昇圧動作と降圧動作とを反復したことによって得られた電圧を時間で平均した平均電圧は印加電圧よりも低くなる。

従って、昇圧動作と降圧動作とを交互に行う一連の動作を常に繰り返しているため、例えば、回路がコイルと夫々の一方の端子がコイルに接続されている複数のスイッチとを備えている場合、複数のスイッチ夫々のオン／オフパターンは、常に同一であり、オン／オフパターンを切替える切替え制御が不要である。

更に、昇圧動作と降圧動作とを常に反復し、昇圧動作又は降圧動作のみを長期間行うことはない。従って、例えば回路がコイルと夫々の一方の端子がコイルに接続されている複数のスイッチとを備えている場合、複数のスイッチの中に長期間オンとなるスイッチは含まれないので、チャージポンプ回路は不要である。
切替え制御及びチャージポンプ回路が不要であるため、構成が簡単であり、小型で安価である。

本発明に係る昇降圧回路は、前記第１反復手段は、前記印加電圧及び所定電圧の差の大小に応じて前記昇圧動作による前記印加電圧の上昇幅を大小に調整し、前記第２反復手段は、前記印加電圧及び所定電圧の差の大小に応じて前記降圧動作による前記印加電圧の下降幅を大小に調整するように構成してあることを特徴とする。

本発明にあっては、印加電圧が所定電圧未満である場合において、印加電圧と所定電圧との差が大きいとき、昇圧動作による印加電圧の上昇幅が大きく、印加電圧と所定電圧との差が小さいとき、昇圧動作による印加電圧の上昇幅は小さい。また、印加電圧が所定電圧以上である場合において、印加電圧と所定電圧との差が大きいとき、降圧動作による印加電圧の下降幅が大きく、印加電圧と所定電圧との差が小さいとき、降圧動作による印加電圧の上昇幅は小さい。
これにより、昇圧動作と降圧動作とを反復したことによって得られた電圧を時間で平均した平均電圧は適切な電圧に調整される。

本発明に係る昇降圧回路は、一方の端子が前記端子対の一方の端子に接続されている第１スイッチと、夫々の一方の端子が前記端子対の他方の端子に接続されている第２及び第３スイッチと、一方の端子が第１及び第２スイッチ夫々の他方の端子に接続され、他方の端子が第３スイッチの他方の端子に接続されているコイルと、一方の端子が前記コイルの他方の端子に接続されている第４スイッチとを備え、前記第１及び第２反復手段夫々は、前記第１、第２、第３及び第４スイッチを、第１及び第３スイッチ夫々がオンであり、かつ、第２及び第４スイッチ夫々がオフである第１状態から、第１及び第４スイッチ夫々がオンであり、かつ、第２及び第３スイッチ夫々がオフである第２状態に遷移させることによって前記昇圧動作を行い、前記第１、第２、第３及び第４スイッチを、第２及び第４スイッチ夫々がオンであり、かつ、第１及び第３スイッチ夫々がオフである第３状態から、前記第２状態に遷移させることによって前記降圧動作を行うように構成してあることを特徴とする。

本発明にあっては、端子対の一方の端子は、第１スイッチの一方の端子が接続し、端子対の他方の端子は、第２及び第３スイッチ夫々の一方の端子が接続している。第１及び第２スイッチ夫々の他方の端子はコイルの一方の端子に接続し、第３スイッチの他方の端子、及び、第４スイッチの一方の端子夫々はコイルの他方の端子に接続している。

第１、第２、第３及び第４スイッチが、第１及び第３スイッチ夫々がオンであり、かつ、第２及び第４スイッチ夫々がオフである第１状態である場合、端子対間からコイルに電流が流れてエネルギーが蓄積される。第１、第２、第３及び第４スイッチが、第１状態から、第１及び第４スイッチ夫々がオンであり、かつ、第２及び第３スイッチ夫々がオフである第２状態に遷移した場合、コイルは、自身に流れる電流の量を維持するために印加電圧を昇圧する。以上のように第１、第２、第３及び第４スイッチが第１状態から第２状態に遷移することによって、昇圧動作が行われる。

第１、第２、第３及び第４スイッチが、第２及び第４スイッチ夫々がオンであり、かつ、第１及び第３スイッチ夫々がオフである第３状態である場合、エネルギーの放出によってコイルが放電し、コイルが放電するにつれて印加電圧が降圧される。第１、第２、第３及び第４スイッチが、第３状態から第２状態に遷移した場合、端子対間に印加された印加電圧がコイルを介して出力され、かつ、コイルにエネルギーが蓄積される。以上のように、第３状態を第２状態に遷移することによって降圧動作が行われる。

本発明に係る昇降圧回路は、前記第１及び第２反復手段夫々は、前記第１、第２、第３及び第４スイッチが前記第１状態である期間を長短に調整することによって、前記昇圧動作による前記上昇幅を大小に調整し、前記第１、第２、第３及び第４スイッチが前記第３状態である期間を長短に調整することによって、前記降圧動作による前記下降幅を大小に調整するように構成してあることを特徴とする。

本発明にあっては、第１、第２、第３及び第４スイッチが第１状態である期間を長短に調整することによって、昇圧動作による印加電圧の上昇幅を大小に調整する。第１、第２、第３及び第４スイッチが第１状態である期間が長い程、コイルに蓄積されるエネルギーが大きいため、昇圧動作による印加電圧の上昇幅が大きく、第１、第２、第３及び第４スイッチが第１状態である期間が短い程、コイルに蓄積されるエネルギーが小さいため、昇圧動作による印加電圧の上昇幅が小さい。

また、第１、第２、第３及び第４スイッチが第３状態である期間を長短に調整することによって、降圧動作による印加電圧の下降幅を大小に調整する。第１、第２、第３及び第４スイッチが第３状態である期間が長い程、コイルから放出されるにエネルギーの量が多いため、降圧動作による印加電圧の下降幅が大きく、第１、第２、第３及び第４スイッチが第１状態である期間が短い程、コイルから放出されるエネルギーの量が少ないため、降圧動作による印加電圧の下降幅が小さい。

本発明によれば、常時、昇圧動作と降圧動作とを反復するため、構成が簡単である小型で安価な昇降圧回路を実現することができる。

本発明に係る昇降圧回路の要部構成を示す回路図である。 印加電圧が基準電圧未満である場合における昇降圧回路の動作を説明するための説明図である。 印加電圧が基準電圧以上である場合における昇降圧回路の動作を説明するための説明図である。 印加電圧に対するデューティの変化を示すグラフである。

以下、本発明をその実施の形態を示す図面に基づいて詳述する。
図１は、本発明に係る昇降圧回路の要部構成を示す回路図である。この昇降圧回路１は、入力端子Ｔ１，Ｔ２及び出力端子Ｔ３，Ｔ４を備える。入力端子Ｔ１にはバッテリ２の正極端子が接続され、入力端子Ｔ２にはバッテリ２の負極端子が接続され、出力端子Ｔ３，Ｔ４間には負荷３が接続されている。

昇降圧回路１は、バッテリ２によって入力端子Ｔ１，Ｔ２間に印加された印加電圧Ｖａを昇圧する昇圧動作と、印加電圧Ｖａを降圧する降圧動作とを反復する。昇圧動作と降圧動作とを反復することによって得られた電圧を、平滑化、即ち、時間で平均した平均電圧が出力端子Ｔ３，Ｔ４から負荷３に印加され、負荷３は給電される。入力端子Ｔ１，Ｔ２は端子対として機能する。

昇降圧回路１は、入力端子Ｔ１，Ｔ２及び出力端子Ｔ３，Ｔ４の他に、Ｎチャネル型のＦＥＴ１１，１２，１３，１４、反転器１５，１６、制御部１７、コイルＬ１及びコンデンサＣ１を備えている。

入力端子Ｔ１は、第１スイッチとして機能するＦＥＴ１１のドレインに接続されている。入力端子Ｔ２は、第２スイッチとして機能するＦＥＴ１２、及び、第３スイッチとして機能するＦＥＴ１３夫々のソースと、コンデンサＣ１の一方の端子と、出力端子Ｔ４とに接続されている。

ＦＥＴ１１のソース、及び、ＦＥＴ１２のドレイン夫々は、コイルＬ１の一方の端子に接続され、コイルＬ１の他方の端子は、ＦＥＴ１３のドレインと、第４スイッチとして機能するＦＥＴ１４のソースとに接続されている。ＦＥＴ１４のドレインは、コンデンサＣ１の他方の端子と、出力端子Ｔ３とに接続されている。

ＦＥＴ１２，１４夫々のゲートは、反転器１５，１６の出力端子に接続されている。ＦＥＴ１１のゲートは反転器１５の入力端子と制御部１７とに接続されており、ＦＥＴ１３のゲートは反転器１６の入力端子と制御部１７とに接続されている。制御部１７は入力端子Ｔ１，Ｔ２夫々にも接続している。

ＦＥＴ１１，１２，１３，１４夫々においては、ゲートに所定電圧以上の電圧が印加された場合、ドレイン及びソース間に電流が流れ、スイッチとしてオンとなり、ゲートに印加されている電圧が所定電圧未満である場合、ドレイン及びソース間に電流が流れず、スイッチとしてオフとなる。

ＦＥＴ１１，１２，１３，１４夫々のゲートには、Ｈｉｇｈ及びＬｏｗの２値で構成されるＰＷＭ（Pulse Width Modulation）信号が制御部１７から印加される。ＦＥＴ１１，１２，１３，１４夫々は、ゲートに印加されたＰＷＭ信号がＨｉｇｈである場合にゲートに所定電圧以上の電圧が印加されてオンとなり、ゲートに印加されたＰＷＭ信号がＬｏｗである場合にゲートに印加されている電圧が所定電圧未満となってオフとなる。ＦＥＴ１２，１４夫々のゲートには、反転器１５，１６を介してＰＷＭ信号が制御部１７から印加される。

従って、ＦＥＴ１１，１２，１３，１４夫々のオン／オフは制御部１７によって制御される。

反転器１５の入力端子には、制御部１７がＦＥＴ１１のゲートに印加するＰＷＭ信号が入力され、反転器１５は、入力端子に入力されたＰＷＭ信号のＨｉｇｈ及びＬｏｗを反転したＰＷＭ信号を出力端子からＦＥＴ１２のゲートに印加する。

このため、ＦＥＴ１１のゲートに印加されたＰＷＭ信号がＨｉｇｈである場合、ＦＥＴ１２のゲートに印加されたＰＷＭ信号はＬｏｗであり、ＦＥＴ１１のゲートに印加されたＰＷＭ信号がＬｏｗである場合、ＦＥＴ１２のゲートに印加されたＰＷＭ信号はＨｉｇｈである。従って、ＦＥＴ１１がオンである場合にＦＥＴ１２はオフであり、ＦＥＴ１１がオフである場合にＦＥＴ１２はオンである。

同様に、反転器１６の入力端子には、制御部１７がＦＥＴ１３のゲートに印加するＰＷＭ信号が入力され、反転器１６は、入力端子に入力されたＰＷＭ信号のＨｉｇｈ及びＬｏｗを反転したＰＷＭ信号を出力端子からＦＥＴ１４のゲートに印加する。

このため、ＦＥＴ１３のゲートに印加されたＰＷＭ信号がＨｉｇｈである場合、ＦＥＴ１４のゲートに印加されたＰＷＭ信号はＬｏｗであり、ＦＥＴ１３のゲートに印加されたＰＷＭ信号がＬｏｗである場合、ＦＥＴ１４のゲートに印加されたＰＷＭ信号はＨｉｇｈである。従って、ＦＥＴ１３がオンである場合にＦＥＴ１４はオフであり、ＦＥＴ１３がオフである場合にＦＥＴ１４はオンである。

コイルＬ１には、ＦＥＴ１１，１２，１３，１４夫々のオン／オフによって、電流Ｉが流れ、コイルＬ１は、エネルギーの蓄積と、エネルギーの放出による放電とを行う。
コンデンサＣ１は、ＦＥＴ１３のソースを基準としてＦＥＴ１４のドレインから出力された電圧を平滑化、即ち、時間で平均し、平均した平均電圧を出力端子Ｔ３，Ｔ４から負荷３に印加する。

制御部１７は、ＰＷＭ信号をＦＥＴ１１，１３夫々のゲートに印加し、ＦＥＴ１１，１３夫々のゲートに印加するＰＷＭ信号を反転器１５，１６の入力端子に入力することによって、ＦＥＴ１１，１２，１３，１４夫々をオン／オフする。

制御部１７は、ＦＥＴ１１，１３夫々がオンであり、かつ、ＦＥＴ１２，１４夫々がオフである第１状態と、ＦＥＴ１１，１４夫々がオンであり、かつ、ＦＥＴ１２，１３夫々がオフである第２状態と、ＦＥＴ１２，１４夫々がオンであり、かつ、ＦＥＴ１１，１３夫々がオフである第３状態とを作り出す。

制御部１７は、ＦＥＴ１１，１２，１３，１４を第１状態、第２状態、第３状態及び第２状態の順に遷移させ、この遷移を反復し、ＦＥＴ１１，１２，１３，１４が第１状態である期間、及び、ＦＥＴ１１，１２，１３，１４が第３状態である期間夫々の長さを調整する。

制御部１７がＦＥＴ１１，１２，１３，１４を第１状態から第２状態に遷移させることによって、昇降圧回路１では印加電圧Ｖａを昇圧する昇圧動作が行われる。

ＦＥＴ１１，１２，１３，１４が第１状態である場合、電流は、バッテリ２の正極端子から入力端子Ｔ１、ＦＥＴ１１、コイルＬ１、ＦＥＴ１３及び入力端子Ｔ２の順に流れてバッテリ２の負極端子に戻る。ＦＥＴ１１，１２，１３，１４が第１状態である間、コイルＬ１に流れる電流Ｉは多量であり、コイルＬ１にエネルギーが蓄積される。

ＦＥＴ１１，１２，１３，１４が第１状態から第２状態に遷移した場合、電流は、バッテリ２の正極端子から入力端子Ｔ１、ＦＥＴ１１、コイルＬ１、ＦＥＴ１４、出力端子Ｔ３、負荷３、出力端子Ｔ４及び入力端子Ｔ２の順に流れてバッテリ２の負極端子に戻る。

ＦＥＴ１１，１２，１３，１４が第１状態から第２状態に遷移したことによって、電流はコイルＬ１だけではなく負荷３にも流れるため、コイルＬ１に流れる電流Ｉの量は減少する。コイルＬ１は、電流Ｉの量を維持すべく印加電圧Ｖａを昇圧し、昇圧した印加電圧ＶａをコンデンサＣ１の両端子間に印加する。
昇圧動作において、印加電圧Ｖａの上昇幅は、ＦＥＴ１１，１２，１３，１４が第１状態である期間が長い程大きく、該期間が短い程小さい。

制御部１７がＦＥＴ１１，１２，１３，１４を第３状態から第２状態に遷移させることによって、昇降圧回路１では印加電圧Ｖａを降圧する降圧動作が行われる。

ＦＥＴ１１，１２，１３，１４が第３状態である場合、電流は、コイルＬ１からＦＥＴ１４、出力端子Ｔ３、負荷３、出力端子Ｔ４及びＦＥＴ１２の順に流れてコイルＬ１に戻る。ＦＥＴ１１，１２，１３，１４が第３状態である間、コイルＬ１は放電し、蓄積してあるエネルギーが徐々に減少し、コイルＬ１のエネルギーが減少するにつれて出力端子Ｔ３，Ｔ４間に印加される電圧は低下する。これにより、入力端子Ｔ１，Ｔ２間に印加された印加電圧Ｖａは降圧される。降圧された印加電圧ＶａはコンデンサＣ１の両端子間に印加される。

ＦＥＴ１１，１２，１３，１４が第３状態から第２状態に遷移した場合、電流は、バッテリ２の正極端子から入力端子Ｔ１、ＦＥＴ１１、コイルＬ１、ＦＥＴ１４、出力端子Ｔ３、負荷３、出力端子Ｔ４及び入力端子Ｔ２の順に流れてバッテリ２の負極端子に戻る。これにより、バッテリ２によって入力端子Ｔ１，Ｔ２間に印加された印加電圧ＶａがコイルＬ１を介して、コンデンサＣ１の両端子間に印加される。また、ＦＥＴ１１，１２，１３，１４が第２状態である間、コイルＬ１にはエネルギーが蓄積される。
降圧動作において、印加電圧Ｖａの下降幅は、ＦＥＴ１１，１２，１３，１４が第３状態である期間が長い程大きく、該期間が短い程小さい。

制御部１７は、ＦＥＴ１１，１２，１３，１４を第１状態、第２状態、第３状態及び第２状態の順に遷移させてこの遷移を繰り返すことによって、昇圧動作及び降圧動作を反復する。昇圧動作及び降圧動作によって昇圧又は降圧が行われてコンデンサＣ１の両端子間に印加された印加電圧Ｖａは、コンデンサＣ１によって時間で平均され、平均された平均電圧は、出力端子Ｔ３，Ｔ４から負荷３に印加される。

制御部１７は、入力端子Ｔ１，Ｔ２間に印加されている印加電圧Ｖａを検出し、印加電圧Ｖａが基準電圧Ｖｂ以上であるか否かと、印加電圧Ｖａ及び基準電圧Ｖｂの差とに応じて、ＦＥＴ１１，１２，１３，１４が第１状態である期間、及び、ＦＥＴ１１，１２，１３，１４が第３状態である期間夫々の長さを調整する。基準電圧Ｖｂは特許請求の範囲における所定電圧に該当する。

図２は、印加電圧Ｖａが基準電圧Ｖｂ未満である場合における昇降圧回路１の動作を説明するための説明図である。図２には、ＦＥＴ１１，１２，１３，１４夫々に印加されるＰＷＭ信号の波形と、コイルＬ１に流れる電流Ｉの量の推移とが示されている。図２では、「Ｈｉｇｈ」を「Ｈ」で、「Ｌｏｗ」を「Ｌ」で示している。

前述したように、ＦＥＴ１１，１２，１３，１４夫々は、ゲートに印加されたＰＷＭ信号がＨｉｇｈである場合にオンであり、ゲートに印加されたＰＷＭ信号がＬｏｗである場合にオフである。

制御部１７は、印加電圧Ｖａが基準電圧Ｖｂ未満である場合、コンデンサＣ１によって時間で平均されて出力端子Ｔ３，Ｔ４から負荷３に印加される平均電圧を上昇させるために、昇圧動作と、印加電圧Ｖａの下降幅が昇圧動作による印加電圧Ｖａの上昇幅よりも小さい降圧動作とを反復する。制御部１７は、第１反復手段として機能する。

制御部１７は、ＦＥＴ１１，１２，１３，１４が第１状態である期間を長短に調整することによって、昇圧動作による上昇幅を大小に調整し、ＦＥＴ１１，１２，１３，１４が第３状態である期間を長短に調整することによって、降圧動作による下降幅を大小に調整する。

図２に示すように、制御部１７は、ＦＥＴ１１，１２，１３，１４夫々のゲートに、周期が同じＰＷＭ信号を印加する。更に、制御部１７は、ＦＥＴ１１のゲートに印加されるＰＷＭ信号がＨｉｇｈである期間に、ＦＥＴ１３のゲートに印加されるＰＷＭ信号がＨｉｇｈである期間が含まれるように、ＦＥＴ１１，１３夫々のゲートに印加されるＰＷＭ信号のタイミングを調整している。
ＦＥＴ１２，１４夫々のゲートに印加されるＰＷＭ信号は、前述したように、ＦＥＴ１１，１３夫々のゲートに印加されるＰＷＭ信号のＨｉｇｈ及びＬｏｗを反転したＰＷＭ信号である。

制御部１７は、以上のように、ＦＥＴ１１，１２，１３，１４夫々のゲートにＰＷＭ信号を印加することによって、ＦＥＴ１１，１２，１３，１４夫々を第１状態、第２状態、第３状態及び第２状態を繰り返し、昇降圧回路１では昇圧動作及び降圧動作を反復している。
図２では、ＦＥＴ１１，１２，１３，１４は、左から第２状態、第３状態、第２状態及び第１状態の順に遷移し、この遷移を繰り返している。

図２に示すように、ＦＥＴ１１のゲートに印加されるＰＷＭ信号がＬｏｗである期間は、ＦＥＴ１１，１２，１３，１４が第３状態である期間に相当し、ＦＥＴ１３のゲートに印加されるＰＷＭ信号がＨｉｇｈである期間は、ＦＥＴ１１，１２，１３，１４が第１状態である期間に相当する。

従って、制御部１７は、印加電圧Ｖａが基準電圧Ｖｂ未満である場合、ＦＥＴ１３のゲートに印加されるＰＷＭ信号がＨｉｇｈである期間がＦＥＴ１１のゲートに印加されるＰＷＭ信号がＬｏｗである期間よりも長くなるように、ＰＷＭ信号をＦＥＴ１１，１２，１３，１４夫々のゲートに印加する。

具体的には、１周期中に、ＦＥＴ１１，１３夫々のゲートに印加されるＰＷＭ信号がＨｉｇｈである期間の割合をデューティＤ１，Ｄ２とした場合、制御部１７は、デューティＤ２が、１からデューティＤ１を引いた値（１−Ｄ１）よりも大きくなるように、ＰＷＭ信号をＦＥＴ１１，１２，１３，１４夫々のゲートに印加する。
ここで、デューティＤ１，Ｄ２夫々はゼロから１までの値である。

制御部１７は、印加電圧Ｖａが基準電圧Ｖｂ未満である場合、印加電圧Ｖａ及び基準電圧Ｖｂの差の大小に応じて、ＦＥＴ１３のゲートに印加するＰＷＭ信号がＨｉｇｈである期間を長短に、即ち、デューティＤ２を大小に調整する。

このように、制御部１７は、印加電圧Ｖａ及び基準電圧Ｖｂの差の大小に応じて昇圧動作による印加電圧Ｖａの上昇幅を大小に調整する。
これにより、コンデンサＣ１によって時間で平均されて出力端子Ｔ３，Ｔ４から負荷３に印加される平均電圧は適切な電圧に調整される。

次に、印加電圧Ｖａが基準電圧Ｖｂ未満である場合にコイルＬに流れる電流Ｉを説明する。
制御部１７がＦＥＴ１１，１２，１３，１４を第２状態から第１状態に遷移させた場合、コイルＬ１に流れる電流Ｉは急速に増加し、コイルＬ１にエネルギーが蓄積される。

制御部１７がＦＥＴ１１，１２，１３，１４を第１状態から第２状態に遷移させた場合、前述したように、コイルＬ１は電流Ｉの量を維持すべく、印加電圧Ｖａを昇圧し、その後、エネルギーの放出と共に電流Ｉの量が徐々に減少する。このとき、負荷３は、バッテリ２の電圧印加とコイルＬ１からエネルギーの放出とによって給電される。

制御部１７がＦＥＴ１１，１２，１３，１４を第２状態から第３状態に遷移させた場合、負荷３はコイルＬ１によるエネルギーの放出のみによって給電され、コイルＬ１に蓄積してあるエネルギーの放出と共に電流Ｉの量は急速に減少する。
ここで、印加電圧Ｖａが基準電圧Ｖｂ未満である場合、ＦＥＴ１１，１２，１３，１４が第３状態である期間は短く、かつ、入力端子Ｔ１，Ｔ２に印加される印加電圧Ｖａは出力端子Ｔ３，Ｔ４間の電圧よりも低い。

このため、制御部１７がＦＥＴ１１，１２，１３，１４を第３状態から第２状態に遷移させた場合、バッテリ２がコイルＬ１を介して負荷３に給電し、電流Ｉの量は再び徐々に減少する。

以上のように、印加電圧Ｖａが基準電圧Ｖｂ未満である場合に、コイルＬ１に流れる電流Ｉの量は変化する。また、出力端子Ｔ３，Ｔ４からは、印加電圧Ｖａよりも高くて基準電圧Ｖｂに近い適切な平均電圧が負荷３に印加される。
一点鎖線は電流Ｉの平均電流を示している。

図３は、印加電圧Ｖａが基準電圧Ｖｂ以上である場合における昇降圧回路１の動作を説明するための説明図である。図３には、図２と同様に、ＦＥＴ１１，１２，１３，１４夫々に印加されるＰＷＭ信号の波形と、コイルＬ１に流れる電流Ｉの量の推移とが示されている。図３でも、図２と同様に、「Ｈｉｇｈ」を「Ｈ」で、「Ｌｏｗ」を「Ｌ」で示している。

制御部１７は、印加電圧Ｖａが基準電圧Ｖｂ以上である場合、コンデンサＣ１によって時間で平均されて出力端子Ｔ３，Ｔ４から負荷３に印加される平均電圧を下降させるために、昇圧動作と、印加電圧Ｖａの下降幅が昇圧動作による印加電圧Ｖａの上昇幅よりも大きい降圧動作とを反復する。制御部１７は、第２反復手段としても機能する。

印加電圧Ｖａが基準電圧Ｖｂ以上である場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号は、印加電圧Ｖａが基準電圧Ｖｂ未満である場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号と比較して、デューティＤ２が１からデューティＤ１を引いた値（１−Ｄ１）よりも小さい点で異なる。

印加電圧Ｖａが基準電圧Ｖｂ以上である場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号の他の特徴は、印加電圧Ｖａが基準電圧Ｖｂ未満である場合に制御部１７がＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号と同様である。

従って、印加電圧Ｖａが基準電圧Ｖｂ以上である場合にＦＥＴ１１，１３夫々のゲートに印加されるＰＷＭ信号のタイミングは、印加電圧Ｖａが基準電圧Ｖｂ未満である場合と同様に調整され、ＦＥＴ１１，１２，１３，１４は第１状態、第２状態、第３状態及び第４状態の順に遷移し、この遷移が反復される。また、印加電圧Ｖａが基準電圧Ｖｂ以上である場合、印加電圧Ｖａが基準電圧Ｖｂ未満である場合と同様に、ＦＥＴ１１，１２，１３，１４夫々のゲートに印加されるＰＷＭ信号の周期は同じである。

制御部１７は、印加電圧Ｖａが基準電圧Ｖｂ以上である場合、ＦＥＴ１３のゲートに印加されるＰＷＭ信号がＨｉｇｈである期間がＦＥＴ１１のゲートに印加されるＰＷＭ信号がＬｏｗである期間よりも短くなるように、ＰＷＭ信号をＦＥＴ１１，１２，１３，１４夫々のゲートに印加する。具体的には、デューティＤ２が１からデューティＤ１を引いた値（１−Ｄ１）よりも小さくなるように、ＰＷＭ信号をＦＥＴ１１，１２，１３，１４夫々のゲートに印加する。

また、制御部１７は、印加電圧Ｖａが基準電圧Ｖｂ以上である場合、印加電圧Ｖａ及び基準電圧Ｖｂの差の大小に応じて、ＦＥＴ１１のゲートに印加するＰＷＭ信号がＬｏｗである期間を長短に、即ち、１からデューティＤ１を引いた値（１−Ｄ１）を大小に調整する。

このように、制御部１７は、印加電圧Ｖａ及び基準電圧Ｖｂの差の大小に応じて降圧動作による印加電圧Ｖａの下降幅を大小に調整する。
これにより、コンデンサＣ１によって平滑化されて出力端子Ｔ３，Ｔ４から負荷３に印加した平均電圧は適切な電圧に調整される。

次に、印加電圧Ｖａが基準電圧Ｖｂ以上である場合にコイルＬに流れる電流Ｉを説明する。
制御部１７がＦＥＴ１１，１２，１３，１４を第２状態から第１状態に遷移させた場合、前述したように、コイルＬ１に流れる電流Ｉは急速に増加し、コイルＬ１にエネルギーが蓄積される。

制御部１７がＦＥＴ１１，１２，１３，１４を第１状態から第２状態に遷移させた場合、前述したように、コイルＬ１は電流Ｉの量を維持すべく、印加電圧Ｖａを昇圧する。ここで、印加電圧Ｖａが基準電圧Ｖｂ以上である場合、ＦＥＴ１１，１２，１３，１４が第１状態である期間は短く、かつ、入力端子Ｔ１，Ｔ２に印加される印加電圧Ｖａは出力端子Ｔ３，Ｔ４間の電圧よりも高いため、電流Ｉは徐々に増加する。

制御部１７がＦＥＴ１１，１２，１３，１４を第２状態から第３状態に遷移させた場合、負荷３はコイルＬ１によるエネルギーの放出のみによって給電され、電流Ｉの量は急速に減少する。

制御部１７がＦＥＴ１１，１２，１３，１４を第３状態から第２状態に遷移させた場合、バッテリ２がコイルＬ１を介して負荷３に給電し、電流Ｉの量は増加する。ここで、コイルＬ１は急速な電流Ｉの量の増加を妨げるように作用するため、電流Ｉの量は徐々に増加する。

以上のように、印加電圧Ｖａが基準電圧Ｖｂ以上である場合に、コイルＬ１に流れる電流Ｉの量は変化する。また、出力端子Ｔ３，Ｔ４からは、印加電圧Ｖａよりも低くて基準電圧Ｖｂに近い適切な平均電圧が負荷３に印加される。
一点鎖線は電流Ｉの平均電流を示している。

図４は、印加電圧Ｖａに対するデューティＤ１，Ｄ２の変化を示すグラフである。図４では、印加電圧Ｖａに対するデューティＤ１の変化が太い実線で示されており、印加電圧Ｖａに対するデューティＤ２の変化が細い実線で示されている。更に、図４では、印加電圧Ｖａに対する（１−Ｄ１）の変化が太い破線で示されている。

デューティＤ２は、印加電圧Ｖａ、基準電圧Ｖｂ及び定数ｋ１，ｋ２（０．５＜ｋ１＜１，０＜ｋ２＜０．５）を用いて以下の式で表される。
Ｄ２＝１−ｋ１×（Ｖａ／Ｖｂ）
ただし、Ｄ２＜ｋ２である場合、Ｄ２＝ｋ２である。

デューティＤ１は、デューティＤ２、印加電圧Ｖａ及び基準電圧Ｖｂを用いて以下の式で表される。
Ｄ１＝（１−Ｄ２）×（Ｖｂ／Ｖａ）

定数ｋ１はデューティＤ１の上限値で、１に近い値であり、例えば０．９である。また、定数ｋ２はデューティＤ２の下限値で、ゼロに近い値であり、例えば０．１である。

制御部１７は、入力端子Ｔ１，Ｔ２間に印加された印加電圧Ｖａを検出し、検出した印加電圧Ｖａと、予め決められている定数ｋ１，ｋ２及び基準電圧Ｖｂと上記した２式とを用いてデューティＤ１，Ｄ２夫々を算出する。制御部１７は、ＦＥＴ１１のゲートに、算出したデューティＤ１のＰＷＭ信号を印加し、ＦＥＴ１３のゲートに、算出したデューティＤ２のＰＷＭ信号を印加する。

前述したように、ＦＥＴ１２のゲートには、ＦＥＴ１１のゲートに印加されたＰＷＭ信号のＨｉｇｈ及びＬｏｗを反転したＰＷＭ信号が印加され、ＦＥＴ１４のゲートには、ＦＥＴ１３のゲートに印加されたＰＷＭ信号のＨｉｇｈ及びＬｏｗを判定したＰＷＭ信号が印加される。

図４に示すように、印加電圧Ｖａが基準電圧Ｖｂ未満である場合、デューティＤ１は定数ｋ１に固定されており、デューティＤ２が（１−Ｄ１）よりも大きい、即ち、ＦＥＴ１１，１２，１３，１４が第１状態である期間が、ＦＥＴ１１，１２，１３，１４が第３状態である期間よりも長い。従って、昇圧動作による印加電圧Ｖａの上昇幅が降圧動作による印加電圧Ｖａの下降幅よりも大きいので、出力端子Ｔ３，Ｔ４から、印加電圧Ｖａよりも高い平均電圧が負荷３に印加される。

更に、印加電圧Ｖａが基準電圧Ｖｂ未満である場合、印加電圧Ｖａ及び基準電圧Ｖｂの差が大きい程、デューティＤ２が大きくなっており、ＦＥＴ１１，１２，１３，１４が第１状態である期間が長くなっている。このように、制御部１７は、印加電圧Ｖａ及び基準電圧Ｖｂの差が大きい程、昇圧動作による印加電圧Ｖａの上昇幅が大きくなるように調整している。

印加電圧Ｖａが基準電圧Ｖｂ以上である場合、デューティＤ２は定数ｋ２に固定されており、（１−Ｄ１）がデューティＤ２よりも大きい、即ち、ＦＥＴ１１，１２，１３，１４が第３状態である期間が、ＦＥＴ１１，１２，１３，１４が第１状態である期間よりも長い。従って、降圧動作による印加電圧Ｖａの下降幅が昇圧動作による印加電圧Ｖａの上昇幅よりも大きいので、出力端子Ｔ３，Ｔ４から、印加電圧Ｖａよりも低い平均電圧が負荷３に印加される。

更に、印加電圧Ｖａが基準電圧Ｖｂ以上である場合、印加電圧Ｖａ及び基準電圧Ｖｂの差が大きい程、デューティＤ２が大きくなっており、ＦＥＴ１１，１２，１３，１４が第１状態である期間が長くなっている。このように、制御部１７は、印加電圧Ｖａ及び基準電圧Ｖｂの差が大きい程、昇圧動作による印加電圧Ｖａの上昇幅が大きくなるように調整している。

以上のように構成された昇降圧回路１では、昇圧動作と降圧動作とを順に行う一連の動作を常に繰り返している。このため、ＦＥＴ１１，１２，１３，１４夫々をオン／オフするオン／オフパターン、即ち、ＦＥＴ１１，１２，１３，１４夫々のゲートに印加するＰＷＭ信号のパターンは同一であるので、制御部１７は、オン／オフパターンを切替える切替え制御が不要である。

更に、昇降圧回路１では、昇圧動作と降圧動作とを常に反復し、昇圧動作又は降圧動作のみを長期間反復することがないので、ＦＥＴ１１，１２，１３，１４夫々の中に長期間オンとなるＦＥＴは含まれない。このため、昇降圧回路１において、ＦＥＴ１１，１２，１３，１４夫々のゲートに接続される図示しないコンデンサに電荷を蓄積するチャージポンプ回路を設ける必要がない。
従って、昇降圧回路１では、制御部１７は切り替え制御を行う必要がなく、更にはチャージポンプ回路が不要であるため、昇降圧回路１の構成は簡単であり、小型で安価である。

昇降圧回路１では、昇圧動作と降圧動作とを常に反復し、制御部１７が行うＦＥＴ１１，１２，１３，１４夫々のオン／オフパターンは常に同様である。このため、昇降圧回路１に、出力端子Ｔ３から出力端子Ｔ４に流れる電流の量を制限する電流制限回路を設ける場合、該電流制限回路では、昇圧動作と降圧動作とを反復するオン／オフパターンに対応する電流制限のみを行えばよいので、昇降圧回路１に電流制限回路を簡単に設けることができる。

なお、制御部１７は、印加電圧Ｖａが基準電圧Ｖｂ未満である場合、印加電圧Ｖａ及び基準電圧Ｖｂの差の大小に応じて昇圧動作による印加電圧Ｖａの上昇幅を大小に調整しなくてもよい。例えば、制御部１７は、印加電圧Ｖａが基準電圧Ｖｂ未満である場合、印加電圧Ｖａ及び基準電圧Ｖｂの差の大小に応じて降圧動作による印加電圧Ｖａの下降幅を小大に調整してもよい。

同様に、制御部１７は、印加電圧Ｖａが基準電圧Ｖｂ以上である場合、印加電圧Ｖａ及び基準電圧Ｖｂの差の大小に応じて降圧動作による印加電圧Ｖａの下降幅を大小に調整しなくてもよい。例えば、制御部１７は、印加電圧Ｖａが基準電圧Ｖｂ以上である場合、印加電圧Ｖａ及び基準電圧Ｖｂの差の大小に応じて昇圧動作による印加電圧Ｖａの上昇幅を小大に調整してもよい。

また、入力端子Ｔ１，Ｔ２間に印加された印加電圧Ｖａを昇圧する昇圧動作と、印加電圧Ｖａを降圧する降圧動作とを行う回路は、コイルＬ１の一方の端子にＦＥＴ１１のソースとＦＥＴ１２のドレインとを接続し、コイル１の他方の端子にＦＥＴ１３のドレインとＦＥＴ１４のソースとを接続した回路に限定されない。

例えば、ＦＥＴ１２の代わりに、カソードがコイルＬ１の一方の端子に接続し、アノードが入力端子Ｔ２、出力端子Ｔ４及びＦＥＴ１３のソースに接続するダイオードを用い、ＦＥＴ１４の代わりに、カソードが出力端子Ｔ３とコンデンサＣ１の他方の端子に接続し、アノードがコイルＬ１の他方の端子に接続されるダイオードを用いてもよい。

ＦＥＴ１１，１２，１３，１４夫々は、Ｎチャネル型に限定されず、Ｐチャネル型でもよい。また、昇降圧回路１において、ＦＥＴ１１，１２，１３，１４の代わりに他の半導体スイッチ、例えばバイポーラトランジスタを用いてもよい。

開示された実施の形態は、全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上述の説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。

１ 昇降圧回路
１１，１２，１３，１４ ＦＥＴ
１７ 制御部
Ｌ１ コイル
Ｔ１，Ｔ２ 入力端子
Ｔ３，Ｔ４ 出力端子
Ｖａ 印加電圧
Ｖｂ 基準電圧

Claims (4)

1. 端子対間に印加された印加電圧を昇圧する昇圧動作と該印加電圧を降圧する降圧動作とを行う昇降圧回路において、
   前記印加電圧が所定電圧未満である場合に前記昇圧動作と、前記印加電圧の下降幅が前記昇圧動作による前記印加電圧の上昇幅よりも小さい前記降圧動作とを反復する第１反復手段と、
   前記印加電圧が前記所定電圧以上である場合に前記昇圧動作と、前記印加電圧の下降幅が前記昇圧動作による前記印加電圧の上昇幅よりも大きい前記降圧動作とを反復する第２反復手段と
   を備えることを特徴とする昇降圧回路。
2. 前記第１反復手段は、前記印加電圧及び所定電圧の差の大小に応じて前記昇圧動作による前記印加電圧の上昇幅を大小に調整し、
   前記第２反復手段は、前記印加電圧及び所定電圧の差の大小に応じて前記降圧動作による前記印加電圧の下降幅を大小に調整するように構成してあること
   を特徴とする請求項１に記載の昇降圧回路。
3. 一方の端子が前記端子対の一方の端子に接続されている第１スイッチと、
   夫々の一方の端子が前記端子対の他方の端子に接続されている第２及び第３スイッチと、
   一方の端子が第１及び第２スイッチ夫々の他方の端子に接続され、他方の端子が第３スイッチの他方の端子に接続されているコイルと、
   一方の端子が前記コイルの他方の端子に接続されている第４スイッチと
   を備え、
   前記第１及び第２反復手段夫々は、
   前記第１、第２、第３及び第４スイッチを、第１及び第３スイッチ夫々がオンであり、かつ、第２及び第４スイッチ夫々がオフである第１状態から、第１及び第４スイッチ夫々がオンであり、かつ、第２及び第３スイッチ夫々がオフである第２状態に遷移させることによって前記昇圧動作を行い、
   前記第１、第２、第３及び第４スイッチを、第２及び第４スイッチ夫々がオンであり、かつ、第１及び第３スイッチ夫々がオフである第３状態から、前記第２状態に遷移させることによって前記降圧動作を行うように構成してあること
   を特徴とする請求項１又は請求項２に記載の昇降圧回路。
4. 前記第１及び第２反復手段夫々は、
   前記第１、第２、第３及び第４スイッチが前記第１状態である期間を長短に調整することによって、前記昇圧動作による前記上昇幅を大小に調整し、
   前記第１、第２、第３及び第４スイッチが前記第３状態である期間を長短に調整することによって、前記降圧動作による前記下降幅を大小に調整するように構成してあること
   を特徴とする請求項３に記載の昇降圧回路。

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