JP2014120162A

JP2014120162A - 制御回路

Info

Publication number: JP2014120162A
Application number: JP2013251935A
Authority: JP
Inventors: Gui Fu Xiao; 貴富肖; Cheng Fei Weng; 程飛翁
Original assignee: Hongfujin Precision Industry Shenzhen Co Ltd; Hon Hai Precision Industry Co Ltd
Current assignee: Hongfujin Precision Industry Shenzhen Co Ltd; Hon Hai Precision Industry Co Ltd
Priority date: 2012-12-18
Filing date: 2013-12-05
Publication date: 2014-06-30
Also published as: US9270121B2; CN103869742A; US20140167510A1; TW201426270A

Abstract

【課題】複数の装置を順番に起動させることができる制御回路を提供すること。
【解決手段】本発明に係る制御回路は、第一スイッチ回路、第一遅延回路及び第二スイッチ回路を備えて、複数の部品を順に起動させるために用いられる。第一スイッチ回路は、第一電子スイッチ及び第二電子スイッチを備え、第一電子スイッチが電源供給器からのパワーグッド信号を受信した場合、第一電子スイッチの第一端子と第二端子とは接続され、第二電子スイッチの第一端子と第二端子とは伴って接続され、電源供給器からの第一電圧は第一部品まで伝送される。第一遅延回路は、電源供給器に接続される第一遅延チップを備え、第一遅延チップは、電源供給器に接続されて電源供給器からのパワーグッド信号を受信し、且つ所定時間遅延させた後に第一遅延信号を出力する。第二スイッチ回路は、第三電子スイッチ及び第四電子スイッチを備える。
【選択図】図１

Description

本発明は、制御回路に関し、特に複数の装置を順番に起動させる制御回路に関するものである。

サーバのマザーボードにおいて、１２Ｖの電源は一般的にＰＣＩ−Ｅスロット、ＳＡＴＡ／ＳＡＳコネクタ、ファン及びドライブなどの部品に供給される。しかし、起動の必要がある部品は複数にわたるので、サーバが通電する際の電源の電流は大きくしなければならない。一方、サーバが正常に起動した後、それに必要な電流値は小さくなる。つまり、多くの部品が設置されたシステムにおいて、電源は多くの部品を同時に起動させるために大きい電流を供給しなければならないが、システムが正常に作動した後は、必要な電流値は、システムが起動する時の電流値より小さい。従って、電流の浪費を招く。しかし、より大きな電流値を有する電源を採用しなければ、システムを起動させることはできない。

そこで、本発明は以上の問題点に鑑みてなされたものであり、複数の装置を順番に起動させることができる制御回路を提供することを目的とする。

上記の課題を解決するために、本発明に係る制御回路は、複数の部品を順に起動させるために用いられ、且つ電源供給器と第一部品及び第二部品との間に接続されている。前記制御回路は、第一スイッチ回路と、第一遅延回路と、第二スイッチ回路と、を備え、前記第一スイッチ回路は、第一電子スイッチ及び第二電子スイッチを備え、前記第一電子スイッチの制御端子は、前記電源供給器に接続されて、前記電源供給器からのパワーグッド信号を受信し、前記第一電子スイッチの第一端子は、前記電源供給器に接続されて、前記電源供給器が出力した第一電圧を受信し、前記第一電子スイッチの第二端子は、接地されると共に、第一電気抵抗を介して前記第二電子スイッチの制御端子に接続される。前記第二電子スイッチの第一端子は、前記電源供給器に接続されて、前記電源供給器が出力した第一電圧を受信し、前記第二電子スイッチの第二端子は、前記第一部品に接続される。前記第一電子スイッチが前記電源供給器からのパワーグッド信号を受信した場合、前記第一電子スイッチの第一端子と第二端子とは導通され、前記第二電子スイッチの第一端子と第二端子とは伴って導通され、前記電源供給器からの第一電圧は前記第一部品まで伝送される。前記第一遅延回路は、前記電源供給器に接続される第一遅延チップを備え、前記第一遅延チップは、前記電源供給器に接続されて、前記電源供給器からのパワーグッド信号を受信し、且つ所定時間を遅延させた後に第一遅延信号を出力する。前記第二スイッチ回路は、第三電子スイッチ及び第四電子スイッチを備え、前記第三電子スイッチの制御端子は、前記第一遅延回路に接続されて、前記第一遅延回路からの第一遅延信号を受信し、前記第三電子スイッチの第一端子は、前記電源供給器に接続されて、前記電源供給器が出力した第一電圧を受信し、前記第三電子スイッチの第二端子は、接地されると共に、第二電気抵抗を介して前記第四電子スイッチの制御端子に接続される。前記第四電子スイッチの第一端子は、前記電源供給器に接続されて、前記電源供給器が出力した第一電圧を受信し、前記第四電子スイッチの第二端子は、前記第二部品に接続される。前記第三電子スイッチが前記第一遅延回路からの第一遅延信号を受信した場合、前記第三電子スイッチの第一端子と第二端子とは導通され、前記第四電子スイッチの第一端子と第二端子とは伴って導通され、前記電源供給器からの第一電圧は前記第二部品まで伝送される。

本発明の制御回路は、第一遅延回路を介して、電源供給器からのパワーグッド信号を受信し、且つ所定時間遅延させた後に第一遅延信号を出力する。従って、第一部品及び第二部品は、前記電源供給器からの電圧を順次に受信して、同時に起動されることはないので、システムをオンにした際に、電流が過大になることを防止することができる。

本発明の実施形態に係る制御回路のブロック図である。図１に示した制御回路の回路図である。図１に示した制御回路の回路図である。図１に示した制御回路の回路図である。

図１に示すように、本発明の実施形態に係る制御回路は、主にサーバの中で応用される。前記サーバは、電源供給器（ＰＳＵ）１と、第一部品２と、第二部品３と、第三部品５と、を備える。電源供給器１は、第一部品乃至第三部品に給電する。

前記制御回路は、スイッチ回路及び遅延回路を備える。前記スイッチ回路は、第一スイッチ回路１０と、第二スイッチ回路１２と、第三スイッチ回路１５と、を備える。前記遅延回路は、第一遅延回路１６及び第二遅延回路１８を備える。本実施形態において、前記サーバの内部には、三つの部品が設けられている。第一部品２はファンであり、第二部品３はハードディスクであり、第三部品はＰＣＩＥコネクタを持つグラフィックカードである。また、他の実施形態において、前記サーバは、さらに多くの部品を備えても良い。しかしこれに対応して、スイッチ回路及び遅延回路の数を増加させる必要がある。

図２をあわせて参照すると、第一スイッチ回路１０は、電源供給器１と第一部品２とに電気的に接続されて、電源供給器１からの電圧Ｐ１２Ｖ及びパワーグッド信号（ｐｏｗｅｒｇｏｏｄｓｉｇｎａｌ）を受信し、且つ前記電圧Ｐ１２Ｖを第一部品２に出力する。

第一遅延回路１６は、電源供給器１及び第二スイッチ回路１２に電気的に接続されて、電源供給器１からのパワーグッド信号を受信し、且つ所定時間遅延させた後、第二スイッチ回路１２に第一遅延信号（ＰＷＲＧＤ₋ＰＳ₋ＤＬＹ）を出力する。第二スイッチ回路１２は、電源供給器１及び第二部品３に電気的に接続されて、電源供給器１からの電圧Ｐ１２Ｖを受信し、且つ第一遅延信号を受信すると、第二部品３に電圧Ｐ１２Ｖを出力する。

第二遅延回路１８は、第一遅延回路１６に電気的に接続されて、第一遅延回路１６からの第一遅延信号を受信し、且つ所定時間遅延させた後、第三スイッチ回路１５に第二遅延信号（ＰＷＲＧＤ₋ＰＳ₋ＤＬＹ１）を出力する。第三スイッチ回路１５は、電源供給器１及び第三部品５に電気的に接続されて、電源供給器１からの電圧Ｐ１２Ｖを受信し、且つ前記第二遅延信号を受信すると、第三部品５に電圧Ｐ１２Ｖを出力する。

図２に示すように、第一スイッチ回路１０は、電界効果トランジスタＱ１、Ｑ２と、電気抵抗Ｒ１〜Ｒ３と、コンデンサＣ１〜Ｃ４と、を備える。電界効果トランジスタＱ１のゲート電極は、電気抵抗Ｒ１を介して電源供給器１に接続されて、電源供給器１からのパワーグッド信号を受信する。また、電界効果トランジスタＱ１のゲート電極は、コンデンサＣ１を介して接地される。電界効果トランジスタＱ１のソース電極も、接地される。電界効果トランジスタＱ１のドレイン電極は、電気抵抗Ｒ２を介して電源供給器１に接続されて、電源供給器１からの電圧Ｐ１２Ｖを受信する。さらに、電界効果トランジスタＱ１のドレイン電極は、電気抵抗Ｒ３を介して電界効果トランジスタＱ２のゲート電極に接続される。

電界効果トランジスタＱ２のドレイン電極は、電源供給器１に接続されて、電源供給器１からの電圧Ｐ１２Ｖを受信する。また、電界効果トランジスタＱ２のドレイン電極は、コンデンサＣ２を介して接地されると共に、コンデンサＣ３を介して電界効果トランジスタＱ２のゲート電極に接続される。電界効果トランジスタＱ２のソース電極は、第一部品２に接続されて、第一部品２に給電すると共に、コンデンサＣ４を介して接地される。コンデンサＣ１〜Ｃ４は、フィルターとして機能する。

図３に示すように、第一遅延回路１６は、遅延チップＵ１を含む。遅延チップＵ１のリセットピンＲＥＳＥＴは、電気抵抗Ｒ１０を介して第二スイッチ回路１２に接続されて、第二スイッチ回路１２に対して第一遅延信号（ＰＷＲＧＤ₋ＰＳ₋ＤＬＹ）を出力する。遅延チップＵ１の接地ピンＧＮＤは、接地される。遅延チップＵ１の手動リセットピンＭＲは、電気抵抗Ｒ１１を介して電源供給器１に接続されて、電源供給器１からのパワーグッド信号を受信すると共に、電気抵抗Ｒ１２を介して電源供給器１からの電圧Ｐ３Ｖ３を受信する。また、電源供給器１の電圧Ｐ３Ｖ３は、コンデンサＣ１３を介して接地されると共に、電気抵抗Ｒ１３を介して遅延チップＵ１のリセットピンに接続される。遅延チップＵ１の設置ピンＣＴは、コンデンサＣ１４を介して接地される。遅延チップＵ１の誘導ピンＳＥＮＳＥは、コンデンサＣ１５を介して接地されると共に、電気抵抗Ｒ１４を介して電源供給器１に接続されて、電源供給器１からの電圧Ｐ３Ｖ３を受信する。また、誘導ピンＳＥＮＳＥは、電気抵抗Ｒ１５を介して接地される。

第二スイッチ回路１２は、電界効果トランジスタＱ３、Ｑ４と、電気抵抗Ｒ４〜Ｒ６と、コンデンサＣ５〜Ｃ８と、を備える。電界効果トランジスタＱ３のゲート電極は、電気抵抗Ｒ４を介して第一遅延回路１６に接続されて、第一遅延回路１６からの第一遅延信号を受信する。また、電界効果トランジスタＱ３のゲート電極は、コンデンサＣ５を介して接地される。電界効果トランジスタＱ３のソース電極は、接地される。電界効果トランジスタＱ３のドレイン電極は、電気抵抗Ｒ５を介して電源供給器１に接続されて、電源供給器１からの電圧Ｐ１２Ｖを受信する。また、電界効果トランジスタＱ３のドレイン電極は、電気抵抗Ｒ６を介して電界効果トランジスタＱ４のゲート電極に接続される。

電界効果トランジスタＱ４のドレイン電極は、電源供給器１に接続されて、電源供給器１からの電圧Ｐ１２Ｖを受信する。また、電界効果トランジスタＱ４のドレイン電極は、コンデンサＣ６を介して接地されると共に、コンデンサＣ７を介して電界効果トランジスタＱ４のゲート電極に接続される。電界効果トランジスタＱ４のソース電極は、コンデンサＣ８を介して接地されると共に、第二部品３に接続されて、第二部品３に給電する。コンデンサＣ５〜Ｃ８は、フィルターとして機能する。

図４に示すように、第二遅延回路１８は、遅延チップＵ２を含む。遅延チップＵ２のリセットピンＲＥＳＥＴは、電気抵抗Ｒ１６を介して第三スイッチ回路１５に接続されて、第三スイッチ回路１５に対して第二遅延信号（ＰＷＲＧＤ₋ＰＳ₋ＤＬＹ１）を出力する。遅延チップＵ２の接地ピンＧＮＤは、接地される。遅延チップＵ２の手動リセットピンＭＲは、電気抵抗Ｒ１７を介して第一遅延回路１６に接続されて、第一遅延回路１６からの第一遅延信号を受信すると共に、電気抵抗Ｒ１８を介して電源供給器１からの電圧Ｐ３Ｖ３を受信する。また、電源供給器１の電圧Ｐ３Ｖ３は、電気抵抗Ｒ１９を介して遅延チップＵ２のリセットピンＲＥＳＥＴに接続されると共に、コンデンサＣ１６を介して接地される。遅延チップＵ２の設置ピンＣＴは、コンデンサＣ１７を介して接地される。遅延チップＵ２の誘導ピンＳＥＮＳＥは、コンデンサＣ１８を介して接地されると共に、電気抵抗Ｒ２０を介して電源供給器１に接続されて、電源供給器１からの電圧Ｐ３Ｖ３を受信する。さらに、遅延チップＵ２の誘導ピンＳＥＮＳＥは、電気抵抗Ｒ２１を介して接地される。

第三スイッチ回路１５は、電界効果トランジスタＱ５、Ｑ６と、電気抵抗Ｒ７〜Ｒ９と、コンデンサＣ９〜Ｃ１２と、を備える。電界効果トランジスタＱ５のゲート電極は、電気抵抗Ｒ７を介して第二遅延回路１８に接続されて、第二遅延回路１８からの第二遅延信号（ＰＷＲＧＤ₋ＰＳ₋ＤＬＹ１）を受信する。また、電界効果トランジスタＱ５のゲート電極は、コンデンサＣ９を介して接地される。電界効果トランジスタＱ５のソース電極は、接地される。電界効果トランジスタＱ５のドレイン電極は、電気抵抗Ｒ８を介して電源供給器１に接続されて、電源供給器１からの電圧Ｐ１２Ｖを受信すると共に、電気抵抗Ｒ９を介して電界効果トランジスタＱ６のゲート電極に接続される。

電界効果トランジスタＱ６のドレイン電極は、電源供給器１に接続されて、電源供給器１からの電圧Ｐ１２Ｖを受信する。また、電界効果トランジスタＱ６のドレイン電極は、コンデンサＣ１０を介して接地されると共に、コンデンサＣ１１を介して電界効果トランジスタＱ６のゲート電極に接続される。電界効果トランジスタＱ６のソース電極は、第三部品５に接続されて、第三部品５に給電すると共に、コンデンサＣ１２を介して接地される。コンデンサＣ９〜Ｃ１２は、フィルターとして機能する。

以下、本発明に係る多くの部品を順番に起動させるための制御回路の動作原理について詳細に説明する。

サーバなどのシステムをオンにする時に、電源供給器１は、パワーグッド信号を出力する。すると、第一スイッチ回路１０は、高レベルの前記パワーグッド信号を受信する。電界効果トランジスタＱ１は導通され、さらに電界効果トランジスタＱ２も導通される。これにより、電源供給器１からのＰ１２Ｖ電圧は、第一部品２に出力されて、第一部品２を起動する。この時、第二スイッチ回路１２及び第三スイッチ回路１５は、何れも低レベルの信号を受信できないため、第二部品３及び第三部品５に対して電圧を出力することができない。

また、上記の動作と同時に、前記高レベルのパワーグッド信号は、第一遅延回路１６まで伝送されて、遅延チップＵ１により所定時間遅延される。その後、遅延チップＵ１のリセットピンは、第二スイッチ回路１２に高レベルの第一遅延信号を出力する。すると、電界効果トランジスタＱ３は導通され、さらに電界効果トランジスタＱ４も導通される。これにより、電源供給器１からのＰ１２Ｖ電圧は、第二部品３に出力されて、第二部品３を起動する。この時、第三スイッチ回路１５は、高レベルの信号を受信できないため、第三部品５に電圧を出力することができない。設計者は、前記遅延チップ内のプログラムを変えることによって、遅延時間を調節することができる。

また、上記の動作と同時に、前記高レベルの第一遅延信号は、第二遅延回路１８まで伝送されて、遅延チップＵ２により所定時間遅延される。その後、遅延チップＵ２のリセットピンは、第三スイッチ回路１５に高レベルの第二遅延信号を出力する。すると、電界効果トランジスタＱ５は導通され、さらに電界効果トランジスタＱ６も導通する。これにより、電源供給器１からのＰ１２Ｖ電圧は、第三部品５に出力されて、第三部品５を起動する。

上記の実施形態において、電界効果トランジスタＱ１〜Ｑ６は、全て電子スイッチの役割を果たす。従って、他の実施形態において、電界効果トランジスタＱ１〜Ｑ６の代わりに、トランジスタを採用しても良い。その場合、トランジスタのベース電極は電界効果トランジスタのゲート電極に相当し、コレクタは電界効果トランジスタのドレイン電極に相当し、エミッタは電界効果トランジスタのソース電極に相当する。

本発明の制御回路によって、サーバの第一部品２、第二部品３及び第三部品５は、同時に起動されることはないので、システムをオンにした際に、電流が過大になることを防止することができる。

１電源供給器
２第一部品
３第二部品
５第三部品
１０第一スイッチ回路
１２第二スイッチ回路
１５第三スイッチ回路
１６第一遅延回路
１８第二遅延回路
Ｒ１〜Ｒ２１電気抵抗
Ｃ１〜Ｃ１８コンデンサ
Ｑ１〜Ｑ６電界効果トランジスタ
Ｕ１遅延チップ
Ｕ２遅延チップ

Claims

複数の部品を順に起動させるために用いられ、且つ電源供給器と第一部品及び第二部品との間に接続されている制御回路であって、
前記制御回路は、第一スイッチ回路と、第一遅延回路と、第二スイッチ回路と、を備え、
前記第一スイッチ回路は、第一電子スイッチ及び第二電子スイッチを備え、前記第一電子スイッチの制御端子は、前記電源供給器に接続されて、前記電源供給器からのパワーグッド信号を受信し、前記第一電子スイッチの第一端子は、前記電源供給器に接続されて、前記電源供給器が出力した第一電圧を受信し、前記第一電子スイッチの第二端子は、接地されると共に、第一電気抵抗を介して前記第二電子スイッチの制御端子に接続され、
前記第二電子スイッチの第一端子は、前記電源供給器に接続されて、前記電源供給器が出力した第一電圧を受信し、前記第二電子スイッチの第二端子は、前記第一部品に接続されており、
前記第一電子スイッチが前記電源供給器からのパワーグッド信号を受信した場合、前記第一電子スイッチの第一端子と第二端子とは導通され、前記第二電子スイッチの第一端子と第二端子とは伴って導通され、前記電源供給器からの第一電圧は前記第一部品まで伝送され、
前記第一遅延回路は、前記電源供給器に接続される第一遅延チップを備え、前記第一遅延チップは、前記電源供給器に接続されて、前記電源供給器からのパワーグッド信号を受信し、且つ所定時間遅延させた後に第一遅延信号を出力し、
前記第二スイッチ回路は、第三電子スイッチ及び第四電子スイッチを備え、前記第三電子スイッチの制御端子は、前記第一遅延回路に接続されて、前記第一遅延回路からの第一遅延信号を受信し、前記第三電子スイッチの第一端子は、前記電源供給器に接続されて、前記電源供給器が出力した第一電圧を受信し、前記第三電子スイッチの第二端子は、接地されると共に、第二電気抵抗を介して前記第四電子スイッチの制御端子に接続され、
前記第四電子スイッチの第一端子は、前記電源供給器に接続されて、前記電源供給器が出力した第一電圧を受信し、前記第四電子スイッチの第二端子は、前記第二部品に接続され、
前記第三電子スイッチが前記第一遅延回路からの第一遅延信号を受信した場合、前記第三電子スイッチの第一端子と第二端子とは導通され、前記第四電子スイッチの第一端子と第二端子とは伴って導通され、前記電源供給器からの第一電圧は前記第二部品まで伝送されることを特徴とする制御回路。
前記第一乃至第四電子スイッチは、それぞれ電界効果トランジスタであり、前記電界効果トランジスタのゲート電極は、各電子スイッチの制御端子に対応し、前記電界効果トランジスタのドレイン電極は、各電子スイッチの第一端子に対応し、前記電界効果トランジスタのソース電極は、各電子スイッチの第二端子に対応することを特徴とする請求項１に記載の制御回路。
前記第一遅延チップのリセットピンは、第三電気抵抗を介して前記第二スイッチ回路に接続されて、前記第二スイッチ回路に第一遅延信号を出力し、前記第一遅延チップの接地ピンは接地され、前記第一遅延チップの手動リセットピンは、第四電気抵抗を介して前記電源供給器に接続されて、前記電源供給器からのパワーグッド信号を受信すると共に、第五電気抵抗を介して前記電源供給器からの第二電圧を受信し、前記第二電圧は、第六電気抵抗を介して前記第一遅延チップのリセットピンに接続されると共に、第一コンデンサを介して接地され、前記第一遅延チップの設置ピンは、第二コンデンサを介して接地され、前記第一遅延チップの誘導ピンは、第三コンデンサを介して接地されると共に、第七電気抵抗を介して前記電源供給器に接続されて、前記電源供給器からの第二電圧を受信し、また、前記誘導ピンは、第八電気抵抗を介して接地されることを特徴とする請求項１に記載の制御回路。
第二遅延回路及び第三スイッチ回路をさらに備え、前記第二遅延回路は、第二遅延チップを含み、前記第二遅延チップは、前記第一遅延回路に接続されて、前記第一遅延回路からの第一遅延信号を受信し、且つ所定時間遅延させた後に第二遅延信号を出力し、
前記第三スイッチ回路は、第五電子スイッチ及び第六電子スイッチを備え、前記第五電子スイッチの制御端子は、前記第二遅延回路に接続されて、前記第二遅延回路からの第二遅延信号を受信し、前記第六電子スイッチの第一端子は、前記電源供給器に接続されて、前記電源供給器が出力した第一電圧を受信し、前記第五電子スイッチの第二端子は、接地されると共に、第九電気抵抗を介して前記第六電子スイッチの制御端子に接続され、前記第六電子スイッチの第一端子は前記電源供給器に接続されて、前記電源供給器が出力した第一電圧を受信し、前記第六電子スイッチの第二端子は、前記第三部品に接続され、
前記第五電子スイッチが前記第二遅延回路からの第二遅延信号を受信した場合、前記第五電子スイッチの第一端子と第二端子とは導通され、前記第六電子スイッチの第一端子と第二端子とは伴って導通され、前記電源供給器からの第一電圧は前記第三部品まで伝送されることを特徴とする請求項１に記載の制御回路。
前記第二遅延チップのリセットピンは、第十電気抵抗を介して前記第三スイッチ回路に接続されて、前記第三スイッチ回路に第二遅延信号を出力し、前記第二遅延チップの接地ピンは接地され、前記第二遅延チップの手動リセットピンは、第十一電気抵抗を介して前記第一遅延回路に接続されて、前記第一遅延回路からの第一遅延信号を受信すると共に、第十二電気抵抗を介して前記電源供給器からの第二電圧を受信し、前記電源供給器の第二電圧は、第十三電気抵抗を介して前記第二遅延チップのリセットピンに接続されると共に、第四コンデンサを介して接地され、前記第二遅延チップの設置ピンは、第五コンデンサを介して接地され、前記第二遅延チップの誘導ピンは、第六コンデンサを介して接地されると共に、第十四電気抵抗を介して前記電源供給器に接続されて、前記電源供給器からの第二電圧を受信し、さらに、前記第二遅延チップの誘導ピンは、第十五電気抵抗を介して接地されることを特徴とする請求項４に記載の制御回路。