TWI580156B - 介面供電電路 - Google Patents

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TWI580156B
TWI580156B TW104100641A TW104100641A TWI580156B TW I580156 B TWI580156 B TW I580156B TW 104100641 A TW104100641 A TW 104100641A TW 104100641 A TW104100641 A TW 104100641A TW I580156 B TWI580156 B TW I580156B
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resistor
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王振聲
陳俊生
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鴻海精密工業股份有限公司
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements

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Description

介面供電電路
本發明涉及一種介面供電電路。
目前之電子白板設計中，其主機板上安裝多個USB介面。所述主機板可輸出一供電電源給所述USB介面供電。然而，於系統處於不同之工作狀態(系統之工作狀態包括正常工作狀態(S0狀態)、睡眠狀態(S3狀態)、休眠狀態(S4狀態)及關閉狀態(S5狀態))，多個USB介面需要不同之供電電源時，所述主機板無法滿足所述多個USB介面之用電需求。
鑒於以上內容，有必要提供一種系統處於不同之工作狀態時滿足供電需要之介面供電電路。
一種介面供電電路，包括供電單元、連接所述供電單元之第一控制電路與第二控制電路及輸出單元，所述輸出單元連接所述第一控制電路及所述第二控制電路，所述第一控制電路包括連接所述輸出單元之第一電晶體，所述第一電晶體於所述系統處於所述正常工作狀態時導通，而後藉由所述輸出單元輸出一第一供電電壓，所述第二控制電路於所述系統處於待機狀態時藉由所述輸出單元輸出第二供電電壓。
與習知技術相比，上述介面供電電路中，所述第一控制電路於所 述系統處於所述正常工作狀態時藉由所述輸出單元輸出所述第一供電電壓，所述第二第二控制電路於所述系統處於所述待機狀態時藉由所述輸出單元輸出所述第二供電電壓。
10‧‧‧供電單元
11‧‧‧第一電源
12‧‧‧第二電源
13‧‧‧第三電源
14‧‧‧第四電源
20‧‧‧第一控制電路
21‧‧‧第一延時電路
23‧‧‧第二延時電路
25‧‧‧第三延時電路
30‧‧‧第二控制電路
31‧‧‧第四延時電路
33‧‧‧節點
40‧‧‧輸出單元
50‧‧‧介面
圖1係發明介面供電電路之一較佳實施方式之一功能模組圖。
圖2係本發明介面供電電路之一較佳實施方式之一電路連接圖。
圖3係本發明介面供電電路之一較佳實施方式之一系統處於不同狀態時與不同電壓訊號之對應表。
請參閱圖1，本發明之一較佳實施方式，一介面供電電路，應用於一電子白板中，包括一供電單元10、一連接所述供電單元10之一第一控制電路20與一第二控制電路30及一輸出單元40。所述供電單元10用於提供一第一電源11、一第二電源12、一第三電源13及一第四電源14。所述第一電源11、所述第二電源12、所述第三電源13及所述第四電源14分別用於提供一第一電壓訊號、一第二電壓訊號、一第三電壓訊號及一第四電壓訊號。所述輸出單元40用於連接一介面50。於一實施例中，所述介面50為一USB介面。
請參閱圖2，所述第一控制電路20包括一第一延時電路21、一第一電晶體Q1、一第二延時電路23、一第二電晶體Q2、一第三延時電路25及一第三電晶體Q3。所述第二控制電路30包括一第四延時電路31及一第四電晶體Q4。所述第一電晶體Q1及所述第二電晶體Q2均包括一輸入端B、一第一輸出端C及一第二輸出端E。所述第三電晶體及所述第四電晶體Q4均包括一控制端G、一第一連接端S及一第二連接端D。
所述輸出單元40包括一輸入引腳IN、一輸出引腳OUT、一使能引腳EN及一接地引腳GND。
於一實施例中，所述第一延時電路21、所述第二延時電路23、所述第三延時電路25及所述第四延時電路31均為一RC電路。所述第一延時電路21包括一第一電阻R1及一第一電容C1。所述第二延時電路23包括一第二電阻R2及一第二電容C2。所述第三延時電路25包括一第三電阻R3及一第三電容C3。所述第四延時電路31包括一第四電阻R4及一第四電容C4。
所述第一電源11藉由一第五電阻R5連接所述第一電阻R1之一端及一第六電阻R6之一端。所述第六電阻R6之另一端接地。所述第一電阻R1之另一端藉由所述第一電容C1接地。所述第一電阻R1之另一端還連接所述第一電晶體Q1之輸入端B。所述第一電晶體Q1之第一輸出端C藉由一第七電阻R7連接所述第二電源12。所述第一電晶體Q1之第一輸出端C連接所述第二電阻R2之一端。所述第二電阻R2之另一端藉由所述第二電容C2接地。所述第二電阻R2之另一端還連接所述第二電晶體Q2之輸入端B。所述第一電晶體Q1之第二輸出端E接地。所述第二電晶體Q2之第二輸出端E接地。所述第二電晶體Q2之第一輸出端C藉由一第八電阻R8連接所述第二電源12。所述第二電晶體Q2之第一輸出端C連接所述第三電阻R3之一端。所述第二電晶體Q2之第一輸出端C藉由所述第三電容C3接地。所述第三電阻R3之連接所述第三電晶體Q3之控制端G。所述第三電晶體Q3之第一連接端S連接所述第三電源13。所述第三電晶體Q3之第一連接端S藉由一第五電容C5接地。所述第三電晶體Q3之第二連接端D連接一節點33。所述節點33藉由一第六電容C6 接地及藉由一第七電容C7接地。所述節點33連接所述第四電晶體Q4之第二連接端D。所述第四電晶體Q4之第一連接端S連接所述第四電源14。所述第四電晶體Q4之第一連接端S藉由第八電容C8接地。所述第四電晶體Q4之控制端G連接所述第四電阻R4之一端。所述第四電阻R4之另一端藉由所述第四電容C4接地。所述第四電阻R4之另一端藉由第九電阻R9連接所述第二電源12。所述第四電阻R4之另一端藉由第十電阻R10接地。
所述節點33用於提供一第五電壓訊號。
所述輸出單元40之使能引腳EN藉由一第十一電阻R11連接所述第一電源11。所述輸出單元40之輸出引腳OUT連接所述介面50。所述輸出單元40之輸入引腳IN連接所述節點33。所述輸出單元40之輸入引腳IN藉由一第九電容C9接地。所述輸出單元40之接地引腳GND接地。
請參閱圖3，所述電壓訊號於所述系統處於不同之工作狀態時具有相應之電平值。所述系統之工作狀態包括正常工作狀態(S0狀態，系統正常工作)、待機狀態及關閉狀態(S5狀態)，所述待機狀態包括睡眠狀態(S3狀態)及休眠狀態(S4狀態)。當系統處於所述S5狀態時，所述第一電壓訊號、所述第二電壓訊號及所述第三電壓訊號，所述第四電壓訊號及所述第五電壓訊號均為高電平訊號；當系統處於所述S4狀態時，所述第二電壓訊號及所述第三電壓訊號均為低電平訊號，所述第一電壓訊號、所述第四電壓訊號及所述第五電壓訊號均為高電平訊號；系統處於所述S3狀態時，所述第二電壓訊號及所述第三電壓訊號均為低電平訊號，所述第一電壓訊號、所述第四電壓訊號及所述第五電壓訊號均為 高電平訊號；當系統處於所述S0狀態時，所述第一電壓訊號、所述第二電壓訊號、所述第三電壓訊號、所述第四電壓訊號及所述第五電壓訊號均為高電平訊號。
所述介面供電電路之工作原理為：當系統處於所述S5狀態時，所述第一電壓訊號為低電平訊號，所述輸出單元40接收所述低電平之第一電壓訊號後不供電給所述介面50。當系統處於所述S4與所述S3狀態時，所述第二電壓訊號及所述第三電壓訊號均為低電平訊號，所述第一電壓訊號、所述第四電壓訊號及所述第五電壓訊號均為高電平訊號，所述第一電晶體Q1導通，所述第二電晶體Q2截止，所述第三電晶體Q3截止，所述第四電晶體Q4導通。所述第四電源14藉由所述第四電晶體Q4輸出給所述輸出單元40之輸入端IN。所述輸出單元40之使能引腳EN接收所述高電平之第一電壓訊號後輸出一第一供電電壓給所述介面50供電。當系統處於所述S0狀態時，所述第一電壓訊號、所述第二電壓訊號、所述第三電壓訊號、所述第四電壓訊號及所述第五電壓訊號均為高電平訊號，所述第四電晶體Q4截止，所述第一電晶體Q1導通，所述第二電晶體Q2導通，所述第三電晶體Q3導通。所述第三電源13藉由所述第三電晶體Q3輸出給所述輸出單元40之輸入端IN。所述輸出單元40之使能引腳EN接收所述高電平之第一電壓訊號後輸出一第二供電電壓給所述介面50供電。
於一實施例中，所述第一電晶體Q1及所述第二電晶體Q2均為電晶體，每一輸入端B對應一基極B，每一第一輸出端C對應一集極C，每一第二輸出端E對應一射極E；所述第三電晶體Q3為一N溝道場效應管，所述第四電晶體Q4為一P溝道場效應管，每一控制端G對 應一閘極G，每一第一連接端S對應一源極S，每一第二連接端D對應一汲極D。
於所述介面供電電路中，當所述系統處於所述S4與所述S3狀態時，所述第二控制電路30藉由所述輸出單元40輸出所述第一供電電壓給所述介面50供電；當所述系統處於所述S0狀態時，所述第一控制電路20藉由所述輸出單元40輸出所述第二供電電壓給所述介面50供電，從而滿足所述介面50之供電需求。
綜上所述，本發明確已符合發明專利之要件，遂依法提出專利申請。惟，以上所述者僅為本發明之較佳實施方式，自不能以此限制本案之申請專利範圍。舉凡熟悉本案技藝之人士爰依本發明之精神所作之等效修飾或變化，皆應涵蓋於以下申請專利範圍內。
10‧‧‧供電單元
20‧‧‧第一控制電路
30‧‧‧第二控制電路
40‧‧‧輸出單元
50‧‧‧介面

Claims (10)

  1. 一種介面供電電路，包括供電單元、連接所述供電單元之第一控制電路與第二控制電路及輸出單元，所述輸出單元連接所述第一控制電路及所述第二控制電路，所述第一控制電路包括連接所述輸出單元之第一電晶體，所述第一電晶體於所述系統處於所述正常工作狀態時導通，而後藉由所述輸出單元輸出一第一供電電壓，所述第二控制電路於所述系統處於待機狀態時藉由所述輸出單元輸出第二供電電壓。
  2. 如請求項第1項所述之介面供電電路，其中所述第一控制電路包括連接所述供電單元之第二電晶體，所述第二電晶體於所述系統處於所述正常工作狀態時導通，所述第一電晶體於所述第二電晶體導通後導通，所述第一電晶體導通後藉由所述輸出單元輸出所述第一供電電壓。
  3. 如請求項第2項所述之介面供電電路，其中所述第一控制電路還包括連接所述供電單元及所述第二電晶體之第三電晶體，所述第三電晶體於所述系統處於所述正常工作狀態時導通，所述第二電晶體於所述第三電晶體導通時導通。
  4. 如請求項第3項所述之介面供電電路，其中所述供電單元提供第一電壓訊號及第二電壓訊號，所述第一電壓訊號藉由第一電阻傳輸給所述第一電晶體及所述第一電晶體，所述第二電壓訊號傳輸給所述第一電晶體。
  5. 如請求項第4項所述之介面供電電路，其中所述第二電壓訊號於所述系統處於所述待機狀態時為低電平訊號。
  6. 如請求項第4項所述之介面供電電路，其中所述供電單元還提供第三電壓訊號，所述第三電壓訊號藉由第二電阻傳輸給所述第三電晶體，所述第一電壓訊號藉由所述第一電阻傳輸給所述第三電晶體。
  7. 如請求項第6項所述之介面供電電路，其中所述第三電壓訊號為高電平訊號。
  8. 如請求項第3項所述之介面供電電路，其中所述第二控制電路包括第四電晶體，所述供電單元提供第一電壓訊號及第二電壓訊號，所述第一電壓訊號藉由第一電阻傳輸給所述第四電晶體，所述第二電壓訊號傳輸給所述第四電晶體。
  9. 如請求項第8項所述之介面供電電路，其中所述第二電壓訊號為高電平訊號。
  10. 如請求項第8項所述之介面供電電路，其中所述第一電壓訊號於所述系統處於所述待機狀態時為低電平訊號。
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